JPH1012769A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH1012769A JPH1012769A JP8182844A JP18284496A JPH1012769A JP H1012769 A JPH1012769 A JP H1012769A JP 8182844 A JP8182844 A JP 8182844A JP 18284496 A JP18284496 A JP 18284496A JP H1012769 A JPH1012769 A JP H1012769A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor element
- thin metal
- metal wire
- exposed
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【課題】 容易に、かつ、工数をかけずに、半導体パッ
ケージの小型，薄型化を図ることが可能である。 【解決手段】 本発明の半導体装置は、リードフレーム
のアイランド５ａ上に半導体素子１が搭載され、半導体
素子１の電極６とリードフレームのインナーリード５ｂ
とが金属細線３によって結線されており、該金属細線３
の一部が封止樹脂２から露出し、該露出した金属細線部
分４が、バンプとして形成されたものとなっている。
ケージの小型，薄型化を図ることが可能である。 【解決手段】 本発明の半導体装置は、リードフレーム
のアイランド５ａ上に半導体素子１が搭載され、半導体
素子１の電極６とリードフレームのインナーリード５ｂ
とが金属細線３によって結線されており、該金属細線３
の一部が封止樹脂２から露出し、該露出した金属細線部
分４が、バンプとして形成されたものとなっている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子が樹脂
封止されたパッケージ構造の半導体装置およびその製造
方法に関する。
封止されたパッケージ構造の半導体装置およびその製造
方法に関する。
【０００２】
【従来の技術】図６，図７には、半導体素子が樹脂封止
されたパッケージ構造を有する一般的な半導体装置の斜
視図，断面図が示されている。
されたパッケージ構造を有する一般的な半導体装置の斜
視図，断面図が示されている。
【０００３】図６，図７を参照すると、この種の一般的
な半導体装置は、半導体素子１０１をリードフレームの
アイランド１０５ａに搭載し、半導体素子１０１の電極
１０６とリードフレームのインナーリード１０５ｂとを
金属細線１０３(一般的にはＡｕ線)で結線し、その後、
封止樹脂１０２にて樹脂封止し、リードフレームのイン
ナーリード１０５ｂを外部リードとして機能させるた
め、これを所定の長さ，形状に切断／成形して形成され
ている。
な半導体装置は、半導体素子１０１をリードフレームの
アイランド１０５ａに搭載し、半導体素子１０１の電極
１０６とリードフレームのインナーリード１０５ｂとを
金属細線１０３(一般的にはＡｕ線)で結線し、その後、
封止樹脂１０２にて樹脂封止し、リードフレームのイン
ナーリード１０５ｂを外部リードとして機能させるた
め、これを所定の長さ，形状に切断／成形して形成され
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、この一
般的な半導体装置においては、リードフレームのインナ
ーリード１０５ｂを外部接続用の外部リードとして機能
させ、これを封止樹脂１０２の外側に配置しているた
め、半導体パッケージの外形が大きなものとなってしま
い、小型化するには限界があった。また、外部リード１
０５ｂが個々独立しているため、外部リードの変形等、
不具合が生じるという問題もあった。
般的な半導体装置においては、リードフレームのインナ
ーリード１０５ｂを外部接続用の外部リードとして機能
させ、これを封止樹脂１０２の外側に配置しているた
め、半導体パッケージの外形が大きなものとなってしま
い、小型化するには限界があった。また、外部リード１
０５ｂが個々独立しているため、外部リードの変形等、
不具合が生じるという問題もあった。
【０００５】この種の半導体装置を小型，薄型化するの
に、例えば特開平１−１８６３９０号のような技術(以
下、従来技術１と称す)や、文献(ＳＨＭ会誌 Vol.11,N
o.5“ＣＳＰの開発”)のような技術(以下、従来技術２
と称す)が提案されている。
に、例えば特開平１−１８６３９０号のような技術(以
下、従来技術１と称す)や、文献(ＳＨＭ会誌 Vol.11,N
o.5“ＣＳＰの開発”)のような技術(以下、従来技術２
と称す)が提案されている。
【０００６】従来技術１の半導体装置２０１は、図８に
示すように、金属箔からなる肉薄のリード２０５および
吊りリード２０６と、ワイヤボンディング方式の構造の
不採用とによって薄型化が図られている。
示すように、金属箔からなる肉薄のリード２０５および
吊りリード２０６と、ワイヤボンディング方式の構造の
不採用とによって薄型化が図られている。
【０００７】リード２０５は、封止材層２０２ａにおい
て、バンプ２０４から水平方向に少し延び、下向きに折
り曲げられて半導体ペレット２０３の外端面に沿って延
在している。そして、リード２０５の他端部が封止材層
２０２ａから外方に露出され、パッケージ２０２の底面
中央側に向かって折り曲げられて該パッケージ２０２の
底面に接触または近接されている。
て、バンプ２０４から水平方向に少し延び、下向きに折
り曲げられて半導体ペレット２０３の外端面に沿って延
在している。そして、リード２０５の他端部が封止材層
２０２ａから外方に露出され、パッケージ２０２の底面
中央側に向かって折り曲げられて該パッケージ２０２の
底面に接触または近接されている。
【０００８】このようにリード２０５は、そのバンプ２
０４側の一端側が封止材層２０２ａにおいて下向きに折
り曲げられて封止されていることにより、その薄い金属
箔からなるリード２０５の折り曲げ部位の機械的強度が
高められている。
０４側の一端側が封止材層２０２ａにおいて下向きに折
り曲げられて封止されていることにより、その薄い金属
箔からなるリード２０５の折り曲げ部位の機械的強度が
高められている。
【０００９】また、リード２０５が半導体ペレット２０
３の外端面側に沿って封止材層２０２ａに封止されて延
在されていることにより、半導体装置２０１の横幅方向
に対する小型化が図られている。
３の外端面側に沿って封止材層２０２ａに封止されて延
在されていることにより、半導体装置２０１の横幅方向
に対する小型化が図られている。
【００１０】しかしながら、この従来技術１において
は、特殊なリードフレーム２０５を必要とし、また、リ
ード２０５の成形も複雑であり、工数がかかってしまう
などの欠点があった。
は、特殊なリードフレーム２０５を必要とし、また、リ
ード２０５の成形も複雑であり、工数がかかってしまう
などの欠点があった。
【００１１】また、従来技術２の半導体装置は、図９に
示すように、ＬＳＩチップ(半導体素子)３０１と、封止
樹脂３０２と、バンプ電極３０３とからなるＣＳＰ(Chi
p Scale Package)として構成されている。そして、ＬＳ
Ｉチップ３０１上のパッド電極３０４とバンプ電極(あ
るいは外部電極)をチップ３０１上に形成した金属配線
パターン３０５で電気的に接続している。この配線パタ
ーン３０５は、ウェハプロセスにおいて形成する。ま
た、半田材としては、９５％Ｐｂ−５％Ｓｎ(融点：約
３１０℃)を用いている。このようなＣＳＰは、リード
フレームとボンディングワイヤを持たないため、パッケ
ージの小型化が容易であるという利点を有している。
示すように、ＬＳＩチップ(半導体素子)３０１と、封止
樹脂３０２と、バンプ電極３０３とからなるＣＳＰ(Chi
p Scale Package)として構成されている。そして、ＬＳ
Ｉチップ３０１上のパッド電極３０４とバンプ電極(あ
るいは外部電極)をチップ３０１上に形成した金属配線
パターン３０５で電気的に接続している。この配線パタ
ーン３０５は、ウェハプロセスにおいて形成する。ま
た、半田材としては、９５％Ｐｂ−５％Ｓｎ(融点：約
３１０℃)を用いている。このようなＣＳＰは、リード
フレームとボンディングワイヤを持たないため、パッケ
ージの小型化が容易であるという利点を有している。
【００１２】図１０はＣＳＰの組み立て工程を示す図で
あり、ＣＳＰの組み立て工程は、図１０(ａ)，(ｂ)，
(ｃ)，(ｄ)の４段階で行なわれる。
あり、ＣＳＰの組み立て工程は、図１０(ａ)，(ｂ)，
(ｃ)，(ｄ)の４段階で行なわれる。
【００１３】すなわち、先ず、図１０(ａ)に示すよう
に、Ｃｕバンプ接合プロセスを行なう。具体的に、ベー
スフレーム４０１上にポリイミド樹脂で接着されかつパ
ターニングされたＣｕバンプ４０２と、配線プロセスを
終えたチップ４０３とをフェイスダウン方式で加熱溶融
接合する。接合はＨ2＋Ｎ2ガス雰囲気中、フラックスレ
スで行なう。
に、Ｃｕバンプ接合プロセスを行なう。具体的に、ベー
スフレーム４０１上にポリイミド樹脂で接着されかつパ
ターニングされたＣｕバンプ４０２と、配線プロセスを
終えたチップ４０３とをフェイスダウン方式で加熱溶融
接合する。接合はＨ2＋Ｎ2ガス雰囲気中、フラックスレ
スで行なう。
【００１４】次に、図１０(ｂ)に示すように、樹脂封止
プロセスを行なう。具体的に、チップが接合されたフレ
ーム面側をチップごとにトランスファモールドによって
樹脂封止する。
プロセスを行なう。具体的に、チップが接合されたフレ
ーム面側をチップごとにトランスファモールドによって
樹脂封止する。
【００１５】次に、図１０(ｃ)に示すように、バンプ転
写プロセスを行なう。具体的に、Ｃｕバンプ４０２はポ
リイミド接着層の界面でフレームと機械的に引き剥がさ
れ、内部バンプ４０２としてチップ(パッケージ)に転写
される。Ｃｕバンプとフレームの接着力等を最適化する
ことで、フレームとの剥離は容易に行なうことができ
る。
写プロセスを行なう。具体的に、Ｃｕバンプ４０２はポ
リイミド接着層の界面でフレームと機械的に引き剥がさ
れ、内部バンプ４０２としてチップ(パッケージ)に転写
される。Ｃｕバンプとフレームの接着力等を最適化する
ことで、フレームとの剥離は容易に行なうことができ
る。
【００１６】次に、図１０(ｄ)に示すように、外部電極
形成プロセスを行なう。具体的に、フレームの剥離によ
り樹脂封止面から露出したＣｕバンプ４０２上に、半田
ボールセット法や印刷法等により、外部電極４０５を形
成する。
形成プロセスを行なう。具体的に、フレームの剥離によ
り樹脂封止面から露出したＣｕバンプ４０２上に、半田
ボールセット法や印刷法等により、外部電極４０５を形
成する。
【００１７】しかしながら、この従来技術２において
は、半導体素子上にさらに金属配線を施し、バンプの転
写，外部電極の形成という工程を必要とし、製造プロセ
スが複雑で相当の工数がかかるという欠点があった。
は、半導体素子上にさらに金属配線を施し、バンプの転
写，外部電極の形成という工程を必要とし、製造プロセ
スが複雑で相当の工数がかかるという欠点があった。
【００１８】本発明は、従来技術１，従来技術２の欠点
を回避し、容易に、かつ、工数をかけずに、半導体パッ
ケージの小型，薄型化を図ることの可能な半導体装置お
よびその製造方法を提供することを目的としている。
を回避し、容易に、かつ、工数をかけずに、半導体パッ
ケージの小型，薄型化を図ることの可能な半導体装置お
よびその製造方法を提供することを目的としている。
【００１９】さらに、本発明は、外部基板との安定した
接続が可能となり、また、電気試験も容易に行なうこと
の可能な半導体装置およびその製造方法を提供すること
を目的としている。
接続が可能となり、また、電気試験も容易に行なうこと
の可能な半導体装置およびその製造方法を提供すること
を目的としている。
【００２０】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、リードフレームのアイラン
ド上に半導体素子が搭載され、半導体素子の電極とリー
ドフレームのインナーリードとが金属細線によって結線
されており、該金属細線の一部が封止樹脂から露出し、
該露出した金属細線部分が、バンプとして形成されたも
のとなっている。これにより、半導体素子としては、従
来の一般的な半導体パッケージに使用していたもの(半
導体素子の電極が半導体素子の表面周辺に配置されたも
の)を用い、また、リードフレームのインナーリードと
の結線を必要とするものを用いることが可能であり、こ
の場合にも、容易に、かつ、工数をかけずに、半導体パ
ッケージの小型，薄型化を図ることの可能である。
に、請求項１記載の発明は、リードフレームのアイラン
ド上に半導体素子が搭載され、半導体素子の電極とリー
ドフレームのインナーリードとが金属細線によって結線
されており、該金属細線の一部が封止樹脂から露出し、
該露出した金属細線部分が、バンプとして形成されたも
のとなっている。これにより、半導体素子としては、従
来の一般的な半導体パッケージに使用していたもの(半
導体素子の電極が半導体素子の表面周辺に配置されたも
の)を用い、また、リードフレームのインナーリードと
の結線を必要とするものを用いることが可能であり、こ
の場合にも、容易に、かつ、工数をかけずに、半導体パ
ッケージの小型，薄型化を図ることの可能である。
【００２１】また、請求項２乃至請求項４記載の発明
は、半導体素子の電極から金属細線が半導体素子の表面
と垂直の方向に延びており、該金属細線の一部が封止樹
脂から露出し、該露出した金属細線部分が、バンプとし
て形成されたものとなっている。これにより、リードフ
レームのインナーリードとの結線が不要となり、これに
よって、半導体素子の電極の配置の制約がなくなり、任
意の位置へ電極配置できるため、引き出し用の配線が不
要となり、信号伝達経路の最短化が可能となって、特性
が向上する。また、半導体素子自体の大きさも小さくな
るため、小型化，低コスト化が可能となる。
は、半導体素子の電極から金属細線が半導体素子の表面
と垂直の方向に延びており、該金属細線の一部が封止樹
脂から露出し、該露出した金属細線部分が、バンプとし
て形成されたものとなっている。これにより、リードフ
レームのインナーリードとの結線が不要となり、これに
よって、半導体素子の電極の配置の制約がなくなり、任
意の位置へ電極配置できるため、引き出し用の配線が不
要となり、信号伝達経路の最短化が可能となって、特性
が向上する。また、半導体素子自体の大きさも小さくな
るため、小型化，低コスト化が可能となる。
【００２２】特に、請求項３記載の発明は、半導体素子
の表面を含む一部にのみ樹脂封止が施されている。これ
により、半導体素子の裏面に放熱用部材等を後付けで付
加することができ、半導体パッケージの放熱性等を向上
させることが可能となる。
の表面を含む一部にのみ樹脂封止が施されている。これ
により、半導体素子の裏面に放熱用部材等を後付けで付
加することができ、半導体パッケージの放熱性等を向上
させることが可能となる。
【００２３】また、請求項５乃至請求項７記載の発明
は、半導体素子の電極からワイヤーボンディング法によ
って金属細線を引き出した後、樹脂封止し、前記金属細
線の一部を封止樹脂から露出させ、封止樹脂から露出さ
せた金属細線の一部をバンプとして形成する。これによ
り、従来のボンディング技術を応用し、従来設備を使用
しつつ、容易に小型，薄型の半導体パッケージを提供す
ることができる。
は、半導体素子の電極からワイヤーボンディング法によ
って金属細線を引き出した後、樹脂封止し、前記金属細
線の一部を封止樹脂から露出させ、封止樹脂から露出さ
せた金属細線の一部をバンプとして形成する。これによ
り、従来のボンディング技術を応用し、従来設備を使用
しつつ、容易に小型，薄型の半導体パッケージを提供す
ることができる。
【００２４】また、請求項５乃至請求項７記載の発明
は、露出した金属細線を用いてバンプを形成することに
より、小型，薄型化半導体パッケージと外部基板との接
続信頼性を向上させることができ、かつ電気試験を容易
に行なうことができる。
は、露出した金属細線を用いてバンプを形成することに
より、小型，薄型化半導体パッケージと外部基板との接
続信頼性を向上させることができ、かつ電気試験を容易
に行なうことができる。
【００２５】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。図１は本発明に係る半導体装置の構
成例を示す断面図である。図１を参照すると、この半導
体装置は、リードフレームのアイランド５ａ上に半導体
素子１が搭載され、半導体素子１の電極６とリードフレ
ームのインナーリード５ｂとが金属細線３によって結線
されており、該金属細線３の一部が封止樹脂２から露出
し、該露出した金属細線部分４が、バンプとして形成さ
れたものとなっている。
基づいて説明する。図１は本発明に係る半導体装置の構
成例を示す断面図である。図１を参照すると、この半導
体装置は、リードフレームのアイランド５ａ上に半導体
素子１が搭載され、半導体素子１の電極６とリードフレ
ームのインナーリード５ｂとが金属細線３によって結線
されており、該金属細線３の一部が封止樹脂２から露出
し、該露出した金属細線部分４が、バンプとして形成さ
れたものとなっている。
【００２６】図２は図１の半導体装置の製造工程例を示
す図である。なお、図２の例は、従来の一般的な半導体
パッケージに使用する部材，装置，製造工法を使用した
例である。図１の半導体装置を製造するには、先ず、図
２(ａ)に示すように、半導体素子１をリードフレームの
アイランド５ａに搭載し、リードフレームのインナーリ
ード５ｂと半導体素子１の電極６とを金属細線３によっ
て結線する。具体的には、半導体装置１の電極６に、金
属細線３の一端を例えばワイヤーボンディング法により
ボンディングし、この金属細線３を封止樹脂２，すなわ
ち最終パッケージの厚さ分の余裕で撓ませ、他端をリー
ドフレームのインナーリード５ｂに結線する。その後、
封止樹脂２にて、樹脂封止を行なうが、その際、封止樹
脂２の表面から金属細線３の一部を露出させる。また、
封止樹脂２から外部へ露出したリードフレーム５ｂは除
去する。
す図である。なお、図２の例は、従来の一般的な半導体
パッケージに使用する部材，装置，製造工法を使用した
例である。図１の半導体装置を製造するには、先ず、図
２(ａ)に示すように、半導体素子１をリードフレームの
アイランド５ａに搭載し、リードフレームのインナーリ
ード５ｂと半導体素子１の電極６とを金属細線３によっ
て結線する。具体的には、半導体装置１の電極６に、金
属細線３の一端を例えばワイヤーボンディング法により
ボンディングし、この金属細線３を封止樹脂２，すなわ
ち最終パッケージの厚さ分の余裕で撓ませ、他端をリー
ドフレームのインナーリード５ｂに結線する。その後、
封止樹脂２にて、樹脂封止を行なうが、その際、封止樹
脂２の表面から金属細線３の一部を露出させる。また、
封止樹脂２から外部へ露出したリードフレーム５ｂは除
去する。
【００２７】その後、図２(ｂ)に示すように、封止樹脂
２の表面から露出している金属細線３の一部を例えば溶
融してこれをバンプ４として形成する。例えば、金属細
線３にＰｂ−Ｓｎ半田などを使用する場合は、熱処理
(例えば、半田の融点以上の温度での熱処理)を行なうこ
とにより、封止樹脂２の表面から露出している金属細線
３は溶融し、バンプ４として形成される。
２の表面から露出している金属細線３の一部を例えば溶
融してこれをバンプ４として形成する。例えば、金属細
線３にＰｂ−Ｓｎ半田などを使用する場合は、熱処理
(例えば、半田の融点以上の温度での熱処理)を行なうこ
とにより、封止樹脂２の表面から露出している金属細線
３は溶融し、バンプ４として形成される。
【００２８】また、金属細線３にＡｕ線などを使用する
場合は、金属メッキ処理により、バンプ４を形成するこ
とができる。
場合は、金属メッキ処理により、バンプ４を形成するこ
とができる。
【００２９】図１の半導体装置では、このように形成さ
れたバンプ４を外部電極として用いることができる。
れたバンプ４を外部電極として用いることができる。
【００３０】図３は本発明に係る半導体装置の他の構成
例を示す図である。図３を参照すると、この半導体装置
は、半導体素子１の電極６から金属細線３が素子１の表
面と垂直の方向Ｚに延びており、該金属細線３の一部が
封止樹脂２より露出され、該露出した金属細線部分４
が、バンプとして形成されたものとなっている。
例を示す図である。図３を参照すると、この半導体装置
は、半導体素子１の電極６から金属細線３が素子１の表
面と垂直の方向Ｚに延びており、該金属細線３の一部が
封止樹脂２より露出され、該露出した金属細線部分４
が、バンプとして形成されたものとなっている。
【００３１】図４は図３の半導体装置の製造工程例を示
す図である。図３の半導体装置を製造するには、先ず、
図４(ａ)に示すように、半導体素子１の電極６へワイヤ
ーボンディング法にて金属細線３をボンディングし、金
属細線３を半導体素子１の電極６から垂直方向Ｚに引き
延ばし、これを所定の高さにて切断する。なお、金属細
線３の高さは、封止樹脂２の厚さ，すなわち最終的な半
導体パッケージの厚さによって決定される。その後、封
止樹脂２によって樹脂封止を行なうが、その際、封止樹
脂２の表面から金属細線３の一部を露出させる。
す図である。図３の半導体装置を製造するには、先ず、
図４(ａ)に示すように、半導体素子１の電極６へワイヤ
ーボンディング法にて金属細線３をボンディングし、金
属細線３を半導体素子１の電極６から垂直方向Ｚに引き
延ばし、これを所定の高さにて切断する。なお、金属細
線３の高さは、封止樹脂２の厚さ，すなわち最終的な半
導体パッケージの厚さによって決定される。その後、封
止樹脂２によって樹脂封止を行なうが、その際、封止樹
脂２の表面から金属細線３の一部を露出させる。
【００３２】その後、図４(ｂ)に示すように、封止樹脂
２の表面から露出している金属細線３を、前述のような
処理によって(例えば金属細線３がＰｂ−Ｓｎ半田など
である場合には、熱処理によって、また、金属細線３が
Ａｕ線などである場合には、メッキ処理によって)、バ
ンプ４として形成する。
２の表面から露出している金属細線３を、前述のような
処理によって(例えば金属細線３がＰｂ−Ｓｎ半田など
である場合には、熱処理によって、また、金属細線３が
Ａｕ線などである場合には、メッキ処理によって)、バ
ンプ４として形成する。
【００３３】図３の半導体装置では、このように形成さ
れたバンプ４を外部電極として用いることができる。
れたバンプ４を外部電極として用いることができる。
【００３４】なお、図３，図４の例では、封止樹脂２を
半導体素子１の表面を含む一部にのみ施し、半導体素子
１の裏面については、樹脂封止せずに、これを露出させ
ている。この場合には、半導体素子１の裏面に放熱用部
材等を後付けで付加することにより、半導体パッケージ
の放熱性等を向上させることが可能となる。
半導体素子１の表面を含む一部にのみ施し、半導体素子
１の裏面については、樹脂封止せずに、これを露出させ
ている。この場合には、半導体素子１の裏面に放熱用部
材等を後付けで付加することにより、半導体パッケージ
の放熱性等を向上させることが可能となる。
【００３５】このように、半導体素子１の表面を含む一
部にのみ樹脂封止を施す場合には、例えば、半導体素子
１の裏面に放熱用部材等を後付けで付加するなどの利点
を有するが、必要に応じ図５に示すように、半導体素子
１の全面を封止樹脂２で覆っても良い。
部にのみ樹脂封止を施す場合には、例えば、半導体素子
１の裏面に放熱用部材等を後付けで付加するなどの利点
を有するが、必要に応じ図５に示すように、半導体素子
１の全面を封止樹脂２で覆っても良い。
【００３６】上述のように、図１，図３，図５の構成例
においては、バンプ４をこの半導体装置の外部電極とし
て機能させることができる。この場合、図１の構成例の
ように、半導体素子１としては、従来の一般的な半導体
パッケージに使用していたもの(半導体素子の電極６が
半導体素子１の表面周辺に配置されたもの)を用い、ま
た、リードフレームのインナーリード５ｂとの結線を必
要とするものを用いることも可能であるが、図３あるい
は図５の構成例のように、リードフレームのインナーリ
ード５ｂとの結線が不要なものをも用いることができ、
図３あるいは図５のようにインナーリード５ｂとの結線
が不要なものを用いる場合には、半導体素子の電極６の
位置配置に制約がなくなる。すなわち、半導体素子１の
表面の任意の位置へ半導体素子の電極６を配置できるた
め、周辺へ配置するための引き出し配線が不要となり、
半導体素子１内での信号伝達経路の最短化、ひいては、
半導体素子１の小サイズ化が可能となり、特性の向上，
小型化が可能となる。
においては、バンプ４をこの半導体装置の外部電極とし
て機能させることができる。この場合、図１の構成例の
ように、半導体素子１としては、従来の一般的な半導体
パッケージに使用していたもの(半導体素子の電極６が
半導体素子１の表面周辺に配置されたもの)を用い、ま
た、リードフレームのインナーリード５ｂとの結線を必
要とするものを用いることも可能であるが、図３あるい
は図５の構成例のように、リードフレームのインナーリ
ード５ｂとの結線が不要なものをも用いることができ、
図３あるいは図５のようにインナーリード５ｂとの結線
が不要なものを用いる場合には、半導体素子の電極６の
位置配置に制約がなくなる。すなわち、半導体素子１の
表面の任意の位置へ半導体素子の電極６を配置できるた
め、周辺へ配置するための引き出し配線が不要となり、
半導体素子１内での信号伝達経路の最短化、ひいては、
半導体素子１の小サイズ化が可能となり、特性の向上，
小型化が可能となる。
【００３７】換言すれば、一般に半導体素子１の大きさ
は、多ピンになるにつれ、周辺に配置された電極に左右
され、実能動領域より大きくなる傾向となる(電極サイ
ズ，電極ピッチ，電極数に応じて、大きくなる傾向とな
る)。これに対し、本発明では、半導体素子の電極６の
配置の制約を不用とし、任意の位置へ電極配置できるた
め、引き出し用の配線が不要となり、信号伝達経路の最
短化が可能となるので、特性が向上する。また、半導体
素子１自体の大きさも小さくなるため、小型化，低コス
ト化が可能となる。
は、多ピンになるにつれ、周辺に配置された電極に左右
され、実能動領域より大きくなる傾向となる(電極サイ
ズ，電極ピッチ，電極数に応じて、大きくなる傾向とな
る)。これに対し、本発明では、半導体素子の電極６の
配置の制約を不用とし、任意の位置へ電極配置できるた
め、引き出し用の配線が不要となり、信号伝達経路の最
短化が可能となるので、特性が向上する。また、半導体
素子１自体の大きさも小さくなるため、小型化，低コス
ト化が可能となる。
【００３８】
【発明の効果】以上に説明したように、請求項１記載の
発明によれば、リードフレームのアイランド上に半導体
素子が搭載され、半導体素子の電極とリードフレームの
インナーリードとが金属細線によって結線されており、
該金属細線の一部が封止樹脂から露出し、該露出した金
属細線部分が、バンプとして形成されたものとなってい
るので、半導体素子としては、従来の一般的な半導体パ
ッケージに使用していたもの(半導体素子の電極が半導
体素子の表面周辺に配置されたもの)を用い、また、リ
ードフレームのインナーリードとの結線を必要とするも
のを用いることが可能であり、この場合にも、容易に、
かつ、工数をかけずに、半導体パッケージの小型，薄型
化を図ることが可能である。
発明によれば、リードフレームのアイランド上に半導体
素子が搭載され、半導体素子の電極とリードフレームの
インナーリードとが金属細線によって結線されており、
該金属細線の一部が封止樹脂から露出し、該露出した金
属細線部分が、バンプとして形成されたものとなってい
るので、半導体素子としては、従来の一般的な半導体パ
ッケージに使用していたもの(半導体素子の電極が半導
体素子の表面周辺に配置されたもの)を用い、また、リ
ードフレームのインナーリードとの結線を必要とするも
のを用いることが可能であり、この場合にも、容易に、
かつ、工数をかけずに、半導体パッケージの小型，薄型
化を図ることが可能である。
【００３９】また、請求項２乃至請求項４記載の発明に
よれば、半導体素子の電極から金属細線が半導体素子の
表面と垂直の方向に延びており、該金属細線の一部が封
止樹脂から露出し、該露出した金属細線部分が、バンプ
として形成されたものとなっているので、リードフレー
ムのインナーリードとの結線が不要となり、これによっ
て、半導体素子の電極の配置の制約がなくなり、任意の
位置へ電極配置できるため、引き出し用の配線が不要と
なり、信号伝達経路の最短化が可能となって、特性が向
上する。また、半導体素子自体の大きさも小さくなるた
め、小型化，低コスト化が可能となる。
よれば、半導体素子の電極から金属細線が半導体素子の
表面と垂直の方向に延びており、該金属細線の一部が封
止樹脂から露出し、該露出した金属細線部分が、バンプ
として形成されたものとなっているので、リードフレー
ムのインナーリードとの結線が不要となり、これによっ
て、半導体素子の電極の配置の制約がなくなり、任意の
位置へ電極配置できるため、引き出し用の配線が不要と
なり、信号伝達経路の最短化が可能となって、特性が向
上する。また、半導体素子自体の大きさも小さくなるた
め、小型化，低コスト化が可能となる。
【００４０】特に、請求項３記載の発明によれば、樹脂
封止は、半導体素子の表面を含む一部にのみ施されてい
るので、半導体素子の裏面に放熱用部材等を後付けで付
加することにより、半導体パッケージの放熱性等を向上
させることが可能となる。
封止は、半導体素子の表面を含む一部にのみ施されてい
るので、半導体素子の裏面に放熱用部材等を後付けで付
加することにより、半導体パッケージの放熱性等を向上
させることが可能となる。
【００４１】また、請求項５乃至請求項７記載の発明に
よれば、半導体素子の電極からワイヤーボンディング法
によって金属細線を引き出した後、樹脂封止し、前記金
属細線の一部を封止樹脂から露出させ、封止樹脂から露
出させた金属細線の一部をバンプとして形成するので、
従来のボンディング技術を応用し、従来設備を使用しつ
つ、容易に小型，薄型の半導体パッケージを提供するこ
とができる。
よれば、半導体素子の電極からワイヤーボンディング法
によって金属細線を引き出した後、樹脂封止し、前記金
属細線の一部を封止樹脂から露出させ、封止樹脂から露
出させた金属細線の一部をバンプとして形成するので、
従来のボンディング技術を応用し、従来設備を使用しつ
つ、容易に小型，薄型の半導体パッケージを提供するこ
とができる。
【００４２】また、請求項５乃至請求項７記載の発明に
よれば、露出した金属細線を用いてバンプを形成するこ
とにより、小型，薄型化半導体パッケージと外部基板と
の接続信頼性を向上させることができ、かつ電気試験を
容易に行なうことができる。
よれば、露出した金属細線を用いてバンプを形成するこ
とにより、小型，薄型化半導体パッケージと外部基板と
の接続信頼性を向上させることができ、かつ電気試験を
容易に行なうことができる。
【図１】本発明に係る半導体装置の構成例を示す断面図
である。
である。
【図２】図１の半導体装置の製造工程例を示す図であ
る。
る。
【図３】本発明に係る半導体装置の他の構成例を示す図
である。
である。
【図４】図３の半導体装置の製造工程例を示す図であ
る。
る。
【図５】図３の半導体装置の変形例を示す図である。
【図６】パッケージ構造を有する一般的な半導体装置の
斜視図である。
斜視図である。
【図７】パッケージ構造を有する一般的な半導体装置の
断面図である。
断面図である。
【図８】従来の半導体装置の構成例を示す図である。
【図９】従来の半導体装置の斜視図である。
【図１０】ＣＳＰの作製工程を示す図である。
１ 半導体素子 ２ 封止樹脂 ３ 金属細線 ４ バンプ ５ａ リードフレームのアイランド ５ｂ リードフレームのインナーリード ６ 半導体素子の電極
Claims (7)
- 【請求項１】 リードフレームのアイランド上に半導体
素子が搭載され、半導体素子の電極とリードフレームの
インナーリードとが金属細線によって結線されており、
該金属細線の一部が封止樹脂から露出し、該露出した金
属細線部分が、バンプとして形成されたものとなってい
ることを特徴とする半導体装置。 - 【請求項２】 半導体素子の電極から金属細線が半導体
素子の表面と垂直の方向に延びており、該金属細線の一
部が封止樹脂から露出し、該露出した金属細線部分が、
バンプとして形成されたものとなっていることを特徴と
する半導体装置。 - 【請求項３】 請求項２記載の半導体装置において、前
記封止樹脂は、半導体素子の表面を含む一部にのみ施さ
れていることを特徴とする半導体装置。 - 【請求項４】 請求項２記載の半導体装置において、前
記封止樹脂は、半導体素子の全面を覆うように施されて
いることを特徴とする半導体装置。 - 【請求項５】 半導体素子の電極からワイヤーボンディ
ング法によって金属細線を引き出した後、樹脂封止し、
前記金属細線の一部を封止樹脂から露出させ、封止樹脂
から露出させた金属細線の一部をバンプとして形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、前記金属細線として、Ｐｂ−Ｓｎ半田を用い、
樹脂封止後、熱処理を行なうことによって、封止樹脂か
ら露出させた金属細線の一部をバンプとして形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５記載の半導体装置の製造方法に
おいて、前記金属細線として、Ａｕ線を用い、樹脂封止
後、金属メッキを施すことによって、封止樹脂から露出
させた金属細線の一部をバンプとして形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182844A JPH1012769A (ja) | 1996-06-24 | 1996-06-24 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182844A JPH1012769A (ja) | 1996-06-24 | 1996-06-24 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1012769A true JPH1012769A (ja) | 1998-01-16 |
Family
ID=16125453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182844A Pending JPH1012769A (ja) | 1996-06-24 | 1996-06-24 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1012769A (ja) |
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010061849A (ko) * | 1999-12-29 | 2001-07-07 | 박종섭 | 웨이퍼 레벨 패키지 |
| KR100583491B1 (ko) * | 2000-04-07 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
| KR100649443B1 (ko) * | 2001-01-10 | 2006-11-24 | 삼성전자주식회사 | 노출된 와이어를 갖는 반도체 칩 패키지와 그 반도체 칩패키지가 기판에 부착된 구조 |
| JP2016086047A (ja) * | 2014-10-24 | 2016-05-19 | 日亜化学工業株式会社 | 発光装置の製造方法 |
| US9615456B2 (en) | 2012-12-20 | 2017-04-04 | Invensas Corporation | Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface |
| US9633979B2 (en) | 2013-07-15 | 2017-04-25 | Invensas Corporation | Microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
| US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
| US9691679B2 (en) | 2012-02-24 | 2017-06-27 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US9691731B2 (en) | 2011-05-03 | 2017-06-27 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| US9728527B2 (en) | 2013-11-22 | 2017-08-08 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
| US9761558B2 (en) | 2011-10-17 | 2017-09-12 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
| US9812402B2 (en) | 2015-10-12 | 2017-11-07 | Invensas Corporation | Wire bond wires for interference shielding |
| US9812433B2 (en) | 2014-03-31 | 2017-11-07 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
| US9837330B2 (en) | 2014-01-17 | 2017-12-05 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US9842745B2 (en) | 2012-02-17 | 2017-12-12 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
| US9852969B2 (en) | 2013-11-22 | 2017-12-26 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
| US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
| US9893033B2 (en) | 2013-11-12 | 2018-02-13 | Invensas Corporation | Off substrate kinking of bond wire |
| US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
| US9917073B2 (en) | 2012-07-31 | 2018-03-13 | Invensas Corporation | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package |
| US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
| US10460958B2 (en) | 2013-08-07 | 2019-10-29 | Invensas Corporation | Method of manufacturing embedded packaging with preformed vias |
| US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
-
1996
- 1996-06-24 JP JP8182844A patent/JPH1012769A/ja active Pending
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010061849A (ko) * | 1999-12-29 | 2001-07-07 | 박종섭 | 웨이퍼 레벨 패키지 |
| KR100583491B1 (ko) * | 2000-04-07 | 2006-05-24 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 그 제조방법 |
| KR100649443B1 (ko) * | 2001-01-10 | 2006-11-24 | 삼성전자주식회사 | 노출된 와이어를 갖는 반도체 칩 패키지와 그 반도체 칩패키지가 기판에 부착된 구조 |
| US9691731B2 (en) | 2011-05-03 | 2017-06-27 | Tessera, Inc. | Package-on-package assembly with wire bonds to encapsulation surface |
| US9761558B2 (en) | 2011-10-17 | 2017-09-12 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US11189595B2 (en) | 2011-10-17 | 2021-11-30 | Invensas Corporation | Package-on-package assembly with wire bond vias |
| US9842745B2 (en) | 2012-02-17 | 2017-12-12 | Invensas Corporation | Heat spreading substrate with embedded interconnects |
| US9691679B2 (en) | 2012-02-24 | 2017-06-27 | Invensas Corporation | Method for package-on-package assembly with wire bonds to encapsulation surface |
| US9917073B2 (en) | 2012-07-31 | 2018-03-13 | Invensas Corporation | Reconstituted wafer-level package dram with conductive interconnects formed in encapsulant at periphery of the package |
| US9615456B2 (en) | 2012-12-20 | 2017-04-04 | Invensas Corporation | Microelectronic assembly for microelectronic packaging with bond elements to encapsulation surface |
| US9633979B2 (en) | 2013-07-15 | 2017-04-25 | Invensas Corporation | Microelectronic assemblies having stack terminals coupled by connectors extending through encapsulation |
| US10460958B2 (en) | 2013-08-07 | 2019-10-29 | Invensas Corporation | Method of manufacturing embedded packaging with preformed vias |
| US9685365B2 (en) | 2013-08-08 | 2017-06-20 | Invensas Corporation | Method of forming a wire bond having a free end |
| US9893033B2 (en) | 2013-11-12 | 2018-02-13 | Invensas Corporation | Off substrate kinking of bond wire |
| US9852969B2 (en) | 2013-11-22 | 2017-12-26 | Invensas Corporation | Die stacks with one or more bond via arrays of wire bond wires and with one or more arrays of bump interconnects |
| US9728527B2 (en) | 2013-11-22 | 2017-08-08 | Invensas Corporation | Multiple bond via arrays of different wire heights on a same substrate |
| US9837330B2 (en) | 2014-01-17 | 2017-12-05 | Invensas Corporation | Fine pitch BVA using reconstituted wafer with area array accessible for testing |
| US9812433B2 (en) | 2014-03-31 | 2017-11-07 | Invensas Corporation | Batch process fabrication of package-on-package microelectronic assemblies |
| US10381326B2 (en) | 2014-05-28 | 2019-08-13 | Invensas Corporation | Structure and method for integrated circuits packaging with increased density |
| US9646917B2 (en) | 2014-05-29 | 2017-05-09 | Invensas Corporation | Low CTE component with wire bond interconnects |
| US10475726B2 (en) | 2014-05-29 | 2019-11-12 | Invensas Corporation | Low CTE component with wire bond interconnects |
| JP2016086047A (ja) * | 2014-10-24 | 2016-05-19 | 日亜化学工業株式会社 | 発光装置の製造方法 |
| US9735084B2 (en) | 2014-12-11 | 2017-08-15 | Invensas Corporation | Bond via array for thermal conductivity |
| US9888579B2 (en) | 2015-03-05 | 2018-02-06 | Invensas Corporation | Pressing of wire bond wire tips to provide bent-over tips |
| US9761554B2 (en) | 2015-05-07 | 2017-09-12 | Invensas Corporation | Ball bonding metal wire bond wires to metal pads |
| US9812402B2 (en) | 2015-10-12 | 2017-11-07 | Invensas Corporation | Wire bond wires for interference shielding |
| US10490528B2 (en) | 2015-10-12 | 2019-11-26 | Invensas Corporation | Embedded wire bond wires |
| US9911718B2 (en) | 2015-11-17 | 2018-03-06 | Invensas Corporation | ‘RDL-First’ packaged microelectronic device for a package-on-package device |
| US9659848B1 (en) | 2015-11-18 | 2017-05-23 | Invensas Corporation | Stiffened wires for offset BVA |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH1012769A (ja) | 半導体装置およびその製造方法 | |
| US7781264B2 (en) | Method for fabricating flip-chip semiconductor package with lead frame as chip carrier | |
| US6414381B1 (en) | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board | |
| JP3611948B2 (ja) | 半導体装置及びその製造方法 | |
| US6764880B2 (en) | Semiconductor package and fabricating method thereof | |
| JPH08274124A (ja) | 樹脂封止型半導体装置 | |
| KR100239695B1 (ko) | 칩 사이즈 반도체 패키지 및 그 제조 방법 | |
| JP3470111B2 (ja) | 樹脂封止型半導体装置の製造方法 | |
| US6894904B2 (en) | Tab package | |
| US7173341B2 (en) | High performance thermally enhanced package and method of fabricating the same | |
| US6344687B1 (en) | Dual-chip packaging | |
| US20090102029A1 (en) | Semiconductor Device | |
| JPH11354572A (ja) | 半導体チップパッケ―ジ及びその製造方法 | |
| JP3339881B2 (ja) | 半導体集積回路装置およびその製造方法 | |
| US20070108609A1 (en) | Bumped chip carrier package using lead frame and method for manufacturing the same | |
| JP2000114426A (ja) | 片面樹脂封止型半導体装置 | |
| KR100470144B1 (ko) | 테이프회로기판및이를사용한칩크기의반도체칩패키지 | |
| JPH10335366A (ja) | 半導体装置 | |
| JP2646989B2 (ja) | チップキャリア | |
| KR100891649B1 (ko) | 반도체 패키지 제조방법 | |
| JP2000124356A (ja) | 半導体パッケ―ジ用部材，半導体パッケ―ジ及び半導体パッケ―ジ製造方法 | |
| JP2681145B2 (ja) | 樹脂封止半導体装置 | |
| JP2568057B2 (ja) | 集積回路装置 | |
| KR200172710Y1 (ko) | 칩 크기의 패키지 | |
| JPH05218295A (ja) | 半導体装置 |