KR20180074159A - 이미지 센서 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 기술적 사상에 의한 이미지 센서는, 복수의 단위 픽셀들을 포함하는 소자 영역 및 소자 영역을 둘러싸는 제1 잔류 스크라이브 레인 영역을 포함하고 전면 및 후면을 가지는 제1 기판, 제1 잔류 스크라이브 레인 영역에 제1 기판을 관통하여 연장하는 장벽 구조물, 제1 기판의 전면 상에 형성되고 제1 도전막 및 제1 절연막을 포함하는 제1 구조물, 제1 잔류 스크라이브 레인 영역과 대향하는 제2 잔류 스크라이브 레인 영역을 포함하고 전면 및 후면을 가지는 제2 기판, 및 제1 기판의 전면과 대향하는 제2 기판의 전면 상에 형성되고 제1 구조물과 본딩되고 제2 도전막 및 제2 절연막을 포함하는 제2 구조물을 포함한다.

Description

이미지 센서 및 그 제조 방법{IMAGE SENSOR AND METHOD OF MANUFACTURING THE SAME}
본 발명의 기술적 사상은 이미지 센서 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는, 잔류 스크라이브 레인 영역을 포함하는 이미지 센서 및 그 제조 방법에 관한 것이다.
일반적으로 이미지 센서는 픽셀들이 형성된 기판을 절삭하는 다이 소잉(die sawing) 공정을 거쳐 만들어진다. 다이 소잉 공정 동안, 소잉 블레이드(sawing blade)는 스크라이브 레인 영역(scribe lane region)을 따라 기판을 절삭하고, 그 결과 복수의 이미지 센서들로 물리적으로 서로 분리된다. 기판당 이미지 센서의 수를 증가시키기 위하여, 기판에서 스크라이브 레인 영역이 차지하는 면적이 점차 감소하고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 다이 소잉(die sawing) 공정 동안 기판에 가해지는 스트레스로 인하여 픽셀들이 손상될 위험을 감소시킬 수 있는 이미지 센서를 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 다이 소잉(die sawing) 공정 동안 기판에 가해지는 스트레스로 인하여 픽셀들이 손상될 위험을 감소시킬 수 있는 이미지 센서의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서는, 복수의 단위 픽셀들을 포함하는 소자 영역 및 상기 소자 영역을 둘러싸는 제1 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제1 기판; 상기 제1 잔류 스크라이브 레인 영역에, 상기 제1 기판을 관통하여 연장하는 장벽 구조물; 상기 제1 기판의 전면 상에 형성되고, 제1 도전막 및 제1 절연막을 포함하는 제1 구조물; 상기 제1 잔류 스크라이브 레인 영역과 대향하는 제2 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제2 기판; 및 상기 제1 기판의 전면과 대향하는 상기 제2 기판의 전면 상에 형성되고, 상기 제1 구조물과 본딩되고, 제2 도전막 및 제2 절연막을 포함하는 제2 구조물;을 포함한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서 제조 방법은, 복수의 단위 픽셀들을 포함하는 소자 영역 및 상기 소자 영역을 둘러싸는 제1 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제1 기판을 제공하는 단계; 상기 제1 기판의 전면에, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 각각 복수의 트렌치들을 형성하는 단계; 상기 복수의 트렌치들을 메워, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 동시에 절연 구조물을 형성하는 단계; 상기 제1 기판의 전면 상에, 제1 도전막 및 제1 절연막을 포함하는 제1 구조물을 형성하는 단계; 상기 제1 기판의 후면을 그라인딩하여, 상기 절연 구조물을 노출시키는 단계; 상기 제1 잔류 스크라이브 레인 영역과 대향하는 제2 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제2 기판을 제공하는 단계; 상기 제2 기판의 전면 상에, 제2 도전막 및 제2 절연막을 포함하는 제2 구조물을 형성하는 단계; 상기 제1 구조물 및 상기 제2 구조물을 본딩하는 단계;를 포함한다.
본 발명의 기술적 사상에 의한 일 실시예에 따른 이미지 센서 제조 방법은, 복수의 단위 픽셀들을 포함하는 소자 영역 및 상기 소자 영역을 둘러싸는 제1 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제1 기판을 제공하는 단계; 상기 제1 기판의 전면 상에, 제1 도전막 및 제1 절연막을 포함하는 제1 구조물을 형성하는 단계; 상기 제1 기판의 후면을 그라인딩하는 단계; 상기 제1 기판의 후면에, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 각각 복수의 트렌치들을 형성하는 단계; 상기 복수의 트렌치들을 메워, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 동시에 절연 구조물을 형성하는 단계; 상기 제1 잔류 스크라이브 레인 영역과 대향하는 제2 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제2 기판을 제공하는 단계; 상기 제2 기판의 전면 상에, 제2 도전막 및 제2 절연막을 포함하는 제2 구조물을 형성하는 단계; 상기 제1 구조물 및 상기 제2 구조물을 본딩하는 단계;를 포함한다.
본 발명의 기술적 사상에 따른 이미지 센서 및 그 제조 방법은, 기판을 절삭하는 다이 소잉(die sawing) 공정에서 발생할 수 있는 크랙의 진행을 막을 수 있도록 장벽 구조물을 포함하여, 스크라이브 레인 영역(scribe lane region)에서 발생된 크랙이 소자 영역으로 진행되어 픽셀들의 불량을 야기하는 것을 방지할 수 있으므로, 이미지 센서의 신뢰성 및 이미지 센서 제조 공정의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 포함하는 기판을 예시적으로 나타내는 평면도이다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 예시적으로 나타내는 평면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 잔류 스크라이브 레인 영역 및 소자 영역을 예시적으로 나타내는 단면도이다.
도 4는 다이 소잉 공정 동안 스크라이브 레인 영역 내에서 발생된 크랙이 진행되는 양태를 개략적으로 나타내는 단면도이다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 소자 영역 및 전극 영역을 예시적으로 나타내는 단면도이다.
도 6a 내지 도 6f는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 7은 본 발명의 기술적 사상의 다른 실시예에 따른 이미지 센서의 잔류 스크라이브 레인 영역 및 소자 영역을 예시적으로 나타내는 단면도이다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 다른 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9는 본 발명의 기술적 사상의 또 다른 실시예에 따른 이미지 센서의 잔류 스크라이브 레인 영역 및 소자 영역을 예시적으로 나타내는 단면도이다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 11a 내지 도 11d는 본 발명의 기술적 사상의 실시예들에 따른 이미지 센서를 포함하는 기판의 스크라이브 레인 영역을 예시적으로 나타내는 평면도들이다.
도 12는 본 발명의 기술적 사상의 실시예들에 따른 이미지 센서를 포함하는 전자 시스템을 나타내는 블록도이다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 이미지 센서가 적용되는 전자 장치를 나타내는 사시도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 포함하는 기판을 예시적으로 나타내는 평면도이다.
도 1을 참조하면, 복수의 이미지 센서들(10) 및 상기 복수의 이미지 센서들(10) 사이에 정의된 스크라이브 레인 영역(scribe lane region)(SL)을 포함하는 기판(110)을 제공한다.
상기 기판(110)은 반도체 기판으로, 웨이퍼를 지칭할 수 있다. 상기 기판(110)은 반도체 물질을 포함할 수 있으며, 예를 들어, 실리콘(Si)을 포함할 수 있다. 또는, 상기 기판(110)은 저머늄(Ge)과 같은 반도체 원소 물질, 또는 SiC, GaAs, InAs 및 InP와 같은 화합물 반도체 물질을 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 SOI(silicon on insulator) 구조를 가질 수 있다. 상기 기판(110)은 제1 기판 및 제2 기판이 본딩 부재에 의하여 본딩된 기판일 수 있다.
복수의 이미지 센서들(10)은 기판(110)에 2차원적으로 배열될 수 있다. 이미지 센서(10)는 복수의 단위 픽셀들, 복수의 트랜지스터들, 복수의 로직(logic) 소자들 등을 포함할 수 있다. 본 명세서에서 이미지 센서(10)는 이미지 센서 칩을 지칭할 수 있다.
스크라이브 레인 영역(SL)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장될 수 있다. 상기 스크라이브 레인 영역(SL)은 일정한 폭을 갖는 직선의 레인 형태일 수 있다. 즉, 상기 복수의 이미지 센서들(10)은 상기 스크라이브 레인 영역(SL)에 의하여 둘러싸여 서로 이격되도록 배치될 수 있다. 일반적으로 상기 복수의 이미지 센서들(10)은 상기 스크라이브 레인 영역(SL)을 따라 다이 소잉(die sawing) 공정을 수행함으로써, 이미지 센서 칩들로 서로 분리될 수 있다.
상기 스크라이브 레인 영역(SL)은 상기 이미지 센서(10)와 인접한 부분에서 상기 이미지 센서(10)의 가장자리를 둘러싸는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역으로 구분될 수 있다. 즉, 상기 제2 영역은 상기 제1 영역을 사이에 두고 상기 이미지 센서(10)와 이격될 수 있다. 여기서, 상기 제1 영역은 다이 소잉 공정 동안 소잉 블레이드(sawing blade)가 지나가지 않는 부분으로서 다이 소잉 공정의 마진을 확보하기 위한 영역일 수 있고, 상기 제2 영역은 다이 소잉 공정 동안 소잉 블레이드가 지나가며 절삭되는 영역일 수 있다. 즉, 소잉 블레이드는 제2 영역을 따라서 이미지 센서(10)를 서로 분리할 수 있다. 이미지 센서(10)에는 제1 영역이 잔류 스크라이브 레인 영역(RSL, 도 2 참조)으로 포함될 수 있다.
상기 다이 소잉 공정에 의하여 기판(110) 및 상기 기판(110)에 형성된 다양한 종류의 물질막 등이 절삭됨에 따라, 상기 기판(110)은 복수의 이미지 센서들(10)로 물리적으로 서로 분리될 수 있다.
최근 기판당 이미지 센서 칩의 수를 증가시키기 위하여, 기판(110)에서 스크라이브 레인 영역(SL)이 차지하는 면적이 점차 감소하고 있다. 따라서, 다이 소잉 공정 동안 기판(110)에 가해지는 스트레스로 인하여 이미지 센서(10)의 픽셀들이 손상될 위험이 증가하고 있다.
따라서, 본 발명의 기술적 사상은 공정 단계의 추가 없이도, 기판(110)을 절삭하는 다이 소잉 공정에서 발생할 수 있는 크랙의 진행을 막을 수 있도록 장벽 구조물을 형성하여, 스크라이브 레인 영역(SL)에서 발생된 크랙이 진행되어 픽셀들의 불량을 야기하는 것을 방지할 수 있는 이미지 센서(10)를 제공하는 것이다. 따라서, 본 발명의 기술적 사상에 따른 이미지 센서(10)의 신뢰성 및 이미지 센서(10) 제조 공정의 생산성을 향상시킬 수 있다.
도 2는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서를 예시적으로 나타내는 평면도이다. 도 2는 도 1의 A1로 표시한 영역을 확대하여 나타내는 이미지 센서(10)의 개략적인 평면도이다.
도 2를 참조하면, 이미지 센서(10)는 복수의 단위 픽셀들(PX)이 배치된 소자 영역(DR), 복수의 전극 구조물들이 배치되며 상기 소자 영역(DR)을 둘러싸는 전극 영역(VR), 및 장벽 구조물이 배치되며 상기 전극 영역(VR)을 둘러싸는 잔류 스크라이브 레인 영역(RSL)을 포함할 수 있다. 전극 영역(VR)은 상기 소자 영역(DR)을 둘러싸는 것으로 도시되었으나, 도시된 이미지 센서(10)의 레이아웃은 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다.
소자 영역(DR)에서, 이미지 센서(10)의 단위 픽셀(PX)은 포토다이오드, 상기 포토다이오드에서 촬상된 전하를 전달하는 트랜스퍼 트랜지스터, 상기 트랜스퍼 트랜지스터에 의해 전달된 전하를 저장하는 플로팅 확산 영역, 상기 플로팅 확산 영역을 주기적으로 리셋시키는 리셋 트랜지스터, 상기 플로팅 확산 영역에 저장된 전하를 증폭시키는 소스 팔로워 트랜지스터 및 단위 픽셀 셀렉트 신호에 따라 상기 소스 팔로워 트랜지스터의 출력 신호를 출력하는 셀렉트 트랜지스터로 구성될 수 있다. 다만, 단위 픽셀(PX)의 구성이 이에 한정되는 것은 아니다.
도 3은 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 잔류 스크라이브 레인 영역 및 소자 영역을 예시적으로 나타내는 단면도이다. 도 3은 도 2의 C1-C1' 선 및 D1-D1' 선에 따른 단면도이다.
도 3을 참조하면, 이미지 센서(10)는 제1 기판(110), 제2 기판(210), 상기 제1 기판(110)의 제1 면(110A) 상에 형성된 제1 구조물(130), 상기 제2 기판(210)의 제1 면(210A) 상에 형성된 제2 구조물(230)을 포함할 수 있다.
상기 제1 구조물(130) 및 제2 구조물(230)은 상기 제1 및 제2 기판(110, 210) 각각의 제1 면(110A, 210A)이 서로 마주보도록 배치되어, 본딩 부재(310)에 의하여 서로 본딩될 수 있다.
상기 제1 및 제2 기판(110, 210) 각각은 제1 면(110A, 210A) 및 제2 면(110B, 210B)을 포함할 수 있다. 상기 제1 면(110A, 210A)은 제1 및 제2 기판(110, 210)의 전면에 대응될 수 있고, 상기 제2 면(110B, 210B)은 제1 및 제2 기판(110, 210)의 후면에 대응될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 기판(110, 210) 각각은 앞서 도 1에서 설명한 바와 같이, 반도체 기판일 수 있다. 상기 제1 및 제2 기판(110, 210)은 서로 같은 종류의 기판일 수도 있고, 서로 다른 종류의 기판일 수도 있다.
제1 기판(110)의 제1 면(110A) 상에는 제1 구조물(130)이 형성될 수 있다. 상기 제1 구조물(130)은 소자 영역(DR)에 서로 다른 레벨로 이격되어 형성된 제1 도전막들(132), 상기 제1 도전막들(132) 각각을 상호 연결하는 제1 콘택 플러그들(134) 및 상기 제1 도전막들(132) 및 상기 제1 콘택 플러그들(134)을 덮는 제1 절연막들(136)을 포함할 수 있다.
상기 소자 영역(DR)에서 상기 제1 구조물(130) 내에는 복수의 트랜지스터들(Tr)이 형성될 수 있다. 상기 복수의 트랜지스터들(Tr)은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및/또는 셀렉트 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터들(Tr) 및 포토다이오드들(112)은 서로 인접한 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것이며, 동일 단면에 위치하지 않을 수 있다.
제2 기판(210)의 제1 면(210A) 상에는 제2 구조물(230)이 형성될 수 있다. 상기 제2 구조물(230)은 소자 영역(DR)에 서로 다른 레벨로 이격되어 형성된 제2 도전막들(232), 상기 제2 도전막들(232) 각각을 상호 연결하는 제2 콘택 플러그들(234) 및 상기 제2 도전막들(232) 및 상기 제2 콘택 플러그들(234)을 덮는 제2 절연막들(236)을 포함할 수 있다. 일부 실시예들에서, 상기 제2 기판(210)은 생략될 수 있다.
상기 제1 및 제2 도전막들(132, 232) 및 상기 제1 및 제2 콘택 플러그들(134, 234)은 각각 Cu, W, WN, Ta, Ti, TaN, TiN, Co, Mn, Al, AlN, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
소자 영역(DR)에서, 도시된 상기 제1 및 제2 도전막들(132, 232), 상기 제1 및 제2 콘택 플러그들(134, 234) 및 상기 복수의 트랜지스터들(Tr)의 형상 및 개수, 배치 구조는 예시적인 것에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형이 가능하다. 제1 기판(110)에서 하나의 포토다이오드(112)에 하나의 트랜지스터(Tr)가 형성된 것으로 도시되었으나, 이와 달리, 하나의 포토다이오드(112)에는 복수의 트랜지스터들(Tr)이 형성될 수 있고, 제2 기판(210)의 소자 영역(DR) 내에도 트랜지스터들이 형성될 수 있다.
소자 영역(DR)에서, 제1 기판(110)에는 소자 분리막들(410)이 형성될 수 있다. 상기 소자 분리막들(410)은 예를 들어, 딥 트렌치 아이솔레이션(Deep Trench Isolation, DTI) 형성 공정으로 형성될 수 있다. 제1 기판(110)에서, 상기 소자 분리막들(410)에 의해 정의되는 활성 영역(AR) 내에는 포토다이오드들(112)이 형성될 수 있다. 상기 포토다이오드들(112)은 예를 들어, p형 에피택셜층 내에 n형 이온이 주입된 형태를 가질 수 있다.
소자 영역(DR)에서, 제1 기판(110)의 제2 면(110B)에는 컬러 필터들(154)이 형성될 수 있다. 상기 컬러 필터들(154)은 각각의 단위 픽셀들(PX)과 오버랩되도록 배치될 수 있다. 각각의 컬러 필터들(154)은 노드 분리 패턴(152)에 의해 서로 이격될 수 있다. 상기 각각의 컬러 필터들(154) 상에는 마이크로 렌즈들(156)이 형성될 수 있다. 상기 마이크로 렌즈들(156)은 입사광이 단위 픽셀(PX)의 포토다이오드(112)에 효율적으로 입사되도록 입사광을 가이드하는 역할을 수행할 수 있다. 상기 컬러 필터들(154) 및 상기 마이크로 렌즈들(156)은 상기 제1 구조물(130)이 형성된 제1 면(110A)이 아닌 제2 면(110B)에 형성될 수 있다. 즉, 본 발명의 기술적 사상에 따른 이미지 센서(10)는 후면 조사형(Backside Illumination)일 수 있다.
잔류 스크라이브 레인 영역(RSL)에서, 장벽 구조물들(430)은 제3 방향(D3)으로 동일한 높이를 갖고, 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 평행하게 배열되도록 구성될 수 있다. 도면에는 상기 장벽 구조물들(430)을 4개로 도시하고 있으나, 장벽 구조물들(430)의 수가 이에 한정되는 것은 아니다.
상기 장벽 구조물들(430)은 제1 기판(110)을 관통할 수 있다. 상기 장벽 구조물들(430)은 상기 제1 기판(110)의 제1 면(110A)과 제2 방향(D2)으로 평행하는 폭(430A)이 상기 제1 기판(110)의 제2 면(110B)과 제2 방향(D2)으로 평행하는 폭(430B)보다 더 크도록 형성될 수 있다. 즉, 상기 장벽 구조물들(430)은 사다리꼴 단면 형상으로 형성될 수 있다.
상기 장벽 구조물들(430)은 동일한 크기를 가질 수 있다. 다만, 이에 한정되는 것은 아니고 서로 다른 크기를 가질 수도 있다. 또한, 상기 장벽 구조물들(430)은 동일한 간격으로 이격되어 배치될 수 있다. 다만, 이에 한정되는 것은 아니고 서로 다른 간격을 가질 수도 있다.
상기 장벽 구조물들(430) 및 상기 소자 분리막들(410)은 동일한 공정 단계에서, 동일한 공정 방식으로 형성될 수 있다. 즉, 상기 장벽 구조물들(430)은 상기 소자 분리막들(410)과 적어도 하나의 동일한 물질로 구성될 수 있다. 또한, 상기 장벽 구조물들(430)은 상기 소자 분리막들(410)과 동일하게, 딥 트렌치 아이솔레이션 형성 공정으로 형성될 수 있다. 또한, 상기 장벽 구조물들(430) 및 상기 소자 분리막들(410)은 다마신 공정을 이용하여 형성될 수 있다. 또한, 상기 장벽 구조물들(430) 및 상기 소자 분리막들(410)은 상기 제1 기판(110)의 동일한 레벨에 형성될 수 있다.
상기 장벽 구조물들(430)은 적어도 하나의 막들로 구성될 수 있다. 상기 장벽 구조물들(430)은 제1 절연 물질 및 제2 절연 물질을 포함할 수 있다. 상기 제1 절연 물질 및 제2 절연 물질은 서로 다른 물질로 이루어질 수 있다. 예를 들어, 상기 제1 절연 물질은 실리콘 산화막으로 이루어지고, 상기 제2 절연 물질은 실리콘 질화막으로 이루어질 수 있다. 그러나 본 발명의 기술적 사상에 따르면, 상기 장벽 구조물들(430)의 구성이 이에 한정되는 것은 아니다. 즉, 상기 장벽 구조물들(430)은 1종류의 절연 물질로 이루어지는 단일막, 또는 적어도 3종류의 절연 물질들의 조합으로 이루어지는 다중막으로 구성될 수도 있다.
상기 장벽 구조물들(430)을 덮도록 제1 기판(110)의 제2 면(110B) 상에 캡핑막(158)이 형성될 수 있다. 즉, 상기 장벽 구조물들(430)의 상면은 드러나지 않을 수 있다. 상기 캡핑막(158)은 노드 분리 패턴(152)을 구성하는 물질과 동일한 물질로 형성될 수 있다.
도 4는 다이 소잉 공정 동안 스크라이브 레인 영역 내에서 발생된 크랙이 진행되는 양태를 개략적으로 나타내는 단면도이다.
도 4를 참조하면, 소잉 블레이드(BL)는 제1 기판(110)의 제2 면(110B)으로부터 제2 기판(210)의 제2 면(210B)을 향하는 제3 방향(D3)으로 제1 기판(110), 제1 구조물(130), 본딩 부재(310), 제2 구조물(230) 및 제2 기판(210)을 순차적으로 절삭하게 된다.
소잉 블레이드(BL)가 스크라이브 레인 영역(SL, 도 1 참조)을 따라 제1 기판(110)을 절삭하는 동안, 소잉 블레이드(BL)와 제1 기판(110) 간의 물리적인 마찰 등으로 인하여 스트레스가 발생하게 된다. 이러한 스트레스는 제1 기판(110) 내부에서 진행하는 크랙(CR)을 유발하게 되며, 크랙(CR)이 소자 영역(DR)으로 진행되면 이미지 센서(10)의 신뢰성을 저하시키게 된다.
상기 스크라이브 레인 영역(SL)에서 시작된 크랙(CR)은 제1 기판(110)을 따라 이동하다가 장벽 구조물들(430)을 만나면서 스트레스가 분산되어 소멸될 수 있다. 또는, 도시되지는 않았지만, 스크라이브 레인 영역(SL)의 상부에서 시작된 크랙(CR)은 제1 기판(110)을 따라 이동하다가 장벽 구조물들(430)을 만나면, 장벽 구조물들(430)의 계면을 따라 상하로 진행되면서, 상기 크랙(CR)이 소자 영역(DR)으로 진행되지 않고 제1 기판(110)의 제2 면(110B)으로 진행하게 될 수 있다.
소잉 블레이드(BL)와 제1 기판(110)이 접하는 부분에서 시작되어 소자 영역(DR)을 향하여 진행되는 크랙(CR)은 장벽 구조물들(430)과 만나게 된다. 따라서, 상기 장벽 구조물들(430)은 크랙(CR)이 소자 영역(DR)을 향하여 진행되는 것을 차단할 수 있다.
상기 장벽 구조물들(430)의 양 측벽은 편평하도록 형성될 수 있다. 즉, 상기 장벽 구조물들(430)과 제1 기판(110)은 서로 다른 물질의 접합 계면을 형성하고, 돌출부가 존재하지 않으므로, 상기 크랙(CR)의 상기 제2 방향(D2)으로의 진행을 더욱 효과적으로 차단할 수 있다.
다이 소잉 공정 동안 제1 기판(110)에 가해지는 스트레스로 인하여 픽셀들(PX)이 손상될 위험이 증가하고 있다. 특히, 제1 기판(110)은 다이 소잉 공정에서 소잉 블레이드(BL)가 가장 먼저 접촉하는 영역이므로, 다이 소잉 공정에 의한 스트레스가 누적될 수 있다. 따라서, 이미지 센서(10)의 다른 구성 요소에 비하여 크랙(CR)이 발생할 수 있는 빈도 및 스트레스 강도가 클 수 있다. 즉, 상기 제1 기판(110)의 스크라이브 레인 영역(SL)에서 크랙(CR)으로 인해 발생하는 불량은 이미지 센서(10)에 미치는 영향이 클 수 있다.
따라서, 상기 장벽 구조물들(430)을 제1 기판(110)의 잔류 스크라이브 레인 영역(RSL)에 형성하여, 크랙(CR)의 진행을 방지할 수 있다. 이는 이미지 센서(10)의 불량을 줄일 수 있고, 나아가 이미지 센서(10)의 신뢰성 및 이미지 센서(10) 제조 공정의 생산성을 향상시킬 수 있다.
도 5는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 소자 영역 및 전극 영역을 예시적으로 나타내는 단면도이다. 도 5는 도 2의 D1-D1' 선 및 E1-E1' 선에 따른 단면도이다.
도 5를 참조하면, 전극 영역(VR)에서, 제1 기판(110) 및 제1 구조물(130)을 관통하고, 상기 제2 구조물(230)의 상측 일부 영역까지 침투하는 전극 구조물(160)이 형성될 수 있다.
전극 구조물(160)은 실리콘 관통 전극(Through Silicon Via, TSV)일 수 있다. 상기 전극 구조물(160)은 트렌치를 따라 컨포멀하게 형성된 전극 도전막(162) 및 상기 전극 도전막(162)이 형성된 후 남아있는 공간을 채우는 전극 충전막(164)을 포함할 수 있다. 상기 전극 도전막(162)은 예를 들어, W, Al 또는 이들의 조합으로 이루어질 수 있으며, 상기 전극 충전막(164)은 카본 계열의 절연 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
상기 전극 구조물(160)은 상기 제1 구조물(130) 내의 제1 도전 패드(133) 및 상기 제2 구조물(230) 내의 제2 도전 패드(233)와 각각 전기적으로 연결될 수 있다. 일부 실시예들에서, 상기 전극 구조물(160)은 제1 도전 패드(133)의 측벽과 접할 수 있다. 또한, 상기 전극 구조물(160)은 제2 도전 패드(233)의 상면과 접할 수 있다.
일부 실시예들에서, 상기 전극 구조물(160)과 접하는 제1 도전 패드(133)는 소자 영역(DR)에 위치하는 제1 도전막(132) 중 적어도 일부와 동일 레벨에 위치할 수 있다. 또한, 상기 전극 구조물(160)과 접하는 제2 도전 패드(233)는 소자 영역(DR)에 위치하는 제2 도전막(232) 중 적어도 일부와 동일 레벨에 위치할 수 있다.
도 6a 내지 도 6f는 본 발명의 기술적 사상의 일 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 6a를 참조하면, 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)이 정의되며, 제1 면(110A) 및 제2 면(110BX)을 가지는 평판 구조의 제1 기판(110X)이 제공될 수 있다. 상기 제1 면(110A)은 제1 기판(110X)의 전면에 대응될 수 있고, 상기 제2 면(110BX)은 제1 기판(110X)의 후면에 대응될 수 있다.
소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)에서, 상기 제1 기판(110X)의 제1 면(110A)에는 복수의 트렌치들(410T, 430T)이 각각 형성될 수 있다. 상기 복수의 트렌치들(410T, 430T)은 동일한 노광 공정 및 식각 공정을 수행하여 형성될 수 있다. 즉, 한 번의 포토리소그래피 공정을 통하여 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL) 모두에 복수의 트렌치들(410T, 430T)이 형성될 수 있다.
상기 복수의 트렌치들(410T, 430T)은 습식 식각 공정 또는 건식 식각 공정으로 형성될 수 있다. 일부 실시예들에서, 상기 복수의 트렌치들(410T, 430T)의 상부의 폭은 하부의 폭보다 클 수 있다. 이는 상기 복수의 트렌치들(410T, 430T)을 형성하는 식각 공정의 특징으로, 상기 복수의 트렌치들(410T, 430T)의 하부는 아래로 갈수록 그 폭이 좁아질 수 있다. 즉, 상기 복수의 트렌치들(410T, 430T)은 역사다리꼴 단면 형상으로 형성될 수 있다.
도 6b를 참조하면, 복수의 트렌치들(410T, 430T)을 메워, 소자 영역(DR)에서 소자 분리막들(410)을 형성할 수 있고, 잔류 스크라이브 레인 영역(RSL)에서 장벽 구조물들(430)을 형성할 수 있다.
소자 영역(DR)에서, 복수의 트렌치들(410T) 내에 절연 물질을 채워 넣음으로써 소자 분리막들(410)을 형성될 수 있다. 상기 소자 분리막들(410)에 의하여 복수의 활성 영역들(AR)이 정의될 수 있다.
상기 복수의 활성 영역들(AR) 각각에는 포토다이오드들(112)이 형성될 수 있다. 일부 실시예들에서, 상기 포토다이오드들(112)은 이온 주입 공정을 통해 형성될 수 있다.
광전 변환 소자는 입사광에 상응하는 광전하를 발생하도록 상기 제1 기판(110X) 내에 형성될 수 있다. 예를 들어, 상기 광전 변환 소자에서는 상기 입사광에 상응하는 전자-정공 쌍(electron-hole pair)이 생성되며, 상기 광전 변환 소자는 이러한 전자 또는 정공을 각각 수집할 수 있다. 상기 광전 변환 소자는 상기 제1 기판(110X)에 도핑된 불순물과 다른 타입의 불순물이 도핑되어 형성될 수 있다. 여기서는 상기 광전 변환 소자를 포토다이오드(112)로 도시하였으나, 상기 광전 변환 소자는 포토다이오드, 포토 트랜지스터(photo transistor), 포토 게이트(photo gate), 핀드 포토다이오드(pinned photodiode) 또는 이들의 조합을 포함할 수 있다.
잔류 스크라이브 레인 영역(RSL)에서, 복수의 트렌치들(430T) 내에 절연 물질을 채워 넣음으로써 장벽 구조물들(430)을 형성될 수 있다. 상기 장벽 구조물들(430)은 상기 소자 분리막들(410)과 동일한 물질로 형성될 수 있다.
상기 장벽 구조물들(430) 및 상기 소자 분리막들(410)은 다마신(damascene) 공정을 이용하여 형성될 수 있다. 상기 다마신 공정을 보다 상세하게 설명하면, 상기 제1 기판(110X)의 제1 면(110A) 상에, 상기 복수의 트렌치들(410T, 430T)을 채우는 절연 물질막을 형성할 수 있다. 상기 절연 물질막은 종횡비가 큰 상기 복수의 트렌치들(410T, 430T)에 대해 충진 능력이 우수한 공정 방식을 이용하여 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 충진할 수 있다. 이어서, 상기 제1 기판(110X)의 제1 면(110A)이 노출될 때까지 상기 절연 물질막의 상부를 연마할 수 있다. 이로써, 도시된 바와 같이, 상기 제1 기판(110X) 내에 소자 분리막들(410) 및 장벽 구조물들(430)을 형성할 수 있다.
일부 실시예들에서, 상기 소자 분리막(410)은 DTI 및 STI(shallow trench isolation)로 기능할 수 있고, 장벽 구조물(430)은 크랙 방지를 위한 구조물로 기능할 수 있다.
도 6c를 참조하면, 상기 제1 기판(110X)의 제1 면(110A) 상에 제1 구조물(130)을 형성할 수 있다.
상기 제1 구조물(130)은 복수의 트랜지스터들(Tr), 제1 도전막들(132), 제1 도전 패드들(미도시), 제1 콘택 플러그들(134) 및 제1 절연막들(136)을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 트랜지스터들(Tr)은 상기 제1 기판(110X)의 제1 면(110A) 상에 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측에 위치하는 상기 제1 기판(110X) 내부에 불순물을 도핑함으로써 형성될 수 있다.
일부 실시예들에서, 상기 복수의 트랜지스터들(Tr)은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 셀렉트 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터들(Tr)의 개수 및 배치는 도시된 바에 한정되지 않는다.
일부 실시예들에서, 서로 다른 레벨에 이격되어 형성된 상기 제1 도전막들(132) 및 상기 제1 도전 패드들은 도전 물질막을 형성하고 패터닝하는 공정을 각 레벨별로 수행함으로써 형성될 수 있다. 다른 일부 실시예들에서, 상기 제1 도전막들(132) 및 상기 제1 도전 패드들은 몰드 패턴(미도시)을 먼저 형성하고, 상기 몰드 패턴의 개구부 내에 도전 물질막을 매립하는 다마신 공정을 이용하여 형성할 수도 있다.
상기 제1 도전막들(132) 및 상기 제1 도전 패드들의 층수 및 구조는 도시된 바에 한정되지 않으며, 이미지 센서의 설계에 따라 다양한 층수 및 구조로 적용될 수 있다.
잔류 스크라이브 레인 영역(RSL)에는 상기 제1 도전막들(132) 및 상기 제1 도전 패드들이 형성되지 않을 수 있다. 즉, 제1 절연막(136)으로만 구성될 수 있으나, 이에 한정되는 것은 아니다. 상기 제1 도전 패드들은 전극 영역(미도시)에 형성될 수 있다.
도 6d를 참조하면, 제1 기판(110X, 도 6c 참조)의 두께를 감소시키기 위해 상기 제1 기판(110X)을 제2 면(110BX, 도 6c 참조)으로부터 연마할 수 있다.
연마 공정은 그라인딩 방식을 포함할 수 있다. 상기 그라인딩 공정을 수행함으로써 제1 면(110A) 및 제2 면(110B)이 구비된 제1 기판(110)이 형성될 수 있다. 한편, 상기 그라인딩 공정의 순서는 본 실시예에 한정되는 것은 아니다. 예를 들어, 상기 그라인딩 공정은 도 6f를 참조하여 설명할 본딩 공정 이후에 수행될 수도 있다.
상기 그라인딩 공정은 소자 분리막(410) 및 장벽 구조물(430)이 드러나도록 수행될 수 있다. 다시 말하면, 상기 소자 분리막(410) 및 상기 장벽 구조물(430)이 제1 기판(110)을 완전히 관통하는 형상을 갖도록 그라인딩 공정이 수행될 수 있다.
상기 그라인딩 공정에서, 상기 소자 분리막(410) 및 상기 장벽 구조물(430)의 일부가 제1 기판(110X)의 일부와 함께 제거될 수 있다.
도 6e를 참조하면, 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)이 정의되며, 제1 면(210A) 및 제2 면(210B)을 가지는 평판 구조의 제2 기판(210)이 제공될 수 있다. 상기 제1 면(210A)은 제2 기판(210)의 전면에 대응될 수 있고, 상기 제2 면(210B)은 제2 기판(210)의 후면에 대응될 수 있다.
상기 제1 면(210A) 상에는 제2 구조물(230)이 형성될 수 있다. 상기 제2 구조물(230)은 제2 도전막들(232), 제2 도전 패드들(미도시), 제2 콘택 플러그들(234) 및 제2 절연막들(236)을 포함할 수 있다.
일부 실시예들에서, 서로 다른 레벨에 이격되어 형성된 상기 제2 도전막들(232) 및 상기 제2 도전 패드들은 도전 물질막을 형성하고 패터닝하는 공정을 각 레벨별로 수행함으로써 형성될 수 있다. 다른 일부 실시예들에서, 상기 제2 도전막들(232) 및 상기 제2 도전 패드들은 몰드 패턴(미도시)을 먼저 형성하고, 상기 몰드 패턴의 개구부 내에 도전 물질막을 매립하는 다마신 공정을 이용하여 형성할 수도 있다.
이와 같이, 다마신 공정을 이용하여 상기 제2 도전막들(232) 및 상기 제2 도전 패드들을 형성할 경우, 상기 제2 도전막들(232) 및 상기 제2 도전 패드들 각각은 역사다리꼴 단면 형상을 가질 수 있다.
상기 제2 도전막들(232) 및 상기 제2 도전 패드들의 층수 및 구조는 도시된 바에 한정되지 않으며, 이미지 센서의 설계에 따라 다양한 층수 및 구조로 적용될 수 있다.
상기 제2 기판(210)에서 복수의 로직 소자들을 포함하는 소자 영역(DR)이 차지하는 면적은 상기 제1 기판(110, 도 6d 참조)에서 복수의 단위 픽셀들을 포함하는 소자 영역(DR)이 차지하는 면적과 실질적으로 동일할 수 있다. 또한, 상기 제2 기판(210)의 잔류 스크라이브 레인 영역(RSL)이 차지하는 면적은 상기 제1 기판(110)의 잔류 스크라이브 레인 영역(RSL)이 차지하는 면적과 실질적으로 동일할 수 있다. 따라서, 상기 제1 기판(110) 및 상기 제2 기판(210)은 동일한 영역이 서로 마주보도록 대칭적으로 형성된 기판일 수 있다.
일부 실시예들에서, 상기 제2 기판(210)은 생략될 수 있다. 즉, 복수의 로직 소자들이 제1 기판(110)에 포함될 수 있다.
도 6f를 참조하면, 제1 기판(110)의 제1 면(110A) 및 제2 기판(210)의 제1 면(210A)이 서로 마주보도록 하여, 제1 구조물(130)의 제1 면(130A) 및 제2 구조물(230)의 제1 면(230A)을 본딩 부재(310, 도 3 참조)를 이용하여 본딩시킬 수 있다.
일부 실시예들에서, 상기 제1 구조물(130) 및 상기 제2 구조물(230)의 본딩은 가열, 가압 및 플라즈마 처리 중 적어도 어느 하나의 처리를 함으로써 수행될 수 있다. 다른 일부 실시예들에서, 상기 본딩 부재(310)는 생략될 수 있다.
이 후, 잔류 스크라이브 레인 영역(RSL) 상에 배치되는 캡핑막(158, 도 3 참조) 및 소자 영역(DR) 상에 배치되는 노드 분리 패턴(152, 도 3 참조)을 형성할 수 있다. 또한, 소자 영역(DR)에서 각각의 단위 픽셀들(PX)과 오버랩되도록 배치되는 컬러 필터들(154, 도 3 참조) 및 마이크로 렌즈들(156, 도 3 참조)을 형성할 수 있다.
참고로, 전극 영역(VR, 도 5 참조)에는 제1 도전 패드(133, 도 5 참조) 및 제2 도전 패드(233, 도 5 참조)를 전기적으로 연결하기 위하여, 전극 구조물(160, 도 5 참조)을 형성할 수 있다. 상기 전극 구조물(160)은 먼저 트렌치를 형성한 후, 상기 트렌치를 따라 컨포멀하게 형성된 전극 도전막(162, 도 5 참조) 및 상기 전극 도전막(162)이 형성된 후 남아있는 공간을 채우는 전극 충전막(164, 도 5 참조)을 형성함으로써 완성될 수 있다.
이렇게 서로 본딩된 제1 기판(110) 및 제2 기판(210)의 스크라이브 레인 영역(SL, 도 1 참조)을 따라 다이 소잉 공정을 수행함으로써, 복수의 이미지 센서들(10)로 서로 분리될 수 있다.
본 발명의 기술적 사상은 상기 다이 소잉 공정에서 발생할 수 있는 크랙의 진행을 막을 수 있도록 장벽 구조물들(430)을 형성하여, 스크라이브 레인 영역(SL)에서 발생된 크랙이 진행되어 픽셀들(PX)의 불량을 야기하는 것을 방지할 수 있는 이미지 센서(10)를 제공하는 것이다. 따라서, 이미지 센서(10)의 신뢰성 및 이미지 센서(10) 제조 공정의 생산성을 향상시킬 수 있다.
도 7은 본 발명의 기술적 사상의 다른 실시예에 따른 이미지 센서의 잔류 스크라이브 레인 영역 및 소자 영역을 예시적으로 나타내는 단면도이다. 도 7은 도 2의 C1-C1' 선 및 D1-D1' 선에 따른 단면도이다.
도 7에 있어서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 간단히 설명하거나 생략한다. 이미지 센서(20)는 도 3을 참조하여 설명한 이미지 센서(10)와 유사한 구조를 가지나, 소자 분리막들(510) 및 장벽 구조물들(530)의 구조에서 차이가 있다.
도 7을 참조하면, 이미지 센서(20)는 제1 기판(110), 제2 기판(210), 상기 제1 기판(110)의 제1 면(110A) 상에 형성된 제1 구조물(130), 상기 제2 기판(210)의 제1 면(210A) 상에 형성된 제2 구조물(230)을 포함할 수 있다. 상기 제1 구조물(130) 및 제2 구조물(230)은 상기 제1 및 제2 기판(110, 210) 각각의 제1 면(110A, 210A)이 서로 마주보도록 배치되어, 본딩 부재(310)에 의하여 서로 본딩될 수 있다.
상기 제1 및 제2 기판(110, 210) 각각은 제1 면(110A, 210A) 및 제2 면(110B, 210B)을 포함할 수 있다. 상기 제1 면(110A, 210A)은 제1 및 제2 기판(110, 210)의 전면에 대응될 수 있고, 상기 제2 면(110B, 210B)은 제1 및 제2 기판(110, 210)의 후면에 대응될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 기판(110, 210) 각각은 앞서 도 1에서 설명한 바와 같이, 반도체 기판일 수 있다.
소자 영역(DR)에서, 제1 기판(110)에는 소자 분리막들(510)이 형성될 수 있다. 상기 소자 분리막들(510)은 예를 들어, 딥 트렌치 아이솔레이션 형성 공정으로 형성될 수 있다.
잔류 스크라이브 레인 영역(RSL)에서, 장벽 구조물들(530)은 제3 방향(D3)으로 동일한 길이를 갖고, 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 평행하게 배열되도록 구성될 수 있다. 도면에는 상기 장벽 구조물들(530)을 4개로 도시하고 있으나, 장벽 구조물(530)의 수가 이에 한정되는 것은 아니다.
상기 장벽 구조물들(530)은 제1 기판(110)을 관통할 수 있다. 상기 장벽 구조물들(530)은 상기 제1 기판(110)의 제1 면(110A)과 제2 방향(D2)으로 평행하는 폭(530A)이 상기 제1 기판(110)의 제2 면(110B)과 제2 방향(D2)으로 평행하는 폭(530B)보다 더 작을 수 있다. 즉, 상기 장벽 구조물들(530)은 역사다리꼴 단면 형상으로 형성될 수 있다.
상기 장벽 구조물들(530)은 동일한 크기를 가질 수 있다. 다만, 이에 한정되는 것은 아니고 서로 다른 크기를 가질 수도 있다. 또한, 상기 장벽 구조물들(530)은 동일한 간격으로 이격되어 배치될 수 있다. 다만, 이에 한정되는 것은 아니고 서로 다른 간격을 가질 수도 있다.
상기 장벽 구조물들(530) 및 상기 소자 분리막들(510)은 동일한 공정 단계에서, 동일한 공정 방식으로 형성될 수 있다. 즉, 상기 장벽 구조물들(530)은 상기 소자 분리막들(510)과 적어도 하나의 동일한 물질로 구성될 수 있다. 또한, 상기 장벽 구조물들(530)은 상기 소자 분리막들(510)과 동일하게, 딥 트렌치 아이솔레이션 형성 공정으로 형성될 수 있다. 또한, 상기 장벽 구조물들(530) 및 상기 소자 분리막들(510)은 다마신 공정을 이용하여 형성될 수 있다. 또한, 상기 장벽 구조물들(530) 및 상기 소자 분리막들(510)은 상기 제1 기판(110)의 동일한 레벨에 형성될 수 있다.
본 발명의 기술적 사상에 따른 이미지 센서(20)는 후면 조사형일 수 있다.
도 8a 내지 도 8c는 본 발명의 기술적 사상의 다른 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 8a를 참조하면, 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)이 정의되며, 제1 면(110A) 및 제2 면(110BX)을 가지는 평판 구조의 제1 기판(110X)이 제공될 수 있다. 상기 제1 면(110A)은 제1 기판(110X)의 전면에 대응될 수 있고, 상기 제2 면(110BX)은 제1 기판(110X)의 후면에 대응될 수 있다.
제1 기판(110X)에 복수의 활성 영역들(AR)이 정의될 수 있다. 상기 복수의 활성 영역들(AR) 각각에는 포토다이오드들(112)이 형성될 수 있다. 일부 실시예들에서, 상기 포토다이오드들(112)은 이온 주입 공정을 통해 형성될 수 있다.
상기 제1 구조물(130)은 복수의 트랜지스터들(Tr), 제1 도전막들(132), 제1 도전 패드들(미도시), 제1 콘택 플러그들(134) 및 제1 절연막들(136)을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 트랜지스터들(Tr)은 상기 제1 기판(110X)의 제1 면(110A) 상에 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측에 위치하는 상기 제1 기판(110X) 내부에 불순물을 도핑함으로써 형성될 수 있다.
일부 실시예들에서, 상기 복수의 트랜지스터들(Tr)은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 셀렉트 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터들(Tr)의 개수 및 배치는 도시된 바에 한정되지 않는다.
일부 실시예들에서, 서로 다른 레벨에 이격되어 형성된 상기 제1 도전막들(132) 및 상기 제1 도전 패드들은 도전 물질막을 형성하고 패터닝하는 공정을 각 레벨별로 수행함으로써 형성될 수 있다. 다른 일부 실시예들에서, 상기 제1 도전막들(132) 및 상기 제1 도전 패드들은 몰드 패턴(미도시)을 먼저 형성하고, 상기 몰드 패턴의 개구부 내에 도전 물질막을 매립하는 다마신 공정을 통해 형성할 수도 있다. 상기 제1 도전막들(132) 및 상기 제1 도전 패드들의 층수 및 구조는 도시된 바에 한정되지 않으며, 이미지 센서의 설계에 따라 다양한 층수 및 구조로 적용될 수 있다.
잔류 스크라이브 레인 영역(RSL)에는 상기 제1 도전막들(132) 및 상기 제1 도전 패드들이 형성되지 않을 수 있다. 즉, 제1 절연막(136)으로만 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 8b를 참조하면, 제1 기판(110X, 도 6c 참조)의 두께를 감소시키기 위해 상기 제1 기판(110X)을 제2 면(110BX, 도 6c 참조)으로부터 연마할 수 있다.
연마 공정은 그라인딩 방식을 포함할 수 있다. 상기 그라인딩 공정을 수행함으로써 제1 면(110A) 및 제2 면(110B)이 구비된 제1 기판(110)이 형성될 수 있다. 한편, 상기 그라인딩 공정의 순서는 본 실시예에 한정되는 것은 아니다.
상기 그라인딩 공정은 제1 기판(110)이 후속 공정에서 소자 분리막들(510, 도 8c 참조) 및 장벽 구조물들(530, 도 8c 참조)이 형성될 수 있는 두께로 수행될 수 있다. 다시 말하면, 제1 기판(110)이 상기 소자 분리막들(510) 및 상기 장벽 구조물들(530)이 제1 기판(110)을 완전히 관통하는 형상을 가질 수 있는 두께가 되도록 그라인딩 공정이 수행될 수 있다.
도 8c를 참조하면, 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)에서, 상기 제1 기판(110)의 제1 면(110A)에는 복수의 트렌치들(510T, 530T)이 각각 형성될 수 있다. 상기 복수의 트렌치들(510T, 530T)은 동일한 노광 공정 및 식각 공정을 통하여 형성될 수 있다. 즉, 한 번의 포토리소그래피 공정을 통하여 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL) 모두에 복수의 트렌치들(510T, 530T)이 형성될 수 있다.
상기 복수의 트렌치들(510T, 530T)은 습식 식각 공정 또는 건식 식각 공정으로 형성될 수 있다. 본 발명의 일 실시예에 따르면, 상기 복수의 트렌치들(510T, 530T)의 상부의 폭은 하부의 폭보다 클 수 있다. 상기 복수의 트렌치들(510T, 530T)을 형성하는 식각 공정의 특징으로, 상기 복수의 트렌치들(510T, 530T)의 하부는 아래로 갈수록 그 폭이 좁아질 수 있다.
복수의 트렌치들(510T, 530T)을 메워, 소자 영역(DR)에서 소자 분리막들(510)을 형성할 수 있고, 잔류 스크라이브 레인 영역(RSL)에서 장벽 구조물들(530)을 형성할 수 있다. 소자 영역(DR)에서, 복수의 트렌치들(510T) 내에 절연 물질을 채워 넣음으로써 소자 분리막들(510)을 형성될 수 있다. 즉, 상기 복수의 활성 영역들(AR)의 사이에 소자 분리막들(510)이 형성될 수 있다.
잔류 스크라이브 레인 영역(RSL)에서, 복수의 트렌치들(530T) 내에 절연 물질을 채워 넣음으로써 장벽 구조물들(530)을 형성될 수 있다.
상기 소자 분리막들(510) 및 상기 장벽 구조물들(530)은 다마신 공정을 이용하여 형성될 수 있다.
후속 공정은 본 발명의 기술 분야의 통상의 지식을 가진자가 도 6e 및 도 6f에서 설명한 내용과 동일 또는 유사한 공정을 적용하여 수행할 수 있으므로, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 생략한다.
이와 같이 제작된 제1 기판(110)을 제2 기판(210, 도 7 참조)과 본딩하고, 다이 소잉 공정을 통하여 이미지 센서(20, 도 7 참조)를 제작할 수 있다.
도 9는 본 발명의 기술적 사상의 또 다른 실시예에 따른 이미지 센서의 잔류 스크라이브 레인 영역 및 소자 영역을 예시적으로 나타내는 단면도이다. 도 9는 도 2의 C1-C1' 선 및 D1-D1' 선에 따른 단면도이다.
도 9에 있어서, 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 간단히 설명하거나 생략한다. 이미지 센서(30)는 도 3을 참조하여 설명한 이미지 센서(10)와 유사한 구조를 가지나, 소자 분리막들(610) 및 장벽 구조물들(630)의 구조에 차이가 있다.
도 9를 참조하면, 이미지 센서(30)는 제1 기판(110), 제2 기판(210), 상기 제1 기판(110)의 제1 면(110A) 상에 형성된 제1 구조물(130), 상기 제2 기판(210)의 제1 면(210A) 상에 형성된 제2 구조물(230)을 포함할 수 있다. 상기 제1 구조물(130) 및 제2 구조물(230)은 상기 제1 및 제2 기판(110, 210) 각각의 제1 면(110A, 210A)이 서로 마주보도록 배치되어, 본딩 부재(310)에 의하여 서로 본딩될 수 있다.
상기 제1 및 제2 기판(110, 210) 각각은 제1 면(110A, 210A) 및 제2 면(110B, 210B)을 포함할 수 있다. 상기 제1 면(110A, 210A)은 제1 및 제2 기판(110, 210)의 전면에 대응될 수 있고, 상기 제2 면(110B, 210B)은 제1 및 제2 기판(110, 210)의 후면에 대응될 수 있다.
일부 실시예들에서, 상기 제1 및 제2 기판(110, 210) 각각은 앞서 도 1에서 설명한 바와 같이, 반도체 기판일 수 있다.
소자 영역(DR)에서, 제1 기판(110)에는 소자 분리막들(610)이 형성될 수 있다. 상기 소자 분리막들(610)은 예를 들어, STI 형성 공정 및 DTI 형성 공정을 수행하여 형성될 수 있다.
잔류 스크라이브 레인 영역(RSL)에서, 장벽 구조물들(630)은 제3 방향(D3)으로 동일한 길이를 갖고, 제1 방향(D1) 및 제2 방향(D2)을 따라 서로 평행하게 배열되도록 구성될 수 있다. 도면에는 상기 장벽 구조물들(630)을 4개로 도시하고 있으나, 장벽 구조물(630)의 수가 이에 한정되는 것은 아니다.
상기 장벽 구조물들(630)은 제1 기판(110)을 관통할 수 있다. 상기 장벽 구조물들(630)은 상기 제1 기판(110)의 제1 면(110A)으로부터 사다리꼴 단면 형상을 가진 제1 장벽 구조물(632) 및 상기 제1 기판(110)의 제2 면(110B)으로부터 역사다리꼴 단면 형상을 가진 제2 장벽 구조물(634)의 조합으로 형성될 수 있다. 즉, 상기 장벽 구조물(630)은 역사다리꼴 단면 및 사다리꼴 단면의 조합된 형상으로 형성될 수 있다.
상기 장벽 구조물들(630)은 동일한 크기를 가질 수 있다. 다만, 이에 한정되는 것은 아니고 서로 다른 크기를 가질 수도 있다. 또한, 상기 장벽 구조물들(630)은 동일한 간격으로 이격되어 배치될 수 있다. 다만, 이에 한정되는 것은 아니고 서로 다른 간격을 가질 수도 있다.
상기 장벽 구조물들(630) 및 상기 소자 분리막들(610)은 동일한 공정 단계에서, 동일한 공정 방식으로 형성될 수 있다. 즉, 상기 장벽 구조물들(630)은 상기 소자 분리막들(610)과 적어도 하나의 동일한 물질로 구성될 수 있다. 또한, 상기 장벽 구조물들(630)은 상기 소자 분리막들(610)과 동일하게, STI 형성 공정 및 DTI 형성 공정을 수행하여 형성될 수 있다. 또한, 상기 장벽 구조물들(630) 및 상기 소자 분리막들(610)은 다마신 공정을 이용하여 형성될 수 있다. 또한, 상기 장벽 구조물들(630) 및 상기 소자 분리막들(610)은 상기 제1 기판(110)의 동일한 레벨에 형성될 수 있다.
도 10a 내지 도 10c는 본 발명의 기술적 사상의 또 다른 실시예에 따른 이미지 센서의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a를 참조하면, 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)이 정의되며, 제1 면(110A) 및 제2 면(110BX)을 가지는 평판 구조의 제1 기판(110X)이 제공될 수 있다. 상기 제1 면(110A)은 제1 기판(110X)의 전면에 대응될 수 있고, 상기 제2 면(110BX)은 제1 기판(110X)의 후면에 대응될 수 있다.
소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)에서, 상기 제1 기판(110X)의 제1 면(110A)에는 제1 복수의 트렌치들(612T, 632T)이 각각 형성될 수 있다. 상기 제1 복수의 트렌치들(612T, 632T)은 동일한 노광 공정 및 식각 공정을 통하여 형성될 수 있다. 즉, 한 번의 포토리소그래피 공정을 통하여 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL) 모두에 제1 복수의 트렌치들(612T, 632T)이 형성될 수 있다.
상기 제1 복수의 트렌치들(612T, 632T)은 습식 식각 공정 또는 건식 식각 공정으로 형성될 수 있다. 일부 실시예들에서, 상기 제1 복수의 트렌치들(612T, 632T)의 상부의 폭은 하부의 폭보다 클 수 있다. 상기 제1 복수의 트렌치들(612T, 632T)을 형성하는 식각 공정의 특징으로, 상기 제1 복수의 트렌치들(612T, 632T)의 하부는 아래로 갈수록 그 폭이 좁아질 수 있다.
제1 복수의 트렌치들(612T, 632T)을 메워, 소자 영역(DR)에서 제1 소자 분리막들(612)을 형성할 수 있고, 잔류 스크라이브 레인 영역(RSL)에서 제1 장벽 구조물들(632)을 형성할 수 있다. 소자 영역(DR)에서, 제1 복수의 트렌치들(612T) 내에 절연 물질을 채워 넣음으로써 제1 소자 분리막들(612)을 형성될 수 있다. 상기 제1 소자 분리막들(612)에 의하여 복수의 활성 영역들(AR)이 정의될 수 있다.
상기 복수의 활성 영역들(AR) 각각에는 포토다이오드들(112)이 형성될 수 있다. 일부 실시예들에서, 상기 포토다이오드들(112)은 이온 주입 공정을 통해 형성될 수 있다.
잔류 스크라이브 레인 영역(RSL)에서, 제1 복수의 트렌치들(632T) 내에 절연 물질을 채워 넣음으로써 제1 장벽 구조물들(632)이 형성될 수 있다. 상기 제1 장벽 구조물들(632)은 상기 제1 소자 분리막들(612)과 동일한 물질로 형성될 수 있다.
상기 제1 장벽 구조물들(632) 및 상기 제1 소자 분리막들(612)은 STI일 수 있다.
상기 제1 기판(110X)의 제1 면(110A) 상에 제1 구조물(130)을 형성할 수 있다. 상기 제1 구조물(130)은 복수의 트랜지스터들(Tr), 제1 도전막들(132), 제1 도전 패드들(미도시), 제1 콘택 플러그들(134) 및 제1 절연막들(136)을 포함할 수 있다.
일부 실시예들에서, 상기 복수의 트랜지스터들(Tr)은 상기 제1 기판(110X)의 제1 면(110A) 상에 게이트 전극 구조물을 형성하고, 상기 게이트 전극 구조물 양측에 위치하는 상기 제1 기판(110X) 내부에 불순물을 도핑함으로써 형성될 수 있다.
일부 실시예들에서, 상기 복수의 트랜지스터들(Tr)은 트랜스퍼 트랜지스터, 리셋 트랜지스터, 소스 팔로워 트랜지스터 및 셀렉트 트랜지스터를 포함할 수 있다. 상기 복수의 트랜지스터들(Tr)의 개수 및 배치는 도시된 바에 한정되지 않는다.
일부 실시예들에서, 서로 다른 레벨에 이격되어 형성된 상기 제1 도전막들(132) 및 상기 제1 도전 패드들은 도전 물질막을 형성하고 패터닝하는 공정을 각 레벨별로 수행함으로써 형성될 수 있다. 다른 일부 실시예들에서, 상기 제1 도전막들(132) 및 상기 제1 도전 패드들은 몰드 패턴(미도시)을 먼저 형성하고, 상기 몰드 패턴의 개구부 내에 도전 물질막을 매립하는 다마신 공정을 통해 형성할 수도 있다. 상기 제1 도전막들(132) 및 상기 제1 도전 패드들의 층수 및 구조는 도시된 바에 한정되지 않으며, 이미지 센서의 설계에 따라 다양한 층수 및 구조로 적용될 수 있다.
잔류 스크라이브 레인 영역(RSL)에는 상기 제1 도전막들(132) 및 상기 제1 도전 패드들이 형성되지 않을 수 있다. 즉, 제1 절연막(136)으로만 구성될 수 있으나, 이에 한정되는 것은 아니다.
도 10b를 참조하면, 제1 기판(110X, 도 10a 참조)의 두께를 감소시키기 위해 상기 제1 기판(110X)을 제2 면(110BX, 도 10a 참조)으로부터 연마할 수 있다.
연마 공정은 그라인딩 방식을 포함할 수 있다. 상기 그라인딩 공정을 수행함으로써 제1 면(110A) 및 제2 면(110B)이 구비된 제1 기판(110)이 형성될 수 있다. 한편, 상기 그라인딩 공정의 순서는 본 실시예에 한정되는 것은 아니다.
상기 그라인딩 공정은 제1 소자 분리막들(612) 및 제1 장벽 구조물들(632)이 드러나지 않도록 수행될 수 있다. 상기 그라인딩 공정은 후속 공정에서 제2 소자 분리막들(614, 도 10c 참조) 및 제2 장벽 구조물들(634, 도 10c 참조)이 형성될 수 있는 두께로 수행될 수 있다. 다시 말하면, 상기 제1 기판(110)은 소자 분리막들(610, 도 10c 참조) 및 상기 장벽 구조물들(630, 도 10c 참조)이 제1 기판(110)을 완전히 관통하는 형상을 가질 수 있는 두께가 되도록 그라인딩 공정이 수행될 수 있다.
도 10c를 참조하면, 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL)에서, 상기 제1 기판(110X)의 제1 면(110A)에는 제2 복수의 트렌치들(614T, 634T)이 각각 형성될 수 있다. 상기 제2 복수의 트렌치들(614T, 634T)은 동일한 노광 공정 및 식각 공정을 통하여 형성될 수 있다. 즉, 한 번의 포토리소그래피 공정을 통하여 소자 영역(DR) 및 잔류 스크라이브 레인 영역(RSL) 모두에 제2 복수의 트렌치들(614T, 634T)이 형성될 수 있다.
상기 제2 복수의 트렌치들(614T, 634T)은 습식 식각 공정 또는 건식 식각 공정으로 형성될 수 있다. 일부 실시예들에서, 상기 제2 복수의 트렌치들(614T, 634T)의 상부의 폭은 하부의 폭보다 클 수 있다. 상기 제2 복수의 트렌치들(614T, 634T)을 형성하는 식각 공정의 특징으로, 상기 제2 복수의 트렌치들(614T, 634T)의 하부는 아래로 갈수록 그 폭이 좁아질 수 있다.
제2 복수의 트렌치들(614T, 634T)을 메워, 소자 영역(DR)에서 제2 소자 분리막들(614)을 형성할 수 있고, 잔류 스크라이브 레인 영역(RSL)에서 제2 장벽 구조물들(634)을 형성할 수 있다. 소자 영역(DR)에서, 제2 복수의 트렌치들(614T) 내에 절연 물질을 채워 넣음으로써 제2 소자 분리막들(614)을 형성될 수 있다. 결과적으로, 상기 소자 영역(DR)에 소자 분리막들(610)이 형성될 수 있다.
잔류 스크라이브 레인 영역(RSL)에서, 제2 복수의 트렌치들(634T) 내에 절연 물질을 채워 넣음으로써 제2 장벽 구조물들(634)을 형성될 수 있다. 결과적으로, 상기 잔류 스크라이브 레인 영역(RSL)에 장벽 구조물들(630)이 형성될 수 있다.
상기 소자 분리막들(610) 및 상기 장벽 구조물들(630)은 다마신 공정을 이용하여 형성될 수 있다.
후속 공정은 본 발명의 기술 분야의 통상의 지식을 가진자가 도 6e 및 도 6f에서 설명한 내용과 동일 또는 유사한 방식을 적용하여 제작할 수 있으므로, 여기서는 설명의 간략화를 위하여 이미 설명한 내용은 생략한다.
이와 같이 제작된 제1 기판(110)을 제2 기판(210, 도 9 참조)과 본딩하고, 다이 소잉 공정을 통하여 이미지 센서(30, 도 9 참조)를 제작할 수 있다.
도 11a 내지 도 11d는 본 발명의 기술적 사상의 실시예들에 따른 이미지 센서의 스크라이브 레인 영역을 예시적으로 나타내는 평면도들이다. 도 11a 내지 도 11d는 도 1의 B1로 표시한 영역을 확대하여 나타내는 스크라이브 레인 영역(SL)의 개략적인 평면도이다.
도 11a 내지 도 11d를 참조하면, 상기 스크라이브 레인 영역(SL)은 제1 방향(D1) 및 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 연장될 수 있다. 상기 스크라이브 레인 영역(SL)은 일정한 폭을 갖는 직선의 레인 형태일 수 있다.
상기 스크라이브 레인 영역(SL)은 이미지 센서(10, 도 1 참조)와 인접한 부분에서 상기 이미지 센서(10)의 가장자리를 둘러싸는 제1 영역과 상기 제1 영역을 둘러싸는 제2 영역으로 구분될 수 있다. 즉, 상기 제2 영역은 상기 제1 영역을 사이에 두고 상기 이미지 센서(10)와 이격될 수 있다. 여기서, 상기 제1 영역은 다이 소잉 공정 동안 소잉 블레이드가 지나가지 않는 부분으로서 다이 소잉 공정의 마진을 확보하기 위한 영역일 수 있고, 상기 제2 영역은 다이 소잉 공정 동안 소잉 블레이드가 지나가며 절삭되는 영역일 수 있다. 소잉 블레이드는 제2 영역을 따라서 이미지 센서(10)를 서로 분리할 수 있다. 제1 영역은 잔류 스크라이브 레인 영역(RSL)일 수 있다.
상기 제1 영역에는 장벽 구조물들(430)이 배치될 수 있다. 상기 장벽 구조물들(430)은 상기 제1 영역을 둘러싸는 형상으로 배치될 수 있다.
일부 실시예들에서, 도 11a에서와 같이, 기판의 제2 면(110B)을 위에서 바라볼 때, 상기 장벽 구조물들(430)은 복수의 라인 형상으로 배치되는 것일 수 있다.
또는, 도 11b에서와 같이, 기판의 제2 면(110B)을 위에서 바라볼 때, 상기 장벽 구조물들(430)은 격자무늬 형상으로 배치되는 것일 수 있다.
또는, 도 11c에서와 같이, 기판의 제2 면(110B)을 위에서 바라볼 때, 상기 장벽 구조물들(430)은 비규칙적인 형상으로 배치되는 것일 수 있다.
또는, 도 11d에서와 같이, 기판의 제2 면(110B)을 위에서 바라볼 때, 상기 장벽 구조물들(430)은 불연속 영역을 가지는 복수의 라인 형상으로 배치되는 것일 수 있다.
다만, 상기 장벽 구조물들(430)이 이와 같은 형상에 한정되는 것은 아니다.
도 12는 본 발명의 기술적 사상의 실시예들에 따른 이미지 센서를 포함하는 전자 시스템을 나타내는 블록도이다.
도 12를 참조하면, 전자 시스템(1000)은 프로세서(1010), 메모리 장치(1020), 저장 장치(1030), 이미지 센서(1040), 입/출력 장치(1050) 및 전원 장치(1060)를 포함할 수 있다. 도시되지 않았지만, 전자 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 시스템들과 통신할 수 있는 포트들(port)을 더 포함할 수 있다.
상기 프로세서(1010)는 특정 계산들 또는 태스크들(task)을 수행할 수 있다. 예를 들어, 상기 프로세서(1010)는 마이크로프로세서(micro-processor) 또는 중앙 처리 장치(Central Processing Unit, CPU)일 수 있다. 상기 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 메모리 장치(1020), 저장 장치(1030) 및 입/출력 장치(1050)에 연결되어 통신을 수행할 수 있다. 일부 실시들예에서, 상기 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect, PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
상기 메모리 장치(1020)는 전자 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 상기 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive) 및 씨디롬(CD-ROM) 등을 포함할 수 있다.
상기 입/출력 장치(1050)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 상기 전원 장치(1060)는 전자 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상기 이미지 센서(1040)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(1010)와 연결되어 통신을 수행할 수 있다. 상기 이미지 센서(1040)는 도 1 내지 도 11d를 참조하여 설명한 이미지 센서들(10, 20, 30) 중 어느 하나와 실질적으로 동일하거나 유사할 수 있다.
일부 실시예들에서, 상기 이미지 센서(1040)는 프로세서(1010)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
도 13은 본 발명의 기술적 사상의 실시예들에 따른 이미지 센서가 적용되는 전자 장치를 나타내는 사시도이다.
도 13을 참조하면, 이미지 센서(1110)가 적용되는 모바일 폰(mobile phone)(1100)을 도시한다. 상기 이미지 센서(1110)는 도 1 내지 도 11d를 참조하여 설명한 이미지 센서들(10, 20, 30) 중 어느 하나와 실질적으로 동일하거나 유사할 수 있다.
상기 이미지 센서(1110)는 모바일 폰(1100)에 적어도 하나가 포함될 수 있다. 즉, 상기 이미지 센서(1110)는 모바일 폰(1100)의 전면 및 후면에 각각 포함될 수 있다.
이미지 센서(1110)는 스마트 폰(smart phone), PDA(personal digital assistant), PMP(portable multimedia player), 휴대용 게임기(handled gaming console), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 디스플레이 장치 또는 이미지를 처리할 수 있는 모든 장치에 적용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10, 20, 30: 이미지 센서
110: 제1 기판
130: 제1 구조물
210: 제2 기판
230: 제2 구조물
410, 510, 610: 소자 분리막
430, 530, 630: 장벽 구조물

Claims (20)

  1. 복수의 단위 픽셀들을 포함하는 소자 영역 및 상기 소자 영역을 둘러싸는 제1 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제1 기판;
    상기 제1 잔류 스크라이브 레인 영역에, 상기 제1 기판을 관통하여 연장하는 장벽 구조물;
    상기 제1 기판의 전면 상에 형성되고, 제1 도전막 및 제1 절연막을 포함하는 제1 구조물;
    상기 제1 잔류 스크라이브 레인 영역과 대향하는 제2 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제2 기판; 및
    상기 제1 기판의 전면과 대향하는 상기 제2 기판의 전면 상에 형성되고, 상기 제1 구조물과 본딩되고, 제2 도전막 및 제2 절연막을 포함하는 제2 구조물;
    을 포함하는 이미지 센서.
  2. 제1항에 있어서,
    상기 복수의 단위 픽셀들 각각의 사이에 소자 분리막을 포함하고,
    상기 장벽 구조물 및 상기 소자 분리막은 적어도 하나의 동일 물질을 포함하는 것을 특징으로 하는 이미지 센서.
  3. 제2항에 있어서,
    상기 장벽 구조물 및 상기 소자 분리막은 상기 제1 기판의 동일 레벨에 형성되는 것을 특징으로 하는 이미지 센서.
  4. 제2항에 있어서,
    상기 장벽 구조물 및 상기 소자 분리막은 STI(Shallow Trench Isolation)보다 깊이가 더 깊은 DTI(Deep Trench Isolation)인 것을 특징으로 하는 이미지 센서.
  5. 제1항에 있어서,
    상기 장벽 구조물에서, 상기 제1 기판의 전면과 평행하는 폭은 상기 제1 기판의 후면과 평행하는 폭보다 더 큰 것을 특징으로 하는 이미지 센서.
  6. 제1항에 있어서,
    상기 장벽 구조물에서, 상기 제1 기판의 전면과 평행하는 폭은 상기 제1 기판의 후면과 평행하는 폭보다 더 작은 것을 특징으로 하는 이미지 센서.
  7. 제1항에 있어서,
    상기 소자 영역에서, 상기 제1 기판의 후면 상에 형성된 복수의 컬러 필터들; 및
    상기 복수의 컬러 필터들 상에 형성된 복수의 마이크로 렌즈들을 더 포함하는 것을 특징으로 하는 이미지 센서.
  8. 제7항에 있어서,
    상기 이미지 센서는 후면 조사형(Backside Illumination)인 것을 특징으로 하는 이미지 센서.
  9. 제1항에 있어서,
    상기 제2 기판은 복수의 로직 소자들을 포함하는 소자 영역 더 포함하는 것을 특징으로 하는 이미지 센서.
  10. 제1항에 있어서,
    상기 제1 도전막 및 상기 제2 도전막은 전극(via)을 통하여 전기적으로 연결되는 것을 특징으로 하는 이미지 센서.
  11. 복수의 단위 픽셀들을 포함하는 소자 영역 및 상기 소자 영역을 둘러싸는 제1 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제1 기판을 제공하는 단계;
    상기 제1 기판의 전면에, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 각각 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들을 메워, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 동시에 절연 구조물을 형성하는 단계;
    상기 제1 기판의 전면 상에, 제1 도전막 및 제1 절연막을 포함하는 제1 구조물을 형성하는 단계;
    상기 제1 기판의 후면을 그라인딩하여, 상기 절연 구조물을 노출시키는 단계;
    상기 제1 잔류 스크라이브 레인 영역과 대향하는 제2 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제2 기판을 제공하는 단계;
    상기 제2 기판의 전면 상에, 제2 도전막 및 제2 절연막을 포함하는 제2 구조물을 형성하는 단계;
    상기 제1 구조물 및 상기 제2 구조물을 본딩하는 단계;
    를 포함하는 이미지 센서 제조 방법.
  12. 제11항에 있어서,
    상기 절연 구조물을 노출시키는 단계 후,
    상기 제1 기판의 후면 상에, 상기 소자 영역에 복수의 컬러 필터들을 형성하는 단계; 및
    상기 복수의 컬러 필터들 상에 복수의 마이크로 렌즈들을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
  13. 제11항에 있어서,
    상기 절연 구조물을 형성하는 단계에서,
    상기 절연 구조물은 STI보다 깊이가 더 깊은 DTI로 형성하는 것을 특징으로 하는 이미지 센서 제조 방법.
  14. 제11항에 있어서,
    상기 절연 구조물을 형성하는 단계에서,
    다마신 공정을 이용하여 상기 복수의 트렌치들을 메우는 것을 특징으로 하는 이미지 센서 제조 방법.
  15. 제11항에 있어서,
    상기 본딩하는 단계 후,
    실리콘 관통 전극을 이용하여 상기 제1 도전막 및 상기 제2 도전막을 전기적으로 연결하는 단계;
    를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
  16. 복수의 단위 픽셀들을 포함하는 소자 영역 및 상기 소자 영역을 둘러싸는 제1 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제1 기판을 제공하는 단계;
    상기 제1 기판의 전면 상에, 제1 도전막 및 제1 절연막을 포함하는 제1 구조물을 형성하는 단계;
    상기 제1 기판의 후면을 그라인딩하는 단계;
    상기 제1 기판의 후면에, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 각각 복수의 트렌치들을 형성하는 단계;
    상기 복수의 트렌치들을 메워, 상기 소자 영역 및 상기 제1 잔류 스크라이브 레인 영역에 동시에 절연 구조물을 형성하는 단계;
    상기 제1 잔류 스크라이브 레인 영역과 대향하는 제2 잔류 스크라이브 레인 영역을 포함하고, 전면 및 후면을 가지는 제2 기판을 제공하는 단계;
    상기 제2 기판의 전면 상에, 제2 도전막 및 제2 절연막을 포함하는 제2 구조물을 형성하는 단계;
    상기 제1 구조물 및 상기 제2 구조물을 본딩하는 단계;
    를 포함하는 이미지 센서 제조 방법.
  17. 제16항에 있어서,
    상기 절연 구조물을 형성하는 단계 후,
    상기 제1 기판의 후면 상에, 상기 소자 영역에 복수의 컬러 필터들을 형성하는 단계; 및
    상기 복수의 컬러 필터들 상에 복수의 마이크로 렌즈들을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
  18. 제16항에 있어서,
    상기 복수의 트렌치들을 형성하는 단계에서,
    상기 복수의 트렌치들은 상기 제1 기판을 관통하는 것을 특징으로 하는 이미지 센서 제조 방법.
  19. 제16항에 있어서,
    상기 절연 구조물을 형성하는 단계에서,
    다마신 공정을 이용하여 상기 복수의 트렌치들을 메우는 것을 특징으로 하는 이미지 센서 제조 방법.
  20. 제16항에 있어서,
    상기 본딩하는 단계 후,
    실리콘 관통 전극을 이용하여 상기 제1 도전막 및 상기 제2 도전막을 전기적으로 연결하는 단계;
    를 더 포함하는 것을 특징으로 하는 이미지 센서 제조 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050389A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트레스 완화 구조물을 갖는 이미지 센서 및 이의 형성 방법
US11430909B2 (en) * 2019-07-31 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. BSI chip with backside alignment mark

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102653348B1 (ko) 2018-10-12 2024-04-03 삼성전자주식회사 이미지 센서
CN109524426B (zh) * 2018-10-17 2021-05-18 上海微阱电子科技有限公司 一种防止划片短路的cmos图像传感器结构和形成方法
CN110246830B (zh) * 2019-06-10 2021-07-30 芯盟科技有限公司 一种半导体结构、图像传感器、芯片及其形成方法
KR102658571B1 (ko) 2019-06-11 2024-04-19 에스케이하이닉스 주식회사 이미지 센싱 장치 및 그 제조 방법
CN110473882B (zh) * 2019-08-15 2022-04-26 昆山国显光电有限公司 显示模组及其制备方法、显示面板
KR20210097849A (ko) 2020-01-30 2021-08-10 삼성전자주식회사 이미지 센서 및 그 제조 방법
JP7492401B2 (ja) 2020-08-03 2024-05-29 日本放送協会 積層型撮像素子およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184602A (ja) * 2005-12-29 2007-07-19 Magnachip Semiconductor Ltd イメージセンサの金属配線形成方法
KR20110060809A (ko) * 2009-11-30 2011-06-08 소니 주식회사 고체 촬상 장치 및 그 제조 방법, 및 고체 촬상 소자의 제조 방법 및 반도체 장치
KR20140146060A (ko) * 2012-03-16 2014-12-24 소니 주식회사 반도체 장치, 반도체 장치의 제조 방법, 반도체 웨이퍼 및 전자 기기

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010010311A (ko) * 1999-07-19 2001-02-05 윤종용 조립시 고체 촬상 소자의 마이크로 렌즈 보호 방법
KR20020026995A (ko) 2000-10-04 2002-04-13 윤종용 반도체 장치 제조방법
US7955955B2 (en) 2007-05-10 2011-06-07 International Business Machines Corporation Using crack arrestor for inhibiting damage from dicing and chip packaging interaction failures in back end of line structures
KR20090035262A (ko) * 2007-10-05 2009-04-09 삼성전자주식회사 이미지 센서 및 그의 제조 방법
US7800192B2 (en) * 2008-02-08 2010-09-21 Omnivision Technologies, Inc. Backside illuminated image sensor having deep light reflective trenches
JP2010010595A (ja) 2008-06-30 2010-01-14 Oki Data Corp 複合半導体装置、プリントヘッド及び画像形成装置
KR20100064602A (ko) 2008-12-05 2010-06-15 삼성전자주식회사 미로 같은 크랙 스토퍼 구조물을 갖는 반도체 및 제조 방법
JP4873001B2 (ja) * 2008-12-10 2012-02-08 ソニー株式会社 固体撮像装置とその製造方法、電子機器並びに半導体装置
JP5625558B2 (ja) 2010-02-22 2014-11-19 サンケン電気株式会社 半導体ウェハ、及び半導体装置の製造方法
US8692392B2 (en) 2010-10-05 2014-04-08 Infineon Technologies Ag Crack stop barrier and method of manufacturing thereof
US8531008B2 (en) * 2010-11-23 2013-09-10 Infineon Technologies Ag Material structure in scribe line and method of separating chips
JP2012174937A (ja) * 2011-02-22 2012-09-10 Sony Corp 半導体装置、半導体装置の製造方法、半導体ウエハの貼り合わせ方法及び電子機器
US8772895B2 (en) * 2011-11-28 2014-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Dark current reduction for back side illuminated image sensor
US8970008B2 (en) 2013-03-14 2015-03-03 Infineon Technologies Ag Wafer and integrated circuit chip having a crack stop structure
JP6300029B2 (ja) * 2014-01-27 2018-03-28 ソニー株式会社 撮像素子、製造装置、製造方法
TWI664480B (zh) * 2014-03-14 2019-07-01 群創光電股份有限公司 顯示裝置
US9613994B2 (en) * 2014-07-16 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Capacitance device in a stacked scheme and methods of forming the same
JP6353354B2 (ja) * 2014-12-12 2018-07-04 ルネサスエレクトロニクス株式会社 撮像装置およびその製造方法
US9536842B2 (en) 2014-12-18 2017-01-03 GlobalFoundries, Inc. Structure with air gap crack stop
US9711463B2 (en) 2015-01-14 2017-07-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dicing method for power transistors
JP2016027664A (ja) 2015-09-25 2016-02-18 株式会社ソシオネクスト 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007184602A (ja) * 2005-12-29 2007-07-19 Magnachip Semiconductor Ltd イメージセンサの金属配線形成方法
KR20110060809A (ko) * 2009-11-30 2011-06-08 소니 주식회사 고체 촬상 장치 및 그 제조 방법, 및 고체 촬상 소자의 제조 방법 및 반도체 장치
KR20140146060A (ko) * 2012-03-16 2014-12-24 소니 주식회사 반도체 장치, 반도체 장치의 제조 방법, 반도체 웨이퍼 및 전자 기기

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200050389A (ko) * 2018-10-31 2020-05-11 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 스트레스 완화 구조물을 갖는 이미지 센서 및 이의 형성 방법
US11569289B2 (en) 2018-10-31 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor having stress releasing structure and method of forming same
US11569288B2 (en) 2018-10-31 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Image sensor having stress releasing structure and method of forming same
US11430909B2 (en) * 2019-07-31 2022-08-30 Taiwan Semiconductor Manufacturing Company, Ltd. BSI chip with backside alignment mark

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