KR20100064602A - 미로 같은 크랙 스토퍼 구조물을 갖는 반도체 및 제조 방법 - Google Patents

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Abstract

반도체 웨이퍼에 소자를 형성 후 단위 칩 절단 공정 시 에지(edge)에서 발생하는 측면 스트레스에 의한 크랙(creak) 또는 박리를 방지하기 위하여 미로 같은 크랙 스토퍼(creak stopper) 구조물을 형성하여 측면에서 발생하는 물리적인 충격을 분산 완화하여 크랙이 발생하지 않는 반도체 칩을 제공 한다.
상기와 같은 크랙이 발생되지 않는 칩 에지 구조를 얻기 위한 방법은, 반도체 칩 에지 영역에 크랙 발생 방지 구조물 형성을 위한 트렌치를 형성하고, 상기 트렌치 내에 고립되지 않는 층간 절연막과 연속적이고 서로가 맞닿지 않는 비아 바 금속층이 상하 금속 배선층과 연결되는 크랙 스토퍼 구조물을 다층으로 형성 한다.
상기 비아 금속층 및 층간 절연막은 단위층 내에서 연속적이며 고립되지 않는 미로 같은 구조로 형성되어, 측면에서 스트레스가 발생시 다양한 방향으로 스트레스를 분산 상쇄시켜 크랙 및 박리 형성을 방지한다.

Description

미로 같은 크랙 스토퍼 구조물을 갖는 반도체 및 제조 방법 {SEMICONDUCTOR HAVE LABYRINTHINE CRACK STOPPER LAYER STRUCTURE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그의 제조방법에 관한 것으로, 상세하게는 칩 에지(edge)를 절단할 때 발생하는 측면 스트레스에 의해서 발생하는 크랙(crack)을 방지하기 위해서, 칩 에지 내부에 크랙 스토퍼(crack stopper)를 형성하여 칩 절단 시 발생하는 물리적인 스트레스를 이겨내어 크랙을 방지하는 구조물을 형성하는 방법 및 이를 이용하는 반도체 소자의 구조에 관한 것이다.
반도체 소자가 고집적화 됨에 따라 단위 셀이 차지하는 면적은 감소하고 있다. 단위 셀 면적 감소로 모든 부위의 면적은 축소되나 요구하는 물리적인 성질이나 전기적인 성질은 일정한 값이 필요하다.
단위 면적의 축소로 물리적인 충격이나 전기적인 충격 발생시 충격을 완화시키거나, 분산 시키는 면적이 줄어듦으로 면적 축소에 따른 불량 발생은 증가한다.
다층 금속배선을 사용하는 최근의 반도체들은 반도체 소자의 RC 딜레이(delay)를 줄이기 위해서 구리선을 사용하면서, 층간 절연막으로 저유전막(low-k dielectric) 물질을 사용한다.
반도체 칩은 웨이퍼 가공 후 패키지 공정을 진행하기 위해서 웨이퍼에 있는 각각의 칩을 낱개로 절단 분리하여야 한다. 이때에 칩 에지에 많은 물리적인 스트레스가 발생하는데, 물리적인 충격을 흡수하지 못하거나 분산 시키지 못하면 메탈 금속과 층간 절연막 사이가 크랙이 발생하거나 기판 층의 접착력이 떨어져 박리 현상이 발생한다.
특히 반도체 금속층이 구리선을 사용하고 층간 절연막으로 저유전율(low-k dielectric) 물질을 사용하는 경우 기판과의 접착력이 약해서 물리적인 스트레스에 의해서 크랙이나 박리현상이 훨씬 잘 일어난다.
이러한 전형적인 크랙 또는 박리 현상은 반도체 소자와 외부 시스템 간에 전기적인 연결을 방해하여 디바이스 동작이 불량을 일으키거나, 박리 구조를 타라서 부식 물질이 침투하여 금속 배선을 부식 신뢰성을 야기하는 문제점을 발생시킨다.
본 발명은 이러한 크랙 또는 박리 문제가 없는 칩을 얻을 수 있는 박리 방지 구조를 갖는 반도체 크랙 스토퍼 형성에 관한 것이다.
최근 반도체 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하면서, 패턴의 선폭 및 패턴들의 간격이 현저하게 좁아지고 있다. 그리고 단위 셀 면적은 감소되나 디바이스에서 요구하는 전기적인 특성은 계속 유지되어야 한다.
최근 일반적으로 사용되는 반도체 소자들은 이러한 요구하는 전기적인 특성을 맞추기 위하여 금속배선으로 구리 금속배선을 많이 사용하고 있다. 구리 배선을 사용하는 경우 층간 절연막 또한 저유전막(low-k dielectric) 물질을 사용해야하는데 구리계면과 층간 절연막 및 기판간 결합력이 약해, 발생되는 물리적인 스트레스에 의해서 크랙 또는 박리 현상이 자주 발생한다.
도 1을 참조하면, 반도체 칩은 웨이퍼 가공 공정 후 칩 단위로 절단되어 가공됨을 보여주고 있다.
일반적인 본딩 패드 주위 부분을 절단하여 패키지 가공을 할 수 있도록 다이아몬드 휠 또는 레이저로 칩을 절단하는 다이싱(dicing) 공정이 필요하다.
도 2를 참조하면, 절단 시 발생하는 스트레스를 차단하기 위해서 칩 에지 부위에 크랙 스토퍼를 형성했다.( 좌우로 길게 형성된 줄무늬)
도 3을 참조하면, 현재 가장 많이 사용되고 있는 크랙 스토퍼 평면도이다.
층간 절연막(25) 안에 바(bar) 타입의 비아(via)(30)를 형성하고 금속층을 형성했다. 상기의 바(bar) 타입 비아(via)가 서로 간에 맞닿아 비아(30)에 의해서 층간 절연막(25)이 격리된 구조를 얻었다.
도 4를 참조하면, 도 3의 크랙 스토퍼를 입체적으로 보여주는 입체도이다.
반도체 기판(10)에 금속 배선(15)을 형성하고 식각 방지막(20) 형성 후 층간 절연막(25)를 형성하고 트랜치내에 바(bar) 타입의 비아(via)(30)를 형성하였다.
바(bar) 타입의 비아(via)(30)가 그물처럼 형성 되면서 층간 절연막(25)이 격리되는 구조를 갖았다.
도 5를 참조하면, 그물망처럼 형성된 크랙 스토퍼 구조가 불량이 없는 상태를 찍은 전자 현미경 사진이다.
도 6을 참조하면, 스트레스에 의해서 격리되었던 층간 절연막(25) 일부가 박리되어 제거된 불량 상태를 찍은 전자 현미경 사진이다.
바(bar) 타입의 비아(via)(30)가 서로 간 만나서 층간 절연막(25)을 격리 시키거나, 비규칙, 또는 비대칭적인 경우 스트레스가 균일하게 분산되지 않고 일정 부위에 과도하게 전달되면, 층간 절연막이 박리가 일어남을 보여주고 있다.
본 발명은 반도체 칩 에지 주변에 절연막은 고립되지 않으며, 바(bar) 타입의 비아(via) 크랙 스토퍼 비아 금속층은, 연속이며 서로 맞닿지 않는 미로 같은 구조로, 지그재그 또는 나선 구조로 형성하면서 균일하게 분포시킨다.
웨이퍼 가공 공정 후 단위 칩 절단 시 발생되는 칩 가장자리에 발생하는 측면의 물리적인 스트레스가 상기의 구조와 같은 크랙 스토퍼 구조물에 의해서 잘 분산되거나 상쇄되어 금속층의 박리를 막는 크랙 스토퍼 구조를 갖는 반도체 디바이스를 제공한다.
본 발명의 목적은 반도체 칩 에지에 다수의 층간 절연막은 격리되지 않고, 바 타입 비아 금속층은 연속하면서 서로 맞닿지 않는 지그재그 또는 나선형 미로 같은 크랙 스토퍼 구조물을 형성하여, 칩 절단(dicing)) 공정 시 발생되는 물리적인 스트레스를 이겨내어 크랙 또는 메탈 박리 현상이 없는 반도체 디바이스를 만드는 방법을 제공하는데 있다.
본 발명의 다른 목적은 반도체 칩 에지에 다수의 층간 절연막은 격리되지 않 고, 바 타입 비아 금속층은 연속하면서 서로 맞닿지 않는 지그재그 또는 나선형 미로 같은 크랙 스토퍼 구조물을 형성하여 칩 절단(dicing)) 공정 시 발생되는 물리적인 스트레스에 의해서 층간 절연막 리프팅이 발생하지 않아 신뢰성이 우수한 반도체 디바이스를 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 칩 에지 영역에 크랙 스토퍼 제조 방법은, 반도체 기판상에 다양한 소자 패턴을 형성하고, 반도체 칩 에지를 따라 크랙 스토퍼용 트렌치를 형성하고, 상기 크랙 스토퍼용 트렌치 내에 제 1 금속층을 형성하고, 상기 제 1 금속층상에 제 1 층간 절연막을 형성하고, 상기 제 1 층간 절연막내에 연속이면서 서로와 접촉됨이 없는 제 1 비아 바(via bar)를 형성하고, 상기 제 1 비아 바에 제 1 비아 금속층을 형성하고, 상기 제 1 층간 절연막상에 제 2 금속층을 형성하고, 상기 제 2 금속층상에 제 2 층간 절연막을 형성하고, 상기 제 2 층간 절연막내에 연속이면서 서로와 접촉됨이 없는 제 2 비아 바(via bar)를 형성하고, 상기 제 2 비아 바에 제 2 비아 금속층을 형성하고, 상기 제 2 층간 절연막상에 제 3 금속층을 형성하고, 상기 제 3 금속층상에 제 3 층간 절연막을 형성하고, 상기 제 3 층간 절연막내에 연속이면서 서로와 접촉됨이 없는 제 3 비아 바(via bar)를 형성하고, 상기 제 3 비아 바에 제 3 비아 금속층을 형성하고, 상기 제 3 층간 절연막상에 제 4 금속층을 형성한다.
본 발명의 실시예에서 만들어진 반도체 칩 구조는, 칩 중앙 부위에 형성된 다수의 반도체 소자로 형성된 셀 영역과, 상기의 셀 영역에 대응하여 응용 회로 소 자로 형성된 주변회로 영역과, 상기의 셀 영역과 주변 회로 영역에 전기적 신호를 전달할 패드가 형성된 패드 영역과, 상기의 모든 반도체 소자가 형성된 칩 에지를 둘러 형성된 크랙 스토퍼 영역에, 층간 절연막은 격리되지 않고, 바 타입 금속층은 연속적이며 서로 접하지 않으면서 지그재그 또는 나선형 구조의 미로 같은 형상의 크랙 스토퍼 구조물을 다층으로 형성하여 칩 측면에서 발생한 스트레스를 분산 처리하여 상기 반도체 소자의 금속 배선층과 층간 절연막 박리 현상이 억제되어 불량이 없는 반도체 디바이스를 제공한다.
본 발명에 따른 반도체 장치 및 그 제조 방법에 대하여 첨부된 도면을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않은 범위 내에서 본 발명을 다양한 형태로 구현 할 수 있을 것이다.
상술한 것과 같이 본 발명에 의하면, 반도체 칩 구조에 있어서, 반도체 칩 에지 영역에, 격리되지 않는 층간 절연막과 연속이며 서로 접하지 않는, 바 타입 비아 금속층을 결합 미로 같은 크랙 스토퍼 구조를 형성하기 때문에, 칩 절단(dicing) 공정 시 발생되는 물리적인 스트레스를 이겨내거나 분산시켜 층간 절연막과 금속 배선층의 박리 또는 크랙 현상이 발생되지 않는다.
또한 상기 크랙 스토퍼 구조물이 종횡으로 다수로 형성되어 있어서, 칩의 절단 공정에서 발생한 측면의 물리적인 충격에 메탈 크랙(crack) 발생할 경우 최전방 크랙 스토퍼 구조물에서 크랙이 중단되거나, 물리적인 충격이 흡수되거나 분산되어 더 이상 발전하지 못해서 후방 메탈의 단락이나 박리를 막을 수 있다.
이러한 크랙 스토퍼 구조물이 박리 현상을 막는 구조는 칩 절단 공정에서 측면 스트레스에서 금속 배선과 하부 층간 절연막간의 박리 결함이 생기지 않아서 전기적인 단선이 없고 박리 공간을 타고 부식 물질이 스며들어 금속배선을 부식 디바이스 불량을 일으키는 문제점을 제거 신뢰성이 우수한 반도체 디바이스를 얻을 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 7 및 도 8은 본 발명의 연속적이며 격리되지 않는 미로 같은 크랙 스토퍼 구조물 평면도 및 입체적 구조를 나타내는 입체도이다.
도 7을 참조하면, 본 발명에 따른 크랙 방지 구조물 장치를 보여주는 평면도이다.
일반적인 반도체 소자의 칩 구조는, 메모리 또는 기능성 반도체 소자가 형성될 기본 셀 영역과 기본 셀의 동작을 지원하는 주변 회로 영역과 기본 셀 및 주변 회로에 전기적인 신호를 인가 할 수 있는 패드가 형성될 영역으로 구분된다.
패드가 형성될 공간은 일반 소자의 주변 변두리에 형성되는 것이 일반적이다.
본 발명의 실시예는 공정상의 설명을 쉽게 하기 위해서 반도체 기판 칩 주변 변두리에 도 7과 같은 크랙 스토퍼를 1개의 층만 형성하는 것을 설명하고 추후 형성하는 방법에서 전체적으로 설명 한다.
본 발명의 크랙 스토퍼로 형성되는 바(bar) 타입의 비아(via)(130)는 층간 절연막(125)에 연속적이면서 서로와 접하지 않고 규칙적으로 지그재그 형상을 갖는다.
그리고 바(bar) 타입의 비아(via)(130)와 접하는 층간 절연막(125)은 연속적이며 바(bar) 타입의 비아(via)(130)에 의해서 완전히 격리되지 않고 적어도 일부분에서 넓은 층간 절연막(125) 면을 갖는다.
바(bar) 타입의 비아(via)(130)는 비록 하나의 연속적인 라인이지만 지그재그 형태를 이루며 형성되어 있어서 측면을 따라 어떠한 부위를 절단하여도 2개 이 상의 바(bar) 타입의 비아(via)(130)가 절단면을 갖는 구조를 갖는다.
도 8을 참조하면, 본 발명의 도 7의 점선을 따라 절단 했을 때 한 층의 크랙 스토퍼를 입체적으로 보여주는 입체도이다.
반도체 기판(100)에 금속 배선층(110)을 형성하고 식각 방지막(120)을 형성 후 층간 절연막(125)을 형성하고 크랙 스토퍼용 트렌치를 형성 내부에 바(bar) 타입의 비아(via)(130)를 형성 한다.
바(bar) 타입의 비아(via)(130)는 도 7에서 도시한 것처럼, 연속적이며 서로간 접하지 않으며 규칙적인 형상으로 형성 되어 있다.
바(bar) 타입의 비아(via)(130)에 의해서 형성되어지는 층간 절연막(125) 구조는 일반적인 크랙 스토퍼 구조인 도 4와 다르게 완전히 격리되어 단절된 형태가 되는 것이 아니라 적어도 일부분에서는 넓은 층간 절연막(125)과 연결되는 구조를 가지고 있다.
추후 공정은 도시 되어 있지 않지만 바(bar) 타입의 비아(via)(130)에 비아 금속층을 형성 후 트렌치 내를 금속 배선층(도시되지 않음)으로 채우면 상하 금속층을 사이에 두고 층간 절연막안에 연속적이며 서로 접하지 않는, 바 타입 비아 금속층이 샌드위치처럼 형성된 기본 크랙 스토퍼 구조물이 형성된다.
필요에 따라서, 또는 디바이스 공정상 많은 금속 배선층이 형성되는 디바이스에서는, 층간 절연막(125), 바(bar) 타입의 비아(via)(130)를 채우는 비아 금속층(도시되지 않음) 및 금속 배선층(도시 되지 않음)으로 형성된 기본 크랙 스토퍼 구조물을 다수의 적층 구조로 형성하면 된다.
이렇게 크랙 스토퍼가 형성된 칩을 측면에서 다이아몬드 휠 또는 레이저로 절단을 하면 물리적인 스트레스가 크랙 스토퍼에 전달된다.
발생된 스트레스는 바(bar) 타입의 비아(via)(130)를 채운 비아 금속층 및 층간 절연막(125)을 따라서 골고루 분산된다.
스트레스가 발생하여 전달 될 때 층간 절연막(125) 및 바(bar) 타입의 비아(via)(130)를 채운 비아 금속층의 서로 다른 물리적인 성질 때문에 전달되는 특성이 약간 차이가 발생한다.
또한 구조적으로 종횡으로 층간 절연막(125) 및 바(bar) 타입의 비아(via)(130)를 채운 비아 금속층이 지그재그 형태로 형성되어 있어서 스트레스가 전달되면서 자연스럽게 서로 상쇄 소멸되는 현상이 발생한다.
특히 연속적이고 바(bar) 타입의 비아(via)(130)에 의해서 단절되어있지 않은 층간 절연막(125) 형태는 스트레스를 분산시키는 효과가 종래의 격리된 형태의 층간 절연막보다 훨씬 뛰어나 박리가 일어나거나 크랙이 발생하지 않는다.
그리고 바(bar) 타입의 비아(via)(130)가 하나의 바(via) 라인으로 형성되어 있지만 지그재그 형태를 이루고 있어서, 측면으로 다수의 바(bar) 타입의 비아(via)(130)가 형성되어 있는 형태를 이루어 단수의 바(bar) 타입 비아(via)를 형성하는 형태보다 측면 스트레스에 강하다.
또한 층간 절연막(125)은 격리 구조를 이루지 않고 적어도 일면이 양 측면에 있는 넓은 면적을 갖는 층간 절연막과 연결되어 있어 스트레스 분산뿐 아니라, 더 큰 스트레스에 의해서도 박리가 발생 할 수 없는 구조를 이루고 있다.
실시예 2
도 9는 본 발명의 또 다른 크랙 스토퍼 구조물 평면을 나타내는 평면도이다.
도 9를 참조하면, 바(bar) 타입의 비아(via)(230)가 실시예 1처럼 연속적이며 서로간 맞붙지 않으면서, 나선형 구조를 반복적으로 형성하면서 층간 절연막(225)에 바(via) 형태의 구조로 형성 되어 있다.
층간 절연막(225) 또한 적어도 일면은 양측면의 넓은 면적의 층간 절연막과 연결되어 격리된 구조를 갖지 않아서 스트레스 발생시 분산효율이 좋고 보다 큰 물리적인 스트레스에서도 박리나 크랙이 발생하지 않는다.
또한 실시예 1처럼 측면에서 스트레스가 발생시 나선형 구조의 바(bar) 타입의 비아(via)(230)를 채우고 있는 금속층(보이지 않음)과 층간 절연막(225)이 복수개의 구조로 스트레스를 방어 분산 시켜서 박리나 크랙이 발생하지 않는다.
또한 바(bar) 타입의 비아(via)(230)가 종횡으로 적절히 번갈아가면서 방향을 바꾸어줌으로써 횡으로 발생한 스트레스를 적당히 종으로 전달하고, 종으로 전달된 스트레스가 횡으로 전달되면서 스트레스가 상쇄되는 형태를 이루고 있어 더욱 효율적으로 스트레스를 분산 또는 상쇄시켜 크랙 및 박리를 막아준다.
그리고 나선형 구조가 서로 쌍을 이루어 얼 갈려 형성되는 구조를 이루고 있음으로 서로간 전체적인 스트레스 전달시 완충효과가 훨씬 크다.
그러나 미시적으로 발생할 수 있는 점선이 지나는 부분에 있어서 측면으로 스트레스가 발생했을 때 바(bar) 타입의 비아(via)(230)가 하나의 라인만 방어되는 취약 포인트가 발생 할 수 있다.
이러한 약점은 같은 모양의 크랙 스토퍼를 복수개로 형성함으로써 해결 할 수 있다. 즉 도 9의 의 패턴을 이용 제 1 크랙 스토퍼 구조물을 형성하고, 제 1 크랙 스토퍼 구조물과 같은 구조를 복수로 중첩을 하면서 점선의 모양이 다른 중첩되는 구조물 중앙에 위치하게 한다.
그러면 횡으로 절단 시 제 1 구조물에서는 바(bar) 타입의 비아(via)(230)가 하나의 방어 라인을 형성하지만 중첩되는 제 2의 구조물은 다수의 바(bar) 타입의 비아(via)(230)가 있어서 취약점을 보완해준다.
실시예 3
도 10은 본 발명의 다른 실시예에 따른 크랙 스토퍼 구조물 평면을 나타내는 평면도이다.
도 10을 참조하면, 바(bar) 타입의 비아(via)(330)가 실시예 2처럼 연속적이며 서로간 맞붙지 않으면서, 나선형 구조를 반복적으로 중첩되게 형성되면서, 층간 절연막(325)에 형성된 바(via) 형태의 비아(330)는 서로 맞닿지 않는 구조로 형성된다.
실시예 2에서 취약점으로 지적되었던, 횡으로 절단 시 바(bar) 타입의 비아(via)(330)가 단수로 형성 되었던 약점을 극복하고, 어느 점을 절단하여도 복수개가 형성되는 패턴을 취하고 있다.
실시예 2의 패턴과 다른 점은 나선형 구조가 중첩되어 형성되었지만 바(bar) 타입의 비아(via)(330)가 끊임이 없이 연속적인 구조를 갖는다는 점이 도 9를 중첩으로 형성 했을 때와 다르다.
또한 이중으로 같은 구조물이 끊이지 않고 배치되는 형태를 가지고 있어, 칩 절단 공정 시 발생한 측면 층간 절연막(325)에서 출발한 스트레스는 종으로 안쪽 구조물에 전달되면서 동시에 횡으로 외부 구조물에 전달되면서 분산 상쇄된다.
그리고 크랙 스토퍼 구조물이 이중으로 배치되면서 기하학적으로 균형을 이루어 형성되는 관계로 스트레스가 상쇄가 잘 된다.
특히 매우 복잡한 미로 같지만 층간 절연막(325)이 격리되지 않고 적어도 일부는 넓은 면과 접하는 구조를 가지고 있음으로 박리가 되기 어렵다.
또한 바(bar) 타입의 비아(via)(330)가 종횡으로 적절히 번갈아가면서 방향을 바꾸어줌으로써 횡으로 발생한 스트레스를 적당히 종으로 전달하고, 종으로 전달된 스트레스가 횡으로 전달되면서 스트레스가 분산 상쇄되는 형태를 이루고 있어 더욱 효율적으로 스트레스를 상쇄 크랙 및 박리를 막아준다.
그리고 바(bar) 타입의 비아(via)(330)가 하나의 바(via) 라인으로 형성되어 있지만 이중으로 나선구조 형태를 이루어져 있어서, 측면으로 다수의 바(bar) 타입의 비아(via)(330)가 형성되어 있는 형태를 이루어 단수의 바(bar) 타입의 비아(via)를 형성하는 형태보다 측면 스트레스에 강하며 최외각에서 크랙이 발생하여도 다음 단계의 구조물에 연쇄적인 반응을 주지 못하고 최외각에서 스톱 시킬 수 있다.
이러한 구조를 2중 또는 3중으로 중첩 할 수 있고, 이러한 사상을 응용하여 계속적으로 바(bar) 타입의 비아(via)(330)를 연장하는 경우 스트레스 분산 상쇄 효율은 훨씬 높아진다.
이처럼 본 발명의 실시예들은 기존의 격리형 층간 절연막 구조의 크랙 스토퍼 구조물보다 근접하는 바(bar) 타입의 비아(via)(330)가 접촉되지 않고 연속적으로 다수의 층을 이루어 형성되는 관계로 훨씬 효율적으로 스트레스를 분산 상쇄시켜 칩 절단 시 발생하는 측면 스트레스에 의한 크랙 및 박리 발생을 억제할 수 있다.
크랙 스토퍼 형성방법
도 11은 본 발명의 크랙 스토퍼 구조를 형성한 칩 에지 부위의 단면을 보여주는 단면도이다.
도 11을 참조하면, 도면은 반도체 웨이퍼 전체의 전반적인 공정을 보여주지 않고, 반도체 칩의 에지 부위 금속 패드 부위 및 크랙 스토퍼 형성 부위만 나타낸다.
반도체 기판 (400)에 소자 분리막(405)을 형성하고, 기본적인 소자 (도시되지 않음)를 형성 한다. 크랙 스토퍼 구조물 형성은 금속 배선층 및 층간 절연막으로 형성하기 때문에 웨이퍼 전반부 공정은 생략하고 금속 배선층 형성부터 도시되고 설명 된다.
상기 기본적인 반도체 소자는 DRAM, SRAM, NVM 등의 메모리 디바이스가 될 수 있거나, 기능성 디바이스인 컨트롤러, 통신용 IC 등 모든 종류의 반도체 소자가 포함된다.
특히 RC 딜레이 특성을 개선하기 위해서 금속 배선 물질을 구리를 사용하고 층간 절연막을 저유전막(low-k dielectric) 물질을 사용하는 디바이스는 본 발명의 사상을 이용했을 경우 훨씬 좋은 효과를 얻을 수 있다.
반도체 기판(400)은 금속 배선 구조가 형성되는 A영역과 크랙 스토퍼가 형성되는 B영역으로 크게 구분된다.
금속 배선 구조가 형성되는 A영역은 디바이스가 요구하는 다층의 금속 배선층이 형성되며, 크랙 스토퍼가 형성되는 B영역은 도 7, 도 9, 도 10 중 어느 하나의 구조를 갖는 크랙 스토퍼가 형성된다.
반도체 기판(400)상에 제 1 금속 배선(410)층을 형성한다. 도면에는 단순하게 A, B 영역에서 반도체 기판(400)위에 제 1 금속 배선(410)이 형성되는 것처럼 도시되었으나, 실제적인 반도체 공정에서는 일반적인 반도체 소자가 형성되고, 층간 절연막(도시되지 않음)이 형성되어 있어서 층간 절연막(도시되지 않음)에 금속 배선용 콘택 및 크랙 스토퍼 형성용 트렌치 내에 상기 제 1 금속 배선(410)을 형성 한다.
상기 제 1 금속 배선(410)층 형성 후 반도체 기판(400)상에 제 1 층간 절연막(420)을 형성 한다. 상기 제 1 층간 절연막(420)은 PECVD 공정으로 형성하고, CMP 공정으로 평탄화 한다.
제 1 층간 절연막(420)내에 A영역에서는 비아 홀을 형성하고, B영역에서는 바(bar) 타입의 비아(via)를 형성 한다.
상기 바(bar) 타입의 비아(via)는 도면에는 단순한 다수의 기둥처럼 도시되었지만, 이미 앞에서 설명한 것처럼 평면에서 보면 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형 구조를 반복적으로 형성하면서, 같은 구조를 이중 또는 삼중 구조로 형성하여 크랙 스토퍼가 구축될 수 있도록 되어있다.
상기 비아홀 또는 바(bar) 타입의 비아(via)에 제 1 비아 금속층(430)을 형성 한다. 상기 제 1 비아 금속(430)층은 구리 등 전도성이 좋은 물질을 사용한다.
도면에는 간단하게 제 1 비아 금속(430)층만 도시 되었으나 금속 배선 형성 공정의 특성상 베리어 금속(도시되지 않음)층이 포함되어 형성되어 있다.
그러면, A영역에는 제 1 비아 금속(430)층이 제 1층간 절연막(420)안에서 반도체 기판(400)과 접하고, B 영역에서는 제 1층간 절연막(420)안에서 제 1 금속(410)층과 연결되는 구조로 형성 된다.
특히 B 영역에서는 도면에서는 다수의 기둥 형태로 제 1 비아 금속층(430)이 도시 되었으나 앞의 실시예 도 8에서 보여준 것처럼 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형 구조를 반복적으로 형성하면서, 같은 구조를 이중 또는 삼중 구조로 형성 할 수 있다.
그리고 바(bar) 타입의 비아(via)에 제 1 비아 금속층(430)과 접하는 제 1 층간 절연막(420)은 격리되어 있지 않으며 앞의 도 8에서 보여준 것처럼 적어도 일면은 양측면의 넓은 면적의 제 1 층간 절연막(420)과 연결되어 격리되지 않게 형성 되어 있다.
제 1 층간 절연막(420)상에 제 2 층간 절연막(435)을 형성 한다. 제 2 층간 절연막(435) 또한 제 1 층간 절연막과 같이 PECVD 공정을 이용 형성하고 CMP로 평탄화한다.
A 영역에는 제 2 층간 절연막(435)에 콘텍을 형성하고, B 영역에는 라인 타입 트렌치를 오픈 제 2 금속 배선층(440)을 형성 한다.
상기 제 2 금속 배선층(440)은 A 영역에서는 금속 배선 구조가 되고, B 영역에서는 크랙 스토퍼 트렌치 내의 제 1 금속 배선층(410)과 제 1 비아 금속층(430)과 연결되어 칩 에지 부위에 링처럼 형성 된다.
이렇게 형성된 제 1 금속(410)층과 제 2 금속(440)층 사이에 층간 절연막(420)을 형성하고, 상기 층간 절연막(420)에 바(bar) 타입의 비아(via)를 형성하여 비아 금속(430)층을 형성하는 것이 기본적인 크랙 스토퍼 구조물이다.
디바이스 특성에 따라서 상기 기본적인 크랙 스토퍼 구조물 형성 후 추후 금속 배선층을 계속 형성해야 하면, 계속적으로 같은 방법으로 크랙 스토퍼 구조물을 형성된다.
제 2 층간 절연막(435)상에 제 3 층간 절연막(445)을 형성한다. 제 3 층간 절연막(445) 또한 제 2 층간 절연막과 같이 PECVD 공정을 이용 형성하고 CMP로 평탄화한다.
상기 제 3 층간 절연막(445)은 제 2 비아 금속층이 구리인 경우 유전율이 3.0 이하이거나 실리콘에 탄소성분을 포함하는 저유전막(low-k dielectric) 물질을 사용한다.
A 영역에는 제 3 층간 절연막(445)에 비아 콘텍을 형성하고, B 영역에는 제 3 층간 절연막(445) 내에 바(bar) 타입의 비아(via)를 형성한다.
상기 비아홀 또는 바(bar) 타입의 비아(via)에 제 2 비아 금속층(450)을 형성 한다. 상기 제 2 비아 금속층(450)은 구리 등 전도성이 좋은 물질을 사용한다.
A영역에는 제 2 비아 금속층(450)이 제 3층간 절연막(445)안에서 제 2 금속 배선층(440)과 접하고, B 영역에서는 제 3층간 절연막(445)안에서 라인 타입으로 서로 맞붙지 않고 연속적이며 링처럼 형성된 제 2 금속층(440)과 연결되는 구조로 형성 된다.
특히 B 영역에서는 도면에서는 다수의 기둥 형태로 제 2 비아 금속층(440)이 도시 되었으나 앞의 실시예 도 8에서 보여준 것처럼 라인 타입으로 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형 구조를 반복적으로 형성하면서, 같은 구조를 이중 또는 삼중 구조로 형성하는 형태를 취하고 있다.
그리고 바(bar) 타입의 비아(via) 내의 제 2 비아 금속층(440)과 접하는 제 3 층간 절연막(445)은 격리되어 있지 않으며 앞의 도 8에서 보여준 것처럼 적어도 일면은 양측면의 넓은 면적의 제 3 층간 절연막(445)과 연결되어 격리되지 않게 형성 되어 있다.
제 3 층간 절연막(445)상에 제 4 층간 절연막(455)을 형성한다. 제 4 층간 절연막(455) 또한 제 3 층간 절연막과 같이 PECVD 공정을 이용 형성하고 CMP로 평탄화한다.
A 영역에는 제 4 층간 절연막(455)에 콘텍을 형성하고, B 영역에는 라인 타 입 트렌치를 오픈 제 3 금속 배선층(460)을 형성 한다. 상기 제 3 금속 배선층은 A 영역에서는 금속 배선 구조가 되고, B 영역에서는 크랙 스토퍼 라인 타입 트렌치 내의 제 2 금속 배선층(440)과 제 2 비아 금속층(450)과 연결되어 칩 에지 부위에 샌드위치 모양을 하면서 링처럼 형성 된다.
제 4 층간 절연막(455)상에 제 5 층간 절연막(465)을 형성한다. 제 5 층간 절연막(465) 또한 제 4 층간 절연막과 같이 PECVD 공정을 이용 형성하고 CMP로 평탄화한다.
A 영역에는 제 5 층간 절연막(465)에 비아 콘텍을 형성하고, B 영역에는 제 5 층간 절연막(465) 내에 바(bar) 타입의 비아(via)를 형성한다. 상기 비아홀 또는 바(bar) 타입의 비아(via)에 제 3 비아 금속층(470)을 형성 한다. 상기 제 3 비아 금속층(470)은 구리 등 전도성이 좋은 물질을 사용한다.
A영역에는 제 3 비아 금속층(470)이 제 5층간 절연막(465)안에서 제 3 금속 배선층(460)과 접하고, B 영역에서는 제 5층간 절연막(465)안에서 제 3 금속층(460)과 연결되는 구조로 형성 된다.
특히 B 영역에서는 도면에서는 다수의 기둥 형태로 제 3 비아 금속층(470)이 도시 되었으나 앞의 실시예 도 8에서 보여준 것처럼 라인 타입이고 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형 구조를 반복적으로 형성하면서, 같은 구조를 이중 또는 삼중 구조로 형성 한다.
그리고 바(bar) 타입의 비아(via) 내의 제 3 비아 금속층(470)과 접하는 제 5 층간 절연막(465)은 격리되어 있지 않으며 앞의 도 8에서 보여준 것처럼 적어도 일면은 양측면의 넓은 면적의 제 5 층간 절연막(465)과 연결되어 격리되지 않게 형성 되어 있다.
제 5 층간 절연막(465)상에 제 6 층간 절연막(475)을 형성한다. 제 6 층간 절연막(475) 또한 제 5 층간 절연막과 같이 PECVD 공정을 이용 형성하고 CMP로 평탄화한다.
A 영역에는 제 6 층간 절연막(475)에 콘텍을 형성하고, B 영역에는 트렌치를 오픈 제 4 금속 배선층(480)을 형성 한다. 상기 제 4 금속 배선층(480)은 A 영역에서는 금속 배선 구조가 되고, B 영역에서는 크랙 스토퍼 트렌치 내의 제 3 금속 배선층(460)과 제 3 비아 금속층(470)과 연결되어 칩 에지 부위에 샌드위치 모양을 하면서 링처럼 형성 된다.
제 6 층간 절연막(475)상에 제 7 층간 절연막(485)을 형성한다. 제 7 층간 절연막(485) 또한 제 6 층간 절연막과 같이 PECVD 공정을 이용 형성하고 CMP로 평탄화한다.
A 영역에는 제 7 층간 절연막(485)에 콘텍을 형성하고, B 영역에는 트렌치를 오픈 제 5 금속 배선층(490)을 형성 한다. 상기 제 5 금속 배선층(490)은 A 영역에서는 금속 배선 구조가 되고, B 영역에서는 크랙 스토퍼 트렌치 내의 제 4 금속 배선층(480)과 연결되어 칩 에지 부위에 링처럼 형성 된다.
상기 제 7 층간 절연막(485) 및 제 5 금속 배선층(490) 상에 보호막(495)을 형성하고 A 영역 일부에 개구부를 형성하여 금속 패드를 만든다.
상기와 같은 공정을 실시하면 각층마다 바(bar) 타입의 비아(via) 금속층이 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형 구조를 반복적으로 형성하면서 층간 절연막에 바(via) 형태의 구조로 형성되고, 상하로 링과 같은 판을 이루는 금속막과 연결되어 다층 구조로 형성된 샌드위치 형태가 된다.
상기와 같은 구조의 크랙 스토퍼가 칩 에지(edge)면에 링처럼 형성되면 웨이퍼를 절단 시, 측면 층간 절연막에서 발생한 스트레스는 종횡으로 안쪽 또는 옆쪽으로 크랙 스토퍼 구조물에 전달되면서 분산 상쇄된다.
또한 바(bar) 타입의 비아(via) 금속층이 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형으로 형성된 관계로 다수의 금속층이 중첩되어 있는 것처럼 작용하여 크랙이 발생해도 최외각에서 멈추고 더 이상 발전하지 못해 반도체 기본 소자에는 문제를 일으키지 못한다.
이처럼 본 발명의 실시예들은 기존의 격리적인 공간에 층간 절연막 이 형성되는 구조의 크랙 스토퍼 구조물보다 훨씬 효율적으로 스트레스를 분산 상쇄시켜 칩 절단 시 발생하는 측면 스트레스에 의한 크랙 및 박리 발생을 억제할 수 있다.
그러므로 크랙 및 박리가 발생하지 않는 본 발명의 사상을 이용한 반도체 디바이스는 전기적인 특성이 우수하고, 특히 박리된 공간을 따라서 습기 또는 부식 물질이 침투하여 금속 배선 층을 오염시켜 처음에는 문제를 발생 시키지 않다가 시간 경과 시 불량이 발생하여 디바이스 신뢰성을 떨어뜨리는 일이 없음으로 어떠한 환경에서도 디바이스 활용 할 수 있고 시간이 지나도 안정된 특성을 발휘 할 수 있다.
크랙 스토퍼가 있는 반도체 디바이스
도 12는 반도체 칩의 구성을 나타내는 블록다이어그램이다.
반도체 칩 (500)은 메모리 또는 기능성 반도체 소자가 형성될 기본 셀 영역(510)과 기본 셀의 동작을 지원하는 주변 회로 영역(520)과 기본 셀 및 주변 회로에 전기적인 신호를 인가 할 수 있는 패드가 형성될 패드 영역(530)으로 구분된다.
패드가 형성될 영역(530)은 일반 소자의 주변 변두리에 형성되는 것이 일반적이다. 단위 칩 주변 변두리는 웨이퍼 절단 공정 시 물리적인 스트레스가 집중되는 곳이다. 그러므로 스트레스를 분산시키거나 막는 크랙 스토퍼 구조물이 필요하다.
웨이퍼 절단 공정 시 발생하는 스트레스를 막는 크랙 스토퍼는 패드가 형성되는 패드 영역(530)과 칩 에지 사이에 있는 크랙 스토퍼 영역(540)에 형성된다.
패드가 형성되는 패드 영역(530)은 도 11의 A 영역과 같은 구조를 이루며, 크랙 스토퍼 영역(540)은 도 11의 B 영역과 같은 구조의 크랙 스토퍼가 형성된다.
상기 크랙 스토퍼 영역(540)에는 앞에서 설명한 도7, 도9 또는 도 10과 같은 크랙 스토퍼 구조물을 형성하면 칩 절단 공정 시 발생하는 스트레스가 분산되어 금속 배선층과 층간 절연막 사이 크랙 및 박리가 발생하지 않는다.
상기 크랙 스토퍼를 형성하는 방법은 이미 설명한 방법으로 실시하며, 특별히 크랙 스토퍼 형성 공정을 실시하는 것이 아니라 주변회로 영역(520) 또는 패드영역(530)에 금속배선 공정을 실시 할 때 동시에 크랙 스토퍼 영역(540)에 상기의 패턴을 갖는 구조물을 형성한다.
상기의 구조물을 형성한 반도체 디바이스는, 크랙 및 박리가 발생하지 않으며 반도체 디바이스의 전기적인 특성이 우수하고, 주변 환경에 영향을 받지 않는 신뢰성이 우수한 디바이스가 된다.
상기 설명한 것과 같이, 칩 에지와 패드 메탈 사이에 크랙 스토퍼 구조물을 형성하면 칩 절단 시 발생하는 물리적인 스트레스를 막아 전기적인 단선이 없는 반도체 디바이스를 만들 수 있다.
그리고 이러한 크랙 스토퍼 구조를 채용한 셀은 DRAM, SRAM, NAND, NOR 플래시 또는 로직 디바이스 공정을 통해서 쉽게 응용할 수 있다.
또한 크랙 스토퍼를 형성하는 공정을 일반 반도체 공정 시 동시에 수행하여 공정 추가 없이 쉽게 실현할 수 있으므로 공정이 복잡하지 않고 적용하기 쉽다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명했지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경 시킬 수 있음을 이해할 수 있을 것이다.
도 1 및 2는 일반적인 메탈 패드 칩 가장 자리를 보여주는 전자 현미경 사진.
도 3 은 일반적인 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치 평면도.
도 4는 일반적인 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치의 입체도.
도 5는 일반적인 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치 의 전자 현미경 사진.
도 6은 일반적인 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치에 일어서 박리가 일어난 현상을 보여주는 전자 현미경 사진.
도 7은 본 발명의 실시예를 보여주는 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치 평면도.
도 8은 본 발명의 실시예를 보여주는 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치 입체도.
도 9는 다른 실시예를 보여주는 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치 평면도.
도 10은 본 발명의 또 다른 실시예를 보여주는 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치 평면도.
도 11은 본 발명에 의해서 만들어진 크랙 스토퍼 박리 방지 구조를 갖는 반도체 장치 단면도.
도 12는 본 발명에 의해서 만들어진 크랙 스토퍼 박리 방지 구조를 갖는 반 도체 장치 블럭다이아그램.
< 도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판 110, 410 : 제 1 금속 배선층
120: 식각 방지막 125,225, 325: 층간 절연막
130,230,330:바 타입 비아
410, 440, 460, 480, 490: 메탈 배선
420, 435, 445, 455, 465, 475, 485: 층간 절연막
495:보호막

Claims (10)

  1. 반도체 기판상에 반도체 기본 소자를 형성하는 단계;
    상기 반도체 기본 소자 상에 제 1 층간 절연막을 형성하는 단계;
    상기 제 1 층간 절연막에 크랙 스토퍼 트렌치를 형성하는 단계;
    상기 크랙 스토퍼 트렌치 홀에 제 1 메탈 배선층을 형성하는 단계;
    상기 제 1 메탈 배선층상에 제 2 층간 절연막을 형성하는 단계;
    상기 제 2 층간 절연막에 연속적이며 서로간 맞붙지 않는 바(bar) 타입의 비아(via)를 형성하고 제 1 비아 금속층을 형성하는 단계;
    상기 제 2 층간 절연막 및 제 1 비아 금속층상에 제 2 금속 배선층을 형성하는 단계;
    상기 제 2 금속 배선층상에 제 3 층간 절연막을 형성하는 단계;
    상기 제 3 층간 절연막에 연속적이며 서로간 맞붙지 않는 바(bar) 타입의 비아(via)를 형성하고 제 2 비아 금속층을 형성하는 단계;
    상기 제 3 층간 절연막 및 제 2 비아 금속층상에 제 3 금속 배선층을 형성하는 것이 특징인 반도체 제조 방법.
  2. 제1항에 있어서, 상기 비아 금속층은 구리인 것이 특징인 반도체 제조 방법.
  3. 제1항에 있어서, 상기 메탈 배선층 공정은 베리어 메탈 형성 공정을 더 포함 하는 것이 특징인 반도체 제조 방법.
  4. 제1항에 있어서, 상기 층간 절연막은 저유전막인 것이 특징인 반도체 제조방법.
  5. 제 1항에 있어서, 상기 제 3 금속층 형성 후 제 3 층간 절연막, 제 3 비아 금속층 및 제 4 금속 배선층을 더 형성하는 것이 특징인 반도체 제조 방법.
  6. 반도체 기판 단위 칩 가장자리에 형성된 패드 매탈 형성 영역과 크랙 스토퍼 구조물이 형성된 크래 스토퍼 영역;
    상기 크랙 스토퍼 형성영역 반도체 기판상에 형성된 제 1 금속 배선층;
    상기 제 1 금속 배선층상에 형성된 제 1 층간 절연막;
    상기 제 1 층간 절연막에 형성된 바(bar) 타입의 비아(via)에 형성된 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형으로 형성된 제 1 비아 금속층;
    상기 제 1 층간 절연막 및 제 1 비아 금속층상에 형성 된 제 2 금속 배선층;
    상기 제 2 금속층상에 형성된 제 2 층간 절연막;
    상기 제 2 층간 절연막에 형성된 바(bar) 타입의 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형으로 형성된 비아(via)에 형성된 제 2 비아 금속층;
    상기 제 2 층간 절연막 및 제 2 비아 금속층상에 형성 된 제 3 금속 배선층 이 형성된 것이 특징인 반도체 장치.
  7. 제6항에 있어서, 상기 비아 금속층은 구리로 형성된 것이 특징인 반도체 장치.
  8. 제 6항에 있어서, 상기 제 3 금속층상에 형성된 제 3 층간 절연막;
    상기 제 3 층간 절연막에 형성된 바(bar) 타입의 연속적이며 서로간 맞붙지 않으면서, 지그재그 또는 나선형으로 형성된 비아(via)에 형성된 제 3 비아 금속층;
    상기 제 3 층간 절연막 및 제 3 비아 금속층상에 형성 된 제 4 금속 배선층; 및
    상기 제 4 금속 배선층상에 형성된 제 5 금속 배선층이 더 형성된 것이 특징인 반도체 장치.
  9. 제 6항에 있어서, 상기 층간 절연막은 유전율이 3.0 이하이고 실리콘 에 탄소성분이 함유된 물질로 형성된 것이 특징인 반도체 장치.
  10. 제6항에 있어서, 상기 제 5 금속층은 보호막이 덮고 있는 것이 특징인 반도체 장치.
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