JP2007067060A - 回路基板および半導体装置 - Google Patents

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Abstract

【課題】基板におけるレジストのクラックや剥離などが発生しても、その進行を止め電気的に導通している配線やビアホールの断線不良を防ぐ。
【解決手段】フレーム枠１５の基板１部分に設けられた回路における外部電極，配線７ａ，ビアホール８よりも外側の外周領域２０に、搭載される半導体素子と導通する配線７ａおよび外部電極のいずれとも接続されてないダミービアホール１１、あるいは半導体素子および外部電極のいずれか一方と接続されているダミービアホール１１を等間隔で直線的に複数個配置する。
【選択図】図１

Description

本発明は、搭載される半導体素子との電気的導通をとるための配線とビアホールなどが配置される回路基板（以下、基板と記す）、およびその基板を用いて製造される半導体装置に関するものである。
従来の半導体装置およびその基板について、図１０〜図２０を参照して説明する。
図１０〜図２０において、１は基板、２は半導体素子、３はダイボンド領域、４はワイヤー、５はワイヤーボンディングパッド、６は外部電極、７ａ〜７ｃは配線、８はビアホール、１０はレジスト、１２は接着材料、１３ａ〜１３ｄはコーナーカットライン、１４ａ，１４ｂは辺カットライン、１５はフレーム枠、１６は位置決め穴、１７は封止樹脂、１８ａ，１８ｂはルーター加工穴、１９ははんだボールを示す。
従来のＢＧＡ（Ｂａｌｌ Grid Array）型半導体装置およびＬＧＡ（Land Grid Array）型半導体装置における基板について、図１０〜図２０を参照しながら説明する。
図１０〜図１２において、図１５に示すように、半導体素子搭載面に半導体素子２を実装するため、ＬＧＡ型半導体装置の場合は、図１９に示すように、外部電極６により外部との電気的導通が行えるようにし、ＢＧＡ型半導体装置の場合は、図２０に示すように、外部電極６上にはんだボール１９を設けて外部との電気的導通が行えるようにしている。半導体素子搭載面には、半導体素子２を搭載するダイボンド領域３の周辺に、半導体素子２とワイヤーボンドにより導通をとるためのワイヤーボンディングパッド５と、電気的導通を行うための配線７ａと、ビアホール８とを有する回路が形成されている。
前記回路部分の周辺には、半導体装置２の外形形成とフレーム枠１５と隣接する製品との分離を目的としたルーター加工穴１８ａ，１８ｂが形成されている。フレーム枠１５は、図１０に示すように、製造工程中での位置決めを行うための位置決め穴１６が配置され、連なった１枚のフレームを形成している。また外部端子面には、図１１に示すように、電気的導通を行うためのビアホール８と外部電極６と配線７ｃが形成されている。
図１２は前記構成のフレーム状態の基板を示した断面図であり、半導体素子搭載面のボンディングパッド５と外部端子６以外の基板表面にはレジスト１０による絶縁膜が施されており、基板１の構造としては半導体素子搭載面と外部端子６面の構成を備えた図１２に示すような２層基板、あるいは図１３に示すような半導体素子搭載面と外部端子面の間に、配線７ｂとビアホール８を備えた複数枚（少なくても２枚以上）の基板１を重ねた多層構造の多層基板がある。
次にＢＧＡ型半導体装置およびＬＧＡ型半導体装置の製造方法について説明する。
図１４に示す複数個（少なくても２所以上）の回路が構成されている部分がフレーム枠１５により保持されたフレーム状態であって、図１４に示す基板１の上に形成されているダイボンド領域３上に接着材料を塗布するか、もしくは半導体素子２にあらかじめ接着材料を塗布することにより、半導体素子２を基板１に搭載して固定し、半導体素子２と基板１との電気的導通をとるため、半導体素子２とワイヤーボンディングパッド５とをワイヤー４にて接続する。
前記接続状態を図１５に示す。図１６は図１５の断面状態を示す図である。なお、図中の１２は接着剤である。
図１７はワイヤー接続後フレーム状態で封止樹脂１７による成型を行った状態を示す図であり、ＬＧＡ型半導体装置の場合、フレーム枠１５からコーナーカットライン１３ａ，１３ｂ，１３ｃ，１３ｄ、および辺カット１４ａ，１４ｂを分離することにより、図１８に示す半導体装置を完成させる。図１９はＬＧＡ型半導体装置の場合における図１８の断面図を示している。
図２０はＢＧＡ型半導体装置の場合における断面状態を示しており、封止樹脂１７による成型後、外部電極６部分に、はんだボール１９を形成させてから、図１７に示すと同様に、フレーム枠１５よりコーナーカットライン１３ａ，１３ｂ，１３ｃ，１３ｄ、および辺カット１４ａ，１４ｂを分離することにより半導体装置を完成させる。
特開２００１−７７２３８号公報
前記従来技術において、ＢＧＡ型半導体装置およびＬＧＡ型半導体装置に使用される基板１は機械的応力に弱く、基板作成時に加わるルーター加工穴１８ａ，１８ｂにおける加工応力、あるいは半導体装置製造工程での半導体装置の分離時に加わる基板カットの応力によって、レジストのクラックや多層基板の基板間剥離が引き起こされる。
前記クラックにより、基板１における電気的導通を行っている配線７ａ〜７ｃやビアホール８が破損し、断線不良が発生する。
従来では、レジストのクラックや多層基板における基板間剥離の発生により、基板１表面上においてレジストの色が変化していることから、目視検査などにより不良のリジェクトを行うことができた。
しかし、技術の進歩に伴い、基板上に配置する配線の細線化およびビアホールの小径化が図られ、配線やビアホールの耐応力性が低下してきていることから、レジストの表面にダメージの痕跡として現れなかった弱い応力でも、配線やビアホールの破損につながるケースが増えてきている。
本発明は、前記課題を解決するために、基板におけるレジストのクラックや剥離などが発生しても、その進行を止め電気的に導通している配線やビアホールの断線不良を防ぐことができるようにした基板および半導体装置を提供することを目的とする。
前記目的を達成するため、本発明に係る基板は、搭載される半導体素子および外部電極に対して電気的に導通可能な配線とビアホールを有する回路が形成された基板において、前記配線と前記ビアホールと前記外部電極よりも外側の外周領域に、電気的接続を持たないダミービアホールを複数配設したことを特徴とし、また、本発明に係る半導体装置は、前記本発明に係る基板を用いて製造されたことを特徴とする。
本発明によれば、電気的に接続されていないダミービアホールを設けて、基板作成時および半導体装置加工時に加わる機械的応力を吸収することができ、レジストのクラックや基板における剥離が発生しても、ダミースルーホールにて、その進行を止め電気的に導通している配線やビアホールの断線不良を防ぐことができる。また、基板作成の際に形成されるビアホールを用いることにより、従来の工程を使にて新たな工程を追加せずに、また新たな材料を使わずに実現することができる。
以下、本発明の実施の形態を図面を参照しながら説明する。なお、以下の説明において、図１０〜図２０にて説明した部材に対応する部材には同一符号を付し、詳しい説明は省略する。
図１は本発明の実施形態１の基板における半導体素子搭載面を示す平面図、図２は実施形態１の基板における外部電極面を示す平面図、図３は実施形態１の基板の断面構造を示す断面図（図１におけるＡ−Ａ線断面図）である。
実施形態１において、基板１は、半導体素子搭載面に半導体素子２を搭載するダイボン領域３と、その周辺に半導体素子２とワイヤーボンドにより導通をとるためのボンディングパッド５と電気的導通をとるための配線７ａとビアホール８とを有する電気回路が形成されている。
そして、フレーム枠１５の基板１部分における前記電気回路の外部電極６，配線７ａ，ビアホール８よりも外側の外周領域２０に、半導体素子２と導通する配線７ａおよび外部電極６のいずれとも接続されてないダミービアホール１１、あるいは半導体素子２および外部電極６のいずれか一方のみと接続されているダミービアホール１１が等間隔で直線的に複数個が配置されている。
前記ダミービアホール１１は、半導体装置の外形形成およびフレーム枠１５および隣接する半導体装置との分離を目的としたルーター加工穴１８ａ，１８ｂの基板作成の際に加わるルーター加工の応力や、半導体装置をフレーム枠１５からコーナーカットライン１３ａ，１３ｂ，１３ｃ，１３ｄ、および辺カット１４ａ，１４ｂにて分離する際に加わる応力を、均等に分散するため等間隔で直線的に配置されている。
図２において、基板１に、半導体素子搭載面より電気的導通を行うための外部電極６と配線７ｃとビアホール８が配置されており、その外側の外周領域２０に半導体素子２と導通する配線７ａおよび外部電極６のいずれとも接続されてないダミービアホール１１、もしくは半導体素子２および外部電極６いずれか一方のみと接続されているダミービアホール１１が前記と同様に配置されている。
図３において、半導体素子搭載面より電気的導通を行うためのボンディングパッド５と配線７ａとビアホール８とが外部電極６に接続されて電気回路が形成されている。該電気回路の外側の外周領域２０には半導体素子２と導通する配線７ａおよび外部電極６のいずれとも接続されてないダミービアホール１１、もしくは半導体素子２および外部電極６いずれか一方のみと接続されているダミービアホール１１が、半導体素子搭載面と外部電極６面をつなぐように形成されている。
前記ダミービアホール１１は多層基板においてはアンカー作用が働き、基板１間の剥がれを防止することができることから、電気的導通を行う配線７ａ，７ｂ，７ｃ、およびビアホール８の断線を防ぐことができる。
図４は本発明の実施形態２の基板における半導体素子搭載面を示す平面図、図５は実施形態２の基板における外部電極面を示す平面図である。
実施形態２において、基板１は、半導体素子搭載面に半導体素子２を搭載するダイボンド領域３とその周辺に半導体素子２とワイヤーボンドにより導通をとるためのワイヤーボンディングパッド５と電気的導通をとるための配線７ａとビアホール８を有する電気回路が形成されており、この形成された製品回路より外側の外周領域２０に、半導体素子２と導通する配線７ａおよび外部電極６のいずれとも接続されてないダミービアホール１１、もしくは半導体素子２および外部電極いずれか一方のみと接続されているダミービアホール１１を、外周領域２０における側辺に２列、かつ並びがジグザク状になるように配置している。
この実施形態２におけるダミービアホール配置の目的は、配置されたダミービアホール１１の最外周に配列したダミービアホール１１同士の距離を離し、ダミービアホール１１間に発生するクラックを防止し、かつ基板１の端部からの応力を半導体装置の外形形成、およびフレーム枠１５、および隣接する半導体装置との分離を目的としたルーター加工穴１８ａ，１８ｂの基板作成時に加わるルーター加工の応力や、半導体装置をコーナーカットライン１３ａ，１３ｂ，１３ｃ，１３ｄ、および辺カット１４ａ，１４ｂをフレーム枠１５より分離する際に加わる応力を均等に分散し、さらに最外周のダミービアホール１１で応力吸収できなかったことによるレジストのクラックを内周のダミービアホール１１において、その進行を止めて断線などを防止するためである。
図６は本発明の実施形態３の基板における半導体素子搭載面を示す平面図、図７は実施形態３の基板における外部電極面を示す平面図である。
実施形態３において、基板１は、半導体素子搭載面に半導体素子２を搭載するダイボンド領域３とその周辺に半導体素子２とワイヤーボンドにより導通をとるためのワイヤーボンディングパッド５と電気的導通をとるための配線７ａとビアホール８を有する電気回路が形成されており、この形成された製品回路の外側の外周領域２０に、半導体素子２と導通する配線７ａおよび外部電極６のいずれとも接続されてないダミービアホール１１、もしくは半導体素子２および外部電極いずれか一方のみと接続されているダミービアホール１１を、外周領域２０の側辺および角部に部分的に配置（本例では各部３個ずつ）している。
実施形態３におけるダミービアホール配置により、コーナーカットライン１３ａ，１３ｂ，１３ｃ，１３ｄ、および辺カット１４ａ，１４ｂにおいて、フレーム枠１５から半導体装置を分離する際に応力が加わったことにより発生するレジストなどにおけるクラックの進行を、ダミービアホール１１により部分的に防ぎ、断線などの発生を防止することができる。
図８は本発明に係る半導体装置の実施形態である前記実施形態１の基板を用いた半導体装置の平面図、図９は図８におけるＢ−Ｂ断面図である。
本実施形態は、ＢＧＡ型半導体装置であって、封止樹脂１７による成型後、外部電極６部分に、はんだボール１９を形成させてから、図４の実施形態２にて説明したように、フレーム枠１５からコーナーカットライン１３ａ，１３ｂ，１３ｃ，１３ｄ、および辺カット１４ａ，１４ｂを分離することにより半導体装置として完成する。
本発明は、レジストのクラックや基板における剥離などの進行を止め、電気的に導通している配線やビアホールの断線不良を防ぐための基板、およびその基板を用いた半導体装置に実施して有効であり、特にＢＧＡ（Ｂａｌｌ Grid Array）型半導体装置や、ＬＧＡ（Land Grid Array）型半導体装置に適用される。
本発明の実施形態１の基板における半導体素子搭載面を示す平面図 実施形態１の基板における外部電極面を示す平面図 図１におけるＡ−Ａ線断面図 本発明の実施形態２の基板における半導体素子搭載面を示す平面図 実施形態２の基板における外部電極面を示す平面図 本発明の実施形態３の基板における半導体素子搭載面を示す平面図、図７は実施形態３の基板における外部電極面を示す平面図 実施形態３の基板における外部電極面を示す平面図 本発明に係る半導体装置の実施形態である実施形態１の基板を用いた半導体装置の平面図 図８におけるＢ−Ｂ断面図 従来例の基板における半導体素子搭載面を示す平面図 従来例の基板における外部電極面を示す平面図 単層基板の場合の図１０におけるＣ−Ｃ断面図 多層基板の場合の図１０におけるＣ−Ｃ断面図 従来のフレーム部全体を示す平面図 図１４のフレーム枠において半導体素子とワイヤーボンディングパッドとのワイヤー接続状態を示す平面図 図１５におけるＤ−Ｄ断面図 従来におけるワイヤー接続後フレーム状態で封止樹脂による成型を行った状態を示す平面図 図１７に示す状態から半導体装置として完成した状態を示す平面図 ＬＧＡ型半導体装置の場合の図１８におけるＥ−Ｅ断面図ＢＧＡ型半導体装置の場合における断面状態 ＢＧＡ型半導体装置の場合の図１８におけるＥ−Ｅ断面図
符号の説明
１ 基板
２ 半導体素子
３ ダイボンド領域
４ ワイヤー
５ ワイヤーボンディングパッド
６ 外部電極
７ａ〜７ｃ 配線
８ ビアホール
１０ レジスト
１１ ダミービアホール
１２ 接着材料
１３ａ〜１３ｄ コーナーカットライン
１４ａ，１４ｂ 辺カットライン
１５ フレーム枠
１６ 位置決め穴
１７ 封止樹脂
１８ａ，１８ｂ ルーター加工穴
１９ はんだボール
２０ 外周領域

Claims (5)

  1. 搭載される半導体素子および外部電極に対して電気的に導通可能な配線とビアホールを有する回路が形成された回路基板において、
    前記配線と前記ビアホールと前記外部電極よりも外側の外周領域に、電気的接続を持たないダミービアホールを複数配設したことを特徴とする回路基板。
  2. 前記ダミービアホールは、前記半導体素子と前記外部電極との少なくともいずれか一方に対して電気的に接続されていないことを特徴とする請求項１記載の回路基板。
  3. 前記ダミービアホールを、前記外周領域の側辺部より同一距離で、かつ一直線上に複数個配設したことを特徴とする請求項１記載の回路基板。
  4. 前記ダミービアホールを、前記外周領域の側辺部にジグザク状に複数個配設したことを特徴とする請求項１記載の回路基板。
  5. 基板上に半導体素子を搭載してなる半導体装置において、前記基板として請求項１〜４いずれか１項記載の回路基板を用いて製造されたことを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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JP2009218451A (ja) * 2008-03-11 2009-09-24 Fujitsu Microelectronics Ltd 半導体装置及び回路基板
JP2011108922A (ja) * 2009-11-19 2011-06-02 Murata Mfg Co Ltd 回路基板

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