TWI818851B - 影像感測器及其形成方法 - Google Patents

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王子睿
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許慈軒
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Abstract

本揭露的各實施例是關於一種具有高的全井容量（FWC）的堆疊CMOS影像感測器。第一積體電路（IC）晶片與第二IC晶片彼此堆疊。第一IC晶片包括第一半導體基底，第二IC晶片包括第二半導體基底。畫素感測器位於第一IC晶片及第二IC晶片中且跨設於此二者。畫素感測器在第一半導體基底處包括轉移電晶體及鄰接轉移電晶體的釘紮光電二極體，且在第二半導體基底處更包括多個附加電晶體（例如重置電晶體、源極隨耦器電晶體等）。第一半導體基底的基體與第二半導體基底的基體彼此電性隔離，且被配置成以不同的電壓（例如負電壓及接地）偏置。

Description

影像感測器及其形成方法
本發明的實施例是有關於影像感測器以及形成影像感測器的方法。
具有影像感測器的積體電路(IC)廣泛用於例如照相機、手機等現代電子裝置中。影像感測器的類型包括例如互補金屬氧化物半導體(CMOS)影像感測器及電荷耦合裝置(CCD)影像感測器。與CCD影像感測器相比，CMOS影像感測器因低功耗、小尺寸、資料處理快速、資料直接輸出及低製造成本而日益受青睞。
在一些實施例中，本揭露的影像感測器包括：第一積體電路(IC)晶片，包括第一半導體基底；第二積體電路晶片，與所述第一積體電路晶片堆疊且包括第二半導體基底；以及畫素感測器，跨設於所述第一積體電路晶片及所述第二積體電路晶片，其中所述畫素感測器包括位於所述第一半導體基底的第一電晶體及光電偵測器，且更包括位於所述第二半導體基底的第二電晶體。其中，所述第一半導體基底的基體與所述第二半導體基底的 基體彼此電性隔離，且被配置成以不同的電壓偏置。
在一些實施例中，本揭露的影像感測器包括：第一基底；光電二極體及第一電晶體，鄰接位於所述第一基底上；第二基底，下伏於所述第一基底之下；以及第二電晶體，位於所述第二基底上。其中，所述光電二極體、所述第一電晶體及所述第二電晶體形成畫素感測器，其中所述第一電晶體的主體與所述光電二極體的陽極電性耦接，且所述第一電晶體的主體及所述光電二極體的陽極與所述第二電晶體的主體電性隔離。
在一些實施例中，本揭露的形成影像感測器的方法包括：形成第一積體電路(IC)晶片，包括在第一半導體基底中形成光電二極體以及在所述第一半導體基底上與所述光電二極體相鄰地形成第一電晶體，所述光電二極體及所述第一電晶體形成第一畫素感測器部分；形成第二積體電路晶片，包括在第二半導體基底上形成多個第二電晶體，所述多個第二電晶體形成第二畫素感測器部分；以及將所述第一積體電路晶片與所述第二積體電路晶片接合，使得所述第一畫素感測器部分與所述第二畫素感測器部分堆疊且電性耦接在一起，而形成畫素感測器。其中，在所述接合完成時，所述第一半導體基底的基體與所述第二半導體基底的基體彼此電性隔離。
100、400、500A、500B、600、700、800、1000、2300B、2600B、2700B、3100B、3200B:電路圖
102:畫素感測器
102a:第一部分
102b:第二部分
102s:子畫素
104a:第一IC晶片
104b:第二IC晶片
104c:第三IC晶片
106:釘紮光電二極體
108:畫素電路
110:第一電晶體
112:第二電晶體
114:轉移電晶體
116:重置電晶體
118:源極隨耦器電晶體
120:選擇電晶體
200:電位圖
202:第一電位井
204:第二電位井
300、900、1100、1300、1400、1500A、1500B、1600、1700、1800、2000A、2000B、2000C、2100、2200、2300A、2400、2500、2600A、2700A、2800、2900、3000、3100A、3200A、3300、3500、3600、3700:剖面圖
302、902:輻射
402:主體二極體
702:補充畫素電路
802:應用專用IC
804:第三電晶體
804n:n型電晶體
804p:p型電晶體
1200、1900:俯視佈局圖
1402:第一半導體基底
1402b、1404b、1602b:基體
1402i:內部部分
1402p:周邊部分
1404:第二半導體基底
1406:集電極區
1408:釘紮區
1410:第一閘電極
1412:第一閘介電層
1414:第一側壁間隙壁
1416:第一源/汲極區
1418:第一通道區
1420:第二閘電極
1422:第二閘介電層
1424:第二側壁間隙壁
1426:第二源/汲極區
1428:第二通道區
1430:第一內連線結構
1432:第二內連線結構
1434:導電配線
1436:導通孔
1438:內連線介電層
1440、1616:接合結構
1440a:第一接合子結構
1440b:第二接合子結構
1442:第一接合介面/接合介面
1444、1620:接合介電層
1446、1622:接合接墊
1448、1624:接合通孔
1502、1626:基底穿孔(TSV)
1504、1628:TSV介電層
1602:第三半導體基底
1604:第三閘電極
1606:第三閘介電層
1608:第三側壁間隙壁
1610:第三源/汲極區
1612:第三通道區
1614:第三內連線結構
1616a:第三接合子結構
1616b:第四接合子結構
1618:第二接合介面/接合介面
1702:導電接墊
1704:接墊開口
1802:隔離溝渠
2002:溝渠填充介電層
2004:隔離區
2006:禁入區域(KOZ)
2102:溝渠隔離結構
2202:第一閘電極層
3400:方塊圖
3402、3402a、3402b、3402c、3404、3404a、3404b、3406、3408、3410、3412、3414、3416:動作
A-A’、B-B’:剖面線
C1、C2、C3、CN:行
D:距離
FD、FD1、FD2:浮置擴散節點
GND:接地
OUT:輸出
R1、R2、R3、RM:列
RST:重置訊號
SEL:選擇訊號
T1:第一閘極介電質厚度/厚度
T2:第二閘極介電質厚度/厚度
T3、T4:厚度
Tsub1:第一基底端子
Tsub2:第二基底端子
Tsub3:第三基底端子
TX、TX1、TX2、TX3、TX4:轉移訊號
VDD:電源電壓
VNV:負電壓
Vpin:釘紮電壓
VRST:重置電壓
結合附圖閱讀以下的詳細說明可最佳地理解本揭露的態 樣。應注意，根據行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1示出具有高的全井容量(full well capacity，FWC)的堆疊CMOS影像感測器的一些實施例的電路圖。
圖2示出圖1所示影像感測器的一些實施例的電位圖。
圖3示出圖1所示影像感測器的一些實施例的示意性剖面圖。
圖4示出圖1所示影像感測器的一些實施例的電路圖，其中示出重置電晶體的主體二極體(body diode)。
圖5A、5B示出圖1所示影像感測器的一些替代實施例的電路圖，其中影像感測器的組成被改變。
圖6示出圖1所示影像感測器的一些替代實施例的電路圖，其中畫素感測器包括多個子畫素。
圖7示出圖1所示影像感測器的一些替代實施例的電路圖，其中畫素感測器包括補充畫素電路(supplemental pixel circuit)。
圖8示出圖1所示影像感測器的一些替代實施例的電路圖，其中影像感測器更包括第三IC晶片。
圖9示出圖8所示影像感測器的一些實施例的示意性剖面圖。
圖10示出圖8所示影像感測器的一些替代實施例的電路圖。
圖11示出包括多個畫素感測器的影像感測器的一些實施例的示意性剖面圖，所述多個畫素感測器各自如圖1所示。
圖12示出圖11所示影像感測器的一些實施例的俯視佈局圖。
圖13示出包括多個畫素感測器的影像感測器的一些實施例的 示意性剖面圖，所述多個畫素感測器各自如圖10所示。
圖14示出圖1所示影像感測器的一些實施例的剖面圖。
圖15A、15B示出圖14所示影像感測器的一些替代實施例的剖面圖，其中影像感測器的組成被改變。
圖16示出圖14所示影像感測器的一些替代實施例的剖面圖，其中影像感測器更包括第三IC晶片。
圖17示出圖14所示影像感測器的一些實施例的剖面圖，其中影像感測器在基底的周邊處具有導電接墊。
圖18示出圖17所示影像感測器的一些替代實施例的剖面圖，其中基底具有周邊隔離。
圖19示出圖18所示影像感測器的一些實施例的俯視佈局圖。
圖20A~20C示出圖18所示影像感測器的一些替代實施例的剖面圖。
圖21示出圖18所示影像感測器的一些實施例的剖面圖，其中影像感測器包括多個畫素感測器及第三IC晶片。
圖22、23A、23B、24、25、26A、26B、27A、27B、28~30、31A、31B、32A、32B及33示出用於形成高FWC的堆疊CMOS影像感測器的方法的一些實施例的一系列視圖。
圖34示出圖22、23A、23B、24、25、26A、26B、27A、27B、28~30、31A、31B、32A、32B及33所示方法的一些實施例的方塊圖。
圖35~37示出關於圖33而說明的動作的一些替代實施例的剖 面圖。
本揭露提供用於實施本揭露的不同特徵的諸多不同實施例或實例。以下闡述組件及佈置的具體實例以簡化本揭露。當然，該些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成於第二特徵之上或第二特徵上可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且亦可包括其中第一特徵與第二特徵之間可形成有附加特徵進而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可能在各種例子中重複使用參考編號及/或字母。此種重複使用是出於簡潔及清晰的目的，而不是自身表示所論述的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「位於…之下」、「位於…下方」、「下部的」、「位於…上方」、「上部的」及類似用語等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外亦囊括裝置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
CMOS影像感測器可包括堆疊的第一積體電路(IC)晶片與第二IC晶片。第一IC晶片容納以格子圖案重複的畫素感測器，第二IC晶片容納在每個重複的畫素感測器處電性耦接至畫素 感測器的應用專用IC(application-specific IC，ASIC)。畫素感測器包括定位至第一IC晶片的釘紮光電二極體及畫素電路。釘紮光電二極體被配置成因應於入射輻射而累積電荷。畫素電路被配置成有利於累積電荷的讀出且包括多個電晶體。
所述多個電晶體包括轉移電晶體、重置電晶體及源極隨耦器電晶體。轉移電晶體被配置成將累積的電荷自釘紮光電二極體轉移至浮置擴散(floating diffusion，FD)節點。重置電晶體被配置成將FD節點重置成重置電壓，且進一步被配置成將釘紮光電二極體重置成釘紮電壓。源極隨耦器電晶體被配置成對FD節點處的電荷非破壞性地進行緩衝及放大。
半導體製造業不斷試圖將影像感測器縮小，以使製做成本更低、裝置集積密度更高、速度更高、效能更佳等。然而，繼續縮小畫素電路的電晶體已被顯示為具有挑戰性，故可能會替代地將光電偵測器縮小，致使畫素感測器的效能可能劣化。例如，全井容量(FWC)可能會下降，使得訊號劣化。FWC與光電偵測器的大小成比例，且對應於畫素在飽和之前可保持的最大電荷。
增加FWC以補償較小畫素尺寸的方式是增大FD重置電壓及轉移電晶體的導通電壓。前者增大釘紮光電二極體的釘紮電壓，故增大釘紮光電二極體的FWC。然而，由於源極隨耦器電晶體及重置電晶體暴露於更高的電壓，故上述方式可能使源極隨耦器電晶體及重置電晶體有可靠性問題。此外，上述方式可能需要較高電源電壓給源極隨耦器電晶體，這可能增加讀出期間的功耗。
本揭露的各種實施例是有關於一種具有高FWC的堆疊CMOS影像感測器。第一IC晶片與第二IC晶片彼此堆疊。第一IC晶片包括第一半導體基底，第二IC晶片包括第二半導體基底。畫素感測器位於第一IC晶片及第二IC晶片中並跨設於第一IC晶片及第二IC晶片。畫素感測器在第一半導體基底處包括轉移電晶體及鄰接轉移電晶體的釘紮光電二極體，且在第二半導體基底處更包括多個附加電晶體(例如，重置電晶體、源極隨耦器電晶體等)。第一半導體基底的基體與第二半導體基底的基體彼此電性隔離，且被配置成以不同的電壓(例如，負電壓及接地)偏置。第一半導體基底的基體界定轉移電晶體的主體及釘紮光電二極體的陽極或者與轉移電晶體的主體及釘紮光電二極體的陽極電性耦接(例如，電性短路)。第二半導體基底的基體界定附加電晶體的個別主體或與附加電晶體的個別主體電性耦接(例如，電性短路)。
由於第一半導體基底的基體與第二半導體基底的基體彼此電性隔離且被配置成以不同的電壓偏置，因此第一半導體基底的基體可以負電壓進行偏置，且第二半導體基底的基體可接地(例如，以零電壓進行偏置)。因此，釘紮光電二極體的電壓及轉移電晶體的電壓(包括釘紮光電二極體的釘紮電壓及轉移電晶體的導通電壓)是以負電壓而非以接地為基準。這具有將該些電壓增大所述負電壓的量值，進而增大釘紮光電二極體的FWC的效果。
由於附加電晶體的電壓是以接地而非以負電壓為基準，因此附加電晶體不會承受釘紮光電二極體及轉移電晶體所承受的 較高電壓。因此，附加電晶體的耐久性及可靠性不受影響。此外，源極隨耦器電晶體不需要較高的電源電壓，故功耗不受影響。
由於畫素感測器分佈於第一IC晶片及第二IC晶片上，因此畫素感測器在第一IC晶片處具有較其他情況下所具有的電晶體更少的電晶體。這允許在第一IC晶片處將畫素感測器縮小，而不會將釘紮光電二極體縮小。由於釘紮光電二極體相對大且位於第一IC晶片而非位於第二IC晶片，因此畫素感測器之縮小可能是被畫素感測器在第一IC晶片處的部分所限制。因此，畫素感測器在第二IC晶片處的部分可能具有未使用的空間。此種未使用空間可用於附加的功能。另外，將第一IC晶片處的畫素感測器縮小可能具有將整個畫素感測器縮小的效果。如上所述，由於畫素感測器可在不使釘紮光電二極體縮小的情況下縮小，因此即使在小的尺寸下，畫素感測器亦可具有高效能。
參照圖1，提供包括畫素感測器102的堆疊CMOS影像感測器的一些實施例的電路圖100。畫素感測器102跨設於堆疊的第一IC晶片104a與第二IC晶片104b。第一IC晶片104a與第二IC晶片104b被示出為在橫向上堆疊，但是亦可在垂直方向上堆疊。畫素感測器102例如可為四電晶體(4T)CMOS主動畫素感測器(active pixel sensor，APS)或類似的畫素感測器，且/或例如亦可被稱為畫素。
畫素感測器102包括釘紮光電二極體106及畫素電路108。在替代實施例中，釘紮光電二極體106是一些其他合適類型 的光電偵測器。畫素電路108包括位於第一IC晶片104a處的第一電晶體110，及位於第二IC晶片104b處的多個第二電晶體112。此外，畫素電路108被配置成有利於釘紮光電二極體106的讀出。
第一電晶體110的主體及釘紮光電二極體106的陽極與第一基底端子Tsub1電性耦接(例如，電性短路)，且第二電晶體112的個別主體與第二基底端子Tsub2電性耦接(例如，電性短路)。此外，第一基底端子Tsub1與第二基底端子Tsub2彼此電性隔離。如下文所見，第一基底端子Tsub1例如可由第一IC晶片104a的半導體基底的基體界定，或者與第一IC晶片104a的半導體基底的基體電性耦接(例如，電性短路)，第二基底端子Tsub2例如可由第二IC晶片104b的半導體基底的基體界定，或者與第二IC晶片104b的半導體基底的基體電性耦接(例如，電性短路)。請注意，貫穿本揭露使用的半導體基底的基體亦可被稱為半導體基底的本體。
更具體而言，第一電晶體110是由轉移訊號TX閘控的轉移電晶體114，且被配置成將在釘紮光電二極體106處累積的電荷選擇性地轉移至浮置擴散節點FD。第二電晶體112包括重置電晶體116、源極隨耦器電晶體118及選擇電晶體120。
在影像感測器的使用期間，可以負電壓VNV對第一基底端子Tsub1進行偏置，且可將第二基底端子Tsub2偏置成接地GND。請注意，負電壓VNV以接地GND為基準時是負的，且在一些實施例中負電壓VNV為約0至-5伏或者一些其他合適的值。因此，釘紮光電二極體106的陽極及轉移電晶體114的主體可與負電壓VNV 電性耦接(例如，電性短路)，而第二電晶體112的個別主體可與接地GND電性耦接(例如，電性短路)。
由於釘紮光電二極體106的陽極及轉移電晶體114的主體電性耦接至負電壓VNV，因此釘紮光電二極體106的釘紮電壓及轉移電晶體114的導通電壓是以負電壓VNV而非以地GND為基準。這具有將該些電壓增大所述負電壓VNV的量值，進而增大釘紮光電二極體106的FWC的效果，且因此增強影像感測器的效能。
由於第二電晶體112的電壓以接地GND而非以負電壓VNV為基準，因此第二電晶體112不會承受釘紮光電二極體106及轉移電晶體114所承受的較高電壓。如此一來，第二電晶體112的耐久性及可靠性不受釘紮光電二極體106及轉移電晶體114處的所述較高電壓的影響。此外，第二電晶體112處的功耗不受所述較高電壓的影響(例如是增加)。
由於畫素感測器102分佈於第一IC晶片104a及第二IC晶片104b，故畫素感測器102在第一IC晶片104a處具有較其他情況下所具有的電晶體更少的電晶體。這允許在第一IC晶片104a處將畫素感測器縮小，而不會將釘紮光電二極體106縮小。由於釘紮光電二極體106相對大且位於第一IC晶片104a而非第二IC晶片104b，故畫素感測器102的縮小可能是被畫素感測器102在第一IC晶片104a處的部分所限制。因此，畫素感測器102在第二IC晶片104b的部分可能具有未使用的空間。此種未使用空間可用於附加的功能。另外，在第一IC晶片104a處將畫素感測器 102縮小可能具有將整個畫素感測器縮小的效果。如上所述，由於畫素感測器102可在不使釘紮光電二極體106縮小的情況下縮小，因此即使在小的尺寸下，畫素感測器102亦可具有高效能。
繼續參照圖1，重置電晶體116由重置訊號RST閘控，且自重置電壓VRST電性耦接至浮置擴散節點FD。重置電晶體116被配置成將浮置擴散節點FD選擇性地電性耦接至重置電壓VRST，以將浮置擴散節點FD重置成重置電壓VRST。此外，藉由與轉移電晶體114的配合，重置電晶體116被配置成將釘紮光電二極體106選擇性地電性耦接至重置電壓VRST，以將釘紮光電二極體106重置成釘紮電壓。
源極隨耦器電晶體118由浮置擴散節點FD處的電荷閘控。舉例來說，源極隨耦器電晶體118的閘極可與浮置擴散節點FD及/或轉移電晶體114的源/汲極區電性耦接(例如，電性短路)。此外，選擇電晶體120由選擇訊號SEL閘控。源極隨耦器電晶體118及選擇電晶體120自電源電壓VDD串聯電性耦接至畫素感測器102的輸出OUT。源極隨耦器電晶體118被配置成對浮置擴散節點FD處的電壓進行緩衝及放大，以非破壞性地讀取所述電壓。選擇電晶體120被配置成選擇性地將經緩衝及放大的電壓自源極隨耦器電晶體118傳遞至輸出OUT。
在畫素感測器的操作期間，藉由利用轉移電晶體114及重置電晶體116將釘紮光電二極體106的陰極電性耦接至重置電壓VRST，將釘紮光電二極體106重置成釘紮電壓。此外，利用重 置電晶體116將浮置擴散節點FD電性耦接至重置電壓VRST，將浮置擴散節點FD重置成重置電壓VRST。此後，釘紮光電二極體106上的入射輻射使得電荷在釘紮光電二極體106處累積。在電荷已累積適當的時間之後，利用轉移電晶體114將電荷轉移至浮置擴散節點FD。源極隨耦器電晶體118對浮置擴散節點FD處的電壓進行緩衝及放大，且選擇電晶體120將經緩衝及放大的電壓自源極隨耦器電晶體118傳遞至輸出OUT。
在一些實施例中，藉由對釘紮光電二極體106及浮置擴散節點FD進行重置以在輸出OUT處輸出經緩衝及放大的電壓，負電壓VNV在第一基底端子Tsub1處持續存在。在其他實施例中，將第一基底端子Tsub1偏置成接地GND同時對浮置擴散節點FD處的電壓進行緩衝及放大，且同時將經緩衝及放大的電壓自源極隨耦器電晶體118傳遞至輸出OUT。在此種其他實施例中，負電壓VNV反而在第一基底端子Tsub1處持續存在。舉例來說，在重置及在累積電荷時，負電壓VNV反而可能在第一基底端子Tsub1處持續存在。如上所述，在讀出期間將負電壓VNV變成接地GND可例如增大輸出OUT處的訊噪比(signal-to-noise ratio，SNR)。
在一些實施例中，第一電晶體110及第二電晶體112是金屬氧化物半導體場效電晶體(MOSFET)、鰭式場效電晶體(FinFET)、全環繞閘極場效電晶體(gate-all-around field-effect transistor，GAA FET)、奈米片場效電晶體(nanosheet field-effect transistor)、類似電晶體，或者前述的任意組合。注意，請在至少 一些實施例中(例如，其中第一電晶體110及第二電晶體112是MOSFET或類似電晶體)，第一電晶體110及第二電晶體112具有個別的主體二極體(其未示出)。
在一些實施例中，第一電晶體110及第二電晶體112因應於對應閘電極處的共用導通電壓而處於導通或導電狀態。共用導通電壓在第一電晶體110及第二電晶體112中的每一者處以接地GND為基準，且例如可為約2.8伏、約2.5~3.0伏或者一些其他合適的電壓。由於第一電晶體110的主體與負電壓VNV而非接地GND電性耦接(例如，電性短路)，因此在第一電晶體110處共用導通電壓有效地增大了負電壓VNV的量值，使得第一電晶體110處的共用導通電壓大於第二電晶體112處的共用導通電壓。
在一些實施例中，第一電晶體110及第二電晶體112因應於對應閘電極處的分別關斷電壓而處於關斷或非導電狀態。第一電晶體110具有第一關斷電壓，且第二電晶體112具有第二關斷電壓。第一關斷電壓及第二關斷電壓以接地GND為基準。此外，第一關斷電壓較第二關斷電壓接近負電壓VNV，而第二關斷電壓較第一關斷電壓接近接地GND。第一關斷電壓例如可為約等於負電壓VNV、約等於負電壓VNV減約1.2伏，或者一些其他合適的電壓。舉例來說，第二關斷電壓可為約0伏或一些其他合適的電壓。
參照圖2，提供當畫素感測器102處於重置狀態時圖1所示影像感測器的一些實施例的電位圖200。釘紮光電二極體106具有第一電位井202，負電荷可因應入射輻射而累積於該電位井， 且浮置擴散節點FD具有第二電位井204，來自第一電位井202的負電荷可轉移至該第二電位井204。
第一電位井202具有由釘紮光電二極體106的釘紮電壓Vpin界定的深度。釘紮電壓Vpin是以負電壓VNV而非接地GND為基準，使釘紮電壓Vpin大於其原本的值且有效地增大了負電壓的量值。由於增大的釘紮電壓Vpin，第一電位井202的深度大於其原本的深度，且釘紮光電二極體106的FWC大於其原本的容量。
第二電位井204橫跨第一IC晶片104a及第二IC晶片104b，使得第二電位井204有部分位於第一IC晶片104a處、部分位於第二IC晶片104b處。此外，第二電位井204具有由重置電壓VRST界定的深度。在第一IC晶片104a處重置電壓VRST有效地增大了負電壓VNV的量值，使得第一IC晶片104a處的深度大於第二IC晶片104b處的深度。如下文所見，這可能是由於第一IC晶片104a的半導體基底的基體與負電壓VNV電性耦接(例如，電性短路)，而第二IC晶片104b的半導體基底的基體與接地GND電性耦接(例如，電性短路)。
當轉移電晶體114處於關斷或非導電狀態時，轉移電晶體114形成將第一電位井202與第二電位井204隔開的障壁206。這轉而防止在第一電位井202中累積的負電荷自第一電位井202遷移至第二電位井204。此外，當轉移電晶體114處於導通或導電狀態時，障壁206被移除，且轉移電晶體114的電位介於第一電位井202的底部的電位與第二電位井204的底部的電位之間且相 對於第一電位井202的底部的電位及第二電位井204的底部的電位偏移。由於負電荷自低電位遷移至高電位，故使得第一電位井202中的負電荷會遷移至第二電位井204。
參照圖3，提供圖1所示影像感測器的一些實施例的示意性剖面圖300，其中第一IC晶片104a與第二IC晶片104b在垂直方向上堆疊。第一IC晶片104a上覆於第二IC晶片104b之上，且影像感測器被配置成自其頂部接收輻射302。
參照圖4，提供圖1所示影像感測器的一些實施例的電路圖400，其中重置電晶體116的主體二極體402被示出為位於重置電晶體116的源/汲極區處。請注意，源/汲極區可指代源極或汲極，個別地或共同地取決於上下文。主體二極體402與部分由源/汲極區界定的PN接面(PN junction)對應。此外，主體二極體402具有與第二基底端子Tsub2電性耦接(例如，電性短路)的陽極及與源/汲極區電性耦接(例如，電性短路)的陰極。
儘管未示出，但是重置電晶體116可在重置電晶體116的另一源/汲極區處具有附加的主體二極體。此外，第一電晶體110及其餘的第二電晶體112可具有相似於重置電晶體116的主體二極體402的個別主體二極體。與重置電晶體116的主體二極體402相比，第一電晶體110的主體二極體可具有與第一基底端子Tsub1電性耦接(例如，電性短路)而非與第二基底端子Tsub2電性耦接(例如，電性短路)的陽極。
參照圖5A、5B，其提供圖1所示影像感測器的一些替代 性實施例的電路圖500A、500B，其中影像感測器的組成被改變。
圖5A中，重置電晶體116位於第一IC晶片104a而非第二IC晶片104b。如此一來，畫素感測器102包括多個第一電晶體110，所述多個第一電晶體110包括轉移電晶體114及重置電晶體116。此外，包括重置電晶體116的主體的第一電晶體110的個別主體與第一基底端子Tsub1電性耦接(例如，電性短路)。
圖5B中，第一電晶體110具有第一閘介電質厚度T1，而第二電晶體112共有小於第一閘極介電質厚度T1的第二閘極介電質厚度T2。在替代實施例中，第二電晶體112具有不同的且各自厚度小於第一閘介電質厚度T1的個別閘介電質厚度。第一閘介電質厚度T1例如可大於第二閘介電質厚度T2，因此第一電晶體110可更佳地應付其較高的導通電壓。如上所述，負電壓VNV有效地增大第一電晶體110的導通電壓，乃因第一電晶體110的主體與負電壓VNV電性耦接(例如，電性短路)。
在一些實施例中，第一閘介電質厚度T1為約1埃至1000埃、約1埃至500埃、約500埃至1000埃或一些其他合適的值，及/或第二閘介電質厚度T2為約1埃至500埃、約1埃至250埃、約250埃至500埃或一些其他合適的值。
參照圖6，提供圖1所示影像感測器的一些替代性實施例的電路圖600，其中畫素感測器102在第一IC晶片104a處包括多個子畫素102s。更具體而言，畫素感測器102在第一IC晶片104a處包括多個釘紮光電二極體106及多個第一電晶體110。釘紮光電 二極體106與第一電晶體110以一對一的方式配對，且每一光電二極體-電晶體對形成子畫素102s。在替代實施例中，釘紮光電二極體106是一些其他合適類型的光電偵測器。
該些釘紮光電二極體106分別自第一基底端子Tsub1電性耦接至該些第一電晶體110(例如，與第一電晶體110電性短路)。舉例來說，各釘紮光電二極體106的陽極與第一基底端子Tsub1電性耦接(例如，電性短路)，且各釘紮光電二極體106的陰極分別電性耦接至各第一電晶體110。該些第一電晶體110是分別由個別轉移訊號TX1、TX2、TX3及TX4閘控的多口轉移電晶體114，且被配置成將在釘紮光電二極體106處累積的電荷選擇性地轉移至浮置擴散節點FD。浮置擴散節點FD為該些子畫素102s共用。此外，第二電晶體112如圖1中所示且由該些子畫素102s共享。
儘管圖6示出具有多個轉移電晶體114的畫素感測器102，但是畫素感測器102可附加地或亦可具有多個重置電晶體116及/或多個源極隨耦器電晶體118。所述多個重置電晶體116可並聯電性耦接。作為另外一種選擇，所述多個重置電晶體116對於該些子畫素102s而言可為個別的。在此種替代實施例中，畫素感測器102可具有對於該些子畫素102s而言為個別的多個浮置擴散節點FD，且可更具有對於該些子畫素102s而言為個別的多個源極隨耦器電晶體118。
參照圖7，提供圖1所示影像感測器的一些替代實施例的電路圖700，其中畫素感測器102具有補充畫素電路702。補充畫 素電路702電性耦接於選擇電晶體120與畫素感測器102的輸出OUT之間，且由第二電晶體112形成。請注意，補充畫素電路702處的省略號用於表示零或多個附加第二電晶體。此外，補充畫素電路702被配置成在將來自選擇電晶體120的訊號傳遞至輸出OUT之前對其實行附加處理。例如，可實行雜訊過濾或類似操作。
由於釘紮光電二極體106相對大且位於第一IC晶片104a而不在第二IC晶片104b，故畫素感測器102之縮小是被畫素感測器102在第一IC晶片104a處的部分所限制。因此，畫素感測器102在第二IC晶片104b處的部分可具有自由空間，使補充畫素電路702能被整合至畫素感測器102中而不使畫素感測器102擴大。
參照圖8，提供圖1所示影像感測器的一些替代實施例的電路圖800，其中影像感測器更包括第三IC晶片104c。第三IC晶片104c容納ASIC 802，ASIC 802電性耦接至畫素感測器102及影像感測器的任何其他畫素感測器(未示出)。ASIC 802可例如被配置成實行類比-數位轉換(ADC)、緩衝、影像處理、類似功能或者前述的任意組合。在一些實施例中，ASIC 802對畫素感測器102的輸出OUT及影像感測器的任何其他畫素感測器的輸出進行緩衝並對該些輸出實行ADC，以產生表示影像的數位資料，且然後對由數位資料形成的影像實行成像處理。
第三IC晶片104c包括電性互連以形成ASIC 802的多個第三電晶體804，所述多個第三電晶體804包括至少一個n型電晶體804n及至少一個p型電晶體804p。請注意，ASIC 802處的省 略號用於表示零或多個附加第三電晶體。所述多個第三電晶體804可為例如MOSFET、FinFET、GAA FET、奈米片場效電晶體、一些其他合適類型的電晶體或前述的任意組合。
參照圖9，提供圖8所示影像感測器的一些實施例的示意性剖面圖900，其中第一IC晶片104a、第二IC晶片104b及第三IC晶片104c在垂直方向上堆疊。第一IC晶片104a位於影像感測器的頂部，且第二IC晶片104b位於第一IC晶片104a與第三IC晶片104c之間。此外，影像感測器被配置成自其頂部接收輻射902。
參照圖10，提供圖8所示影像感測器的一些替代性實施例的電路圖1000，其中畫素感測器102包括關於圖7所述的補充畫素電路702。補充畫素電路702電性耦接於選擇電晶體120與畫素感測器102的輸出OUT之間且由第二電晶體112形成。請注意，補充畫素電路702處的省略號用於表示零或多個附加第二電晶體。
參照圖11，提供包括多個畫素感測器102的影像感測器的一些實施例的示意性剖面圖1100，所述多個畫素感測器102各自如圖1中所示。換種方式重複圖1的畫素感測器102，使得圖1所示畫素感測器的多個例子或多個重複存在。在替代實施例中，畫素感測器102各自如圖4、5A、5B、6及7中任一者所示。此外，第一IC晶片104a與第二IC晶片104b在垂直方向上堆疊。前者上覆於後者之上，且影像感測器被配置成自其頂部接收輻射302。
參照圖12，提供圖11所示影像感測器的一些實施例的俯視佈局圖1200，其中所述多個畫素感測器102排成多列及多行。 圖11的示意性剖面圖1100可例如沿著圖12中的剖面線A-A’截取。
所述多列包括列R1、R2、R3及RM，所述多行包括行C1、C2、C3及CN。列標籤的下標對應列號，其中M是大於3的整數。相似地，行標籤的下標對應行號，其中N是大於3的整數。此外，所述多個列與所述多個行形成其中畫素感測器102呈週期性格子圖案的二維陣列。在替代實施例中，其他合適的圖案也是可行的。
參照圖13，提供包括多個畫素感測器102的影像感測器的一些實施例的示意性剖面圖1300，所述多個畫素感測器102各自如圖10所示。換種方式重複圖10的畫素感測器102，使圖10所示畫素感測器的多個例子或多個重複存在。在替代實施例中，畫素感測器102各自如圖8所示。此外，ASIC 802由該些畫素感測器102共享。舉例來說，在畫素感測器102與ASIC 802之間可能存在多對一的對應關係。再者，第一IC晶片104a、第二IC晶片104b、第三IC晶片104c在垂直方向上堆疊。第二IC晶片104b位於第一IC晶片104a與第三IC晶片104c之間，且影像感測器被配置成自其頂部接收輻射902。
儘管利用圖11的影像感測器說明了圖12，但是應理解，圖12亦適用於圖13的影像感測器。舉例來說，圖13的示意性剖面圖1300可沿著圖12中的剖面線A-A’截取。
參照圖14，提供圖1所示影像感測器的一些實施例的剖面圖1400。第一IC晶片104a與第二IC晶片104b以第一IC晶片104a上覆於第二IC晶片104b之上的方式在垂直方向上堆疊。釘 紮光電二極體106及第一電晶體110位於第一IC晶片104a的第一半導體基底1402處且至少部分由第一半導體基底1402界定，且第二電晶體112(僅示出其中的一個)位於第二IC晶片104b的第二半導體基底1404處且部分由第二半導體基底1404界定。第一半導體基底1402及第二半導體基底1404可為例如單晶矽、矽鍺、類似材料或前述的任意組合的整塊基底，或者可為例如一些其他合適類型的半導體基底。
第一半導體基底1402的基體1402b與第二半導體基底1404的基體1404b彼此電性隔離，且被配置成分別以負電壓VNV及接地GND進行偏置。第一半導體基底1402的基體1402b界定第一電晶體110的主體及釘紮光電二極體106的陽極，或者與第一電晶體110的主體及釘紮光電二極體106的陽極電性耦接(例如，電性短路)。第二半導體基底1404的基體1404b界定第二電晶體112(僅示出其中的一個)的個別主體，或者與第二電晶體112的個別主體電性耦接(例如，電性短路)。
在至少一些實施例中，第一半導體基底1402的基體1402b具有單一摻雜類型，及/或第二半導體基底1404的基體1404b具有單一摻雜類型。舉例來說，基體1402b、1404b可為p型。此外，在至少一些實施例中，第一半導體基底1402的基體1402b具有一或多個摻雜濃度，及/或第二半導體基底1404的基體1404b具有一或多個摻雜濃度。
由於第一半導體基底1402的基體1402b可以負電壓VNV 偏置，因此釘紮光電二極體106及第一電晶體110的電壓(包括釘紮光電二極體106的釘紮電壓及第一電晶體110的導通電壓)可以負電壓VNV而非以接地GND為基準。這具有將該些電壓增大負電壓VNV的量值，進而增大釘紮光電二極體106的FWC的效果，如前文利用圖1及圖2所解釋的。
由於第二半導體基底1404的基體1404b可接以地GND而非負電壓VNV偏置，因此第二電晶體112的電壓(包括第二電晶體112的導通電壓)以接地GND而非負電壓VNV為基準。如此一來，第二電晶體112不會承受釘紮光電二極體106及第一電晶體110所承受的較高電壓。由於第二電晶體112不承受所述較高電壓，因此其耐久性及可靠性不受所述較高電壓影響。此外，第二電晶體112處的功耗不受所述較高電壓的影響(例如增加)。
繼續參照圖14的影像感測器，釘紮光電二極體106包括位於第一半導體基底1402前側上的集電極區1406及覆蓋集電極區1406的釘紮區1408。此外，釘紮光電二極體106包括鄰接並環繞釘紮區1408及集電極區1406的，第一半導體基底1402的基體1402b的一部分。在操作期間，釘紮光電二極體106接收來自第一半導體基底1402之上的輻射，使電荷在集電極區1406中累積。
第一半導體基底1402的基體1402b及釘紮區1408對應第一半導體基底1402的摻雜區且共有第一摻雜類型。此外，釘紮區1408具有較第一半導體基底1402的基體1402b高的摻雜濃度。集電極區1406對應第一半導體基底1402的摻雜區，且具有與第 一摻雜類型相反的第二摻雜類型。舉例來說，可能第一摻雜類型為p型，第二摻雜類型為n型。此外，集電極區1406鄰接釘紮區1408及第一半導體基底1402的基體1402b以形成PN接面。
第一電晶體110在第一半導體基底1402的前側與釘紮光電二極體106毗鄰。此外，第一電晶體110包括第一閘電極1410、第一閘介電層1412、第一側壁間隙壁1414及一對第一源/汲極區1416。在影像感測器的操作期間，第一閘電極1410可以導通電壓偏置，使第一電晶體110的第一通道區1418導電。這使得累積在釘紮光電二極體106的集電極區1406的電荷轉移至浮置擴散節點FD。因此，本實施例中第一電晶體110更具體言為轉移電晶體114。
第一閘電極1410與第一閘介電層1412堆疊於第一半導體基底1402上，其中第一閘介電層1412將第一閘電極1410與第一半導體基底1402隔開，且更覆蓋位於第一半導體基底1402前側的釘紮光電二極體106。在替代實施例中，第一閘介電層1412局限於第一閘電極1410與第一半導體基底1402之間。
第一側壁間隙壁1414位於第一閘電極1410的側壁及第一閘介電層1412的側壁上。此外，第一側壁間隙壁1414具有夾置於第一閘電極1410與第一閘介電層1412之間的一對區段。第一側壁間隙壁1414為介電質，且例如可為或可包括氮化矽、類似材料或前述材料的任意組合。
第一源/汲極區1416位於第一半導體基底1402中，且以第一半導體基底1402中的第一通道區1418相隔。此外，第一源/ 汲極區1416對應第一半導體基底1402的共有共同摻雜類型的摻雜區，所述共同摻雜類型與第一半導體基底1402的基體1402b的摻雜類型相反。舉例來說，可能第一源/汲極區1416為n型，第一半導體基底1402的基體1402b為p型。第一源/汲極區1416中的一者由集電極區1406形成，另一者部分地形成浮置擴散節點FD。
第二電晶體112(僅示出其中的一個)位於第二半導體基底1404前側。此外，第二電晶體112包括個別的第二閘電極1420、個別的第二閘介電層1422、個別的第二側壁間隙壁1424及個別的成對的第二源/汲極區1426。在影像感測器的操作期間，第二電晶體112的重置電晶體116可將釘紮光電二極體106重置成釘紮電壓，且更可將浮置擴散節點FD重置成重置電壓。此外，第二電晶體112的源極隨耦器電晶體(未示出)及第二電晶體的選擇電晶體(未示出)可以非破壞性地讀出浮置擴散節點FD處的電荷。
各第二閘電極1420分別與第二閘介電層1422堆疊，第二閘介電層1422將第二閘電極1420與第二半導體基底1404隔開。第二側壁間隙壁1424分別位於第二閘電極1420的側壁及第二閘介電層1422的側壁上。如此一來，每一第二閘電極1420夾置於相應的第二側壁間隙壁的區段之間，且每一第二閘介電層1422夾置於相應的第二側壁間隙壁的區段之間。第二側壁間隙壁1424是介電質，且例如可為或可包含氮化矽、類似材料或前述材料的任意組合。
所述成對的第二源/汲極區1426位於第二半導體基底 1404中，且重置電晶體116的源/汲極區部分地形成浮置擴散節點FD。每一對第二源/汲極區1426的源/汲極區對應共有共同摻雜類型的第二半導體基底1404的摻雜區，所述共同摻雜類型與第二半導體基底1404的基體1404b的摻雜類型相反。舉例來說，可能所述成對的第二源/汲極區1426為n型，而第二半導體基底1404的基體1404b為p型。此外，每一對第二源/汲極區1426的源/汲極區以第二半導體基底1404中對應的第二通道區1428彼此隔開。
第一IC晶片104a及第二IC晶片104b分別包括第一內連線結構1430及第二內連線結構1432。第一內連線結構1430及第二內連線結構1432位於第一半導體基底1402與第二半導體基底1404之間。此外，第一內連線結構1430及第二內連線結構1432包括堆疊於對應的內連線介電層1438中的多條導電配線1434與多個導通孔1436。導電配線1434及導通孔1436分別被分組為交替堆疊以界定導電路徑的多個配線層級與多個通孔層級。第一內連線結構1430中的通孔層與配線層交替堆疊，以界定自第一電晶體110引出的導電路徑。相似地，第二內連線結構1432中的通孔層與配線層交替堆疊，以界定自第二電晶體112引出的導電路徑。
接合結構1440位於第一IC晶片104a與第二IC晶片104b之間，且使第一IC晶片104a與第二IC晶片104b能在接合介面1442處接合。此種接合可例如包括在接合介面1442處的金屬對金屬接合(metal-to-metal bonding)與介電質對介電質接合(dielectric-to-dielectric bonding)的組合。
接合結構1440包括相對於第一IC晶片104a及第二IC晶片104b而言是個別的且在接合介面1442處直接接觸並接合在一起的接合介電層1444。此外，接合結構1440包括相對於第一IC晶片104a及第二IC晶片104b而言是個別的且在接合介面1442處直接接觸並接合在一起的接合接墊1446。接合接墊1446分別嵌入至接合介電層1444中，且藉由分別位於接合介電層1444中的接合通孔1448分別電性耦接至第一內連線結構1430及第二內連線結構1432。
參照圖15A、15B，提供圖14所示影像感測器的一些替代實施例的剖面圖1500A、1500B，其中影像感測器的組成被改變。
圖15A中，第一閘介電層1412的厚度T1大於第二閘介電層1422的個別厚度T2。此外，第一側壁間隙壁1414的厚度T3大於第二側壁間隙壁1424的個別厚度T4。如上所述，負電壓VNV有效地增大第一電晶體110的導通電壓，乃因第一電晶體110的主體與負電壓VNV電性耦接(例如，電性短路)。相對之下，該些第二電晶體112具有與接地GND電性耦接(例如，電性短路)的個別主體，且因此不承受較高的導通電壓。第一閘介電層1412與第一側壁間隙壁1414的較大厚度例如可使第一電晶體110能更佳地應付所述較高的導通電壓，從而增強第一電晶體110的可靠性。另外，較大厚度可減少閘極引起的汲極漏電(drain leakage)。
圖15B中，影像感測器是前側照明式而並非背側照明式，使得影像感測器被配置成接收來自第一半導體基底1402前側 的入射輻射。這與圖14的影像感測器形成對比，圖14的影像感測器是背側照明式且因此被配置成自第一半導體基底1402的背側接收入射輻射。第一半導體基底1402的前側對應其設有第一內連線結構1430的一面，且背側對應於其相對的一面。
與圖14相較，此處將第一半導體基底1402及第一內連線結構1430垂直翻轉，使第一內連線結構1430位於第一半導體基底1402上方。此外，基底穿孔(through substrate via，TSV)1502延伸穿過第一半導體基底1402。TSV 1502自第一內連線結構1430延伸至接合結構1440，以提供第一內連線結構1430與接合結構1440之間的電性耦接。此外，TSV 1502藉由TSV介電層1504與第一半導體基底1402隔開。
參照圖16，提供圖14所示影像感測器的一些替代實施例的剖面圖1600，其中影像感測器更包括第三IC晶片104c。此外，在一些實施例中，影像感測器對應於圖8所示電路圖800或圖10所示電路圖1000。
第三IC晶片104c與第一IC晶片104a及第二IC晶片104b在垂直方向上堆疊且下伏於第二IC晶片104b之下。第三電晶體804位於第三IC晶片104c的第三半導體基底1602，且至少部分由第三半導體基底1602界定。第三半導體基底1602可為例如單晶矽、矽鍺、類似材料或前述材料的任意組合的整塊基底，或者可為例如一些其他合適類型的半導體基底。
第三電晶體804中的至少一些第三電晶體804的個別主 體與第三半導體基底1602的基體1602b電性耦接(例如，電性短路)，或者由第三半導體基底1602的基體1602b界定。此外，第三半導體基底1602的基體1602b與第三基底端子Tsub3電性耦接(例如，電性短路)，或者界定第三基底端子Tsub3。第三基底端子Tsub3與第一基底端子Tsub1電性隔離，且在一些實施例中與第二基底端子Tsub2電性隔離。如此一來，第三半導體基底1602的基體1602b與第一半導體基底1402的基體1402b電性隔離，且在一些實施例中與第二半導體基底1404的基體1404b電性隔離。
在影像感測器的使用期間，第一基底端子Tsub1可以負電壓VNV偏置，而可將第二基底端子Tsub2及第三基底端子Tsub3偏置成接地GND。如上所述，以負電壓VNV偏置第一基底端子Tsub1可增強畫素感測器102的FWC。
該些第三電晶體804(僅示出其中的一個)位於第三半導體基底1602的前側。此外，該些第三電晶體804包括個別的第三閘電極1604、個別的第三閘介電層1606、個別的第三側壁間隙壁1608及個別的成對的第三源/汲極區1610。
各第三閘電極1604分別與第三閘介電層1606堆疊，第三閘介電層1606隔開第三閘電極1604與第三半導體基底1602。第三側壁間隙壁1608分別位於第三閘電極1604的側壁及第三閘介電層1606的側壁上。如此，每一第三閘電極1604夾置於相應的第三側壁間隙壁的區段之間，且每一第三閘介電層1606夾置於相應的第三側壁間隙壁的區段之間。第三側壁間隙壁1608是介電 質，且例如可為或可含氮化矽、類似材料或前述材料的任意組合。
所述成對的第三源/汲極區1610位於第三半導體基底1602中。每一對第三源/汲極區1610的源/汲極區對應共有共同摻雜類型的第三半導體基底1602的摻雜區，所述共同摻雜類型具有與第三半導體基底1602的基體1602b相反的類型。舉例來說，可能所述成對的第三源/汲極區1610為n型，第三半導體基底1602的基體1602b為p型。此外，每一對第三源/汲極區1610的源/汲極區以第三半導體基底1602中對應的第三通道區1612彼此隔開。
第三IC晶片104c更包括位於第二半導體基底1404與第三半導體基底1602之間的第三內連線結構1614。第三內連線結構1614覆蓋位於第三內連線結構1614前側的第三電晶體804。此外，第三內連線結構1614與對第一內連線結構1430及第二內連線結構1432所述者相同。因此，第三內連線結構1614包括堆疊於對應的內連線介電層1438中的多個附加導電配線1434與多個附加導通孔1436。該些導電配線1434及導通孔1436界定自第三電晶體804引出的導電路徑。
附加的接合結構1616位於第三內連線結構1614與第二半導體基底1404之間。此外，附加的接合結構1616使第二IC晶片104b與第三IC晶片104c能夠在附加的接合介面1618處接合。此種接合例如可包括在附加的接合介面1618處的金屬對金屬接合與介電質對介電質接合的組合。
附加的接合結構1616包括相對於第二IC晶片104b及第 三IC晶片104c而言是個別的且在附加的接合介面1618處直接接觸並接合在一起的附加的接合介電層1620。此外，附加的接合結構1616包括相對於第二IC晶片104b及第三IC晶片104c而言是個別的且在附加接合介面1618處直接接觸並接合在一起的附加的接合接墊1622。附加的接合接墊1622分別嵌入至附加的接合介電層1620中，且分別藉由附加的接合介電層1620中的附加的接合通孔1624分別電性耦接至第三內連線結構1614及TSV 1626。
TSV 1626穿過第二半導體基底1404自第二內連線結構1432延伸至附加的接合結構1616，以提供其間的電性耦接。此外，TSV 1626藉由TSV介電層1628與第二半導體基底1404隔開。
第三電晶體804及第三內連線結構1614形成ASIC 802，所述ASIC 802藉由附加的接合結構1616及TSV 1626電性耦接至畫素感測器102。ASIC 802可例如被配置成對畫素感測器102的輸出實行ADC、緩衝、影像處理、類似操作或前述的任意組合。
參照圖17，提供圖14所示影像感測器的一些實施例的剖面圖1700，其中影像感測器包括導電接墊1702。導電接墊1702位於影像感測器的周邊且藉由接墊開口1704而自第一半導體基底1402的背側暴露出。導電接墊1702藉由獨立於第二內連線結構1432的第一內連線結構1430與第一半導體基底1402的基體1402b電性耦接(例如，電性短路)。此電性耦接使得第一半導體基底1402的基體1402b能從第一半導體基底1402的背側以負電壓VNV偏置。
第二內連線結構1432及第二半導體基底1404的基體 1404b與導電接墊1702電性隔離，而不會接觸到第一IC晶片104a處的較高電壓。如上述，所述較高電壓是因為在第一半導體基底1402的基體1402b使用負電壓VNV來增強釘紮光電二極體106的FWC而產生。藉由將第二內連線結構1432與所述較高電壓隔離，可放鬆設計限制，且可增強可靠性。
在影像感測器的製造期間，影像感測器可批量形成，使得影像感測器的多個實體同時形成於共用晶圓上。然後可對共用晶圓進行劃切，使該些實體彼此分離。此種劃切沿著劃切道或切割道(scribe line)進行，所述劃切道或切割道對應於圖17所示的影像感測器的周邊或最外側壁。由於在劃切期間及/或劃切之後周邊或最外側壁暴露出，因此逸散材料(errant material)(例如灰塵顆粒)可能沿著周邊或最外側壁出現。這可能在之後造成自第一半導體基底1402至第二半導體基底1404的電性短路。
如上述，第一半導體基底1402的基體1402b與第二半導體基底1404的基體1404b彼此電性隔離，且分別以負電壓VNV及接地GND偏置，以增強FWC。由於由劃切引起的電性短路與此背道而馳，且可能例如引起接地故障(ground fault)，因此影像感測器可在第一半導體基底1402處具有周邊隔離，如下文所述。
參照圖18，提供圖17所示影像感測器的一些替代性實施例的剖面圖1800，其中第一半導體基底1402具有周邊隔離。更具體而言，隔離溝渠1802在第一半導體基底1402的周邊處完全延伸穿過第一半導體基底1402，以將第一半導體基底1402分隔成周 邊部分1402p與內部部分1402i。此外，導電接墊1702位於隔離溝渠1802中，自第一半導體基底1402的背側暴露出。
內部部分1402i容納第一半導體基底1402的基體1402b、釘紮光電二極體106及第一電晶體110。此外，內部部分1402i被周邊部分1402p環繞，周邊部分1402p與內部部分1402i實體隔離且電性隔離。如此一來，周邊部分1402p可為電性浮置的或與接地GND電性耦接(例如，電性短路)，而內部部分1402i可與負電壓VNV電性耦接(例如，電性短路)。
由於周邊部分1402p與內部部分1402i電性隔離，因此即使在劃切期間及/或劃切之後逸散材料(例如，灰塵顆粒)沿著影像感測器的周邊或最外側壁出現，亦可防止第一半導體基底1402的基體1402b與第二半導體基底1404的基體1404b之間產生電性短路。因此，可防止負電壓VNV與接地GND之間產生電性短路。
參照圖19，提供圖18所示影像感測器的一些實施例的俯視佈局圖1900。影像感測器包括排成多列及多行的多個畫素感測器102，且更包括隔離溝渠1802中的多個導電接墊1702(虛線示出)。此外，隔離溝渠1802以閉合路徑延伸，而完全環繞所述多個畫素感測器102及多個導電接墊1702。圖18的剖面圖1800可例如沿著圖19中的剖面線B-B’截取，且圖18所示畫素感測器102可例如對應沿著剖面線B-B’的該些畫素感測器102中的任一者。
參照圖20A~20C，提供圖18所示影像感測器的一些替代實施例的剖面圖2000A~2000C。
圖20A中，隔離溝渠1802可被溝渠填充介電層2002部分填充。舉例來說，溝渠填充介電層2002可填充導電接墊1702周圍的隔離溝渠1802，使導電接墊1702能暴露出。對隔離溝渠1802加以填充會減輕在劃切期間及/或劃切之後逸散材料造成隔離溝渠1802中的電性短路(例如，導電接墊之間)的問題。
圖20B中，以隔離區2004及接墊開口1704代替隔離溝渠1802，其中接墊開口1704延伸穿過隔離區2004而暴露出導電接墊1702。隔離區2004位於第一半導體基底1402的周邊或最外側壁處，且完全延伸穿過第一半導體基底1402。此外，隔離區2004對應於第一半導體基底1402的摻雜區，所述摻雜區具有與第一半導體基底1402的基體1402b相反的摻雜類型。舉例來說，可能隔離區2004為n型，第一半導體基底1402的基體1402b為p型。
由於摻雜類型相反，隔離區2004與第一半導體基底1402的基體1402b形成PN接面。PN接面產生將第一半導體基底1402的基體1402b與第一半導體基底1402的周邊或最外側壁電性隔離且完全隔離的空乏區。此種隔離之後可減輕關於在劃切期間及/或劃切之後負電壓VNV與接地GND之間的電性短路的問題。
隔離區2004藉由第一內連線結構1430及第二內連線結構1432進一步與第二半導體基底1404的基體1404b電性耦接(例如電性短路)，且因此進一步與接地GND電性耦接(例如電性短路)。將隔離區2004電性耦接至接地GND增大了由PN接面形成的空乏區的大小，藉此加強了隔離。在替代實施例中，隔離區2004 是電性浮置及/或不電性耦接至第一內連線結構1430及第二內連線結構1432中的任何導電特徵。
圖20C中，以禁入區域(keep out zone，KOZ)2006代替隔離溝渠1802，第一半導體基底1402的周邊或最外側壁在所述禁入區域2006處相對於第一內連線結構1430的周邊或最外側壁在橫向上偏移距離D。這降低了在劃切期間及/或劃切之後逸散材料導致第一半導體基底1402的周邊或最外側壁與第二半導體基底1404的周邊或最外側壁電性短路的可能性。
參照圖21，提供圖18所示影像感測器的一些替代實施例的剖面圖2100，其中影像感測器包括多個畫素感測器102及第三IC晶片104c。畫素感測器102各自如依圖16所述者，且藉由第一半導體基底1402中的溝渠隔離結構2102彼此隔開。溝渠隔離結構2102包含介電質材料，且例如可為淺溝渠隔離(STI)結構、深溝渠隔離(deep trench isolation，DTI)結構、類似結構或者前述結構的任意組合。在一些實施例中，畫素感測器102對應於圖8的電路圖800或圖10的電路圖1000。
參照圖22、23A、23B、24、25、26A、26B、27A、27B、28~30、31A、31B、32A、32B及33，提供用於形成具有高的FWC的堆疊CMOS影像感測器的方法的一些實施例的一系列視圖。
如圖22、23A、23B及24的視圖所示，形成包括畫素感測器的第一部分102a的第一IC晶片104a。第一部分102a包括釘紮光電二極體106及第一電晶體110。此外，釘紮光電二極體106 的陽極及第一電晶體110的主體與正在形成的影像感測器的第一基底端子Tsub1電性耦接(例如電性短路)。
如圖22的剖面圖2200所示，在第一半導體基底1402中形成釘紮光電二極體106及浮置擴散節點FD1。第一半導體基底1402的基體1402b與第一基底端子Tsub1電性耦接(例如電性短路)，且界定釘紮光電二極體106的陽極或者與釘紮光電二極體106的陽極電性耦接(例如電性短路)。釘紮光電二極體106與浮置擴散節點FD1在側向上彼此隔開，且釘紮光電二極體106包括集電極區1406及覆蓋集電極區1406的釘紮區1408。
集電極區1406、釘紮區1408及浮置擴散節點FD1對應於第一半導體基底1402的摻雜區。集電極區1406與浮置擴散節點FD1共有第一共同摻雜類型，且釘紮區1408與第一半導體基底1402的基體1402b共有與第一共同摻雜類型相反的第二共同摻雜類型。舉例來說，可能第一共同摻雜類型為n型，而第二共同摻雜類型為p型。此外，釘紮區1408及第一半導體基底1402的基體1402b環繞集電極區1406及浮置擴散節點FD1，使得集電極區1406與浮置擴散節點FD1的邊界由PN接面劃界。
同樣由圖22的剖面圖2200示出，沈積覆蓋第一半導體基底1402的第一閘介電層1412及第一閘電極層2202。第一閘介電層1412將第一閘電極層2202與第一半導體基底1402隔開。第一閘極電極層2202是導電的，且例如可為或可包括摻雜複晶矽、金屬、一些其他合適的導電材料或前述材料的任意組合。
如圖23A的剖面圖2300A及圖23B的電路圖2300B所示，對第一閘電極層2202進行圖案化以形成第一閘電極1410。第一閘電極1410在橫向上位於集電極區1406與浮置擴散節點FD1之間。此外，第一閘電極1410藉由第一閘介電層1412與第一半導體基底1402隔開，第一閘介電層1412在圖案化之後仍覆蓋釘紮光電二極體106。
圖案化可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來實行。舉例來說，微影/蝕刻製程可包括在第一閘電極層2202之上形成遮罩，並在遮罩存在下對第一閘電極層2202實行蝕刻。雖然圖中示出蝕刻是在蝕進第一閘介電層1412之前停止，但是亦可部分或完全蝕刻穿過第一閘介電層1412。
同樣由圖23A的剖面圖2300A示出，在第一閘電極1410的側壁上形成第一側壁間隙壁1414，其中第一閘電極1410夾置於第一側壁間隙壁1414的一對區段之間。第一側壁間隙壁1414是介電質，且例如可藉由在第一閘極電極1410上沈積介電層並回蝕所述介電層來形成。然而，其他合適的製程亦是可行的。
第一閘電極1410、第一閘介電層1412及第一側壁間隙壁1414連同集電極區1406、浮置擴散節點FD1及第一半導體基底1402的基體1402b一起形成第一電晶體110。集電極區1406及浮置擴散節點FD1作為第一電晶體110的一對第一源/汲極區1416。第一半導體基底1402的基體1402b作為第一電晶體110的主體。在第一電晶體110的使用期間，第一半導體基底1402中將集電極 區1406與浮置擴散節點FD1隔開的第一通道區1418依第一閘極電極1410處的電壓在非導電狀態與導電狀態之間變化。這允許將在集電極區1406中累積的電荷選擇性轉移至浮置擴散節點FD1，因此第一電晶體110亦可被稱為轉移電晶體114。
如圖24的剖面圖2400所示，在第一電晶體110及浮置擴散節點FD1上方形成與其電性耦接的第一內連線結構1430。第一內連線結構1430包括在內連線介電層1438中的多個導電配線1434及多個導通孔1436。導電配線1434及導通孔1436分別被分組成交替堆疊以界定導電路徑的多個配線層級與多個通孔層級。
同樣由圖24的剖面圖2400示出，在第一內連線結構1430上形成第一接合子結構1440a。第一接合子結構1440a包括位於接合介電層1444中的接合接墊1446及接合通孔1448。接合接墊1446與接合介電層1444形成共同接合表面，且接合通孔1448自接合接墊1446延伸至第一內連線結構1430。
如圖25、26A及26B的視圖所示，形成包括畫素感測器的第二部分102b的第二IC晶片104b。第二部分102b包括多個第二電晶體112，所述多個第二電晶體112具有與正在形成的影像感測器的第二基底端子Tsub2電性耦接(例如電性短路)的個別主體。
如圖25的剖面圖2500所示，在第二半導體基底1404上形成所述多個第二電晶體112。此外，第二半導體基底1404的基體1404b與第二基底端子Tsub2電性耦接(例如電性短路)，且界定第二電晶體112的個別主體或者與第二電晶體112的個別主體電 性耦接(例如電性短路)。請注意，圖中僅示出第二電晶體112中的一個，即重置電晶體116。然而，後續在圖26B中示出附加第二電晶體(例如，選擇電晶體及源極隨耦器電晶體)。
第二電晶體112包括個別的第二閘電極1420、個別的第二閘介電層1422、個別的第二側壁間隙壁1424及個別的成對的第二源/汲極區1426。各第二閘電極1420分別與第二閘介電層1422堆疊，第二閘介電層1422將第二閘電極1420與第二半導體基底1404隔開。第二側壁間隙壁1424分別位於第二閘電極1420的側壁上且分別位於第二閘介電層1422的側壁上。
所述成對的第二源/汲極區1426位於第二半導體基底1404中且對應第二半導體基底1404的摻雜區，所述摻雜區具有與第二半導體基底1404的基體1404b相反的摻雜類型。每一對第二源/汲極區1426的源/汲極區被第二半導體基底1404中的第二通道區1428隔開。第二通道區1428依對應之第二閘電極1420處的電壓在非導電狀態與導電狀態之間變化。此外，重置電晶體116的一對第二源/汲極區1426的源/汲極區界定正在形成的影像感測器的浮置擴散節點FD2。
如圖26A的剖面圖2600A及圖26B的電路圖2600B所示，形成第二內連線結構1432及第二接合子結構1440b。第二內連線結構1432上覆於第二電晶體112之上且與第二電晶體112電性耦接。第二接合子結構1440b上覆於第二內連線結構1432之上且與第二內連線結構1432電性耦接。第二內連線結構1432及第 二接合子結構1440b分別如同基於圖24所說明的第一內連線結構1430及第一接合子結構1440a。
聚焦於圖26B的電路圖2600B，所述多個第二電晶體112包括藉由第二內連線結構1432(例如，參見圖26A)電性互連的重置電晶體116、源極隨耦器電晶體118及選擇電晶體120。源極隨耦器電晶體118與選擇電晶體120串聯電性耦接。此外，重置電晶體116具有與源極隨耦器電晶體118的閘電極電性耦接(例如電性短路)的源/汲極區。
如圖27A的剖面圖2700A及圖27B的電路圖2700B所示，將圖26A及26B的第二IC晶片104b垂直翻轉，並在第一接合介面1442處接合至圖24的第一IC晶片104a。所述接合包括金屬對金屬接合與介電質對介電質接合二者。
所述接合使畫素感測器102由圖24的畫素感測器102的第一部分102a及圖26A及圖26B的畫素感測器102的第二部分102b形成，且進一步將分別在第一部分102a及第二部分102b處的浮置擴散節點FD1、FD2電性耦接，而形成跨設於第一IC晶片104a及第二IC晶片104b的共用浮置擴散節點FD。此外，所述接合使得第一基底端子Tsub1與第二基底端子Tsub2彼此電性隔離，且使得第一半導體基底1402的基體1402b與第二半導體基底1404的基體1404b彼此電性隔離。這允許分別以負電壓及接地偏置第一基底端子Tsub1及第二基底端子Tsub2以增大FWC，如下所解釋。
由於畫素感測器102分佈在第一IC晶片104a及第二IC 晶片104b上，故畫素感測器102在第一IC晶片104a處具有較其他情況下所具有的電晶體更少的電晶體。舉例來說，代替在第一IC晶片104a處具有4個電晶體，畫素感測器102可在第一IC晶片104a處僅具有1個電晶體。這允許將第一IC晶片104a處的畫素感測器102縮小，而不會將釘紮光電二極體106縮小。
由於釘紮光電二極體106相對大且位於第一IC晶片104a處而非第二IC晶片104b處，因此畫素感測器102的縮小可能是被畫素感測器102在第一IC晶片104a處的部分所限制。因此，在第一IC晶片104a處將畫素感測器102縮小可能具有將整個畫素感測器102縮小的效果。由於畫素感測器102可在不使釘紮光電二極體106縮小的情況下縮小，因此即使在小尺寸下，畫素感測器102亦可具有高效能。
如圖28的剖面圖2800所示，自第二半導體基底1404的與第二內連線結構1432及第二電晶體112相反的一面薄化第二半導體基底1404。薄化例如可藉由化學機械拋光(CMP)或類似製程來實行。
同樣由圖28的剖面圖2800示出，形成穿過第二半導體基底1404延伸至第二內連線結構1432的TSV 1626，其形成時是藉由TSV介電層1628與第二半導體基底1404及第二內連線結構1432的內連線介電層1438隔開。TSV 1626是導電的，提供自第二半導體基底1404的背側至第二內連線結構1432的電性耦接。
如圖29的剖面圖2900所示，在第二半導體基底1404的 背側形成第三接合子結構1616a。第三接合子結構1616a包括位於接合介電層1620中的接合接墊1622及接合通孔1624。接合接墊1622與接合介電層1620形成共用接合表面，且接合通孔1624自接合接墊1622延伸至TSV 1626。
如圖30、31A及31B的視圖所示，形成包括ASIC 802的第三IC晶片104c。ASIC 802包括多個第三電晶體804，所述多個第三電晶體804具有與正在形成的影像感測器的第三基底端子Tsub3電性耦接(例如電性短路)的個別的主體。
如圖30的剖面圖3000所示，所述多個第三電晶體804形成於第三半導體基底1602上。此外，第三半導體基底1602的基體1602b與第三基底端子Tsub3電性耦接(例如電性短路)，且界定第三電晶體804中的至少一些第三電晶體804的個別主體或者與第三電晶體804中的至少一些第三電晶體804的個別主體電性耦接(例如電性短路)。舉例來說，第三半導體基底1602的基體1602b可界定所述多個第三電晶體804中的n型電晶體804n或者與所述多個第三電晶體804中的n型電晶體804n電性耦接(例如電性短路)，而不是所述多個第三電晶體804中的p型電晶體。請注意，雖然此圖中僅示出第三電晶體804中的一個，但後續圖31B中示出了附加的第三電晶體。
第三電晶體804包括個別的第三閘電極1604、個別的第三閘介電層1606、個別的第三側壁間隙壁1608及個別的成對的第三源/汲極區1610。各第三閘電極1604分別與第三閘介電層1606 堆疊，第三閘介電層1606將第三閘極電極1604與第三半導體基底1602隔開。第三側壁間隙壁1608位於第三閘電極1604的側壁及第三閘介電層1606的側壁上。
所述成對的第三源/汲極區1610位於第三半導體基底1602中，且對應摻雜類型相反之第三半導體基底1602中的摻雜區，所述摻雜區為第三半導體基底1602中的緊鄰區。此外，每一對第三源/汲極區1610的源/汲極區被第三半導體基底1602中的第三通道區1612隔開。各第三通道區1612依對應之第三閘電極1604處的電壓而在非導電狀態與導電狀態之間變化。
如圖31A的剖面圖3100A及圖31B的電路圖3100B所示，形成第三內連線結構1614及第四接合子結構1616b。第三內連線結構1614上覆於第三電晶體804之上且電性耦接至第三電晶體804。此外，第三內連線結構1614如同基於圖24所說明的第一內連線結構1430。第四接合子結構1616b上覆於第三內連線結構1614之上且電性耦接至第三內連線結構1614。此外，第四接合子結構1616b如同基於圖29所說明的第三接合子結構1616a。
聚焦於圖31B的電路圖3100B，所述多個第三電晶體804包括至少一個n型電晶體804n及至少一個p型電晶體804p。請注意，ASIC 802處的省略號用於表示零或多個附加的第三電晶體。
如圖32A的剖面圖3200A及圖32B的電路圖3200B所示，將圖29的結構垂直翻轉並在第二接合介面1618處接合至圖31A及31B的第三IC晶片104c。所述接合將畫素感測器102電性 耦接至ASIC 802，且包括金屬對金屬接合及介電質對介電質接合二者。此外，所述接合還使得第一基底端子Tsub1與第三基底端子Tsub3彼此電性隔離，且使得第一半導體基底1402的基體1402b與第三半導體基底1602的基體1602b彼此電性隔離。在一些實施例中，所述接合將第二半導體基底1404的基體1404b與第三半導體基底1602的基體1602b電性耦接(例如電性短路)在一起。
如圖33的剖面圖3300所示，自第一半導體基底1402的與第一內連線結構1430及第一電晶體110相反的一面薄化第一半導體基底1402。此薄化例如可藉由CMP或類似製程來實行。
同樣由圖33的剖面圖3300示出，在第一半導體基底1402的周邊處形成延伸穿過第一半導體基底1402的接墊開口1704。此外，在接墊開口1704中形成導電接墊1702，其藉由第一內連線結構1430電性耦接至第一半導體基底1402的基體1402b。
在影像感測器的使用期間，以負電壓VNV偏置第一半導體基底1402的基體1402b(例如藉由第一基底端子Tsub1及/或導電接墊1702)，且將第二半導體基底1404的基體1404b偏置成接地GND(例如藉由第二基底端子Tsub2)。此外，將第三半導體基底1602的基體1602b偏置成接地GND(例如藉由第三基底端子Tsub3)。如此偏置的結果是，釘紮光電二極體106的陽極及第一電晶體110的主體與第一IC晶片104a處的負電壓VNV電性耦接(例如電性短路)。另外，該些第二電晶體112的個別主體與第二IC晶片104b處的接地GND電性耦接(例如電性短路)。
由於釘紮光電二極體106的陽極及轉移電晶體114的主體電性耦接至負電壓VNV，故釘紮光電二極體106的釘紮電壓及第一電晶體110的導通電壓以負電壓VNV而非接地GND為基準。這具有將該些電壓增大負電壓VNV的量值，進而增大釘紮光電二極體106的FWC的效果，因此增強了釘紮光電二極體106的效能。
由於第二電晶體112的電壓以接地GND而非負電壓VNV為基準，因此第二電晶體112不會承受釘紮光電二極體106及第一電晶體110所承受的較高電壓。如此一來，第二電晶體112的耐久性及可靠性不受釘紮光電二極體106及第一電晶體110處的所述較高電壓的影響。此外，第二電晶體112處的功耗也不受所述較高電壓的影響(例如是增加)。
以上雖然從一種方法的角度對圖22、23A、23B、24、25、26A、26B、27A、27B、28~30、31A、31B、32A、32B及33進行說明，但是應理解，該些圖中所示的結構不限於所述方法，而是可獨立於所述方法而單獨存在。雖然圖22、23A、23B、24、25、26A、26B、27A、27B、28~30、31A、31B、32A、32B及33被描述為一系列動作，但是應理解，可在其他實施例中對動作的順序進行更改。雖然圖22、23A、23B、24、25、26A、26B、27A、27B、28~30、31A、31B、32A、32B及33示出並描述一組特定的動作，但是在其他實施例中可省略示出及/或描述的一些動作。此外，在其他實施例中可包括未示出及/或描述的動作。
參照圖34，提供圖22、23A、23B、24、25、26A、26B、 27A、27B、28~30、31A、31B、32A、32B及33所示方法的一些實施例的方塊圖3400。
在3402處，形成包括畫素感測器的第一部分的第一IC晶片。第一部分包括釘紮光電二極體及第一電晶體。此外，釘紮光電二極體的陽極與第一電晶體的主體電性耦接。這例如可參見圖22、23A、23B及24。此種形成包括動作3402a~3402c。在3402a中，在第一半導體基底中形成釘紮光電二極體，使得第一半導體基底的基體界定釘紮光電二極體的陽極或者電性耦接至釘紮光電二極體的陽極。這例如可參見圖22。在3402b中，在第一半導體基底上與釘紮光電二極體相鄰地形成第一電晶體，使得第一半導體基底的基體界定第一電晶體的主體或電性耦接至第一電晶體的主體。這例如可參見圖22、23A及23B。在3402c中，形成覆蓋第一電晶體及釘紮光電二極體且電性耦接至第一電晶體及釘紮光電二極體的第一內連線結構。這例如可參見圖24。
在3404中，形成包括畫素感測器的第二部分的第二IC晶片。第二部分包括多個第二電晶體，其個別的主體互相電性耦接。這例如可參見圖25、26A及26B。此種形成包括動作3404a與3404b。在3404a中，在第二半導體基底上形成多個第二電晶體，使得第二半導體基底的基體界定所述多個第二電晶體的個別主體或者電性耦接至所述多個第二電晶體的個別主體。這例如可參見圖25。在3404b中，形成覆蓋第二電晶體且電性耦接至第二電晶體的第二內連線結構。這例如可參見圖26A及26B。
在3406中，在第一接合介面處將第一IC晶片與第二IC晶片接合。接合完成後第一半導體基底的基體與第二半導體基底的基體彼此電性隔離。這例如可參見圖27A及27B。
在3408中，形成穿過第二半導體基底延伸至第二內連線結構的TSV。這例如可參見圖28。
在3410中，在第二半導體基底的與第二內連線結構相反的一面上形成覆蓋且電性耦接至TSV的接合子結構。這例如可參見圖29。
在3412中，形成包括ASIC的第三IC晶片。ASIC包括位於第三半導體基底上的多個第三電晶體，且第三半導體基底的基體界定所述多個第三電晶體中的至少一些第三電晶體的個別主體或者電性耦接至所述多個第三電晶體中的至少一些第三電晶體的個別主體。這例如可參見圖30、31A及31B。
在3414中，在第二接合介面處將第二IC晶片與第三IC晶片接合。這例如可參見圖32A及32B。
在3416中，形成電性耦接至第一半導體基底的基體並被第一半導體基底中的接墊開口暴露出的接墊。例如可參見圖33。
雖然圖34的方塊圖3400在本文中被示出及描述為一系列動作或事件，但是應理解，該些動作或事件的所示順序不應被解釋為限制性含義。舉例來說，一些動作可以不同的順序發生及/或與除了在本文中示出及/或描述的動作或事件之外的其他動作或事件同時發生。此外，可能並非需要所有示出的動作來實施本文 中描述的一或多個態樣或實施例，且本文中繪示的動作中的一或多者可在一或多個單獨的動作及/或階段中施行。
在影像感測器的製造期間，影像感測器可批量形成，使得影像感測器的多個實體同時形成於共用晶圓上。然後可對共用晶圓進行劃切，使多個實體在劃切中彼此分離。此種劃切沿著劃切道或切割道進行，所述劃切道或切割道對應於圖33所示的影像感測器的周邊或最外側壁。由於在劃切期間及/或劃切之後周邊或最外側壁暴露出，因此逸散材料(例如灰塵顆粒)可能沿著周邊或最外側壁出現。這可能在之後造成自第一半導體基底1402至第二半導體基底1404的電性短路。
如上所述，第一半導體基底1402的基體1402b與第二半導體基底1404的基體1404b彼此電性隔離，且分別以負電壓VNV及接地GND偏置，以增強FWC。由於由劃切引起的電性短路與此背道而馳，且可能例如引起接地故障，因此影像感測器可在第一半導體基底1402處具有周邊隔離。
參照圖35~37，提供關於圖33描述的動作的一些替代實施例的剖面圖3500~3700，其中周邊隔離減輕了在劃切期間及/或劃切之後第一半導體基底1402與第二半導體基底1404之間的電性短路的問題。
在圖35處，可形成隔離溝渠1802而非接墊開口1704，且可在隔離溝渠1802中形成導電接墊1702。類似接墊開口1704，例如可藉微影/蝕刻製程或一些其他合適的圖案化製程來形成隔離 溝渠1802。隔離溝渠1802完全延伸穿過第一半導體基底1402，且還沿著第一半導體基底1402的周邊以閉合路徑延伸。如此一來，隔離溝渠1802將第一半導體基底1402實體且電性分隔成周邊部分1402p與內部部分1402i。隔離溝渠1802的頂部佈局可例如如圖19所示，及/或圖35可沿著圖19中的剖面線B-B’截取。
由於上述隔離，在劃切期間及/或劃切之後在影像感測器的周邊或最外側壁(對應於周邊部分1402p的側壁)上出現的任何逸散材料與容納第一半導體基底1402的基體1402b的內部部分1402i電性分隔。
在圖36中，將隔離區2004形成為完全延伸穿過第一半導體基底1402且還沿著第一半導體基底1402的周邊以閉合路徑延伸。隔離區2004對應第一半導體基底1402的摻雜區，且具有與第一半導體基底1402的基體1402b相反的摻雜類型。如此一來，隔離區2004與第一半導體基底1402的基體1402b形成具有空乏區的PN接面，此PN接面將第一半導體基底1402的周邊或最外側壁與第一半導體基底1402的基體1402b電性隔離。隔離區2004可例如藉由離子植入或一些其他合適的摻雜製程來形成。
在一些實施例中，第一內連線結構1430及第二內連線結構1432以及第一接合子結構1440a及第二接合子結構1440b更被形成為將隔離區2004電性耦接至第二半導體基底1404的基體1404b。在影像感測器的使用期間，這使得隔離區2004與接地GND電性耦接，從而可能例如增大PN接面處的空乏區的大小。
在圖37中，形成KOZ 2006而不是形成接墊開口1704，且可在KOZ 2006處形成導電接墊1702。KOZ 2006與第一半導體基底1402的周邊或最外側壁相對於第二半導體基底1404的周邊或最外側壁偏移開距離D的區域對應。這降低了在劃切期間及/或劃切之後逸散材料使第一半導體基底1402及第二半導體基底1404電性短路的可能性。KOZ 2006可例如藉由微影/蝕刻製程或一些其他合適的圖案化製程來形成。
在一些實施例中，本揭露提供一種影像感測器，包括：第一IC晶片，包括第一半導體基底；第二IC晶片，與所述第一IC晶片堆疊且包括第二半導體基底；以及畫素感測器，跨設於所述第一IC晶片及所述第二IC晶片，其中所述畫素感測器包括位於所述第一半導體基底的第一電晶體及光電偵測器，更包括位於所述第二半導體基底處的第二電晶體，其中所述第一半導體基底的基體與所述第二半導體基底的基體彼此電性隔離，且被配置成以不同的電壓偏置。在一些實施例中，所述第一電晶體的主體由所述第一半導體基底的所述基體界定，所述第二電晶體的主體由所述第二半導體基底的所述基體界定。一些實施例中，所述第一半導體基底上覆於所述第二半導體基底之上，所述影像感測器更包括：在所述第一半導體基底上暴露出的接墊，所述接墊電性耦接至所述第一半導體基底的所述基體。一些實施例中，所述第一電晶體包括具有第一厚度的閘介電層，所述第二電晶體包括具有小於第一厚度的第二厚度的閘介電層。一些實施例中，所述第一 電晶體包括第一閘極堆疊及位於所述第一閘極堆疊的側壁上的第一側壁間隙壁，所述第二電晶體包括第二閘極堆疊及位於所述第二閘極堆疊的側壁上的第二側壁間隙壁，其中所述第二側壁間隙壁的厚度小於所述第一側壁間隙壁的厚度。在一些實施例中，所述畫素感測器是4T APS。在一些實施例中，所述畫素感測器以多個列及多個行重複，其中所述畫素感測器的重複是不交疊的。
在一些實施例中，本揭露提供另一種影像感測器，包括：第一基底；光電二極體及第一電晶體，鄰接於所述第一基底上；第二基底，下伏於所述第一基底之下；以及第二電晶體，位於所述第二基底上；其中所述光電二極體、所述第一電晶體及所述第二電晶體形成畫素感測器，所述第一電晶體的主體與所述光電二極體的陽極電性耦接，且所述第一電晶體的主體及所述光電二極體的陽極與所述第二電晶體的主體電性隔離。在一些實施例中，所述第二電晶體的所述主體及所述第一電晶體的所述主體被配置成同時分別被偏置成接地及負電壓。在一些實施例中，所述影像感測器更包括：內連線結構，位於所述第一基底與所述第二基底之間；以及接墊，位於所述第一基底的周邊，且藉由所述內連線結構電性耦接至所述光電二極體的陽極。在一些實施例中，溝渠以環繞所述光電二極體及第一電晶體的閉合路徑沿著所述第一基底的周邊在橫向上延伸，且還在垂直方向上延伸穿過所述第一基底，而將所述第一基底分隔成彼此電性隔離的內部部分與周邊部分。一些實施例中，所述第一基底及第二基底具有以分別圍繞所 述第一基底及所述第二基底的個別閉合路徑延伸的個別側壁，其中當俯視觀察時，所述第一基底的所述個別側壁相對於所述第二基底的所述個別側壁在側向上偏移且被所述第二基底的所述個別側壁環繞。一些實施例中，所述第一基底包含半導體材料且具有PN接面，所述PN接面以環繞所述光電二極體及第一電晶體的閉合路徑沿著所述第一基底的周邊在橫向上延伸，且還在垂直方向上延伸穿過所述第一基底，而將第一基底的內部部分與第一基底的最外側壁電性隔離。一些實施例中，所述影像感測器更包括：第三基底，與所述第一基底及第二基底堆疊，使得所述第二基底位於所述第一基底與所述第三基底之間且與所述第一基底及所述第三基底間隔開；以及多個第三電晶體，位於所述第三基底上，且形成電性耦接至所述畫素感測器的ASIC。
在一些實施例中，本揭露提供一種形成影像感測器的方法，包括：形成第一IC晶片，包括在第一半導體基底中形成光電二極體，及在所述第一半導體基底上與所述光電二極體相鄰地形成第一電晶體，所述光電二極體及所述第一電晶體形成第一畫素感測器部分；形成第二IC晶片，包括在第二半導體基底上形成多個第二電晶體，所述多個第二電晶體形成第二畫素感測器部分；以及將所述第一IC晶片與所述第二IC晶片接合，使得所述第一畫素感測器部分與所述第二畫素感測器部分堆疊且電性耦接，而形成畫素感測器，其中在所述接合完成時，所述第一半導體基底的基體與所述第二半導體基底的基體彼此電性隔離。在一些實施 例中，形成所述第一IC晶片更包括形成覆蓋所述第一電晶體的第一內連線結構，且所述影像感測器形成方法更包括：在所述接合之後，在所述第一半導體基底的周邊形成電性耦接至所述第一內連線結構的接墊，其中所述第一內連線結構將所述接墊電性耦接至所述第一半導體基底的所述基體。在一些實施例中，所述影像感測器形成方法更包括：對所述第一半導體基底進行圖案化以形成溝渠，所述溝渠以環繞所述光電二極體及第一電晶體的閉合路徑沿著所述第一半導體基底的周邊在橫向上延伸，且還在垂直方向上延伸穿過所述第一半導體基底，而將所述第一半導體基底分隔成彼此電性隔離的內部部分與周邊部分，其中所述接墊形成於所述溝渠中。在一些實施例中，在所述接合完成時，所述光電二極體的陽極及所述第一電晶體的主體與所述第二電晶體的個別主體電性隔離。在一些實施例中，所述接合包括金屬對金屬接合與介電質對介電質接合二者。在一些實施例中，所述影像感測器形成方法更包括：形成第三IC晶片，包括在第三半導體基底上形成多個第三電晶體以及形成覆蓋所述第三電晶體的第三內連線結構，其中所述第三電晶體及所述第三內連線結構形成ASIC；以及將所述第二IC晶片與所述第三IC晶片接合，使得所述第二IC晶片位於所述第一IC晶片與所述第三IC晶片之間，且使得所述ASIC電性耦接至所述畫素感測器。
前述內容概述了若干實施例的特徵，以使熟習此項技術者可更佳地理解本揭露的態樣。熟習此項技術者應理解，他們可 容易地使用本揭露作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的及/或實現與本文中所介紹的實施例相同的優點。熟習此項技術者亦應認識到，該些等效構造並不背離本揭露的精神及範圍，而且他們可在不背離本揭露的精神及範圍的條件下對其作出各種變化、替代及變更。
100:電路圖
102:畫素感測器
104a:第一IC晶片
104b:第二IC晶片
106:釘紮光電二極體
108:畫素電路
110:第一電晶體
112:第二電晶體
114:轉移電晶體
116:重置電晶體
118:源極隨耦器電晶體
120:選擇電晶體
FD:浮置擴散節點/共用浮置擴散節點
GND:接地
OUT:輸出
RST:重置訊號
SEL:選擇訊號
Tsub1:第一基底端子
Tsub2:第二基底端子
TX:轉移訊號
VDD:電源電壓
VNV:負電壓
VRST:重置電壓

Claims (10)

  1. 一種影像感測器，包括：第一積體電路(IC)晶片，包括第一半導體基底；第二積體電路晶片，與所述第一積體電路晶片堆疊且包括第二半導體基底；以及畫素感測器，跨設於所述第一積體電路晶片及所述第二積體電路晶片，其中所述畫素感測器包括位於所述第一半導體基底的第一電晶體及光電偵測器，且更包括位於所述第二半導體基底的第二電晶體，其中所述第一半導體基底的基體與所述第二半導體基底的基體彼此電性隔離，且被配置成以不同的電壓偏置。
  2. 如請求項1所述的影像感測器，其中所述第一半導體基底上覆於所述第二半導體基底之上，所述影像感測器更包括：在所述第一半導體基底之上暴露出的接墊，所述接墊電性耦接至所述第一半導體基底的所述基體。
  3. 如請求項1所述的影像感測器，其中所述第一電晶體包括具有第一厚度的閘介電層，所述第二電晶體包括具有小於所述第一厚度的第二厚度的閘介電層。
  4. 如請求項1所述的影像感測器，其中所述第一電晶體包括第一閘極堆疊及所述第一閘極堆疊的側壁上的第一側壁間隙壁，所述第二電晶體包括第二閘極堆疊及所述第二閘極堆疊的側壁上的第二側壁間隙壁，且所述第二側壁間隙壁的厚度小於所述 第一側壁間隙壁的厚度。
  5. 一種影像感測器，包括：第一基底；光電二極體及第一電晶體，鄰接位於所述第一基底上；第二基底，下伏於所述第一基底之下；以及第二電晶體，位於所述第二基底上，其中所述光電二極體、所述第一電晶體及所述第二電晶體形成畫素感測器，其中所述第一電晶體的主體與所述光電二極體的陽極電性耦接，且所述第一電晶體的主體及所述光電二極體的陽極與所述第二電晶體的主體電性隔離。
  6. 如請求項5所述的影像感測器，其中所述第二電晶體的所述主體及所述第一電晶體的所述主體被配置成同時分別被偏置成接地及負電壓。
  7. 如請求項5所述的影像感測器，其中溝渠以環繞所述光電二極體及所述第一電晶體的閉合路徑沿著所述第一基底的周邊在橫向上延伸，且更在垂直方向上延伸穿過所述第一基底，而將所述第一基底分隔成彼此電性隔離的內部部分與周邊部分。
  8. 如請求項5所述的影像感測器，其中所述第一基底及所述第二基底具有以分別圍繞所述第一基底及所述第二基底的個別閉合路徑延伸的個別側壁，且當俯視觀察時，所述第一基底的所述個別側壁相對於所述第二基底的所述個別側壁在橫向上偏移且被所述第二基底的所述個別側壁環繞。
  9. 一種形成影像感測器的方法，所述方法包括：形成第一積體電路(IC)晶片，包括：在第一半導體基底中形成光電二極體；以及在所述第一半導體基底上與所述光電二極體相鄰地形成第一電晶體，所述光電二極體及所述第一電晶體形成第一畫素感測器部分；形成第二積體電路晶片，包括在第二半導體基底上形成多個第二電晶體，所述多個第二電晶體形成第二畫素感測器部分；以及將所述第一積體電路晶片與所述第二積體電路晶片接合，使得所述第一畫素感測器部分與所述第二畫素感測器部分堆疊且電性耦接在一起，而形成畫素感測器，其中在所述接合完成時，所述第一半導體基底的基體與所述第二半導體基底的基體彼此電性隔離。
  10. 如請求項9所述的形成影像感測器的方法，其中所述形成所述第一積體電路晶片更包括形成覆蓋所述第一電晶體的第一內連線結構，所述方法更包括：在所述接合之後，在所述第一半導體基底的周邊形成電性耦接至所述第一內連線結構的接墊，其中所述第一內連線結構將所述接墊電性耦接至所述第一半導體基底的所述基體。
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