CN118198092A - 图像传感器及其形成方法 - Google Patents

图像传感器及其形成方法 Download PDF

Info

Publication number
CN118198092A
CN118198092A CN202410084734.6A CN202410084734A CN118198092A CN 118198092 A CN118198092 A CN 118198092A CN 202410084734 A CN202410084734 A CN 202410084734A CN 118198092 A CN118198092 A CN 118198092A
Authority
CN
China
Prior art keywords
pixel
photodetectors
die
image sensor
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202410084734.6A
Other languages
English (en)
Inventor
锺积贤
王子睿
萧家棋
王铨中
杨敦年
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US18/324,415 external-priority patent/US20240290810A1/en
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN118198092A publication Critical patent/CN118198092A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14618—Containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/1463—Pixel isolation structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
    • H01L27/1469—Assemblies, i.e. hybrid integration

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Solid State Image Pick-Up Elements (AREA)

Abstract

本公开的各种实施例关于一种图像传感器及其形成方法，该图像传感器包括用于增强按比例缩小的具有双PD布局的像素。像素跨越第一集成电路(IC)管芯和与第一IC管芯堆叠的第二IC管芯。该像素包括在第一IC管芯中的多个光电检测器，并且还包括分开在第一IC管芯和第二IC管芯之中的多个像素晶体管。多个光电检测器被分组为一个或多个对，每个对具有双PD布局。DTI结构完全地且单独地围绕多个光电检测器，并且进一步完全延伸穿过其中布置有多个光电检测器的衬底。这样，DTI结构将多个光电检测器彼此完全分离。

Description

图像传感器及其形成方法
技术领域
本申请的实施例涉及图像传感器及其形成方法。
背景技术
具有图像传感器的集成电路(IC)广泛用于各种现代电子设备，例如相机、手机等。图像传感器的类型包括例如互补金属氧化物半导体(CMOS)图像传感器和电荷耦合器件(CCD)图像传感器。与CCD图像传感器相比，CMOS图像传感器由于功耗低、尺寸小、数据处理快、数据直接输出和制造成本低而越来越受到青睐。
发明内容
根据本申请的实施例的一个方面，提供了一种图像传感器，包括：第一集成电路管芯；第二集成电路管芯，与所述第一集成电路管芯堆叠；像素，跨越所述第一管芯和所述第二集成电路管芯，其中，所述像素包括所述第一集成电路管芯中的多个光电检测器和多个第一像素晶体管，并且还包括所述第二集成电路管芯中的多个第二像素晶体管，并且其中，所述多个第一像素晶体管单独于所述多个光电检测器并且分别与所述多个光检测器接界；以及深沟槽隔离结构，将所述多个光电检测器彼此分离。
根据本申请的实施例的另一个方面，提供了一种图像传感器，包括：第一半导体衬底；光电检测器的对，在所述第一半导体衬底中接界；沟槽隔离结构，位于所述第一半导体衬底中，其中，所述沟槽隔离结构延伸穿过所述第一半导体衬底，并且在独立的闭合路径中延伸以单独地围绕所述光电检测器的对；第一像素晶体管的对，分别在所述第一半导体衬底的下侧上与所述光电检测器的对接界；第二半导体衬底，位于所述第一像素晶体管的对下方；多个第二像素晶体管，位于所述第二半导体衬底顶上；以及多个导电线和多个通孔，交替地堆叠在所述第一像素晶体管的对和所述多个第二像素晶体管之间；其中，所述光电检测器的对、所述第一像素晶体管的对和所述多个第二像素晶体管单独于像素并形成所述像素。
根据本申请的实施例的又一个方面，提供了一种用于形成图像传感器的方法，包括形成第一集成电路管芯。形成第一集成电路管芯包括：在第一衬底中形成多个光电检测器；和在所述第一衬底上形成多个第一像素晶体管，所述第一像素晶体管单独于所述多个光电检测器并且分别与所述多个光电检测器接界，其中，所述多个光电检测器和所述多个第一像素晶体管形成第一像素部分。形成图像传感器的方法还包括形成第二集成电路管芯，形成第二集成电路管芯包括：在第二衬底上形成多个第二像素晶体管，其中，所述第二像素像素晶体管形成第二像素部分。形成图像传感器的方法还包括：将所述第一集成电路管芯和所述第二集成电路管芯接合在一起，使得所述第一像素部分和第二像素部分堆叠并且电耦合在一起以形成像素；以及形成深沟槽隔离结构，所述深沟槽隔离结构延伸穿过所述第一衬底并且在所述接合之后将所述多个光电检测器彼此分离。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了图像传感器的一些实施例的示意图，该图像传感器包括具有双光电检测器(PD)布局并且跨越第一集成电路(IC)管芯和第二IC管芯的像素。
图2示出了图1的图像传感器的一些实施例的电路图。
图3A-图3D示出了图1的像素的在第一IC管芯处的第一部分的一些实施例的各种视图。
图4A和图4B示出了图3A-图3D的像素的第一部分的一些替代实施例的各种视图。
图5A和图5B示出了图1的图像传感器的一些替代实施例的示意图，其中像素还包括像素内电路。
图6A和图6B示出了图1的图像传感器的一些实施例的各种视图。
图7示出了图1的图像传感器的一些替代实施例的示意图，其中多个FDN彼此隔离。
图8示出了图7的图像传感器的一些实施例的电路图。
图9A和图9B示出了图7的像素的在第一IC管芯处的第一部分的一些实施例的各种视图。
图10A和图10B示出了图7的图像传感器的一些替代实施例的示意图，其中像素还包括像素内电路。
图11A和图11B示出了图7的图像传感器的一些实施例的各种视图。
图12示出了图1的图像传感器的一些替代实施例的示意图，其中像素具有两个以上的光电检测器。
图13示出了图12的图像传感器的一些实施例的电路图。
图14A-图14C示出了图12的像素的在第一IC管芯处的第一部分的一些实施例的各种视图。
图15A和图15B示出了图12的图像传感器的一些替代实施例的示意图，其中像素还包括像素内电路。
图16A和图16B示出了图12的图像传感器的一些实施例的各种视图。
图17示出了图1的图像传感器的一些替代实施例的示意图，其中像素具有六个以上的光电检测器。
图18示出了图17的图像传感器的一些实施例的电路图。
图19A-图19C示出了图17的像素的在第一IC管芯处的第一部分的一些实施例的各种视图。
图20A和图20B示出了图17的图像传感器的一些替代实施例的示意图，其中像素还包括像素内电路。
图21A和图21B示出了图17的图像传感器的一些实施例的各种视图。
图22示出了图1的图像传感器的一些实施例的截面图，其中图像传感器还包括专用IC(ASIC)。
图23A-图23C示出了图22的图像传感器的一些替代实施例的截面图。
图24示出了图22的图像传感器的一些实施例的电路图。
图25A-图25C示出了图24的图像传感器的一些替代实施例的电路图。
图26A和图26B示出了根据本公开各方面的包括像素阵列的图像传感器的一些实施例的各种视图。
图27示出了包括图26A和图26B的图像传感器的相机系统的一些实施例的截面图。
图28A和图28B、图29、图30A和图30B、图31-图35、图36A和图36B以及图37-图43示出了用于形成图像传感器的方法的一些实施例的一系列视图，该图像传感器包括具有双PD布局并且跨越第一IC管芯和第二IC管芯的像素。
图44示出了图28A和图28B、图29、图30A和图30B、图31-图35、图36A和图36B以及图37-图43的方法的一些实施例的框图。
具体实施方式
以下公开内容提供了多个用于实现本公开的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本公开。当然，这些仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可以在各个示例中重复参考数字和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的间隔关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，间隔关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的间隔关系描述符可以同样地作相应地解释。
图像传感器可以包括堆叠的第一集成电路(IC)管芯和第二IC管芯。第一IC管芯容纳多个像素，第二IC管芯容纳电耦合到每个像素的专用IC(ASIC)。此外，多个像素中的每个可以是双光电检测器(PD，photodetector)像素，其包括一对光电检测器和多个像素晶体管。由于这对光电检测器，双PD像素可以检测光的不同相位，因此可以单独用于相位检测自动聚焦(PDAF，phase detection autofocus)。因为图像传感器的每个像素可以是双PD像素，所以每个像素均可以用于PDAF，并且因此可以帮助计算相位差和焦点。这改善了PDAF的准确性和速度。
该对光电检测器可以通过注入隔离区而相互分离。然而，注入隔离区很大，因此消耗了原本将由一对光电检测器会使用的面积。此外，注入隔离区不防止一对光电检测器之间的光学串扰。因此，注入隔离区可能对一对光电检测器的性能(例如，全阱容量(FWC，fullwell capacity)等)产生负面影响。深沟槽隔离(DTI，deep trench isolation)结构可以与注入隔离一起使用，以减少光学串扰。然而，这相比于单独使用注入隔离区而言消耗了甚至更多的面积。此外，DTI结构在一对光电检测器之间具有切口，以容纳用于注入隔离区的拾取区。因此，光学串扰仍可能发生在切口处，并且性能仍可能降低。
此外，半导体制造业不断试图将图像传感器按比例缩小，以实现更低的制造成本、更高的器件集成密度、更高的速度、更好的性能等。然而，来自双PD布局的多个像素晶体管和开销(例如隔离等)消耗了原本可用于一对光电检测器的大量面积。此外，多个像素晶体管正在达到按比例缩小极限。因此，很难在不牺牲性能(例如FWC等)的情况下继续按比例缩小双PD像素。
本公开的各种实施例针对一种图像传感器，该图像传感器包括具有双PD布局的像素，用于增强图像传感器的按比例缩小。像素跨越第一IC管芯和与第一IC管芯堆叠的第二IC管芯。像素包括在第一IC管芯中的多个光电检测器，并且还包括分开设置在第一IC管芯和第二IC管芯之中的多个像素晶体管。多个光电检测器被分组为一个对或多个对，每个对具有双PD布局。DTI结构完全地且单独地围绕多个光电检测器，并且进一步完全延伸穿过其中布置有多个光电检测器的衬底。这样，DTI结构将多个光电检测器彼此完全分离。
因为多个像素晶体管中的一些像素晶体管被移动到第二IC管芯，原本将由这些像素晶体管使用的区域可以由多个光电检测器使用。因此，多个光电检测器可以比它们原本的尺寸更大，从而允许增强的性能(例如FWC等)和/或增强像素的按比例缩小。因为DTI结构将多个光电检测器彼此完全分离，所以防止了多个光电检测器之间的光学串扰，并且可以增强性能(例如FWC等)。
参考图1，提供了图像传感器的一些实施例的示意图100，其中像素102具有双PD布局，并且跨越第一IC管芯104和第二IC管芯106。像素102的第一部分102a在第一IC管芯104处并且由俯视布局图示出，而像素102的第二部分102b在第二IC管芯106处并且由电路图示出。此外，第一部分102a和第二部分102b通过导电路径108电耦合在一起。
像素102包括位于第一IC管芯104处的多个光电检测器110。例如，如所示的，像素102总共具有两个光电检测器110，由此像素102也可以被称为双PD像素。此外，像素102具有水平定向，其中多个光电检测器110在第一维度D1上彼此间隔开，该第一维度D1与第二维度D2正交。如下文所见，例如，第一维度D1可以对应于像素阵列的行维度，并且例如，第二维度D2可以对应于像素阵列的列维度。
由于有多个光电检测器110，像素102可以单独用于PDAF。例如，左光电检测器可以测量入射光的第一相位，而右光电检测器可以检测入射光的第二相位。此外，可以调整焦点(例如，通过移动透镜等)，直到来自左光电检测器和右光电检测器的信号重叠和/或匹配。
DTI结构112将多个光电检测器110彼此完全分离。DTI结构112单独地且连续地围绕多个光电检测器110。换句话说，DTI结构112在每个光电检测器周围的闭合路径中连续延伸，以单独地围绕光电检测器。此外，DTI结构112是全DTI结构，其中DTI结构112完全延伸穿过其中布置有多个光电检测器110的半导体衬底。
由于DTI结构112将多个光电检测器110彼此完全分离，因此DTI结构112在多个光电检测器110之间没有开口或切口。因此，DTI结构112可以在多个光电检测器110之间提供完美或近乎完美的电隔离和/或光隔离。这减少了多个光电检测器110之间的光学串扰，这可以例如增强多个光电检测器110的性能(例如FWC等)。
像素102还包括位于第一IC管芯104处的多个第一像素晶体管114和位于第二IC管芯106处的多个第二像素晶体管116。多个第一像素晶体管114和多个第二像素晶体管116被配置为共同促进多个光电检测器110的读出，并且可以共同称为多个像素晶体管114、116。
因为多个像素晶体管114、116在第一IC管芯104和第二IC管芯106之间分开，所以第一IC管芯104不容纳所有的多个像素晶体114、116。相反，第一IC管芯104仅容纳多个第一像素晶体管114，并且多个第二像素晶体管116位于第二IC管芯106处。这样，第一IC管芯104的原本将由多个第二像素晶体管116使用的面积可以由多个光电检测器110使用。这允多个光电检测器110比它们原本的尺寸更大，这允许增强性能(例如FWC等)和/或按比例缩小。
继续参考图1，多个第一像素晶体管114单独于多个光电检测器110，并分别与多个光电检测器110接界。此外，多个第一像素晶体管114包括单独的栅电极118和单独的源极/漏极区的对。根据上下文，源极/漏极区可以单独地或共同地指源极或漏极。
多个第一像素晶体管114是传输晶体管，并且包括第一传输晶体管TX1和第二传输晶体管TX2。此外，多个第一像素晶体管114被配置为将累积在多个光电检测器110的集电极区处的电荷传输到多个浮置扩散节点(FDN)120。多个FDN 120电耦合在一起并且分别限定多个第一像素晶体管114的第一源极/漏极区。集电极区彼此电隔离，并且分别限定多个第一像素晶体管114的第二源极/漏极区。如下文所见，集电极区和FDN 120对应于共享公共的掺杂类型的掺杂半导体区域。
在第一IC管芯104处，多个第一层级布线122a和多个第一层级通孔124a与多个第一像素晶体管114重叠并电耦合到多个第一像素晶体管114。当在截面中观察时，多个第一层级布线122a与多个第一像素晶体管114间隔开。此外，多个第一层级通孔124a分别从多个第一层级布线122a延伸到多个FDN 120并分别延伸到栅电极118。多个第一层级布线122a和多个第一层级通孔124a将多个FDN 120电耦合在一起，并且还经由导电路径108将多个第一像素晶体管114电耦合到多个第二像素晶体管116。例如，多个第一层级布线122a和多个第一层级通孔124a可以实现对多个光电检测器110和多个第一像素晶体管114的灵活控制。
多个第二像素晶体管116在多个光电检测器110之间共享，并且包括复位晶体管RST、源极跟随器晶体管SF和选择晶体管SEL。复位晶体管RST从多个FDN 120电耦合到施加复位电压Vrst的端子。复位晶体管RST被配置为通过将多个FDN 120电耦合到复位电压Vrst来将多个FD 120复位到复位电压Vst。此外，当多个第一像素晶体管114处于导通状态时，这种电耦合可以将多个光电检测器110重置为钉扎电压，或者可以以其他方式将多个光检测器110重置至已知状态。
源极跟随器晶体管SF由多个FDN 120处的电荷选通。此外，源极跟随器晶体管SF和选择晶体管SEL从施加电源电压VDD的端子串联电耦合到输出端子OUT。源极跟随器晶体管SF被配置为缓冲和放大多个FDN 120处的电压。选择晶体管SEL被配置为选择性地将缓冲和放大的电压从源极跟随器晶体管SF传递到输出端子OUT。
DTI结构112是或包括介电材料，并且在一些实施例中，包括金属。例如，DTI结构112可以完全由介电材料形成。作为另一示例，DTI结构112可以包括由介电材料衬垫的金属芯。该金属例如可以是或包括钨和/或类似金属。介电材料例如可以是或包括高k介电材料、氧化硅(例如，SiO2)、一些其他合适的材料、或上述材料的任何组合。介电材料可以例如包括固定电荷(例如，固定负电荷等)。固定电荷可以例如排斥移动电荷载流子(例如，电子或空穴)，以改善多个光电检测器110之间的电隔离。
在一些实施例中，第一IC管芯104没有将多个光电检测器110彼此分离的注入隔离区。例如，这可以通过在DTI结构112中包括固定电荷来实现。因此，原本将由注入隔离区使用的面积可以由多个光电检测器110使用。这允许多个光电检测器110比它们原本的尺寸更大，这允许增强性能(例如FWC等)和/或按比例缩小。
在一些实施例中，导电路径108由第一管芯104和第二IC管芯106的互连结构形成。互连结构例如可以是或包括交替堆叠的布线和通孔。在一些实施例中，第一IC管芯104的互连结构包括多个第一层级布线122a和多个第一层级通孔124a。此外，互连结构例如可以是或包括金属等。因此，在一些实施例中，导电路径108是或包括金属。例如，金属可以是或包括铜、铝、铝铜、钨、一些其他合适的金属，或上述金属的任何组合。
在一些实施例中，像素102是互补金属氧化物半导体(CMOS)有源像素传感器(APS，active pixel sensor)。在一些实施例中，像素102在第一IC管芯104处的晶体管总数与在第一IC管芯104处的光电检测器总数彼此相等。此外，在一些实施例中，像素102在第二IC管芯106处具有三个或更多个晶体管总数。
在一些实施例中，多个光电检测器110是PIN二极管、PN二极管等。在一些实施例中，多个像素晶体管114、116是金属氧化物半导体场效应晶体管(MOSFET)、鳍状场效应晶体管(FinFET)、全环栅场效应晶体管(GAAFET)和纳米片场效应晶体管等、或前述的任何组合。
参考图2，提供了图1的图像传感器的一些实施例的电路图200。多个光电检测器110的阴极分别电耦合到多个第一像素晶体管114的源极/漏极区，并且例如可以由多个光电检测器110的集电极区形成。多个光电检测器110的阳极电耦合到被施加接地202的端子，并且可以例如由其中布置有多个光电检测器110的半导体衬底的阱或块区形成。
参考图3A-图3D，提供了图1中像素102的第一部分102a的一些实施例的各种视图300A-300D。图3A示出了俯视布局图300A，图3B-图3D示出了截面图300B-300D。图3B的截面图300B是沿图3A中的线A-A’的实线部分截取的，图3C的截面图300C是沿图3B中的线B-B’截取的，且图3D的截面图300D是沿图3C中的线C-C’截取的。
多个光电检测器110位于半导体衬底302中，并且包括分别位于多个第一像素晶体管114下方的单独的集电极区304。在一些实施例中，半导体衬底302是或包括块硅衬底、绝缘体上硅(SOI)衬底或一些其它合适类型的半导体衬底。集电极区304埋在半导体衬底302的阱或块区306中，并且具有与阱或块区306相反的掺杂类型。例如，集电极区304可以是N型，阱区或块区306可以是P型，反之亦然。这样，集电极区304的边界对应于PN结。在使用多个光电检测器110期间，响应于多个光电检测器110上的光，电荷(例如电子)累积在集电极区304中。
DTI结构112单独地围绕多个光电检测器110，并完全延伸穿过半导体衬底302。此外，DTI结构112没有切口或开口。因此，DTI结构112将多个光电检测器110彼此完全分离。此外，DTI结构112将阱或块区306分割成彼此完全隔离(例如，电隔离和物理隔离)的多个离散区段。在一些实施例中，DTI结构112的整个高度大于半导体衬底302的高度。
多个第一像素晶体管114分别在多个光电检测器110之上。此外，多个第一像素晶体管114包括单独的栅电极118、单独的栅极介电层308和单独的源极/漏极区的对。栅电极118分别在栅极介电层308之上以形成栅极堆叠件。多个第一像素晶体管114的第一源极/漏极区由集电极区304形成，集电极区304具有分别在栅电极118的第一侧上逐步上升的阶梯轮廓。多个第一像素晶体管114的第二源极/漏极区由多个FDN 120形成，FDN 120分别在栅电极118的与第一侧相对的第二侧上。多个FDN 120位于半导体衬底302中。此外，多个FDN120与集电极区304共享共同的掺杂类型，并且具有与阱或块区306相反的掺杂类型。
在多个第一像素晶体管114的使用期间，(例如，响应于光)累积在集电极区304中的电荷通过多个第一像素晶体管114分别被选择性地转移到多个FDN 120。当第一像素晶体管处于导通状态时，从对应的集电极区到对应的FDN形成导电沟道。当第一像素晶体管处于截止状态时，对应的集电极区与对应的FDN彼此电隔离。
互连结构310(部分示出)在多个第一像素晶体管114之上并电耦合到多个第一像素晶体管114。互连结构310在互连介电层312中，并且包括多个第一层级布线122a和多个第一层级通孔124a，多个第一层级布线122a和多个第一层级通孔124a堆叠以形成从多个第一像素晶体管114引出的导电路径。聚焦于图3A和图3D，互连结构310将多个FDN 120电耦合(例如，电短路)在一起。
参考图4A和图4B，提供了图3A-图3D的像素102的第一部分102a的一些替代实施例的各种视图400A、400B，其中DTI结构112包括金属芯112c和介电衬垫112l。图4A示出了俯视布局图400A，图4B示出了沿着图4A中的线A-A’的实线部分的截面图400B。介电衬垫112l衬垫金属芯112c以将金属芯112c与半导体衬底302分离。介电衬垫112l例如可以是或包括氧化硅和/或一些其它合适的电介质，并且金属芯112c例如可以是或包括钨和/或一些其它合适的金属。
参考图5A和图5B，提供了图1的图像传感器的一些替代实施例的示意图500A、500B，其中像素102还包括在第二IC管芯106处的像素内电路402。在图5A中，像素102的第一部分102a具有如图1所示的水平定向。另一方面，在图5B中，像素102的第一部分102a具有垂直定向。这样，多个光电检测器110在第二维度D2上彼此间隔开。
当像素阵列由水平方向的像素组成时(例如，每个像素如图1或图4A所示)，根据滚动快门读出方案(rolling shutter readout scheme)，像素阵列一次读出一行。例如，读出行1，然后读出行2，再读出行3，依此类推。另一方面，当像素阵列由垂直定向的像素组成时(例如，每个像素如图4B所示)，像素阵列一次读出两个相邻行。例如，同时读出行1和行2，然后同时读出行3和行4，然后同时读出行5和行6，依此类推。
像素内电路402电耦合在选择晶体管SEL和输出端子OUT之间，并且被配置为在将来自选择晶体管SEL的信号传递到输出端子OUT之前对其执行附加处理。例如，这种附加处理可以包括噪声滤波和/或类似处理。在一些实施例中，像素内电路402由多个第二像素晶体管116中的一些形成。
参考图6A和图6B，提供了图1的图像传感器的一些实施例的各种视图600A、600B。图6A提供了截面图600A，图6B提供了俯视布局图600B。第一IC管芯104在接合界面602处位于第二IC管芯106之上并接合到第二IC管芯106。接合界面602可以例如包括导体对导体接合界面和介电对介电接合界面。导体对导体接合界面可以是例如金属对金属等。
第一IC管芯104包括半导体衬底302(以下称为第一半导体衬底302)和互连结构310(以下简称为第一互连结构310)。多个光电检测器110在第一半导体衬底302中，通过DTI结构112彼此分离。多个第一像素晶体管114位于第一半导体衬底302的下侧上，并且第一互连结构310位于第一半导体衬底302的下侧上的多个第一像素晶体管114之下并电耦合到多个第一像素晶体管114。第一互连结构310位于互连介电层312(以下称为第一互连介电层312)中，并且包括多个布线122和多个通孔124。
多个布线122和多个通孔124分别分组为交替堆叠的布线层级和通孔层级，以形成从多个第一像素晶体管114通向接合界面602的导电路径。多个布线122包括先前图1-图5B中的第一层级导布线122a(未具体标记)，并且多个通孔124包括先前图1-图5B中的第一层级通孔124a(未特别标记)。多个布线122和多个通孔124例如可以是或包括铜、铝、铝铜、钨、一些其他合适的金属和/或导电材料，或前述的任何组合。
第二IC管芯106包括第二半导体衬底604。多个第二像素晶体管116在第二半导体衬底604上，并且通过浅沟槽隔离(STI)结构606彼此分离。STI结构606包括介电材料，例如氧化硅等。例如，第二半导体衬底604可以是或包括块硅衬底、SOI衬底或一些其它合适类型的半导体衬底。
多个第二像素晶体管116包括单独的栅电极608、单独的栅极介电层610和单独的源极/漏极区612的对。栅电极608分别在栅极介电层610之上以形成栅极堆叠件，并且栅极堆叠件夹在源极/漏极区之间。
第二互连结构614在多个第二像素晶体管116之上并电耦合到多个第二像素晶体管116。第二互连结构614位于第二互连介电层616中。第二互连结构614在接合界面602处直接接触第一互连结构310，并且第二互连介电层616在接合界面602处直接接触第一互连介电层312。
第二互连结构614包括分别被分组为布线层级和通孔层级的多个布线618和多个通孔620，布线层级和通孔层级交替堆叠以形成从多个第二像素晶体管116通向接合接界面602的导电路径。多个布线618和多个通孔620例如可以是或包括铜、铝、铝铜、钨、一些其他合适的金属和/或导电材料，或前述的任何组合。
滤色器622在第一半导体衬底302之上，并且微透镜624在滤色器622之上。滤色器622被配置为透射第一颜色波长，同时阻挡第二颜色波长。微透镜624被配置为将入射辐射聚焦在多个光电检测器110上，以增强量子效率。
参考图7，提供了图1的图像传感器的一些替代实施例的示意图700，其中多个FDN120彼此电隔离。多个第一层级布线122a和多个第一层级通孔124a不将多个FDN 120电耦合在一起。因此，多个第二像素晶体管116具有分别用于多个FDN 120的独立的晶体管组。第一组晶体管包括第一复位晶体管RST1、第一源极跟随器晶体管SF1和第一选择晶体管SEL1，以便将光电检测器读出至第一输出端子OUT1。此外，第二组晶体管包括第二复位晶体管RST2、第二源极跟随器晶体管SF2和第二选择晶体管SEL2，以便将光电检测器读出至第二输出端子OUT2。
参考图8，提供了图7的图像传感器的一些实施例的电路图800。
参考图9A和图9B，提供了图7中像素102的第一部分102a的一些实施例的各种视图900A、900B。图9A显示了俯视布局图900A，图9B显示了沿图9A中的线D-D'截取的截面图900B。例如，图3B和图3C的截面图300B、300C可以与图7的图像传感器相同，其中，图3B和图3C也可以分别沿图9A中的线A-A’和线B-B’截取。
参考图10A和图10B，提供了图7的图像传感器的一些替代实施例的示意图1000A、1000B，其中像素102还包括单独于多个光电检测器110并且在第二IC管芯106处的像素内电路402。例如，像素内电路402可以是关于图5A和图5B描述的对应电路。
在图10A中，像素102的第一部分102a具有如图7所示的水平定向。当像素阵列由水平定向的像素组成时(例如，每个像素如图7或图10A所示)，根据滚动快门读出方案，像素阵列一次读出一行。在图10B中，像素102的第一部分102a具有垂直定向。当像素阵列由垂直定向的像素组成时(例如，每个像素如图10B所示)，像素阵列一次读出两个相邻行。
参考图11A和图11B，提供了图7的图像传感器的一些实施例的各种视图1100A、1100B。图11A提供了截面图1100A，而图11B提供了俯视布局图1100B。例如，第一IC管芯104和第二IC管芯106可以如图6A和图6B所示，除了多个第二像素晶体管116分别具有用于多个第一像素晶体管114(因此分别用于多个光电检测器110)的独立的晶体管组。
参考图12，提供了图1的图像传感器的一些替代实施例的示意图1200，其中多个光电检测器110总共具有四个光电检测器，四个光电检测器布置成两行和两列。因此，像素102也可以被称为四PD像素或多PD像素。
第一行光电检测器形成第一子像素1202a，且第二行光电检测器形成与第一子像素1202a接界的第二子像素1202b。第一子像素1202a和第二子像素1202b(统称为多个子像素1202a、1202b)各自包括两个光电检测器，两个光电检测器以类似于图1和图7的像素102的双PD布局布置。因此，多个子像素1202a、1202b也可以被称为双PD子像素，并且像素102可以被认为具有双PD布局。
多个第一像素晶体管114包括分别对应于多个光电检测器110并且分别与多个光电检测器110接界的第一传输晶体管TX1、第二传输晶体管TX2、第三传输晶体管TX3和第四传输晶体管TX4。多个FDN 120包括用于多个光电检测器110中的每个的FDN。此外，多个FDN120通过多个第一层级布线122a和多个第一层级通孔124a电耦合在一起。多个第二像素晶体管116在多个子像素1202a、1202b之间共享。
DTI结构112单独地且连续地围绕多个光电检测器110。此外，DTI结构112是全DTI结构，其中DTI结构112完全延伸穿过其中布置有多个光电检测器110的半导体衬底。因此，DTI结构112将多个光电检测器110彼此完全分离。
参考图13，提供了图12的图像传感器的一些实施例的电路图1300。
参考图14A-图14C，提供了图12的像素102的第一部分102a的一些实施例的各种视图1400A-1400C。图14A示出了俯视布局图1400A，图14B和14C示出了截面图1400B和1400C。例如，图14B的截面图1400B可以沿图14A中的线E-E'截取，且图14C的截面图1400C可以沿图14中的线F-F'截取。此外，图3C的截面图300C可以例如与图12的图像传感器相同，因此图3C的剖面图300C可以例如沿图14A中的线B-B’截取。
参考图15A和图15B，提供了图12的图像传感器的一些替代实施例的示意图1500A、1500B，其中像素102还包括在第二IC管芯106处的像素内电路402。
在图15A中，像素102的第一部分102a具有如图12所示的水平定向。当像素阵列由水平定向的像素组成时(例如，每个像素如图12或图15A所示)，根据滚动快门读出方案，像素阵列一次读出一行。在图15B中，像素102的第一部分102a具有垂直定向。当像素阵列由垂直定向的像素组成时(例如，每个像素如图15B所示)，像素阵列一次读出两个相邻行。
参考图16A和图16B，提供了图12的图像传感器的一些实施例的各种视图1600A、1600B。图16A提供了截面图1600A，图16B提供了俯视布局图1600B。如图16A所示，多个滤色器622和多个微透镜624分别在多个光电检测器110之上。此外，如图16B所示，多个子像素1202a、1202b中的每个子像素的两个光电检测器由公共滤色器和公共微透镜覆盖。例如，多个滤色器622和多个微透镜624可以是关于图6A和图6B描述的它们的对应物。
参考图17，提供了图1的图像传感器的一些替代实施例的示意图1700，其中多个光电检测器110总共具有八个光电检测器，八个光电检测器布置成两行和四列。因此，像素102也可以被称为八PD像素或多PD像素。
第一行光电检测器形成第一子像素1202a和第二子像素1202b，第二行光电检测器形成第三子像素1202c和第四子像素1202d。第一子像素1202a、第二子像素1202b、第三子像素1202c和第四子像素1202d(统称为多个子像素1202a-1202d)各自包括两个光电检测器，两个光电检测器以类似于图1和图7的像素102的双PD布局布置。因此，多个子像素1202a-1202d也可以被称为双PD子像素，并且像素102可以被认为具有双PD布局。
多个第一像素晶体管114包括对应于多个光电检测器110并分别与多个光电检测器110接界的第一传输晶体管TX1、第二传输晶体管TX2、第三传输晶体管TX3、第四传输晶体管TX4、第五传输晶体管TX5、第六传输晶体管TX6、第七传输晶体管TX7和第八传输晶体管TX8。多个FDN 120包括用于多个光电检测器110中的每个的FDN。此外，多个FDN 120通过多个第一层级布线122a和多个第一层级通孔124a电耦合在一起。多个第二像素晶体管116在多个子像素1202a-1202d之间共享。
DTI结构112单独地且连续地围绕多个光电检测器110。此外，DTI结构112是全DTI结构，其中DTI结构112完全延伸穿过其中布置有多个光电检测器110的半导体衬底。因此，DTI结构112将多个光电检测器110彼此完全分离。
参考图18，提供了图17的图像传感器的一些实施例的电路图1800。
参考图19A-图19C，提供了图17中的像素102的第一部分102a的一些实施例的各种视图1900A-1900C。图19A示出了俯视布局图1900A，且图19B和图19C示出了截面图1900B和1900C。图19B的截面图1900B可以例如沿图19A中的线G-G'截取，且图19C的截面图1900C可以例如沿图19A中的线H-H'截取。此外，图14B的截面图1400B可以例如与图17的图像传感器相同，因此图14B中的截面图1400B可以例如沿图19A中的线E-E'截取。
参考图20A和图20B，提供了图17的图像传感器的一些替代实施例的示意图2000A、2000B，其中像素102还包括在第二IC管芯106处的像素内电路402。
在图20A中，像素102的第一部分102a具有如图17所示的水平定向。当像素阵列由水平定向的像素组成时(例如，每个像素如图17或图20A所示)，根据滚动快门读出方案，像素阵列一次读出一行。在图20B中，像素102的第一部分102a具有垂直定向。当像素阵列由垂直定向的像素组成时(例如，每个像素如图20B所示)，像素阵列一次读出两个相邻行。
参考图21A和图21B，提供了图17的图像传感器像素的一些实施例的各种视图2100A、2100B。图21A提供了截面图2100A，图21B提供了俯视布局图2100B。如图21A所示，多个滤色器622和多个微透镜624分别在多个光电检测器110之上。如图21B所示，多个子像素1202a-1202d中的每个子像素的两个光电检测器由公共滤色器和公共微透镜覆盖。例如，多个滤色器622和多个微透镜624可以是关于图6A和图6B描述的它们的对应物。
到目前为止，本公开集中在像素102上。然而，应当理解，像素102可以电耦合到专用IC(ASIC)。参考图22，提供了图1的图像传感器的一些实施例的截面图2200，其中图像传感器还包括位于第三IC管芯2204处的ASIC 2202，该第三IC管芯2204位于第二IC管芯106下方并与第二IC管芯106堆叠。
ASIC 2202被配置为控制像素102的操作，并且当像素102在多行和多列中重复时，ASIC 2202在像素102的多个实例之间共享。ASIC 2202可以例如包括行电路、列电路、模数转换器(ADC)、控制器电路、数模转换器(DAC)、一些其他合适的电路等，或者前述的任何组合。此外，ASIC 2202例如可以由逻辑器件形成，逻辑器件包括输入/输出(I/O)器件、核心器件等，或者上述的任何组合。
第三IC管芯2204包括第三半导体衬底2206，多个逻辑器件2208布置在第三半导体衬底2206上以形成ASIC 2202。在一些实施例中，多个逻辑器件2208是MOSFET、FinFET、GAAFET、纳米片场效应晶体管等，或前述的任何组合。此外，多个逻辑器件2208可以例如是P型场效应晶体管(FET)和/或N型FET。多个逻辑器件2208通过STI结构2210彼此分离。STI结构2210包括介电材料，例如氧化硅等。第三半导体衬底2206例如可以是或包括块硅衬底、SOI衬底或一些其它合适类型的半导体衬底。
第三互连结构2212在多个逻辑器件2208之上并电耦合到多个逻辑器件2208。第三互连结构2212位于第三互连介电层2214中。第三互连结构2212包括多个布线2216和多个通孔2218，多个布线2216和多个通孔2218交替堆叠以形成从多个逻辑器件2208引出的导电路径。多个布线2216和多个通孔2218例如可以是或包括铜、铝、铝铜、钨、一些其他合适的金属和/或导电材料，或前述的任何组合。
第二IC管芯106在附加接合界面2220处接合到第三IC管芯2204。附加接合界面2220可以例如包括导体对导体接合界面和介电对介电接合界面。导体对导体接合界面可以是例如金属对金属等。
为了便于第二IC管芯106和第三IC管芯2204之间的接合，第二IC管芯106还包括背侧介电层2222和背侧焊盘2224。背侧介电层2222位于第二半导体衬底604下方，并且在附加接合界面2220处直接接触第三互连介电层2214。背侧焊盘2224凹入到背侧介电层2222的底部中，并且在附加接合界面2220处直接接触布线2216中的对应布线。
衬底贯通孔(TSV)2226穿过第二半导体衬底604从背侧焊盘2224延伸到第二互连结构614。TSV 2226是导电的并且通过TSV介电衬垫2228与第二半导体衬底604分离。背侧焊盘2224和/或TSV 2226例如可以是或包括铜、铝、铝铜、钨、一些其他合适的金属和/或导电材料，或前述的任何组合。
参考图23A-图23C，提供了图22的图像传感器的一些替代实施例的截面图2300A-2300C。图23A采用了关于图7描述的像素102的实施例。图23B采用了关于图12所述的像素102的实施例。图23C采用了关于图17描述的像素102的实施例。
参考图24，提供了图22的图像传感器的一些实施例的电路图2400，其中像素102包括像素内电路402。在替代实施例中，可以省略像素内电路402，并且选择晶体管SEL直接电耦合到ASIC 2202。
参考图25A-图25C，提供了图24的图像传感器的一些替代实施例的电路图2500A-2500C。图25A采用了关于图8描述的像素102的实施例，例如，可以对应于图23A的图像传感器。图25B采用了关于图13描述的像素102的实施例，例如，可以对应于图23B的图像传感器。图25C采用了关于图18描述的像素102的实施例，例如，可以对应于图23C的图像传感器。
参考图26A和图26B，提供了根据本公开各方面的包括像素阵列2602的图像传感器的一些实施例的各种视图2600A、2600B。图26A提供了俯视布局图2600A，而图26B提供了沿图26A中的线I-I'的实线部分的截面图2600B。像素阵列2602包括具有多行(例如5行或更多行)和多列(例如5列或更多列)的多个像素102。
聚焦于图26A，多个列线2604从列电路2606延伸跨过像素阵列2602，以将列电路2604电耦合到多个像素102。多个列线2604沿着像素阵列2602的列平行地延伸。此外，多个列线2604对于列是单独的，并且每个列线电耦合到单独列中的像素。例如，这种电耦合可以存在于多个像素102的输出端子(例如，图1的输出端子OUT、图7的第一输出端子OUT1等)处。列电路2606便于像素阵列2602的读出，并输出从像素阵列2602中读取的数据。列电路2606可以例如包括列解码器、感测放大器、相关双采样器(CDS)等，或者前述的任何组合。
在一些实施例中，多个列线2604中的每个列线代表单个导电线。在替代实施例中，多个列线2604中的每个表示两个或更多个导电线。在一些实施例中，多个列线2604由图26B中的第二互连结构614形成。
多个行线2608从行电路2610延伸跨过像素阵列2602，以将行电路2610电耦合到多个像素102。多个行线2608沿着像素阵列2602的行平行地伸长。此外，多个行线2608对于行是单独的，并且每个行线电耦合到单独行中的像素。例如，这种电耦合可以存在于多个像素102的栅极(例如，第一像素晶体管114的栅极)处。行电路2610便于像素阵列2602的读出，并且例如可以包括行解码器等。
在一些实施例中，多个行线2608中的每个表示单个导电线。在替代实施例中，多个行线2608中的每个表示两个或更多个导电线。在一些实施例中，多个行线2608由图26B中的第二互连结构614形成。
如图26B所示，多个像素102各自独立，如图23C所示。然而，在替代实施例中，多个像素102各自独立，如图1至图25C中的任何一个或其组合所示。此外，图像传感器包括ASIC2202，ASIC 2202可以例如实现或以其他方式包括列电路2606和/或行电路2610。
如上所述，多个像素102可以在俯视布局图中具有水平定向，也可以在顶部布置视图中具有垂直定向。例如，图1、图5A、图7、图10A、图12、图15A、图17和图20A的像素102具有水平定向，从而光电检测器110在水平维度上(在俯视布局中)被配对为双PD像素或双PD子像素。另一方面，图5B、图10B、图15B和图20B的像素102具有垂直定向，从而光电检测器110在垂直维度上(在俯视布局中)被配对为双PD像素或双PD子像素。水平维度对应于第一维度D1，第一维度D1是沿多个行线2608平行于行电路2610而伸长的维度。垂直维度对应于第二维度D2，第二维度D2是沿多外列线2604平行于列电路2606而伸长的维度。
当像素阵列2602由具有水平定向的像素组成时，像素阵列2602一次读出单个光电检测器行。另一方面，当像素阵列2602由具有垂直定向的像素组成时，像素阵列2602一次读出两个相邻的光电检测器行。请注意，光电检测器行将与像素行进行对比。像素行对应于行的像素，而光电检测器行对应于行的光电检测器。之所以进行这样的区分，是因为根据实施例，多个像素102中的每个可以有助于一个或多个光电检测器行。
参考图27，提供了包括图26A和图26B的图像传感器(标记为2702)的相机系统的一些实施例的截面图2700。图像传感器2702位于壳体2704中并且位于透镜2706下方。透镜2706位于壳体2704中并且位于壳体2704的顶部处。此外，透镜2706被配置为将来自光学场景2710的辐射2708聚焦成聚焦辐射2712。例如，这种聚焦可以通过朝向和远离图像传感器2702移动透镜2706来实现，直到聚焦的辐射2708正确地聚焦在图像传感器2702上。
聚焦的辐射2708是否正确聚焦在图像传感器2702上，例如可以通过在给定微透镜624下方的左和右光电检测器处分别测量的聚焦的辐射2712来确定。当两个所得信号的相位相同时，聚焦的辐射2712被正确地聚焦。这可以扩展至每对左右光电检测器，以实现更快、更准确的聚焦。
参考图28A和图28B、图29、图30A和图30B、图31-图35、图36A和图36B以及图37-图43，示出了用于形成图像传感器的方法的一些实施例的一系列视图，其中像素具有双PD布局并且跨越第一IC管芯和第二IC管芯。标有后缀“B”的附图对应于俯视布局图。标有后缀“A”或无字母后缀的附图对应于截面图。此外，标有后缀“A”的附图对应于标有后缀“B”的相同编号的附图，并且是沿后缀为“B”的相同编号的附图中的线J-J'、线K-K'或线L-L'(以存在的为准)截取。
如图28A和图28B至图29所示，第一IC管芯104以管芯布局在第一晶圆302w上重复形成。图28B对应于俯视布局图2800B，而图28A和图29对应于沿图28B中的线J-J'的截面图2800A和2900。第一晶圆302w例如可以是半导体晶圆等，并且例如也可以被称为第一衬底等。
聚焦于图28A，多个光电检测器110形成在第一晶圆302w的前侧FS中。多个光电检测器110包括在第一晶圆302w中的单独集电极区304。集电极区304具有第一掺杂类型(例如，N型或P型)并且被第一晶圆302w的阱或块区306围绕，该阱或块区306具有与第一掺杂类型相反的第二掺杂类型(如，P型或N型)。多个光电检测器110例如可以是或包括钉扎光电二极管等。
此外，在第一晶圆302w的前侧FS中形成多个FDN 120，并且在第一晶圆302的前侧FS上形成多个第一像素晶体管114。多个FDN 120对应于第一晶圆302w的掺杂区，该掺杂区与集电极区304共享掺杂类型。此外，多个FDN 120单独于多个光电检测器110并且分别在多个光电检测器110之上。
多个第一像素晶体管114单独于多个光电检测器110并分别与多个光电检测器110接界。多个第一像素晶体管114包括单独的栅电极118、单独的栅极介电层308和单独的源极/漏极区的对。栅电极118分别在栅极介电层308之上以形成栅极堆叠件。多个第一像素晶体管114的第一源极/漏极区由位于栅极堆叠件的第一侧上的集电极区304形成。多个第一像素晶体管114的第二源极/漏极区由多个FDN 120形成，多个FDN 120分别在栅极堆叠件的与第一侧相对的第二侧上。
聚焦于图29，在第一晶圆302w的前侧FS上形成第一互连介电层312和第一互连结构310。第一互连介电层312覆盖多个第一像素晶体管114。第一互连结构310在第一互连介电层312中，电耦合到多个第一像素晶体管114。第一互连结构310包括多个布线122和多个通孔124。多个布线122和多个通孔124分别被分组为交替堆叠的导电层级和通孔层级，以形成从多个第一像素晶体管114引出的导电路径。
如图30A和图30B至图31所示，第二IC管芯106以管芯布局在第二晶圆604w上重复形成，该管芯布局与第一IC管芯104跨过第一晶圆302w重复的管芯布局相同。图30B对应于俯视布局图3000B，而图30A和图31对应于沿图30B中的线K-K'的截面图3000A、3100。第二晶圆604w例如可以是半导体晶圆等，并且例如也可以被称为第二衬底等。
聚焦于图30A，多个第二像素晶体管116和STI结构606形成在第二晶圆604w的前侧FS上。STI结构606将多个第二像素晶体管116彼此分离。多个第二像素晶体管116包括单独的栅电极608、单独的栅极介电层610和单独的源极/漏极区612。栅电极608分别在栅极介电层610之上，以在对应的源极/漏极区之间形成栅极堆叠件。
聚焦于图31，在第二晶圆604w的前侧FS上形成第二互连介电层616和第二互连结构614。第二互连介电层616覆盖多个第二像素晶体管116。第二互连结构614在第二互连介电层616中，电耦合到多个第二像素晶体管116。第二互连结构614包括多个布线618和多个通孔620。多个布线618和多个通孔620分别被分组为交替堆叠的布线层级和通孔层级，以形成从多个第二像素晶体管116引出的导电路径。
如图32的截面图3200所示，第二晶圆604w被垂直翻转，并在接合界面602处接合到第一晶圆302w，以形成双层半导体堆叠件。因为第一晶圆302w前侧FS和第二晶圆604w的前侧FS彼此面对，所以这种接合是前侧到前侧的。此外，因为第一IC管芯104和第二IC管芯106具有相同的管芯布局，所以第二IC管芯106在接合界面602处接合到第一IC管芯104。
例如，接合界面602可以包括导体对导体接合界面以及介电对介电接合界面。导体对导体接合界面可以例如对应于第一互连结构310的布线和第二互连结构614的布线之间的接合界面。介电对介电结接合界面可以例如对应于第一互连介电层312和第二互连介电层616之间的接合界面。
接合形成具有双PD布局的多个像素102。多个像素102如在图17至图21B中的任何一个或组合中的对应像素。因此，多个像素102各自包括多个双PD子像素，双PD子像素包括第一子像素1202a和第二子像素1202b。在替代实施例中，形成有多个像素102的第一IC管芯104和第二IC管芯106如图1至图6B中的任何一个或组合、图7至图11B中的任一个或组合或图12至图16B中的任意一个或组合所示。
由于多个第一像素晶体管114和多个第二像素晶体管116(统称为多个像素晶体管114、116)在第一IC管芯104和第二IC管芯106之中分开，因此第一IC管芯104不容纳所有的多个像素管芯114、116。这样，第一IC管芯104的原本将由多个第二像素晶体管116使用的面积可以由多个光电检测器110使用。这允许多个光电检测器110能够比它们原本的尺寸更大，这允许增强性能(例如FWC等)和/或按比例缩小。
如图33的截面图3300所示，从第二晶圆604w的背侧BS减薄第二晶圆604w，该背侧BS与第二晶圆604w的前侧FS相对。这样，第二晶圆604w的厚度Tsw减小。减薄可以例如通过化学机械抛光(CMP)、研磨、蚀刻、一些其他合适的工艺或前述的任何组合来执行。
如图34的截面图3400所示，图33的双层半导体堆叠件经过修整，其中边缘部分3402被去除。修整可以例如通过研磨、蚀刻、一些其他合适的工艺或前述的任何组合来执行。
如图35的截面图3500所示，多个TSV 2226、多个背侧焊盘2224和背侧介电层2222形成在第二晶圆604w的背侧BS上。多个背侧焊盘2224凹陷到背侧介电层2222的顶部中。此外，多个背侧焊盘2224单独于多个像素102并分别在多个像素102之上。多个TSV 2226分别从多个背侧焊盘2224延伸，穿过第二晶圆604w，到达第二互连结构614。此外，多个TSV 2226通过单独的TSV介电衬垫2228与第二晶圆604w分离。
如图36A和图36B至图37所示，第三IC管芯2204以管芯布局在第三晶圆2206w上重复形成，该管芯布局与第二IC管芯106在第二晶圆604w上重复的管芯布局相同。图36B对应于俯视布局图3600B，而图36A和图37对应于沿图36B中的线L-L'的截面图3600A和3700。第三晶圆2206w例如可以是半导体晶圆等，并且例如也可以被称为第三衬底等。
关注图36A，在第三晶圆2206w的前侧FS上形成多个逻辑器件2208和STI结构2210。STI结构2210将多个逻辑器件2208彼此分离。在一些实施例中，多个逻辑器件2208包括单独的栅电极、单独的栅极介电层和单独的源极/漏极区。栅电极分别在栅极介电层之上，以在对应的源极/漏极区之间形成栅极堆叠件。
聚焦于图37，第三互连介电层2214和第三互连结构2212形成在第三晶圆2206w的前侧FS上。第三互连介电层2214覆盖多个逻辑器件2208。第三互连结构2212在第三互连介电层2214中，电耦合到多个逻辑器件2208。第三互连结构2212包括多个布线2216和多个通孔2218。多个布线2216和多个通孔2218分别被分组为交替堆叠件的布线层级和通孔层级，以形成从多个逻辑器件2208引出的导电路径。
第三互连结构2212与多个逻辑器件2208一起形成ASIC 2202。如下文所见，ASIC2202随后电耦合到多个像素102。ASIC 2202被配置为控制多个像素102的操作，例如，多个像素可以呈阵列。ASIC 2202可以例如包括行电路、列电路、ADC、控制器电路、DAC、一些其他合适的电路等，或者前述的任何组合。
如图38的截面图3800所示，图35的双层半导体堆叠件被垂直翻转，并在附加的接合界面2220处接合到第三晶圆2206w，以形成三层半导体堆叠件。因为第二晶圆604w的背侧BS面对第三晶圆2206w的前侧FS，所以这种接合是背侧到前侧的。此外，因为第二IC管芯106和第三IC管芯2204具有相同的管芯布局，所以第三IC管芯2204在附加接合界面2220处接合到第二IC管芯106，从而将ASIC 2202电耦合到多个像素102。
例如，附加接合界面2220可以包括导体对导体接合界面以及介电对介电接合界面。导体对导体接合界面可以例如对应于第三互连结构2212的布线与背侧焊盘2224之间的接合界面。介电对介电接合界面可以例如对应于第三互连介电层2214和背侧介电层2222之间的接合界面。
如图39的截面图3900所示，从第一晶圆302w的背侧BS减薄第一晶圆302w，背侧BS与第一晶圆302w的前侧FS相对。这样，第一晶圆302w的厚度Tfw减小。减薄可以例如通过CMP、研磨、蚀刻、一些其他合适的工艺或前述的任何组合来执行。
如图40的截面图4000所示，图39的三层半导体堆叠件经过修整，其中边缘部分4002被去除。修整可以例如通过研磨、蚀刻、一些其他合适的工艺或前述的任何组合来执行。
如图41的截面图4100所示，形成延伸穿过第一晶圆302w的DTI结构112，以将多个光电检测器110彼此完全分离。DTI结构112单独地且连续地围绕多个光电检测器110。换句话说，DTI结构112在每个光电检测器周围以闭合路径连续延伸，以单独地围绕该光电检测器。此外，DTI结构112是全DTI结构，其中DTI结构112完全延伸穿过第一晶圆302w。
由于DTI结构112将多个光电检测器110彼此完全分离，因此DTI结构112在多个光电检测器110之间没有开口或切口。因此，DTI结构112可以在多个光电检测器110之间提供完美或近乎完美的电隔离和/或光隔离。这减少了多个光电检测器110之间的串扰，这可以例如增强多个光电检测器110的性能(例如FWC等)。
DTI结构112是或包括介电材料，并且在一些实施例中，包括金属。该金属例如可以是或包括钨和/或类似物。介电材料例如可以是或包括高k介电材料、氧化硅(例如，SiO2)、一些其他合适的材料、或上述材料的任何组合。介电材料可以例如包括固定电荷(例如，固定负电荷等)。固定电荷可以例如排斥移动电荷载流子(例如，电子或空穴)，以改善多个光电检测器110之间的电隔离。
在一些实施例中，第一IC管芯104没有将多个光电检测器110彼此分离的注入隔离区。例如，这可以通过在DTI结构112中包括固定电荷来实现。因此，原本将由注入隔离区使用的面积可以由多个光电检测器110使用。这允许多个光电检测器110能够比它们原本的尺寸更大，这允许增强性能(例如FWC等)和/或按比例缩小。
如图42的截面图4200所示，形成了多个滤色器622和多个微透镜624。多个滤色器622中的每个在多个双PD子像素中的对应一个之上，并且多个微透镜624中的每个在多个滤色器622中的对应一个中之上。如上所述，多个像素102中的每个包括第一子像素1202a和第二子像素1202b。多个滤色器622被配置为透射第一颜色波长同时阻挡第二颜色波长。多个微透镜624被配置为将入射辐射聚焦在多个光电检测器110上，以增强量子效率。
如图43的截面图4300所示，图42的三层半导体堆叠件经历划切，以将图像传感器的每个实例与图像传感器的其他实例分离。图43示出了图像传感器的单个实例。图像传感器是三维IC管芯，其包括堆叠并接合在一起的第一IC管芯104的实例、第二IC管芯106的实例和第三IC管芯2204的实例。此外，划切分割第一晶圆302w、第二晶圆604w和第三晶圆2206w。对于图像传感器的每个实例，第一晶圆302w被分割成第一半导体衬底302。对于图像传感器的每个实例，第二晶圆604w被分割成第二半导体衬底604。对于图像传感器的每个实例，第三晶圆2206w被分割成第三半导体衬底2206。例如，可以通过管芯锯切等来执行划切。
在一些实施例中，在划切之后，将图像传感器集成到具有或不具有一个或多个其他逻辑管芯的电路衬底上。例如，图像传感器可以安装至电路衬底，然后引线接合至电路衬底。电路衬底和引线接合可以例如提供至一个或多个其他逻辑管芯的电耦合，该一个或更多个其他逻辑管芯也可以安装在电路衬底上。
虽然图28A和图28B、图29、图30A和图30B、图31-图35、图36A和图36B以及图37-图43是参照一种方法描述的，但应该理解，这些图中所示的结构并不局限于该方法，而是可以单独于该方法。虽然图28A和图28B、图29、图30A和图30B、图31-图35、图36A和图36B以及图37-图43被描述为一系列动作，但是应当理解，在其他实施例中，动作的顺序可以改变。虽然图28A和图28B、图29、图30A和图30B、图31-图35、图36A和图36B以及图37-图43示出并描述为一组特定的动作，但在其他实施例中可以省略所示出和/或描述的一些动作。此外，未示出和/或描述的动作可以包括在其他实施例中。
参考图44，提供了图28A和图28B、图29、图30A和图30B、图31-图35、图36A和图36B以及图37-图43的方法的一些实施例的框图4400。
在动作4402处，形成以管芯布局跨过第一晶圆重复的第一IC管芯。第一IC管芯包括在第一晶圆的前侧上的第一像素部分和第一互连结构，并且其中第一像素部分包括一对光电检测器和多个第一像素晶体管。例如，见图28A和图28B至图29。
在动作4404处，形成以管芯布局跨过第二晶圆重复的第二IC管芯，其中第二IC管芯包括在第二晶圆的前侧上的第二像素部分和第二互连结构，并且其中第二像素部分包括多个第二像素晶体管。例如，见图30A和图30B至图31。
在动作4406处，将第一晶圆的前侧接合到第二晶圆的前侧，以形成第一半导体堆叠件，并由第一像素部分和第二像素部分形成像素。例如，见图32。
在动作4408处，减薄并修整第一半导体堆叠件。例如，见图33和图34。
在动作4410处，TSV和背侧焊盘形成在第二晶圆的背侧上，其中TSV从背侧焊盘延伸，穿过第二晶圆，到达第二像素部分处的第二互连结构。例如，见图35。
在动作4412处，形成以管芯布局跨过第三晶圆重复的第三IC管芯，其中所述第三IC管芯包括在所述第三晶圆的前侧上的ASIC。例如，见图36A和图36B至图37。
在动作4414处，将第三IC管芯的前侧接合到第二晶圆的背侧以形成第二半导体堆叠件。例如，见图38。
在动作4416处，减薄并修整第二半导体堆叠件。例如，见图39和图40。
在动作4418处，形成DTI结构，该DTI结构将一对光电检测器中的每个光电检测器彼此完全分离，而没有中间的断裂或切口。例如，见图41。
在动作4420处，形成滤色器和微透镜，在第一晶圆的背侧上覆盖一对光电检测器。例如，见图42。
在动作4422处，对第二半导体堆叠件进行划切，以将3D IC管芯的实例彼此分离，其中3D IC管芯包括堆叠的第一IC管芯、第二IC管芯和第三IC管芯。例如，见图43。
虽然图44的框图4400在本文中被图示和描述为一系列行为或事件，但应理解的是，所示的此类行为或事件的顺序不应被解释为限制性的。例如，一些行为可以以不同的顺序和/或与除本文所示和/或描述的行为或事件之外的其他行为或事件同时发生。此外，并非所有示出的动作都可能被要求实现本文描述的一个或多个方面或实施例，并且本文描述的动作中的一个或者多个可以在一个或者更多个单独的动作和/或阶段中执行。
在一些实施例中，本公开提供了一种图像传感器，包括：第一IC管芯；与第一IC管芯堆叠的第二IC管芯；跨越第一IC管芯和第二IC管芯的像素，其中，像素包括第一IC管芯中的多个光电检测器和多个第一像素晶体管，并且还包括第二IC管芯中的多个第二像素晶体管，并且其中，多个第一像素晶体管单独于多个光电检测器并且分别与多个光检测器接界；以及将多个光电检测器彼此分离的DTI结构。在一些实施例中，第一IC管芯包括半导体衬底，多个光电检测器布置在半导体衬底中，并且其中，深沟槽隔离结构完全延伸穿过半导体衬底并且单独地围绕多个光电检测器中的每个。在一些实施例中，图像传感器还包括第三IC管芯，与第一IC管芯和第二IC管芯堆叠，使得第二IC管芯位于第一IC管芯和第三IC管芯之间并且接合到第一IC管芯和第三IC管芯。在一些实施例中，第一IC管芯和第二IC管芯包括单独的半导体衬底和单独的互连结构，其中，单独的互连结构位于单独的半导体衬底之间并且在接合界面处直接接触，并且其中，单独的互连结构包括布线和通孔的单独堆叠。在一些实施例中，多个第一像素晶体管包括传输晶体管，其中第一IC管芯包括：导电线，与传输晶体管重叠并且与传输晶体管间隔开；和导电通孔，从导电线延伸到传输晶体管。在一些实施例中，像素包括一个或多个子像素，每个子像素包括与多个光电检测器相邻的光电检测器的对。在一些实施例中，像素在多行和多列中重复，其中，第二IC管芯包括从列电路延伸并在一方向上平行延伸的多个列线，其中，列电路包括列解码器和感测放大器，并且其中，每个子像素的相邻的光电检测器的对在方向上接界。在一些实施例中，多个第一像素晶体管具有分别由多个光检测器限定的单独的第一源极/漏极区，并且还具有单独的第二源极/漏极区，并且其中，第一IC管芯包括互连结构，互连结构将单独的第二源极/漏极区电耦合在一起。
在一些实施例中，本公开提供了另一种图像传感器，包括：第一半导体衬底；光电检测器的对，在第一半导体衬底中接界；沟槽隔离结构，位于第一半导体衬底中，其中，沟槽隔离结构延伸穿过第一半导体衬底，并且在独立的闭合路径中延伸以单独地围绕光电检测器的对；第一像素晶体管的对，分别在第一半导体衬底的下侧上与光电检测器的对接界；第二半导体衬底，位于第一像素晶体管的对下方；多个第二像素晶体管，位于第二半导体衬底顶上；以及多个布线和多个通孔，交替地堆叠在第一像素晶体管的对和多个第二像素晶体管之间；其中，光电检测器的对、第一像素晶体管的对和多个第二像素晶体管单独于像素并形成像素。在一些实施例中，像素在第一半导体衬底上具有晶体管的总数，并且还具有在第一半导体衬底中的光电检测器的总数，其中，晶体管的总数与光电检测器的总数相同。在一些实施例中，第一半导体衬底没有将光电检测器的对彼此隔离的注入隔离区。在一些实施例中，第一像素晶体管的对中的每个第一像素晶体管包括源极/漏极区，并且其中，多个通孔包括单独于第一像素晶体管的对的每个的源极/漏极区并从源极/源极区延伸的通孔。在一些实施例中，图像传感器还包括：光电检测器的附加对，在第一半导体衬底中接界；和第一像素晶体管的附加对，分别在第一半导体衬底的下侧上与光电检测器的附加对接界；其中，光电检测器的附加对和第一像素晶体管的附加对单独于像素并且进一步形成像素。在一些实施例中，多个布线包括电耦合到第一像素晶体管的对中的每个的源极/漏极区以及第一像素晶体管的附加对中的每个的源极/漏极区的布线。
在一些实施例中，本公开提供了一种形成图像传感器的方法，包括：形成第一IC管芯，形成第一IC管芯包括：在第一衬底中形成多个光电检测器；和在第一衬底上形成多个第一像素晶体管，第一像素晶体管单独于多个光电检测器并且分别与多个光电检测器接界，其中，多个光电检测器和多个第一像素晶体管形成第一像素部分；形成第二IC管芯，包括：在第二衬底上形成多个第二像素晶体管，其中，第二像素像素晶体管形成第二像素部分；将第一IC管芯和第二IC管芯接合在一起，使得第一像素部分和第二像素部分堆叠并且电耦合在一起以形成像素；以及形成深沟槽隔离结构，深沟槽隔离结构延伸穿过第一衬底并且在接合之后将多个光电检测器彼此分离。在一些实施例中，形成第一IC管芯还包括：形成在多个第一像素晶体管之上并且电耦合到多个第一像素晶体管的互连结构，其中，互连结构包括交替堆叠的多个布线和多个通孔。在一些实施例中，形成第一IC管芯包括重复地形成第一像素部分，并且其中，形成第二IC管芯包括重复地形成第二像素部分。在一些实施例中，接合包括在界面处将第一IC管芯的导体和第二IC管芯的导体分别接合在一起，以及在界面处将第一IC管芯的介电层和第二IC管芯的介电层分别接合在一起。在一些实施例中，方法还包括：形成第三IC管芯，包括：在第三衬底上形成多个逻辑器件；和形成互连结构，互连结构在逻辑器件之上并且电耦合逻辑器件，其中，逻辑器件和互连结构形成专用集成电路；以及将第二IC管芯和第三IC管芯接合在一起，使得第二IC管芯位于第一IC管芯与第三IC管芯之间，并且使得专用集成电路电耦合到像素。在一些实施例中，形成深沟槽隔离结构包括形成由介电衬垫进行衬垫的金属芯。
上述概述了几个实施例的特征，以便本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改用于实现本文所介绍的实施例的相同目的和/或实现其相同优点的其它过程和结构的基础。本领域技术人员还应当认识到，此类等效结构不背离本公开的精神和范围，并且它们可以在不背离本公开的精神和范围的情况下在本公开中进行各种改变、替换以及改变。

Claims (10)

1.一种图像传感器，包括：
第一集成电路管芯；
第二集成电路管芯，与所述第一集成电路管芯堆叠；
像素，跨越所述第一管芯和所述第二集成电路管芯，其中，所述像素包括所述第一集成电路管芯中的多个光电检测器和多个第一像素晶体管，并且还包括所述第二集成电路管芯中的多个第二像素晶体管，并且其中，所述多个第一像素晶体管单独于所述多个光电检测器并且分别与所述多个光检测器接界；以及
深沟槽隔离结构，将所述多个光电检测器彼此分离。
2.根据权利要求1所述的图像传感器，其中，所述第一集成电路管芯包括半导体衬底，所述多个光电检测器布置在所述半导体衬底中，并且其中，所述深沟槽隔离结构完全延伸穿过所述半导体衬底并且单独地围绕所述多个光电检测器中的每个。
3.根据权利要求1所述的图像传感器，还包括：
第三集成电路管芯，与所述第一集成电路管芯和所述第二集成电路管芯堆叠，使得所述第二集成电路管芯位于所述第一集成电路管芯和所述第三集成电路管芯之间并且接合到所述第一集成电路管芯和所述第三集成电路管芯。
4.根据权利要求1所述的图像传感器，其中，所述第一集成电路管芯和所述第二集成电路管芯包括单独的半导体衬底和单独的互连结构，其中，所述单独的互连结构位于所述单独的半导体衬底之间并且在接合界面处直接接触，并且其中，所述单独的互连结构包括布线和通孔的单独堆叠。
5.根据权利要求1所述的图像传感器，其中，所述多个第一像素晶体管包括传输晶体管，并且其中，所述第一集成电路管芯包括：
导电线，与所述传输晶体管重叠并且与所述传输晶体管间隔开；和
导电通孔，从所述导电线延伸到所述传输晶体管。
6.根据权利要求1所述的图像传感器，其中，所述像素包括一个或多个子像素，所述一个或多个子像素中的每个子像素包括与所述多个光电检测器相邻的光电检测器的对。
7.根据权利要求6所述的图像传感器，其中，所述像素在多行和多列中重复，其中，所述第二集成电路管芯包括从列电路延伸并在一方向上平行延伸的多个列线，其中，所述列电路包括列解码器和感测放大器，并且其中，每个子像素的相邻的光电检测器的对在所述方向上接界。
8.根据权利要求1所述的图像传感器，其中，所述多个第一像素晶体管具有分别由所述多个光检测器限定的单独的第一源极/漏极区，并且还具有单独的第二源极/漏极区，并且其中，所述第一集成电路管芯包括互连结构，所述互连结构将所述单独的第二源极/漏极区电耦合在一起。
9.一种图像传感器，包括：
第一半导体衬底；
光电检测器的对，在所述第一半导体衬底中接界；
沟槽隔离结构，位于所述第一半导体衬底中，其中，所述沟槽隔离结构延伸穿过所述第一半导体衬底，并且在独立的闭合路径中延伸以单独地围绕所述光电检测器的对；
第一像素晶体管的对，分别在所述第一半导体衬底的下侧上与所述光电检测器的对接界；
第二半导体衬底，位于所述第一像素晶体管的对下方；
多个第二像素晶体管，位于所述第二半导体衬底顶上；以及
多个布线和多个通孔，交替地堆叠在所述第一像素晶体管的对和所述多个第二像素晶体管之间；
其中，所述光电检测器的对、所述第一像素晶体管的对和所述多个第二像素晶体管单独于像素并形成所述像素。
10.一种用于形成图像传感器的方法，包括：
形成第一集成电路管芯，包括：
在第一衬底中形成多个光电检测器；和
在所述第一衬底上形成多个第一像素晶体管，所述第一像素晶体管单独于所述多个光电检测器并且分别与所述多个光电检测器接界，其中，所述多个光电检测器和所述多个第一像素晶体管形成第一像素部分；
形成第二集成电路管芯，包括：
在第二衬底上形成多个第二像素晶体管，其中，所述第二像素像素晶体管形成第二像素部分；
将所述第一集成电路管芯和所述第二集成电路管芯接合在一起，使得所述第一像素部分和第二像素部分堆叠并且电耦合在一起以形成像素；以及
形成深沟槽隔离结构，所述深沟槽隔离结构延伸穿过所述第一衬底并且在所述接合之后将所述多个光电检测器彼此分离。
CN202410084734.6A 2023-02-24 2024-01-19 图像传感器及其形成方法 Pending CN118198092A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US63/486,736 2023-02-24
US18/324,415 2023-05-26
US18/324,415 US20240290810A1 (en) 2023-02-24 2023-05-26 Pixel with dual-pd layout

Publications (1)

Publication Number Publication Date
CN118198092A true CN118198092A (zh) 2024-06-14

Family

ID=91414580

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202410084734.6A Pending CN118198092A (zh) 2023-02-24 2024-01-19 图像传感器及其形成方法

Country Status (1)

Country Link
CN (1) CN118198092A (zh)

Similar Documents

Publication Publication Date Title
US7800146B2 (en) Implanted isolation region for imager pixels
EP1883967B1 (en) Pixel layout with storage capacitor integrated in source-follower MOSFET amplifier
KR20170070693A (ko) 이미지 센서
CN112563294A (zh) 图像传感器及其形成方法
CN111435667A (zh) 图像传感器
KR20200042034A (ko) 이미지 센서
JP2023044647A (ja) イメージセンサー
CN117594615A (zh) 用于图像传感器的像素单元电路系统
US20240021631A1 (en) Solid-state imaging device and electronic device
CN118198092A (zh) 图像传感器及其形成方法
KR20240131914A (ko) 듀얼 pd 레이아웃을 갖는 픽셀
TW202435438A (zh) 影像感測器與其形成方法
US20230268372A1 (en) Stacked cmos image sensor
TWI818851B (zh) 影像感測器及其形成方法
CN117038689B (zh) 具有垂直沟道区的cmos图像传感器及形成方法
CN220963352U (zh) 集成芯片以及半导体结构
US20240072090A1 (en) Stacked cmos image sensor
WO2024202548A1 (ja) 光検出装置及び電子機器
CN117238936A (zh) 图像传感器及其形成方法
US20230299109A1 (en) Stacked image sensors and methods of manufacturing thereof
TW202416519A (zh) 用於減少的像素間距之影像感測器結構及其方法
KR20240080954A (ko) 이미지 센서
CN117080229A (zh) 图像传感器及其形成方法
JP2024137356A (ja) 光検出装置及び電子機器
KR20240131915A (ko) 이미지 센서 집적 칩 구조체

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination