CN109524426B - 一种防止划片短路的cmos图像传感器结构和形成方法 - Google Patents
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Abstract
本发明公开了一种防止划片短路的CMOS图像传感器结构和形成方法，通过在感光芯片和逻辑芯片的内部电路区域外侧设置复合隔离结构，包括在感光芯片的n型衬底里形成的P阱注入区、第一P+注入区、第三金属互连层结构，在逻辑芯片里形成的第四金属互连层、第二P+注入区，以及将第三金属互连层和第四金属互连层进行上下电连接的硅穿孔结构，实现了逻辑芯片p型衬底和感光芯片n型衬底中P阱注入区之间的电学连接，并隔绝了处于n型衬底中用于感光的像素单元阵列区域和外围的悬浮n型衬底区，当划片形成的硅残渣烧结物在堆叠芯片的侧壁上形成残留时，其仅连接了悬浮n型衬底区和p型衬底，不会造成电源到地的短路或静态电流的增大。
Description
技术领域
本发明涉及CMOS图像传感器技术领域，更具体地，涉及一种可防止硅片划片时造成短路问题的三维堆叠式CMOS图像传感器结构和形成方法。
背景技术
图像传感器是指将光信号转换为电信号的装置，其中大规模商用的图像传感器芯片包括电荷耦合器件(CCD)和互补金属氧化物半导体(CMOS)图像传感器芯片两大类。CMOS图像传感器和传统的CCD传感器相比具有低功耗，低成本和与CMOS工艺兼容等特点，因此得到越来越广泛的应用。现在CMOS图像传感器不仅用于微型数码相机(DSC)，手机摄像头，摄像机和数码单反(DSLR)等消费电子领域，而且在汽车电子，监控，生物技术和医学等领域也得到了广泛的应用。
由于手机、笔记本电脑等便携式设备的普及，需要的管芯越来越小型化，但功能却越来越复杂和全面。为了满足在一定的芯片面积内实现复杂功能的要求，我们可以采用堆叠式芯片结构，即通过硅片之间的键合、减薄和划片等工艺将不同功能的芯片堆叠在一起，这样就可以在不增加芯片面积的情况下将不同功能的芯片组合在一起。芯片堆叠技术可以同时节约芯片的面积和提高性能，这种将两种或两种以上芯片堆叠在一起的技术也就是3D(Three Dimension)堆叠芯片技术。
以CMOS图像传感器芯片为例，其通常包括用于感光的图像传感器像素单元阵列、信号控制、读出和处理等逻辑电路；如使用3D堆叠芯片技术，我们可以在一块芯片上形成用于感光的像素单元阵列结构，而在另一块芯片上形成信号控制、读出和处理等逻辑电路，然后将这两种不同的芯片通过混合式键合工艺堆叠在一起，形成一块完整的CMOS图像传感器芯片。
在3D堆叠芯片完成制作以后，需要进行减薄和划片的工艺，将硅片上几百颗或者几千颗管芯切割开。如图1所示，为划片过程的示意图，芯片之间的划片槽11区域是用于硅片切割的区域；可使用激光烧蚀划片技术，对管芯阵列进行X方向和Y方向的划片切割，将硅片分割成一个个独立的管芯。由于激光烧蚀划片过程会产生硅残渣烧结物10，这些烧结物会残留在管芯的侧壁区域。如图2所示，为管芯上残留有硅残渣烧结物10’时的断面图，由于在感光芯片侧使用的是n型衬底14，需要在n型衬底上接电源13，以保证PN结反偏；而在逻辑芯片侧使用的是常规的p型衬底16，需要在p型衬底上接地12以保证PN结反偏。而硅残渣烧结物10’如残留在芯片的侧面，由于硅残渣烧结物的导电作用，就会将感光芯片侧使用的n型衬底和逻辑芯片侧的p型衬底短接在一起，形成了电源到地的一个短路路径15，造成了芯片静态电流的上升甚至功能的失效。
因此，在3D堆叠式CMOS图像传感器中，需要设计一种新的结构和形成方法，以防止硅片划片过程中产生的硅残渣烧结物造成的上方的感光芯片和下方的逻辑芯片之间的短路现象。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种防止划片短路的CMOS图像传感器结构和形成方法。
为实现上述目的，本发明的技术方案如下：
一种防止划片短路的CMOS图像传感器结构，包括：上下堆叠在一起的感光芯片和逻辑芯片；
所述感光芯片自上而下包括：n型衬底、第一介质层，所述逻辑芯片自下而上包括：p型衬底、第二介质层；
所述感光芯片设有第一内部电路区域，其包括：
设于n型衬底正面上用于感光的像素单元阵列和设于第一介质层中的第一金属互连层；
所述逻辑芯片设有第二内部电路区域，其包括：
设于p型衬底正面上的信号控制、读出及处理电路和设于第二介质层中的第二金属互连层；
所述第一内部电路区域、第二内部电路区域上下对应，所述感光芯片和逻辑芯片通过第一介质层、第二介质层相粘合，并通过第一金属互连层、第二金属互连层形成电连接；
围绕第一内部电路区域、第二内部电路区域四周设有贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，所述复合隔离结构包括：
贯通形成于n型衬底中的P阱注入区及形成于P阱注入区内部的第一P+注入区，与第一P+注入区相连并形成于第一介质层中的第三金属互连层，形成于第二介质层中的第四金属互连层，与第四金属互连层相连并形成于p型衬底中的第二P+注入区，以及位于P阱注入区外侧的硅穿孔结构；所述硅穿孔结构贯通n型衬底、第一介质层并延伸至第二介质层中，将第三金属互连层和第四金属互连层进行上下电连接。
进一步地，所述P阱注入区和第一P+注入区围绕设于第一内部电路区域的四周。
进一步地，所述P阱注入区包括上下相连的形成于n型衬底背面的背面P阱注入区和形成于n型衬底正面的正面P阱注入区，所述第一P+注入区形成于正面P阱注入区内部。
进一步地，所述P阱注入区包括贯通形成于n型衬底中的正面P阱注入区，所述第一P+注入区形成于正面P阱注入区内部。
进一步地，所述硅穿孔结构为多个，其间隔设于P阱注入区的四周。
进一步地，所述复合隔离结构设于第一内部电路区域、第二内部电路区域外侧并靠近芯片划片槽的区域。
一种上述的防止划片短路的CMOS图像传感器结构形成方法，包括感光芯片和逻辑芯片的制备及连接；其中，
所述感光芯片的制备包括：
使用CMOS前道制造工艺，在n型衬底上形成用于感光的像素单元阵列，包括形成光电二极管、传输晶体管栅极结构；
使用离子注入和退火工艺，在n型衬底中形成P阱注入区；
使用P+源漏注入工艺，在P阱注入区内形成第一P+注入区；
使用后道制造工艺，在n型衬底正面上形成第一介质层，以及在第一介质层中分别形成第一金属互连层、第三金属互连层结构；
所述逻辑芯片的制备包括：
使用CMOS前道制造工艺，在p型衬底正面上形成信号控制、读出及处理电路，包括形成存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管结构；
使用P+源漏注入工艺，在p型衬底中形成第二P+注入区；
使用后道制造工艺，在p型衬底正面上形成第二介质层，以及在第二介质层中分别形成第二金属互连层、第四金属互连层结构；
将上述形成的感光芯片和逻辑芯片进行堆叠和退火，通过第一介质层与第二介质层的键合将两块芯片粘合在一起，形成感光芯片和逻辑芯片之间的电连接；
对n型衬底进行背面减薄；
使用常规的硅穿孔工艺，在P阱注入区外侧自n型衬底的背面向下形成硅穿孔结构，将第三金属互连层和第四金属互连层进行上下电连接，形成从上至下贯通感光芯片和逻辑芯片的复合隔离结构。
进一步地，所述形成P阱注入区包括：
使用P阱注入和退火工艺，在n型衬底的正面形成正面P阱注入区，以及在正面P阱注入区内形成第一P+注入区；
对n型衬底进行背面减薄；
使用P阱注入和退火工艺，在n型衬底的背面形成背面P阱注入区，使背面P阱注入区和正面P阱注入区形成电学连接，从而形成贯通n型衬底的P阱注入区。
进一步地，所述形成P阱注入区包括：
使用P阱注入和退火工艺，在n型衬底的正面形成正面P阱注入区，在正面P阱注入区内形成第一P+注入区；
对n型衬底进行背面减薄，使正面P阱注入区的背面露出，从而形成贯通n型衬底的P阱注入区。
进一步地，形成P阱注入区时，注入的杂质为硼或者硼化合物；形成硅穿孔时，在硅穿孔中填充钨或铜。
从上述技术方案可以看出，本发明通过在感光芯片和逻辑芯片的内部电路区域外侧即靠近划片槽的区域设置从感光芯片到逻辑芯片上到下贯通的垂直复合隔离结构(包括在感光芯片的n型衬底里形成的P阱注入区、第一P+注入区、第三金属互连层结构，在逻辑芯片里形成的第四金属互连层、第二P+注入区，以及将第三金属互连层和第四金属互连层进行上下电连接的硅穿孔结构)，由于常规逻辑芯片中的p型衬底都会进行接地，因此逻辑芯片中的第二P+注入区、第四金属互连层和感光芯片的减薄后的n型衬底里形成的P阱注入区、第一P+注入区、第三金属互连层结构通过硅穿孔实现了电学连接，即n型衬底里的P阱注入区、第一P+注入区、第三金属互连层也实现了接地，使得P阱注入区和感光芯片的n型衬底之间的PN结处于反偏状态，隔绝了n型衬底中用于制造内部电路的区域和外围的悬浮n型衬底区，从而将感光芯片内部电路区域的n型衬底和外围的划片槽实现了电学隔离。当划片形成的硅残渣烧结物在堆叠芯片的侧壁上形成残留时，由于隔离区域以外为悬浮n型衬底区，残留的硅残渣烧结物仅连接了悬浮n型衬底区和p型衬底，并不会造成感光芯片的n型衬底和逻辑芯片p型衬底之间的短路，也就不会造成电源到地的短路或静态电流的增大。
附图说明
图1是像传感器芯片的划片过程示意图。
图2是常规芯片划片以后管芯上残留有硅残渣烧结物时的断面图。
图3是本发明一较佳实施例的一种防止划片短路的CMOS图像传感器结构平面示意图。
图4是本发明第一较佳实施例的一种防止划片短路的CMOS图像传感器结构截面示意图。
图5是本发明第二较佳实施例的一种防止划片短路的CMOS图像传感器结构截面示意图。
图6-图11是本发明一较佳实施例的一种防止划片短路的CMOS图像传感器结构形成方法的工艺步骤示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的具体实施方式中，在详述本发明的实施方式时，为了清楚地表示本发明的结构以便于说明，特对附图中的结构不依照一般比例绘图，并进行了局部放大、变形及简化处理，因此，应避免以此作为对本发明的限定来加以理解。
在以下本发明的具体实施方式中，请参考图3-图5，图3是本发明一较佳实施例的一种防止划片短路的CMOS图像传感器结构平面示意图，图4是本发明第一较佳实施例的一种防止划片短路的CMOS图像传感器结构截面示意图，图5是本发明第二较佳实施例的一种防止划片短路的CMOS图像传感器结构截面示意图；其中，图4和图5是沿图3中“X-Y”方向的两种实例的截面图。如图3所示，在CMOS图像传感器芯片(包括上下堆叠的感光芯片和逻辑芯片)的四周围绕设有P型注入区38。图3中的P型注入区38指的是在图4中感光芯片A中形成的正面P阱注入区25、背面P阱注入区24和第一P+注入区26的组合；或是图5中的正面P阱注入区25和第一P+注入区26的组合。在P型注入区38的外侧并相距P型注入区38间隔设有多个硅穿孔27结构，在硅穿孔27结构外侧即为划片槽区域11。
请参考图4。当感光芯片A背面减薄以后的n型衬底20较厚时，仅靠正面注入没法实现p阱注入贯穿n型衬底20，则需要使用图4中的结构，即通过正面P阱注入区25和背面P阱注入区24相接来实现隔离。
在本实施例中，本发明的一种防止划片短路的CMOS图像传感器结构，包括上下堆叠在一起的感光芯片A和逻辑芯片B。
感光芯片A自上而下包括：n型衬底20、第一介质层30。逻辑芯片B自下而上包括：p型衬底34、第二介质层31。
感光芯片A设有第一内部电路区域C(即图示垂直虚线以左的区域)；第一内部电路区域C包括：
设于n型衬底20正面上用于感光的像素单元阵列和设于第一介质层30中的第一金属互连层23。其中，用于感光的像素单元阵列可包括光电二极管22和传输晶体管栅极21等像素单元结构；第一金属互连层23可包括多层互连金属以及用于连接各层互连金属的通孔等属于感光芯片A的后道金属互连结构。
请参考图4。逻辑芯片B设有第二内部电路区域D(即图示垂直虚线以左的区域)，第二内部电路区域D包括：
设于p型衬底34正面上的信号控制、读出及处理电路35和设于第二介质层31中的第二金属互连层36。其中，信号控制、读出及处理电路35可包括存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管等结构；第二金属互连层36同样可包括多层互连金属以及用于连接各层互连金属的通孔等属于逻辑芯片B的后道金属互连结构。
第一内部电路区域C、第二内部电路区域D上下对应进行设置。感光芯片A和逻辑芯片B通过第一介质层30、第二介质层31相粘合，并通过第一金属互连层23、第二金属互连层36形成电连接。
请参考图4。在第一内部电路区域、第二内部电路区域的外侧(即图示垂直虚线以右的区域)，围绕第一内部电路区域、第二内部电路区域四周设有贯通感光芯片A并延伸至逻辑芯片B中的复合隔离结构。复合隔离结构可包括：
贯通形成于n型衬底20中的P阱注入区25和24及形成于P阱注入区25和24内部的第一P+注入区26，与第一P+注入区26相连并形成于第一介质层30中的第三金属互连层29，形成于第二介质层31中的第四金属互连层32，与第四金属互连层32相连并形成于p型衬底34中的第二P+注入区33，以及位于P阱注入区25和24外侧的硅穿孔27结构。其中，硅穿孔27结构贯通n型衬底20、第一介质层30并延伸至第二介质层31中，将第三金属互连层29和第四金属互连层32进行上下电连接。
P阱注入区25和24可包括上下相连的形成于n型衬底20背面的背面P阱注入区24和形成于n型衬底20正面的正面P阱注入区25，第一P+注入区26形成于正面P阱注入区25内部。P阱注入区25和24和第一P+注入区26围绕设于第一内部电路区域的四周。
硅穿孔27结构为多个，间隔设于P阱注入区25和24的四周。
复合隔离结构设于第一内部电路区域、第二内部电路区域的外侧，并靠近芯片划片槽(请参考图1)的区域。
当图像传感器要感应近红外入射光时，需要增加感光芯片A中减薄后的n型衬底20的厚度，而通常的高能注入无法形成上下贯通的P阱注入。因此
图4中将P阱注入区25和24分为正面P阱注入区25和背面P阱注入区24，并通过硅片正反面的两次P阱注入，最终形成了上下贯通的P阱注入区25和24，从而将感光芯片A的内部电路区域和划片槽区域进行了电学隔离。因此，图4中所示的器件结构适用于减薄以后厚度仍相对较厚的n型衬底20。
由于常规逻辑芯片B中的p型衬底34都会进行接地，因此逻辑芯片B中的第二P+注入区33、第四金属互连层32和感光芯片A减薄后的n型衬底20里形成的正面P阱注入区25、背面P阱注入区24、第一P+注入区26、第三金属互连层29结构通过硅穿孔27实现了电学连接，即减薄后的n型衬底20里的正面P阱注入区25、背面P阱注入区24也实现了接地，从而将感光芯片A内部电路区域的n型衬底20和外围的划片槽实现了电学隔离，隔离区域以外为悬浮n型衬底区37，即使划片产生硅残渣烧结物28也不会造成感光芯片A的减薄后的n型衬底20和逻辑芯片B的p型衬底34之间的短路。
上述的复合隔离结构从感光芯片A到逻辑芯片B上下是贯通的，从而实现了逻辑芯片B的p型衬底34和感光芯片A上的P阱注入区25和24之间的电学连接，因此加在逻辑芯片B的p型衬底34上的接地电位通过金属互连也直接接到了感光芯片A的正面P阱注入区25域，即实现了正面P阱注入区25的接地。因此正面P阱注入区25和感光芯片A的n型衬底20之间的PN结处于反偏状态，隔绝了处于减薄后的n型衬底20中用于制造内部电路的区域和外围的悬浮n型衬底区37。当划片形成的硅残渣烧结物28在堆叠芯片的侧壁上形成残留时，仅连接了悬浮n型衬底区37和p型衬底34，不会造成电源到地的短路或静态电流的增大。
请参考图5。当感光芯片A减薄以后的n型衬底20较薄时，仅靠正面注入就可实现p阱注入贯穿n型衬底20，则只需使用图5中的结构，通过正面P阱注入来实现隔离。此时，P阱注入区25和24则可只包括贯通形成于n型衬底20中的正面P阱注入区25，第一P+注入区26形成于正面P阱注入区25即P阱注入区25和24内部。
通常的CMOS图像传感器只需感应可见光，其减薄后的n型衬底20厚度一般为2微米到3微米，因此，通过图5所示的正面P阱注入即可实现在减薄后n型衬底20中的贯通。如图5所示，在第一内部电路区域的外侧即靠近划片槽的区域，可形成一个从感光芯片A到逻辑芯片B上到下贯通的复合隔离结构。这个复合隔离结构包括在感光芯片A的减薄后的n型衬底20里形成的正面P阱注入区25、第一P+注入区26、第三金属互连层29结构，在逻辑芯片B里形成的第四金属互连层32、第二P+注入区33，以及将感光芯片A的第三金属互连层29和逻辑芯片B的第四金属互连层32进行上下电连接的硅穿孔27结构。
图5中的其他结构可与图4的对应结构相同或类似，可参考图4加以理解，故不再赘述。
下面将结合具体实施方式，对本发明的一种上述的防止划片短路的CMOS图像传感器结构形成方法进行详细说明。
本发明可提供一种防止划片损伤的三维堆叠工艺，避免硅片划片过程中产生的硅残渣烧结物造成的上方感光芯片A和下方逻辑芯片B之间的静态电流上升或电路的短路失效。
以本发明提出的图4中的结构为例，本发明的一种上述的防止划片短路的CMOS图像传感器结构形成方法，包括感光芯片A和逻辑芯片B的制备及连接。
首先，如图6所示，其为感光芯片A的截面图。其中，虚线右侧为用于感光的像素单元阵列即第一内部电路区域，虚线左侧为防止硅残渣烧结物造成短路的复合隔离结构位于感光芯片A侧的部分组成结构。
感光芯片A的制备包括：
使用CMOS前道制造工艺，在n型衬底20上形成用于感光的像素单元阵列，包括形成光电二极管22、传输晶体管栅极21等像素单元结构。可采用n型硅衬底制作感光芯片A。
接着，可使用P阱注入和退火工艺，在n型衬底20的正面形成正面P阱注入区25，注入的杂质可使用硼或者硼化合物，注入的深度在1微米到5微米之间，取决于后续n型衬底20减薄后的厚度；然后，使用P+源漏注入工艺，在正面P阱注入区25内形成第一P+注入区26，从而形成P阱注入区25和24。
接着，使用后道制造工艺，先在n型衬底20正面上形成第一介质层30，再在第一介质层30中分别形成第一金属互连层23、第三金属互连层29结构，包括形成多层互连金属、通孔等后道金属互连结构。
同样地，逻辑芯片B也使用CMOS制造工艺，形成如图7所示的截面结构，即虚线左侧为用于逻辑控制的第二内部电路区域，虚线右侧为防止硅残渣烧结物造成短路的复合隔离结构位于逻辑芯片B侧的部分组成结构。
逻辑芯片B的制备包括：
使用CMOS前道制造工艺，在p型衬底34正面上形成信号控制、读出及处理电路35，包括形成存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管结构。可采用p型硅衬底制作逻辑芯片B。
接着，可使用P+源漏注入工艺，在隔离结构下方的p型衬底34中形成第二P+注入区33。
然后，使用后道制造工艺，先在p型衬底34正面上形成第二介质层31，再在第二介质层31中分别形成第二金属互连层36、第四金属互连层32结构，包括形成多层互连金属、通孔等后道金属互连结构。
接着，如图8所示，将上述形成的感光芯片A和逻辑芯片B进行堆叠和退火，将图6中的感光芯片A翻转后堆叠在逻辑芯片B上，然后通过第一介质层30与第二介质层31的键合和退火，将两块芯片粘合在一起，形成感光芯片A和逻辑芯片B之间的电连接，并形成三维堆叠结构。
随后，进入三维堆叠CMOS图像工艺的硅衬底背面减薄工艺。如图9所示，可通过研磨，从n型硅衬底背面将感光芯片A的n型硅衬底的厚度从最初的700微米至900微米减薄到所需要的厚度，通常减薄以后的硅衬底厚度在1微米至5微米左右。
然后如图10所示，通过背面P阱注入和退火，在n型衬底20的背面形成背面P阱注入区24，使背面P阱注入区24和正面P阱注入区25形成电学连接，形成贯通n型衬底20的P阱注入区25和24，从而通过正面及背面的P型注入，在减薄后的n型衬底20内实现了上下的完全穿透。
最后，如图11所示，可使用常规的硅穿孔27工艺，在P阱注入区25和24外侧自n型衬底20的背面向下形成硅穿孔27结构，将第三金属互连层29和第四金属互连层32进行上下电连接。硅穿孔27中的填充物质通常可以是钨或铜等金属导电材料，因此可以实现上下两片硅片的电学连接，从而形成从上至下贯通感光芯片A和逻辑芯片B的垂直复合隔离结构，保证了内部电路区域和外围悬浮n型衬底区域37的隔离，保证了后续划片产生的硅残渣烧结物28不会造成有效的减薄后的n型衬底20和p型衬底34之间的短路。
以上的仅为本发明的优选实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (9)
1.一种防止划片短路的CMOS图像传感器结构，其特征在于，包括：上下堆叠在一起的感光芯片和逻辑芯片；
所述感光芯片自上而下包括：n型衬底、第一介质层，所述逻辑芯片自下而上包括：p型衬底、第二介质层；
所述感光芯片设有第一内部电路区域，其包括：
设于n型衬底正面上用于感光的像素单元阵列和设于第一介质层中的第一金属互连层；
所述逻辑芯片设有第二内部电路区域，其包括：
设于p型衬底正面上的信号控制、读出及处理电路和设于第二介质层中的第二金属互连层；
所述第一内部电路区域、第二内部电路区域上下对应，所述感光芯片和逻辑芯片通过第一介质层、第二介质层的直接键合相粘合，并通过第一金属互连层、第二金属互连层形成电连接；
围绕第一内部电路区域、第二内部电路区域四周设有贯通感光芯片并延伸至逻辑芯片中的复合隔离结构，所述复合隔离结构包括：
贯通形成于n型衬底中的P阱注入区及形成于P阱注入区内部的第一P+注入区，与第一P+注入区相连并形成于第一介质层中的第三金属互连层，形成于第二介质层中的第四金属互连层，与第四金属互连层相连并形成于p型衬底中的第二P+注入区，以及位于P阱注入区外侧的硅穿孔结构，所述P阱注入区包括上下相连的形成于n型衬底背面的背面P阱注入区和形成于n型衬底正面的正面P阱注入区；所述硅穿孔结构贯通n型衬底、第一介质层并延伸至第二介质层中，将p型衬底中的第二P+注入区、n型衬底中的P阱注入区及形成于P阱注入区内部的第一P+注入区、第三金属互连层和第四金属互连层通过所述硅穿孔结构进行上下电连接。
2.根据权利要求1所述的防止划片短路的CMOS图像传感器结构，其特征在于，所述P阱注入区和第一P+注入区围绕设于第一内部电路区域的四周。
3.根据权利要求1所述的防止划片短路的CMOS图像传感器结构，其特征在于，所述P阱注入区包括贯通形成于n型衬底中的正面P阱注入区，所述第一P+注入区形成于正面P阱注入区内部。
4.根据权利要求1所述的防止划片短路的CMOS图像传感器结构，其特征在于，所述硅穿孔结构为多个，其间隔设于P阱注入区的四周。
5.根据权利要求1所述的防止划片短路的CMOS图像传感器结构，其特征在于，所述复合隔离结构设于第一内部电路区域、第二内部电路区域外侧并靠近芯片划片槽的区域。
6.一种如权利要求1所述的防止划片短路的CMOS图像传感器结构形成方法，其特征在于，包括感光芯片和逻辑芯片的制备及连接；其中，
所述感光芯片的制备包括：
使用CMOS前道制造工艺，在n型衬底上形成用于感光的像素单元阵列，包括形成光电二极管、传输晶体管栅极结构；
使用离子注入和退火工艺，在n型衬底中形成P阱注入区，所述P阱注入区包括上下相连的形成于n型衬底背面的背面P阱注入区和形成于n型衬底正面的正面P阱注入区；
使用P+源漏注入工艺，在P阱注入区内形成第一P+注入区；
使用后道制造工艺，在n型衬底正面上形成第一介质层，以及在第一介质层中分别形成第一金属互连层、第三金属互连层结构；
所述逻辑芯片的制备包括：
使用CMOS前道制造工艺，在p型衬底正面上形成信号控制、读出及处理电路，包括形成存储电容及用于形成信号控制、读出和处理电路的数字和模拟电路晶体管结构；
使用P+源漏注入工艺，在p型衬底中形成第二P+注入区；
使用后道制造工艺，在p型衬底正面上形成第二介质层，以及在第二介质层中分别形成第二金属互连层、第四金属互连层结构；
将上述形成的感光芯片和逻辑芯片进行堆叠和退火，通过第一介质层与第二介质层的键合将两块芯片直接粘合在一起，形成感光芯片和逻辑芯片之间的电连接；
对n型衬底进行背面减薄；
使用常规的硅穿孔工艺，在P阱注入区外侧自n型衬底的背面向下形成硅穿孔结构，将p型衬底中的第二P+注入区、n型衬底中的P阱注入区及形成于P阱注入区内部的第一P+注入区、第三金属互连层和第四金属互连层进行上下电连接，形成从上至下贯通感光芯片和逻辑芯片的复合隔离结构。
7.根据权利要求6所述的防止划片短路的CMOS图像传感器结构形成方法，其特征在于，所述形成P阱注入区包括：
使用P阱注入和退火工艺，在n型衬底的正面形成正面P阱注入区，以及在正面P阱注入区内形成第一P+注入区；
对n型衬底进行背面减薄；
使用P阱注入和退火工艺，在n型衬底的背面形成背面P阱注入区，使背面P阱注入区和正面P阱注入区形成电学连接，从而形成贯通n型衬底的P阱注入区。
8.根据权利要求6所述的防止划片短路的CMOS图像传感器结构形成方法，其特征在于，所述形成P阱注入区包括：
使用P阱注入和退火工艺，在n型衬底的正面形成正面P阱注入区，在正面P阱注入区内形成第一P+注入区；
对n型衬底进行背面减薄，使正面P阱注入区的背面露出，从而形成贯通n型衬底的P阱注入区。
9.根据权利要求6所述的防止划片短路的CMOS图像传感器结构形成方法，其特征在于，形成P阱注入区时，注入的杂质为硼或者硼化合物；形成硅穿孔时，在硅穿孔中填充钨或铜。
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