CN112582371B - 一种三维智能微系统芯片 - Google Patents

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Abstract

本发明涉及一种三维智能微系统芯片，主要包括第一芯片、第二芯片和第三芯片；其中，第一芯片包括传感层。针对传统传感器(如MEMS)难以与CMOS集成的痛点，本发明将传感器、处理器、存储器通过晶圆级的集成封装可实现更高的集成密度，更好的鲁棒性，降低电气连接中的寄生电容，降低测试成本，是大阵列传感器实现的前提，数据在内部传输也降低了数据被窃取的风险；同时保持了多芯片方案更好的材料兼容性和更快的产品开发周期的优点。

Description

一种三维智能微系统芯片
技术领域
本发明属于集成电路领域，特别涉及一种三维智能微系统芯片。
背景技术
智能微系统在一般意义上是指以微型化、系统化、智能化的理论为指导，在物质域、信息域、能量域等层级，采用新的架构思想与设计方法，通过三维/异质/异构集成等先进制造手段，形成特征尺度为微纳米量级，具备信息的获取、处理、通讯、执行以及能源供给等多种功能，并可独立智能化工作的微型化系统装置，也可称为智能微系统单元或智能微系统节点。传统微系统或经典计算机架构下，传感、存储和计算是分立的，体现在板级，传感器、存储芯片和计算芯片被独立封装在电路板上，通过板级导线交互数据。板级导线直径大，寄生电容也大。长久以来，传感器、存储芯片和计算芯片分别通过材料、工艺、架构等创新，性能显著提升。但分立架构和板级导线限制了数据传输的速度，并且传感器分立于芯片导致集成度低、测试成本高、鲁棒性差等缺陷。同时，因制造温度高(大于1000摄氏度)，传统传感器(如MEMS)难以与CMOS集成，需要额外的外延等工艺。传感器的采样区必须暴漏在待测物体前，难以简单采用晶圆-晶圆三维集成工艺。传感器采集到的数据是原始数据，必须采用模拟电路和处理器进行处理和计算，这增加了设计智能微系统的难度。
发明内容
本发明所要解决的技术问题是提供一种三维智能微系统芯片，将传感器、处理器、存储器通过晶圆级的集成封装可实现更高的集成密度，更好的鲁棒性，降低电气连接中的寄生电容，降低测试成本，是大阵列传感器实现的前提，数据在内部传输也降低了数据被窃取的风险；同时保持了多芯片方案更好的材料兼容性和更快的产品开发周期的优点。
本发明提供了一种三维智能微系统芯片，所述芯片包括：
第一芯片；所述第一芯片包括第一传感层；
第二芯片；所述第二芯片包括第一衬底和第一有源区层；所述第一衬底和所述第一有源区层自上而下层叠连接；
第一导电通道；所述第一导电通道的一端连接所述第二芯片内部，作为所述集成芯片的输入端或输出端；
第二导电通道；所述第二导电通道的一端连接所述第二芯片内部，另一端连接所述第一传感层，作为所述第一芯片与所述第二芯片之间的数据传输通道。
可选的，所述芯片还包括：
第四衬底；所述第四衬底层叠于所述第一传感层。
可选的，所述芯片还包括：
导电凸块；所述导电凸块设于所述第一导电通道的一端，所述导电凸块和所述第一导电通道连接。
进一步的，所述第二芯片还包括：
第一金属层、第一介电层和至少一个第一通孔；所述第一衬底、所述第一有源区层、所述第一金属层和所述第一介电层自上而下依次层叠连接；所述第一通孔设于第一介电层内部，所述第一通孔连接所述第一金属层和所述第一介电层外部，所述第一通孔为所述第二芯片的输入端或输出端。
进一步的，所述第二芯片还包括：
第三存储层；所述第三存储层位于所述第一有源区层和所述第一金属层之间。
进一步的，所述第二芯片还包括：
第四金属层；所述第四金属层位于所述第一有源区层和所述第三存储层之间。
进一步的，所述芯片还包括：
第三芯片；所述第三芯片包括第二衬底、第一存储层、第二介电层和至少一个第二通孔；所述第二衬底、第一存储层和第二介电层自下而上依次层叠连接；所述第二通孔设于第二介电层内部，所述第二通孔连接所述第一存储层和所述第二介电层外部，所述第二通孔为所述第三芯片的输入端或输出端；
所述第一介电层与所述第二介电层自上而下层叠连接，所述第一通孔和所述第二通孔一一对应。
进一步的，所述芯片还包括：
第四芯片；所述第四芯片包括第三衬底、第二存储层、第三介电层和至少一个第三通孔；所述第三衬底、第二存储层和第三介电层自下而上依次层叠连接；所述第三通孔设于第三介电层内部，所述第三通孔连接所述第二存储层和所述第三介电层外部，所述第三通孔为所述第四芯片的输入端或输出端；
第三芯片；所述第三芯片包括第二衬底、第一存储层、第二介电层和至少一个第二通孔；所述第二衬底、第一存储层和第二介电层自下而上依次层叠连接；所述第二通孔设于第二介电层内部，所述第二通孔连接所述第一存储层和所述第二介电层外部，所述第二通孔为所述第三芯片的输入端或输出端；
所述第三衬底和所述第二介电层连接，所述第三介电层和所述第一介电层连接，所述第一通孔和所述第三通孔一一对应；
所述第四芯片内设有第三导电通道，所述第三导电通道的一端连接所述第四芯片的内部，另一端与所述第二通孔连接。
可选的，所述芯片还包括：
第二金属层，所述第二金属层位于所述第一存储层和所述第二介电层之间；
和/或；
第三金属层，所述第三金属层位于所述第二存储层和所述第三介电层之间。
可选的，第一导电通道设于所述第一芯片和所述第二芯片内部，所述第一导电通道的一端连接所述第一金属层，所述导电通道的另一端连接所述第一传感层外部；
或；第一导电通道设于所述第三芯片内部，所述第一导电通道的一端连接所述第二金属层，所述导电通道的另一端连接所述第二衬底外部；
或；第一导电通道设于所述第三芯片内部和所述第四芯片内部，所述第一导电通道的一端连接所述第三金属层，所述导电通道的另一端连接所述第二衬底外部。
可选的，所述第一传感层包括压力传感器、热敏传感器、光敏传感器、位置传感器、液位传感器、能耗传感器、速度传感器、加速度传感器、射线辐射传感器中的至少一种。
可选的，所述第一有源区层包括存储外围电路、中央处理器、模数转换电路、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
可选的，所述第一存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；
可选的，所述第二存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
可选的，所述第三存储层包括相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
本发明在数据输入时，数据流动方向依次为所述第一导电通道、所述第二芯片、所述第四芯片、所述第三导电通道和所述第三芯片；所述第一芯片用于传感，所述第二芯片用于计算，所述第四芯片用于热数据存储或内存，所述第三芯片用于冷数据存储或外存；
在数据输出时，数据流动方向依次为所述第三芯片、所述第三导电通道、所述第四芯片、所述第二芯片和所述第一导电通道，所述第二芯片用于计算，所述第四芯片用于热数据交换，所述第三芯片用于冷数据读出。
有益效果
本发明将传感器、处理器、存储器通过晶圆级的集成封装，构成了相对封闭的传感、存储、计算系统，数据在内部传输也降低了数据被窃取的风险；本发明使用芯片内部金属或通孔传输数据，集成密度更高，相比于多芯片方案，鲁棒性更好，降低了电气连接中的寄生电容，数据交换更快，测试成本更低；相比于单片集成方案，本发明采用模组化的工艺提升了研发效率并缩短生产周期，传感器、存储单元和逻辑电路独立加工，从而使各芯片可以选用更适合的先进工艺，在减少芯片面积、提高集成密度的同时保证了各模块的性能，实现了并行、模块化的产品设计及制造。
附图说明
图1为实施例1三维智能微系统芯片的结构示意图；
图2为实施例2三维智能微系统芯片的结构示意图；
图3为实施例2三维智能微系统芯片在数据输入时的数据流动方向的示意图；
图4为实施例2三维智能微系统芯片在数据输出时的数据流动方向的示意图；
图5为实施例2三维智能微系统芯片的制备工艺流程图；
以下对图1和图2作补充说明：
1-第一芯片；10-第四衬底；11-第一传感层；
2-第二芯片；20-第一衬底；21-第一有源区层；22-第一金属层；23-第一介电层；24-第一通孔；25-第三存储层；26-第四金属层；
3-第三芯片；30-第二衬底；31-第一存储层；32-第二金属层；33-第二介电层；34-第二通孔；
4-第四芯片；40-第三衬底；41-第二存储层；42-第三金属层；43-第三介电层；44-第三通孔；
5-第一导电通道；6-第二导电通道；7-第三导电通道；8-导电凸块。
具体实施方式
下面结合具体实施例，进一步阐述本发明。应理解，这些实施例仅用于说明本发明而不用于限制本发明的范围。此外应理解，在阅读了本发明讲授的内容之后，本领域技术人员可以对本发明作各种改动或修改，这些等价形式同样落于本发明所附权利要求书所限定的范围。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本发明实施例的描述中，需要理解的是，术语“上”、“下”、“顶”、“底”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含的包括一个或者更多个该特征。而且，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
实施例1
图1为本实施例提供的一种三维智能微系统芯片的分级存储方案(新型)结构示意图，该芯片包括：
第一芯片1；包括第一传感层11和第四衬底10；第四衬底10层叠于第一传感层11；
第二芯片2；包括第一衬底20、第一有源区层21、第一金属层22、第一介电层23和第一通孔24；其中，第一通孔24的数量可以为一个，也可以为多个；第一衬底20、第一有源区层21、第一金属层22和第一介电层23依次层叠连接，第一通孔24设于第一介电层23内部，第一通孔24连接第一金属层22和第一介电层23外部，第一通孔24为第二芯片2的输入端或输出端；
第二芯片2还可包括：第三存储层25；所述第三存储层25位于所述第一有源区层21和所述第一金属层22之间。第四金属层26；所述第四金属层26位于所述第一有源区层21和所述第三存储层25之间。
第三芯片3；包括第二衬底30、第一存储层31、第二介电层33和第二通孔34；其中，第二通孔34的数量可以为一个，也可以为多个；第二衬底30、第一存储层31和第二介电层33依次层叠连接，第二通孔34设于第二介电层33内部，第二通孔34连接第一存储层31和第二介电层33外部，第二通孔34为第三芯片3的输入端或输出端；
第三芯片3还可包括：第二金属层32，第二金属层32位于第一存储层31和第二介电层33之间。
第一介电层23与第二介电层33层叠连接，第一通孔24和第二通孔34一一对应；
第一导电通道5；第一导电通道5设于三维智能微系统芯片内部，第一导电通道5作为三维智能微系统芯片的输入端或输出端；
第二导电通道6；第二导电通道6的一端连接第二芯片2内部，第二导电通道6的另一端连接第一传感层11，作为第一芯片1与第二芯片2之间的数据传输通道。
实施例2
图2为本实施例提供的一种三维智能微系统芯片的分级存储方案(传统)结构示意图，该芯片包括：
第一芯片1；包括第一传感层11和第四衬底10；第四衬底10层叠于第一传感层11；
第二芯片2；包括第一衬底20、第一有源区层21、第一金属层22、第一介电层23和第一通孔24；其中，第一通孔24的数量可以为一个，也可以为多个；第一衬底20、第一有源区层21、第一金属层22和第一介电层23依次层叠连接，第一通孔24设于第一介电层23内部，第一通孔24连接第一金属层22和第一介电层23外部，第一通孔24为第二芯片2的输入端或输出端；
第四芯片4；包括第三衬底40、第二存储层41、第三介电层43和第三通孔44；其中，第三通孔44的数量可以为一个，也可以为多个；第三衬底40、第二存储层41和第三介电层43依次层叠连接，第三通孔44设于第三介电层43内部，第三通孔44连接第二存储层41和第三介电层43外部，第三通孔44为第四芯片4的输入端或输出端；
第四芯片4还可包括：第三金属层42，第三金属层42位于第二存储层41和第三介电层43之间。
第三芯片3；包括第二衬底30、第一存储层31、第二介电层33和第二通孔34；其中，第二通孔34的数量可以为一个，也可以为多个；第二衬底30、第一存储层31和第二介电层33依次层叠连接，第二通孔34设于第二介电层33内部，第二通孔34连接第一存储层31和第二介电层33外部，第二通孔34为第三芯片3的输入端或输出端；
第三芯片3还可包括：第二金属层32，第二金属层32位于第一存储层31和第二介电层33之间。
第一介电层23与第二介电层33层叠连接，第一通孔24和第二通孔34一一对应；
第一导电通道5；第一导电通道5设于三维智能微系统芯片内部，第一导电通道5作为三维智能微系统芯片的输入端或输出端；
第二导电通道6；第二导电通道6的一端连接第二芯片2内部，第二导电通道6的另一端连接第一传感层11，作为第一芯片1与第二芯片2之间的数据传输通道。
第三衬底40和第二介电层33连接，第三介电层43和第一介电层23连接，第一通孔24和第三通孔44一一对应，实现第一芯片1、第二芯片2、第三芯片3、第四芯片4的层叠；
第四芯片4内设有第三导电通道7，第三导电通道7的一端连接第四芯片4的内部，第三导电通道7的另一端与至少一个第二通孔34连接。
本实施例2另一方面提供一种三维智能微系统芯片的制备方法，提供的三维智能微系统芯片的制备方法和上述三维智能微系统芯片基于同样的构思，图5为该制备方法的流程示意图，该方法包括以下步骤：
制备第一芯片1；包括：
S1：获取第四衬底10，于第四衬底10表面形成第一传感层11；
制备第二芯片2；包括：
S2：获取第一衬底20，于第一衬底20表面形成第一有源区层21；
S3：于第一有源区层21表面形成第一金属层22；
S4：于第一金属层22表面形成第一介电层23；
S5：于第一介电层23内部形成至少一个第一通孔24，第一通孔24连接第一金属层22和第一介电层23外部，第一通孔24为第二芯片2的输入端或输出端；
制备第三芯片3；包括：
S6：获取第二衬底30，于第二衬底30表面形成第一存储层31；
S7：于第一存储层31表面形成第二介电层33；可选的，该步骤可以在第一存储层31表面先制备第二金属层32，在第二金属层32表面制备第二介电层33；
S8：于第二介电层33内部形成至少一个第二通孔34，第二通孔34连接第一存储层31和第二介电层33外部，第二通孔34为第三芯片3的输入端或输出端；
S9：制备第一导电通道5，第一导电通道5一端连接第一金属层22，第一导电通道5另一端连接第一传感层11外部，第一导电通道5为三维智能微系统芯片的输入端或输出端；
S10：制备第二导电通道6，第二导电通道6一端连接第一金属层22，第二导电通道6另一端连接第一传感层11，第二导电通道6为第一芯片1和第二芯片2之间的数据传输通道。
制备第四芯片4；包括：
S11：获取第三衬底40，于第三衬底40表面形成第二存储层41；
S12：于第二存储层41表面形成第三介电层43；可选的，该步骤可以在第二存储层41表面先制备第三金属层42，在第三金属层42表面制备第三介电层43；
S13：于第三介电层43内部形成至少一个第三通孔44，第三通孔44连接第二存储层41和第三介电层43外部，第三通孔44作为第四芯片4的输入和输出；
S14：将第四衬底10和第一衬底20层叠连接、将第三介电层43和第一介电层23连接，第三衬底40和第二介电层连接，其中，第一通孔24和至少一个第三通孔44键合连接，实现第一芯片1、第二芯片2、第三芯片3和第四芯片4的层叠；
S15：在第四芯片4内制备第三导电通道7，第三导电通道7的一端连接第四芯片4的内部，第三导电通道7的另一端与所述至少一个第三通孔34连接。
S16：在第一导电通道5表面制备形成导电凸块8，导电凸块8和第一导电通道5连接作为三维智能微系统芯片的输入端或输出端。
实施例2中，当该三维智能微系统芯片包括上述制备第四芯片时，第一导电通道5也可以设于第三芯片3内部或第三芯片3内部和第四芯片4内部作为三维智能微系统芯片的输入端或输出端，第一导电通道5的一端连接第二金属层32或第三金属层42，第一导电通道5的另一端连接第二衬底30外部。
由上所述，本发明三维智能微系统芯片可以由上述第一芯片1、第二芯片2和第三芯片3连接的单级存储方案(sensor+CPU+NAND)构成，也可以由上述第一芯片1、第二芯片2、第三芯片3和第四芯片4依次层叠连接的传统分级存储方案(sensor+CPU+DRAM+NAND)构成，也可以由上述第一芯片1、上述带有第三存储层25的第二芯片2、第三芯片3连接的新型分级存储方案(sensor+CPU+PCM+NAND)构成。
本发明实施例中，当三维智能微系统芯片由第一芯片1、第二芯片2和第三芯片3连接的单级存储方案构成时，该三维智能微系统芯片还可以包括第二金属层32，第二金属层32位于第一存储层31和第二介电层33之间；
当该三维智能微系统芯片由第一芯片1、第二芯片2、第三芯片3和第四芯片4依次层叠连接的传统分级存储方案构成时，该三维智能微系统芯片可以只包括第二金属层32，第二金属层32位于第一存储层31和第二介电层33之间；
也可以只包括第三金属层42，第三金属层42位于第二存储层41和第三介电层43之间；
也可以同时包括第二金属层32和第三金属层42，第二金属层32位于第一存储层31和第二介电层33之间，第三金属层42位于第二存储层41和第三介电层43之间。
当该三维智能微系统芯片由第一芯片1、上述带有第三存储层25的第二芯片2、第三芯片3连接的新型分级存储方案方案构成时，该三维智能微系统芯片可以只包括第二金属层32，第二金属层32位于第一存储层31和第二介电层33之间；
也可以只包括第四金属层26，第四金属层26位于第一有源区层21和第三存储层25之间；
也可以同时包括第二金属层32和第四金属层26，第二金属层32位于第一存储层31和第二介电层33之间，第四金属层26位于第一有源区层21和第三存储层25之间。
本发明实施例1和2中，该三维智能微系统芯片还包括导电凸块8，导电凸块8设于第一导电通道5的一端，导电凸块5和第一导电通道8连接。
本发明实施例2中，图3为该三维智能微系统芯片数据输入时的数据流动方向示意图，如图2所示，三维智能微系统芯片在数据输入时，数据流动方向为第一导电通道5、第二芯片2、第四芯片4、第三导电通道7和第三芯片3；第一芯片1用于传感，第二芯片2用于计算，第四芯片4用于热数据存储或内存，第三芯片3用于冷数据存储或外存；
图4为该三维智能微系统芯片数据输出时的数据流动方向示意图，如图3所示，三维智能微系统芯片在数据输出时，数据流动方向为第三芯片3、第三导电通道7、第四芯片4、第二芯片2和第一导电通道5，第二芯片2用于计算，第四芯片4用于热数据交换，第三芯片3用于冷数据读出。
本发明实施例中，第一传感层11可以为压力传感器、热敏传感器、光敏传感器、位置传感器、液位传感器、能耗传感器、速度传感器、加速度传感器、射线辐射传感器中的至少一种；
第一有源区层21可以为存储外围电路、中央处理器、模数转换电路、现场可编程逻辑阵列、专用集成电路、数字信号处理器、人工智能芯片、调制解调器中的至少一种；
第一存储层31可以为相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种；
第二存储层41可以为相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
第三存储层25可以为相变存储阵列、阻变存储阵列、磁存储阵列、静态随机存取存储阵列、动态随机存取存储阵列或闪存存储阵列中的至少一种。
本发明实施例中，第一衬底20、第二衬底30、第三衬底40和第四衬底10可以是本领域中已知的任何半导体衬底，诸如单晶硅衬底、四四族化合物衬底、三五族化合物衬底、二六族化合物衬底等；也可以是在上述的衬底表面的外延层；也可以是上述衬底和其表面的埋氧层(BOX)；还可以是任何其它半导体材料或非半导体材料构成的衬底，诸如氧化硅衬底、玻璃衬底、塑料衬底、金属衬底或陶瓷衬底。
本发明实施例中，第一介电层23、第二介电层33和第三介电层43可以由包括氧化物(例如，氧化硅、氧化铝、二氧化铪等)、氮化硅及氮氧化硅等在内的任何合适的绝缘材料制成，在此不做限制。其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
本发明实施例中，第一金属层22、第二金属层32、第三金属层42、第四金属层26、第一通孔24、第二通孔34和第三通孔44可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成，其形成工艺包括但不限于电镀、化学气相沉积、物理气相沉积或原子层沉积。
本发明实施例中，第一导电通道5、第二导电通道6和第三导电通道7可以使用过硅通孔(TSV)结构，可以由金属、金属合金、金属硅化物、或高掺杂的半导体(例如，钨(W)、硅化钨(WSiX)、氮化钨(WN)、钛(Ti)、氮化钛(TiN)、掺杂的多晶硅等)等任何合适的导电材料制成。
本发明实施例中，第一芯片1、第二芯片2、第三芯片3和第四芯片4可以采用不同的制造工艺，提高速度，降低成本，减少制造过程中相互之间的影响。该优点覆盖了传感部件、计算部件、热数据存储部件和冷数据存储部件。
本发明实施例中，三维智能微系统芯片使用芯片内部金属、通孔或者过硅通孔(TSV)传输数据，相比于片外走线，导线寄生电容低，数据交换速度快。在数据输入时，数据流动方向为第一导电通道5、第二芯片2、第四芯片4、第三导电通道7和第三芯片3。第一芯片1用于传感，第二芯片为逻辑，用于计算，第四芯片4为DRAM，用于热数据存储或内存，第三芯片3可以为闪存，用于冷数据存储或外存。整个计算和存储架构是按照速度从快到慢和数据容量从小到大设计的，因此系统能效高，成本低；并且该三维智能微系统芯片将传感器、处理器、存储器通过晶圆级的集成封装，构成了相对封闭的传感、存储、计算系统，数据在内部传输也降低了数据被窃取的风险；使用芯片内部金属或通孔传输数据，集成密度更高，相比于多芯片方案，鲁棒性更好，降低了电气连接中的寄生电容，数据交换更快，测试成本更低。
以上仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种三维智能微系统芯片，其特征在于：所述芯片包括：
第一芯片（1）；所述第一芯片（1）包括第一传感层（11）；
第二芯片（2）；所述第二芯片（2）包括第一衬底（20）和第一有源区层（21）；所述第一衬底（20）和所述第一有源区层（21）自上而下层叠连接；
第一导电通道（5）；所述第一导电通道（5）的一端连接所述第二芯片（2）内部，作为所述微系统芯片的输入端或输出端；
第二导电通道（6）；所述第二导电通道（6）的一端连接所述第二芯片（2）内部，另一端连接所述第一传感层（11），作为所述第一芯片（1）与所述第二芯片（2）之间的数据传输通道；
第四衬底（10）；所述第四衬底（10）层叠于所述第一传感层（11）；
所述微系统芯片还包括：
导电凸块（8）；所述导电凸块（8）设于所述第一导电通道（5）的一端，所述导电凸块（8）和所述第一导电通道（5）连接。
2.根据权利要求1所述的芯片，其特征在于：所述第一传感层（11）包括压力传感器、热敏传感器、光敏传感器、位置传感器、液位传感器、能耗传感器、速度传感器、加速度传感器、射线辐射传感器中的至少一种。
3.根据权利要求1所述的芯片，其特征在于：所述第二芯片（2）还包括：
第一金属层（22）、第一介电层（23）和至少一个第一通孔（24）；所述第一衬底（20）、所述第一有源区层（21）、所述第一金属层（22）和所述第一介电层（23）自上而下依次层叠连接；所述第一通孔（24）设于第一介电层（23）内部，所述第一通孔（24）连接所述第一金属层（22）和所述第一介电层（23）外部，所述第一通孔（24）为所述第二芯片（2）的输入端或输出端。
4.根据权利要求3所述的芯片，其特征在于：所述第二芯片（2）还包括：
第三存储层（25）；所述第三存储层（25）位于所述第一有源区层（21）和所述第一金属层（22）之间。
5.根据权利要求4所述的芯片，其特征在于：所述第二芯片（2）还包括：
第四金属层（26）；所述第四金属层（26）位于所述第一有源区层（21）和所述第三存储层（25）之间。
6.根据权利要求3所述的芯片，其特征在于：所述芯片还包括：
第三芯片（3）；所述第三芯片（3）包括第二衬底（30）、第一存储层（31）、第二介电层（33）和至少一个第二通孔（34）；所述第二衬底（30）、第一存储层（31）和第二介电层（33）自下而上依次层叠连接；所述第二通孔（34）设于第二介电层（33）内部，所述第二通孔（34）连接所述第一存储层（31）和所述第二介电层（33）外部，所述第二通孔（34）为所述第三芯片（3）的输入端或输出端；
所述第一介电层（23）与所述第二介电层（33）自上而下层叠连接，所述第一通孔（24）和所述第二通孔（34）一一对应。
7.根据权利要求3所述的芯片，其特征在于：所述芯片还包括：
第四芯片（4）；所述第四芯片（4）包括第三衬底（40）、第二存储层（41）、第三介电层（43）和至少一个第三通孔（44）；所述第三衬底（40）、第二存储层（41）和第三介电层（43）自下而上依次层叠连接；所述第三通孔（44）设于第三介电层（43）内部，所述第三通孔（44）连接所述第二存储层（41）和所述第三介电层（43）外部，所述第三通孔（44）为所述第四芯片（4）的输入端或输出端；
第三芯片（3）；所述第三芯片（3）包括第二衬底（30）、第一存储层（31）、第二介电层（33）和至少一个第二通孔（34）；所述第二衬底（30）、第一存储层（31）和第二介电层（33）自下而上依次层叠连接；所述第二通孔（34）设于第二介电层（33）内部，所述第二通孔（34）连接所述第一存储层（31）和所述第二介电层（33）外部，所述第二通孔（34）为所述第三芯片（3）的输入端或输出端；
所述第三衬底（40）和所述第二介电层（33）连接，所述第三介电层（43）和所述第一介电层（23）连接，所述第一通孔（24）和所述第三通孔（44）一一对应；
所述第四芯片（4）内设有第三导电通道（7），所述第三导电通道（7）的一端连接所述第四芯片（4）的内部，另一端与所述第二通孔（34）连接。
8.根据权利要求7所述的芯片，其特征在于：在数据输入时，数据流动方向依次为所述第一导电通道（5）、所述第二芯片（2）、所述第四芯片（3）、所述第三导电通道（7）和所述第三芯片（3）；所述第一芯片（1）用于传感，所述第二芯片（2）用于计算，所述第四芯片（4）用于热数据存储或内存，所述第三芯片（3）用于冷数据存储或外存；
在数据输出时，数据流动方向依次为所述第三芯片（3）、所述第三导电通道（7）、所述第四芯片（4）、所述第二芯片（2）和所述第一导电通道（5），所述第二芯片（2）用于计算，所述第四芯片（4）用于热数据交换，所述第三芯片（3）用于冷数据读出。
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