CN110783311A - 一种闪存电路及其制备方法 - Google Patents

一种闪存电路及其制备方法 Download PDF

Info

Publication number
CN110783311A
CN110783311A CN201911093938.1A CN201911093938A CN110783311A CN 110783311 A CN110783311 A CN 110783311A CN 201911093938 A CN201911093938 A CN 201911093938A CN 110783311 A CN110783311 A CN 110783311A
Authority
CN
China
Prior art keywords
layer
circuit module
flash memory
module
surface side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911093938.1A
Other languages
English (en)
Other versions
CN110783311B (zh
Inventor
徐培
任军
吕向东
李政达
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hengshuo semiconductor (Hefei) Co.,Ltd.
Original Assignee
Hefei Hengshuo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hefei Hengshuo Semiconductor Co Ltd filed Critical Hefei Hengshuo Semiconductor Co Ltd
Priority to CN201911093938.1A priority Critical patent/CN110783311B/zh
Publication of CN110783311A publication Critical patent/CN110783311A/zh
Application granted granted Critical
Publication of CN110783311B publication Critical patent/CN110783311B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明涉及半导体制造技术领域，公开了一种闪存电路及其制备方法，该闪存电路包括晶圆本体、设置在晶圆本体第一表面侧的第一器件结构层、设置在晶圆本体第二表面侧的第二器件结构层；第一器件结构层中设置有存储阵列电路模块，第二器件结构层中设置有外围控制电路模块，存储阵列电路模块与外围控制电路模块通过上层金属层和导电通道实现电路连接，构成完整功能的闪存电路，制备方法包括在同一块晶圆正反面分别制备存储阵列电路模块与外围控制电路模块，并形成连接通道，本发明可以有效地降低单芯片的面积、降低晶圆表面的缺陷概率从而降低单芯片的成本，提升芯片的市场竞争力。

Description

一种闪存电路及其制备方法
技术领域
本发明涉及半导体制造技术领域，具体涉及一种闪存电路及其制备方法。
背景技术
闪存是一种有着广泛应用的半导体芯片，主要用来做数据的存储。闪存芯片的电路结构上是由存储阵列(Memory Array)和外围控制电路(Periphery Control Logic)两大区域组成的，其中存储整列是用来作为数据存取的基本单元，而外围控制电路则是实现芯片中存储整列的数据读取、擦除、写入等功能的逻辑电路。由于闪存芯片存储阵列(MemoryArray)的存储单元需要存储数据的功能，业界通常的做法是由2层多晶硅的结构组成的，其中靠近硅晶圆基底的一层多晶硅是用来做数据存储之用的，也叫浮栅；而对应的外围控制电路(Periphery Control Logic)则是与通常的逻辑电路单元一样，是由一层多晶硅结构所组成的。同时由于存储阵列(Memory Array)需要尽可能多的存储数据，存储单元的尺寸会尽可能做小，而外围控制电路(Periphery Control Logic)则由于闪存芯片操作得时候需要提供和耐受很高的电压，尺寸相对会较大。
此外在目前主流的65nm NOR flash闪存工艺中，存储单元是使用的65nm的工艺，而外围控制电路中则还在使用180nm的工艺。在当前的存储芯片制作过程中，存储阵列和外围控制电路实际是在晶圆的同一表面制作完成的，但在制作的过程中两者大部分工艺步骤是需要分开进行的，能够共用的工艺步骤很少；另外在制造过程中还经常需要考虑两者之间的工艺差异带来的相互影响，反而需要增加很多额外的工艺步骤来消除这些影响因素，从而给工艺的稳定性以及后续先进工艺的开发带来很大的挑战。
发明内容
针对现有技术的不足，本发明提供一种闪存电路及其制备方法用以解决上述的问题。
由于当前闪存芯片主流所使用的抛光晶圆(polished wafer)并不需要额外生长外延层,晶圆两面的电学性质并无大的差异,抛光晶圆在降低晶圆成本的同时也使得我们在晶圆两面分别制作不同的电路功能模块是可行的。
因此本发明解决技术问题采用如下技术方案：
一种闪存电路，包括晶圆本体、设置在所述晶圆本体第一表面侧的第一器件结构层、设置在所述晶圆本体第二表面侧的第二器件结构层；
所述第一器件结构层中设置有存储阵列电路模块，所述第二器件结构层中设置有外围控制电路模块；
所述存储阵列电路模块的顶层金属层与设置在所述第一器件结构层中第一金属垫模块电路连接；
所述外围控制电路模块的顶层金属层与设置在其外侧的上层金属层电路连接；
所述上层金属层通过设置在所述晶圆本体内部的导电通道与第一金属垫模块电路连接；
所述存储阵列电路模块与所述外围控制电路模块通过所述上层金属层和所述导电通道实现电路连接，构成完整功能的闪存电路。
优选地，所述晶圆本体第一表面侧和第二表面侧自外向内均依次设置有碳化硅层和二氧化硅层。
优选地，所述导电沟道包括硅通孔，所述硅通孔内填充有导电材料。
优选地，所述导电材料为铂、金、铜、钛和钨中的一种或几种。
优选地，所述第二表面侧设置的碳化硅层和二氧化硅层上匹配开设有用于封装的第二金属垫开口。
优选地，所述第二金属垫为铝金属垫，设置在所述上层金属层中。
优选地，所述碳化硅层的厚度参数为10000±2000A，所述二氧化硅层的厚度参数参数为5000±1000A。
本发明还提供一种芯片，包括前述的闪存电路。
本发明还提供一种电子装置，包括前述的芯片。
本发明还提供一种制备如前述的闪存电路的方法，其特征在于，包括以下步骤：
将闪存电路分割成存储阵列电路模块和外围控制电路模块，并匹配制作在晶圆本体第一表面侧形成存储阵列电路模块的第一套光罩以及在晶本体第二表面侧形成外围控制电路模块的第二套光罩；所述存储阵列电路模块和外围控制电路模块采用不同的工艺制备；
使用第一套光罩在晶圆本体第一表面侧制备存储阵列电路模块，并在其顶层金属层正对存储阵列电路模块外围制备第一金属垫模块，并按需求构建存储阵列电路模块与第一金属垫模块的导电通道；
在制备好的存储阵列电路模块上由内向外依次覆盖一层二氧化硅和一层氮化硅；
使用化学机械研磨的方法对晶圆第二表面侧进行减薄，去除薄膜层并使其平坦化；
使用第二套光罩在晶圆本体第二表面侧制备外围控制电路模块；
在晶圆本体第二表面侧使用硅通孔打孔，控制硅通孔连通到所述第一金属垫模块并向所述硅通孔中填充金属；
在制备好的外围控制电路模块的顶层金属层外制备上层金属层，并在金属层中按需构建外围控制电路模块与已填充金属的硅通孔间的导电通道以及用于封装的第二金属垫模块；
在制备好的上层金属层外侧由内向外依次覆盖一层二氧化硅和一层氮化硅，同时一并生成第二金属垫开口。
与现有技术相比，本发明具有如下的有益效果：
本发明的一种闪存电路，创造性的将存储阵列和外围控制电路分开制作在同一片晶圆的正反两面，然后通过硅通孔技术(TSV)将两边的电路模块连接起来，从而实现完整功能的闪存芯片，相对于我们目前传统的芯片在单面制作的方式，可以有效地降低单芯片的面积，从而降低单芯片的成本，提升芯片的市场竞争力；
此外通过在同一片晶圆正反两面分别设置存储阵列(Memory Array)和外围控制电路，为采用不同工艺制备存储阵列(Memory Array)和外围控制电路提供了前提基础，分开制造有利于工艺的控制和工艺稳定性提升，也可以有效降低晶圆表面的缺陷概率，从而有利于晶圆良率的提升；
本发明提供的闪存电路的制备方法将闪存的存储阵列(Memory Array)和外围控制电路(Periphery Control Logic)采用不同的工艺分别制作在同一片晶圆的正反两面，在单片晶圆的制造成本上升约为10％的情况下有效降低了60％的单芯片面积，提升了单片晶圆上芯片的数量。
关于本发明相对于现有技术，其他突出的实质性特点和显著的进步在实施例部分进一步详细介绍。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1为现有技术的闪存电路的电路模块框架图；
图2为现有技术的存储电路的电路制作工艺结构示意图；
图3为本发明的闪存电路中在晶圆本体第一表面侧形成存储阵列电路模块的工艺结构示意图；
图4为本发明的闪存电路中在晶圆本体第二表面侧形成外围控制电路模块的工艺结构示意图；
图5为本发明的使用硅通孔联通晶圆的两面后的工艺结构示意图；
图6为本发明的制作上层金属层连接两面的电路并同时形成第二金属垫开口的工艺结构示意图；
图7为本发明的闪存电路中存储阵列电路模块的电路框架图；
图8为本发明的闪存电路中外围控制电路模块的电路框架图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在说明书及权利要求书当中使用了某些名称来指称特定组件。应当理解，本领域普通技术人员可能会用不同名称来指称同一个组件。本申请说明书及权利要求书并不以名称的差异作为区分组件的方式，而是以组件在功能上的实质性差异作为区分组件的准则。如在本申请说明书和权利要求书中所使用的“包含”或“包括”为一开放式用语，其应解释为“包含但不限定于”或“包括但不限定于”。具体实施方式部分所描述的实施例为本发明的较佳实施例，并非用以限定本发明的范围。
另外请注意在本申请实施例附图中的某些电路连线仅作为工艺制作的参考,与实际电路的连线情况并不完全一致，这对于本发明的举例说明没有影响。
为了便于比较，请参照图1和2，为现有的闪存电路的电路模块框架图和现有闪存电路的电路制作工艺结构示意图,在晶圆的同一表面制作完成闪存电路。
实施例1
请参照图3-8：
本实施例的一种闪存电路，包括晶圆本体1、设置在晶圆本体1第一表面侧的第一器件结构层2、设置在晶圆本体1第二表面侧的第二器件结构层3；
第一器件结构层2中设置有存储阵列电路模块21，所述第二器件结构层3中设置有外围控制电路模块31；
存储阵列电路模块21的顶层金属层22与设置在第一器件结构层2中第一金属垫模块23电路连接；
外围控制电路模块31的顶层金属层32与设置在其外侧的上层金属层6电路连接；
上层金属层通过设置在所述晶圆本体内部的导电通道7与第一金属垫模块23电路连接；
存储阵列电路模块21与所述外围控制电路模块31通过所述上层金属层6和所述导电通道7实现电路连接，构成完整功能的闪存电路。
本实施例中的晶圆本体1第一表面侧和第二表面侧自外向内均依次设置有碳化硅层
4和二氧化硅层5。
本实施例中的导电沟道7包括硅通孔，所述硅通孔内填充有导电材料。
本实施例中的导电材料为铜，当然也可以使用铂、金、铜、钛和钨。
本实施例中的第二表面侧设置的碳化硅层4和二氧化硅层5上匹配开设有用于封装的第二金属垫开口8。
本实施例中的第二金属垫9为铝金属垫，设置在所述上层金属层6中。
本实施例中的碳化硅层的厚度参数为10000±2000A，所述二氧化硅层的厚度参数参数为5000±1000A，这两个参数为电路表面所覆盖介电质的厚度范围，这两层主要作用是在后续的工艺制作中和终端使用过程中用作电路的保护层；结合目前工艺和实际使用中的情形设定的一个相对安全和合理的厚度的范围，低于此数值可能会导致工艺和使用中电路不能正常工作,高于此数值太多会导致生产中资源浪费和工艺上的加工困难；
实施例2
在实施例中对于与现有技术中相同的步骤以及参数就不做过多的叙述，只对本发明调整的内容作出了详细的介绍。
本实施例的一种闪存电路的制备方法，包括以下步骤：
将闪存电路分割成存储阵列电路模块和外围控制电路模块，并匹配制作在晶圆本体第一表面侧形成存储阵列电路模块的第一套光罩以及在晶本体第二表面侧形成外围控制电路模块的第二套光罩；
在这里还需要在传统的光罩的基础上增加一张金属层，一张连接层以及一张硅通孔层的光罩，该金属层是指数量上须由原来的1,2,3层金属层变为两边各两层(一共4层)；
连接层是指金属连接孔，也是由于电路分为两面制作电路,需要额外的一层连接层将底层元件与上面的金属层连接,由此导致需增加一张连接层光罩来制作连接层；
使用第一套光罩在晶圆本体第一表面侧制备存储阵列电路模块，并在其顶层金属层正对存储阵列电路模块外围制备第一金属垫模块，并按需求构建存储阵列电路模块与第一金属垫模块的导电通道；注意金属垫底下不能有其他的电路结构,以便后续通过硅通孔与外围控制电路连接在一起；
在制备好的存储阵列电路模块上由内向外依次覆盖一层二氧化硅和一层氮化硅；这两层主要作用是为后续的制作工艺中和终端的使用过程中用作电路的保护层；
使用化学机械研磨的方法对晶圆第二表面侧进行减薄，去除薄膜层并使其平坦化；这两层主要作用是为后续的制作工艺中和终端的使用过程中用作电路的保护层；
使用第二套光罩在晶圆本体第二表面侧制备外围控制电路模块；在这里使用外围控制电路的一套光罩在晶圆反面制作外围控制电路一直到第二金属层，制作中外围控制电路部分与存储阵列部分的图形对准(Overlay)需要控制在±1um以内；此处图形对准指晶圆上下面的图形的对准，即外围控制电路部分和存储阵列电路部分两者之间的对准；两者图形需要控制在一定范围内正确对准才能保证电路功能正常，超过此范围可能会导致电路不能正常工作；
在晶圆本体第二表面侧使用硅通孔打孔，控制硅通孔连通到所述第一金属垫模块并向所述硅通孔中填充金属；
在制备好的外围控制电路模块的顶层金属层外制备上层金属层，并在金属层中按需构建外围控制电路模块与已填充金属的硅通孔间的导电通道以及用于封装的第二金属垫模块；
在制备好的上层金属层外侧由内向外依次覆盖一层二氧化硅和一层氮化硅，同时一并生成第二金属垫开口。
在本实施例中存储阵列电路模块是使用的65nm的工艺设计并制作完成，而外围控制电路中使用180nm的工艺；当然在本实施例中存储阵列电路模块制作所采用的工艺并不完全限于65nm，也可以是40、45、50、55nm等技术节点的工艺；在本实施例中的外围控制电路不完全限于180nm，也可以是45、55、65nm等技术节点的工艺。
实施例3
本实施例提供一种芯片，包括如实施例1所述的闪存电路。
实施例4
本实施例提供一种芯片，包括如实施例2制备的闪存电路。
实施例5
本实施例提供一种电子装置，包括如实施例3或4所述的芯片
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种闪存电路，其特征在于，包括晶圆本体、设置在所述晶圆本体第一表面侧的第一器件结构层、设置在所述晶圆本体第二表面侧的第二器件结构层；
所述第一器件结构层中设置有存储阵列电路模块，所述第二器件结构层中设置有外围控制电路模块；
所述存储阵列电路模块的顶层金属层与设置在所述第一器件结构层中第一金属垫模块电路连接；
所述外围控制电路模块的顶层金属层与设置在其外侧的上层金属层电路连接；
所述上层金属层通过设置在所述晶圆本体内部的导电通道与第一金属垫模块电路连接；
所述存储阵列电路模块与所述外围控制电路模块通过所述上层金属层和所述导电通道实现电路连接，构成完整功能的闪存电路。
2.根据权利要求1所述的一种闪存电路，其特征在于，所述晶圆本体第一表面侧和第二表面侧自外向内均依次设置有碳化硅层和二氧化硅层。
3.根据权利要1所述的一种闪存电路，其特征在于，所述导电沟道包括硅通孔，所述硅通孔内填充有导电材料。
4.根据权利要求3所述的一种闪存电路，其特征在于，所述导电材料为铂、金、铜、钛和钨中的一种或几种。
5.根据权利要求2所述的一种闪存电路，其特征在于，所述第二表面侧设置的碳化硅层和二氧化硅层上匹配开设有用于封装的第二金属垫开口。
6.根据权利要求5所述的一种闪存电路，其特征在于，所述第二金属垫为铝金属垫，设置在所述上层金属层中。
7.根据权利要求2所述的一种闪存电路，其特征在于，所述碳化硅层的厚度参数为10000±2000A，所述二氧化硅层的厚度参数参数为5000±1000A。
8.一种芯片，其特征在于，包括如权利要求1-7所述的闪存电路。
9.一种电子装置，其特征在于，包括如权利要求8所述的芯片。
10.一种制备如权利要求1-7任意一项所述的闪存电路的方法，其特征在于，包括以下步骤：
将闪存电路分割成存储阵列电路模块和外围控制电路模块，并匹配制作在晶圆本体第一表面侧形成存储阵列电路模块的第一套光罩以及在晶本体第二表面侧形成外围控制电路模块的第二套光罩；
使用第一套光罩在晶圆本体第一表面侧制备存储阵列电路模块，并在其顶层金属层正对存储阵列电路模块外围制备第一金属垫模块，并按需求构建存储阵列电路模块与第一金属垫模块的导电通道；
在制备好的存储阵列电路模块上由内向外依次覆盖一层二氧化硅和一层氮化硅；
使用化学机械研磨的方法对晶圆第二表面侧进行减薄，去除薄膜层并使其平坦化；
使用第二套光罩在晶圆本体第二表面侧制备外围控制电路模块；
在晶圆本体第二表面侧使用硅通孔打孔，控制硅通孔连通到所述第一金属垫模块并向所述硅通孔中填充金属；
在制备好的外围控制电路模块的顶层金属层外制备上层金属层，并在金属层中按需构建外围控制电路模块与已填充金属的硅通孔间的导电通道以及用于封装的第二金属垫模块；
在制备好的上层金属层外侧由内向外依次覆盖一层二氧化硅和一层氮化硅，同时一并生成第二金属垫开口。
CN201911093938.1A 2019-11-11 2019-11-11 一种闪存电路及其制备方法 Active CN110783311B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911093938.1A CN110783311B (zh) 2019-11-11 2019-11-11 一种闪存电路及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911093938.1A CN110783311B (zh) 2019-11-11 2019-11-11 一种闪存电路及其制备方法

Publications (2)

Publication Number Publication Date
CN110783311A true CN110783311A (zh) 2020-02-11
CN110783311B CN110783311B (zh) 2021-04-27

Family

ID=69391015

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911093938.1A Active CN110783311B (zh) 2019-11-11 2019-11-11 一种闪存电路及其制备方法

Country Status (1)

Country Link
CN (1) CN110783311B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133680A (zh) * 2020-08-18 2020-12-25 山东汉旗科技有限公司 一种低压大电流Mosfet功率芯片
CN112582371A (zh) * 2020-12-14 2021-03-30 中国科学院上海微系统与信息技术研究所 一种三维智能微系统芯片
CN113809005A (zh) * 2021-09-17 2021-12-17 恒烁半导体(合肥)股份有限公司 一种nor闪存的制作方法、电路以及其应用

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051348A (zh) * 2013-03-15 2014-09-17 三星电子株式会社 半导体器件及其制造方法
CN107425001A (zh) * 2016-05-24 2017-12-01 台湾积体电路制造股份有限公司 集成电路以及形成集成电路的方法
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
CN108695336A (zh) * 2017-04-07 2018-10-23 三星电子株式会社 三维半导体存储器件及制造其的方法
CN109037221A (zh) * 2017-06-09 2018-12-18 三星电子株式会社 半导体器件
US20190043836A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with shared control circuitry using wafer-to-wafer bonding
CN109712989A (zh) * 2018-12-29 2019-05-03 长江存储科技有限责任公司 一种三维存储器
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104051348A (zh) * 2013-03-15 2014-09-17 三星电子株式会社 半导体器件及其制造方法
CN108140644A (zh) * 2015-11-25 2018-06-08 桑迪士克科技有限责任公司 用于三维存储器器件的阵列内替换开口
CN107425001A (zh) * 2016-05-24 2017-12-01 台湾积体电路制造股份有限公司 集成电路以及形成集成电路的方法
CN108695336A (zh) * 2017-04-07 2018-10-23 三星电子株式会社 三维半导体存储器件及制造其的方法
CN109037221A (zh) * 2017-06-09 2018-12-18 三星电子株式会社 半导体器件
US20190043836A1 (en) * 2018-06-18 2019-02-07 Intel Corporation Three-dimensional (3d) memory with shared control circuitry using wafer-to-wafer bonding
CN109712989A (zh) * 2018-12-29 2019-05-03 长江存储科技有限责任公司 一种三维存储器
CN110192269A (zh) * 2019-04-15 2019-08-30 长江存储科技有限责任公司 三维nand存储器件与多个功能芯片的集成

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112133680A (zh) * 2020-08-18 2020-12-25 山东汉旗科技有限公司 一种低压大电流Mosfet功率芯片
CN112133680B (zh) * 2020-08-18 2022-06-28 山东汉旗科技有限公司 一种低压大电流Mosfet功率芯片
CN112582371A (zh) * 2020-12-14 2021-03-30 中国科学院上海微系统与信息技术研究所 一种三维智能微系统芯片
CN112582371B (zh) * 2020-12-14 2023-07-25 中国科学院上海微系统与信息技术研究所 一种三维智能微系统芯片
CN113809005A (zh) * 2021-09-17 2021-12-17 恒烁半导体(合肥)股份有限公司 一种nor闪存的制作方法、电路以及其应用
CN113809005B (zh) * 2021-09-17 2023-11-07 恒烁半导体(合肥)股份有限公司 一种nor闪存的制作方法、电路以及其应用

Also Published As

Publication number Publication date
CN110783311B (zh) 2021-04-27

Similar Documents

Publication Publication Date Title
US11158604B2 (en) Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same
CN110783311B (zh) 一种闪存电路及其制备方法
US8841778B2 (en) Three dimensional memory structure
JP7311615B2 (ja) プロセッサおよびｎａｎｄフラッシュメモリを有する接合半導体デバイスならびにそれを形成する方法
JP7197719B2 (ja) 半導体デバイス及び方法
US6632706B1 (en) Three dimensional structure integrated circuit fabrication process
US9859191B2 (en) Semiconductor device including conductive via with buffer layer at tapered portion of conductive via
US20090140310A1 (en) Semiconductor device and method for manufacturing the same
TW202228261A (zh) 具有含錳互連結構的半導體元件結構及其製備方法
CN116114396A (zh) 前道工艺互连结构以及相关联的系统和方法
US20080283891A1 (en) Semiconductor structure and manufacturing method thereof
CN217444400U (zh) 一种集成电路
JP2004140133A (ja) 半導体集積回路及びその製造方法
JP2023109724A (ja) サーバプロセッサおよびラックサーバユニットのための統合スケーリングおよびストレッチングプラットフォーム
CN203895439U (zh) 硅通孔结构
CN115274664A (zh) 一种三维存储器、芯片封装结构及电子设备
CN111816609A (zh) 一种半导体器件中互连结构的加工方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP03 Change of name, title or address

Address after: 230000 building 11, alumni enterprise innovation park, Luyang University of science and technology, northwest of the intersection of Tianshui road and Taihe Road, Luyang District, Hefei City, Anhui Province

Patentee after: Hengshuo semiconductor (Hefei) Co.,Ltd.

Address before: 230000 building 11, alumni Innovation Park, Luyang University of science and technology, northwest of the intersection of Tianshui road and Taihe Road, Luyang District, Hefei City, Anhui Province

Patentee before: ZBIT SEMICONDUCTOR Ltd.

CP03 Change of name, title or address