JP2005302985A - 半導体ウェーハおよび半導体チップ - Google Patents

Abstract

【課題】 半導体ウェーハのダイシング時のクラックの発生による素子の信頼性の低下を抑制する。
【解決手段】 素子領域１１１の内部の周縁部近傍に複数のパッド１０５が設けられた半導体チップ１００において、外周領域１１３においてシリコン基板１０１に埋設された複数の埋込層１０３からなる埋込層形成部１０７を設ける。複数の埋込層１０３は互いに平行に設けられ、パッド間領域１２７の領域に向かって屈曲するエッジ部１２１を有する。
【選択図】 図１

Description

本発明は、半導体ウェーハおよび半導体チップに関する。

従来、ウェーハ上に複数形成された半導体装置を個々の装置に分離する方法として、ダイシングが用いられている。ダイシング工程ではブレードを使用してウェーハの切断が行われる。このとき、ダイシング装置のブレード回転による振動がウェーハへ伝わり、切断時にペレット（チップ）に上下左右方向の振動を発生させる。この振動下でダイシングを行うと、スクライブ線（ダイシング領域）上のダイシング切断面からペレットの内部方向へクラックが発生する。このクラックが大きくなると、ペレットの内部へ進行し、パッド内部や配線を切断したり、拡散層内で電流リークを引き起こしたりする懸念があった。また、このクラックは、組立以降のテスト工程で歩留まりを悪化させたり、温度変化によるペレット周囲のモールド等の熱膨張係数差より応力がかかりクラックの進行を促し、信頼性品質を低下させたりする懸念があった。

そこで、クラックの発生を抑制する技術が、特許文献１および特許文献２に記載されている。特許文献１には、ペレットの拡散層の厚み方向に対して、スクライブ中央に円筒状にトレンチ溝が形成されている半導体装置が開示されている。このような構成とすることにより、ダイシング時に、ダイサーの振動により拡散層および配線層へクラックが発生することを抑制している。

また、特許文献２に記載の半導体装置の構成の概略を図１０に示す。図１０に示したように、特許文献２に記載の半導体装置は、半導体素子２０２が形成された化合物半導体からなるウエファ２０１のダイシングストリート上において、切削領域ａの両側に絶縁材料２０６の埋設されたトレンチ２０４が形成されている。このような構成とすることにより、高速回転するダイシングソーが半導体ウエファ表面に接触した時に加わる機械的歪みが原因で、切削領域から半導体素子領域に向けてひびや欠けが発生しても、それらの進行を止めることができ、半導体素子領域への悪影響を防ぐことができるとされている。

また、技術分野は異なるが、特許文献３には、ウェハの反りおよびそれに伴う静電チャックエラーを防止する技術として、ダイシングライン領域に位置する絶縁膜に波型溝を設け、所定の層としてバリアメタルなどの金属膜が波型溝の表面を覆うように形成された半導体装置が開示されている。この構成によれば、金属膜の膜応力が多方向に分散されるため、ウェハの反りが軽減される結果、静電チャックエラーの発生が抑制されるとされている。
実開平１−１３０５４４号公報 特開２００３−２５７８９５号公報 特開２００２−２６１０５０号公報

ところが、本発明者が上記従来技術について検討したところ、パッド等の上地配線や下地拡散層へクラックの到達を抑制する点で、改善の余地があった。また、ＬＳＩに内蔵されるスクライブ線の細線化や、スクライブ線の端部と、素子領域に設けられたパッドとの間の距離の短縮化が進む中、ダイシング時のクラックの発生をさらに確実に抑制する技術に対する要請は強くなると考えられる。

本発明は、上記事情に鑑みなされたものであり、その目的は、パッドおよびスクライブ領域を有する半導体ウェーハのダイシング時のクラックの発生による素子の信頼性の低下を抑制する技術を提供することにある。

本発明によれば、半導体基板の素子形成面に設けられた素子領域と、複数の前記素子領域を分離するダイシング領域と、前記ダイシング領域において、前記素子領域を囲うように前記半導体基板中に設けられた埋込層と、を有し、前記埋込層は、前記素子形成面において、エッジ部を有することを特徴とする半導体ウェーハが提供される。

また、本発明によれば、半導体基板と、前記半導体基板に設けられた素子領域と、前記素子領域を囲う外周部と、前記外周部において、前記素子領域を囲うように前記半導体基板中に設けられた埋込層と、を有し、前記埋込層は、前記素子形成面において、エッジ部を有することことを特徴とする半導体チップが提供される。

本発明においては、半導体基板の素子領域を囲うように埋込層が設けられているため、ダイシング時にクラックが発生した場合にも、クラックがダイシング領域から素子領域の内部に向かって進行するのを抑制することができる構成となっている。また、埋込層が素子形成面においてエッジ部を有するため、エッジ部に応力を集中させることができる。このため、クラックの進行方向を所定の方向に調節することができる。よって、ダイシングの際に、素子形成面に形成された素子に損傷が生じることを抑制できる構成となっている。

なお、本発明において、エッジ部には種々の態様があり、応力の集中点となるように構成されていればよい。また、埋込層は、素子領域の外周部の少なくとも一部を囲うように設けられていればよい。

本発明によれば、半導体基板の素子形成面に設けられた複数の素子領域と、複数の前記素子領域を分離するダイシング領域と、前記ダイシング領域において、前記素子領域を囲うように互いに並行に設けられた複数の埋込層と、を有することを特徴とする半導体ウェーハが提供される。

また、本発明によれば、半導体基板と、前記半導体基板に設けられた素子領域と、前記素子領域を囲う外周部と、前記外周部において、前記素子領域を囲うように互いに並行に設けられた複数の埋込層と、を有することを特徴とする半導体チップが提供される。

この構成によれば、半導体基板の素子領域を囲うように互いに並行に複数の埋込層が設けられている。このため、複数の埋込層のうち、ダイシング領域側の埋込層を超えてクラックが生じた場合にも、その素子形成領域側に、ダイシング領域側の埋込層に並行して別の埋込層が存在している。よって、ダイシング時にクラックが発生した場合にも、クラックがダイシング領域から素子領域の内部に向かって進行するのを抑制することができる構成となっている。従って、素子領域に形成された素子の損傷を抑制できる構成となっている。

本発明において、互いに並行に設けられた複数の前記埋込層を有する構成とすることができる。この構成によれば、複数のエッジ部が近接して設けられているため、クラックの進行方向を所定の方向に確実に誘導することができる。このため、素子領域に形成された素子の損傷をさらに確実に抑制することができる。

本発明において、前記埋込層が、前記素子形成面内に、角部を有するジグザグ状に形成された構成とすることができる。こうすることにより、角部をエッジ部とすることができる。また、クラックの発生位置または進行方向を調節し、角部に応力を集中させることができる。このため、素子形成領域に設けられた素子のダイシング時の損傷をより一層確実に抑制可能に構成されている。

本発明によれば、本発明の半導体ウェーハが前記ダイシング領域で分割されてなることを特徴とする半導体チップが提供される。本発明に係る半導体チップは、ダイシング時のクラックの進行が抑制された構成の半導体ウェーハが分割されてなるため、高い歩留まりで安定的に製造可能な構成となっている。

以上説明したように本発明によれば、半導体基板上に設けられた複数の素子領域を分離するダイシング領域において、素子領域を囲うように半導体基板中にエッジ部を有する埋込層を設けることにより、半導体ウェーハのダイシング時のクラックの発生による素子の信頼性の低下を抑制する技術が実現される。

以下、素子形成領域に複数のパッドが設けられた半導体装置の場合を例に、本発明の実施形態について図面を参照して説明する。なお、すべての図面において、共通の構成要素には同一の符号を付し、以下の説明において共通する説明を適宜省略する。

図８は、本実施形態に係る半導体チップの構成を模式的に示す平面図である。図８に示したように、半導体チップ１０４は、シリコン基板１０１の素子形成面に所定の素子や配線（不図示）が設けられた素子領域１１１と、素子領域１１１の外側を取り囲む外周領域１１３とを有する。

素子領域１１１の周縁近傍に、複数のパッド１０５が列状に配置されている。また、外周領域１１３に、素子領域１１１の外周を囲む埋込層形成部１０７が設けられている。埋込層形成部１０７には、埋込層１０３が設けられている。埋込層１０３は、チップエッジ１１５に沿ってシリコン基板１０１に設けられた溝の内部に絶縁膜または導電膜が埋設された構成となっている。

また、埋込層１０３は、チップエッジ１１５の延在方向と非平行に、チップエッジ１１５と所定の角度をなして形成されている。埋込層１０３は、パッド１０５の側方に主として設けられた第一の領域１１７と、パッド間領域１２７の側方に主として設けられた第二の領域１１９とが、第一の領域１１７、第二の領域１１９、第一の領域１１７、第二の領域１１９、・・・、とジグザグ状に連結された構造となっている。第一の領域１１７および第二の領域１１９は、いずれもチップエッジ１１５の延在方向と非平行であって、実質的に直線である。これらの二種類の領域は、エッジ部１２１および離隔端１２３において交わる。エッジ部１２１は、複数のパッド１０５の間のパッド間領域１２７に位置し、第一の領域１１７と第二の領域１１９とが鋭角に交わる角部となっている。

パッド間領域１２７は、外周領域１１３のうち、素子領域１１１に設けられた複数のパッド１０５の間の領域を外挿した領域である。なお、埋込層１０３のエッジ部１２１の平面配置は、エッジ部１２１に集中した応力がパッド１０５に優先的に向かわないように構成されていればよく、図８に示した構成以外の配置とすることができる。

埋込層形成部１０７に設けられた埋込層１０３の深さは、たとえば、１０ｎｍ以上１００ｎｍ以下とすることができる。こうすることにより、製造安定性にすぐれた構成とすることができる。また、埋込層１０３の幅は、たとえば、１０ｎｍ以上１μｍ以下とすることができる。こうすることにより、クラックの進行を好適に抑制することができる。また、埋込層１０３の形成領域の幅ｓは、たとえば３〜５μｍとすることができる。

また、埋込層１０３の材料に制限はないが、たとえば、Ｗ膜等の金属膜とすることができる。こうすることにより、埋込層１０３の硬度を向上させることができる。このため、ダイシング時のクラックをより一層好適に抑制することができる。また、埋込層１０３は、たとえば、ＳｉＯ₂膜等の絶縁膜とすることができる。こうすることにより、シリコン基板１０１に素子分離領域（ＳＴＩ）を形成する際に、埋込層１０３を同時に形成することが可能であり、製造プロセスを簡素化可能な構成とすることができる。

図１は、本実施形態に係る半導体チップの別の構成を模式的に示す平面図である。また、図２は、図１の半導体チップ１００のシリコン基板１０１のＡ−Ａ’断面図である。図１および図２に示した半導体チップ１００の基本構成は図８に示した半導体チップ１０４の構成と同様であるが、外周領域１１３に設けられた埋込層形成部１０７が複数の埋込層１０３を有する。図１および図２に示したように、複数の埋込層１０３は、外周領域１１３において、チップエッジ１１５に沿ってシリコン基板１０１に設けられたの溝の内部に絶縁膜または導電膜が埋設された層である。

複数の埋込層１０３のうち、最も内側のもの、すなわち素子領域１１１の側に設けられているものにおいて、エッジ部１２１は複数のパッド１０５の間のパッド間領域１２７に位置している。なお、埋込層１０３の平面形状は、最も内側の埋込層１０３のエッジ部１２１がパッド間領域１２７に配置された形状となっていればよく、上述した構成以外とすることもできる。

また、図２において、複数の埋込層１０３のうち、最もチップエッジ１１５側に設けられたもののチップエッジ１１５側の壁面と、最も素子領域１１１側に設けられたものの素子領域１１１側の壁面との間の幅Ｌは、たとえば２μｍ以上１０μｍ以下とすることができる。埋込層形成部１０７の幅を２μｍ以上とすることにより、埋込層形成部１０７の機械的強度を充分に確保することができる。また、１０μｍ以下とすることにより、半導体チップ１００を小型化することができる。

また、図１に示したように、複数の埋込層１０３は、素子領域１１１を囲うようにチップエッジ１１５に沿って互いに略平行に設けられている。これらの埋込層１０３は、素子領域１１１の外周全体を囲うように、素子領域１１１の内側から外側に向かって所定の本数（図１および図２においては３本）設けられる。埋込層１０３の本数は、複数であればよく、具体的には、たとえば、２本以上５本以下、さらに具体的には３本とすることができる。埋込層１０３の本数を２本以上とすることにより、後述するように、ダイシング時のクラックおよびこれに伴う素子や配線、パッド１０５等の損傷を確実に抑制することができる。また、５本以下とすることにより、半導体チップ１００を小型化することができる。さらに、埋込層１０３の本数を３本とすることにより、クラックの発生によるパッド１０５等の損傷を好適に抑制しつつ、半導体チップ１００を小型化することができる。

図３は、図１に示した半導体チップ１００の埋込層形成部１０７の近傍を拡大して示す図である。図３に示したように、半導体チップ１００において、外周領域１１３の幅Ｗは、たとえば３０〜６５μｍ程度とすることができる。また、外周領域１１３において、埋込層形成部１０７の幅ｗは、たとえば２０〜５５μｍ程度とすることができる。また、一本の埋込層１０３の形成領域の幅ｓは、たとえば３〜５μｍとすることができる。

次に、ダイシングにより図８に示した半導体チップ１０４および図１に示した半導体チップ１００に分割される前の半導体ウェーハの構成について説明する。図４は、本実施形態に係る半導体ウェーハの構成を模式的に示す断面図である。また、図５（ａ）および図５（ｂ）は、図４に示した半導体ウェーハ１０２のシリコン基板１０１のＢ−Ｂ’断面図である。図４に示した半導体ウェーハ１０２は、複数の素子領域１１１およびダイシング領域１２５を有する。シリコン基板１０１の素子形成面に、素子領域１１１の外周を囲うように埋込層形成部１０７が設けられている。また、素子領域１１１の外周縁近傍に、複数のパッド（不図示）が設けられている。

図５（ａ）および図５（ｂ）に示したように、埋込層１０３は、ダイシングライン１０９の両側に設けられている。半導体ウェーハにおけるダイシングライン１０９は、半導体チップにおけるチップエッジ１１５に対応する。

図５（ａ）では、埋込層形成部１０７に一本の埋込層１０３が設けられており、図８に示した半導体チップ１０４の構成に対応するウェーハの構成を示す図である。このように構成された半導体ウェーハ１０２において、ダイシングライン１０９でダイシング領域１２５を破断すると、図１に示した半導体チップ１００が複数得られる。また、図５（ｂ）は、埋込層形成部１０７に複数（図中では３本）の埋込層１０３が設けられており、図１に示した半導体チップ１００の構成に対応するウェーハの構成を示す図である。このように構成された半導体ウェーハ１０２において、ダイシングライン１０９でダイシング領域１２５を破断すると、図８に示した半導体チップ１０４が複数得られる。

次に、図１および図５（ｂ）に示した構成の場合を例に、本実施形態に係る半導体ウェーハおよび半導体チップの作製方法を説明する。図１に示した半導体チップ１００は、１枚の半導体ウェーハ１０２（図４）に複数個同時に形成され、ダイシングされることにより得られる。

シリコン基板１０１として、シリコンウェーハを用いる。まず、シリコンウェーハの表面の素子形成面の埋込層１０３が形成される領域を溝状に選択的に除去する。そして、シリコン基板１０１の素子形成面に埋込層１０３を成膜する。たとえば、埋込層１０３の材料をＷとする場合、スパッタリング法によりＷ膜を成膜することができる。そして、溝の外部に形成されたＷ膜をエッチングにより除去する。こうして、埋込層１０３が得られる。また、埋込層１０３の材料を絶縁膜とする場合、シリコン基板１０１上にＳＴＩを形成する工程で、所定の領域に埋込層１０３を同時に形成してもよい。

埋込層１０３が設けられたシリコン基板１０１の素子形成面に、所定の素子、配線、およびパッド１０５等を有する層を形成し、複数の素子領域１１１およびこれらを区画するダイシング領域１２５を設ける。こうして、半導体ウェーハ１０２が得られる。なお、シリコン基板１０１として用いるシリコンウェーハの厚さは、たとえば、１ｍｍ程度とする。

次に、シリコンウェーハの裏面研削を行う。まず、ガラスからなる支持板上に、粘着テープおよび半導体ウェーハ１０２をこの順に積層する。このとき、シリコンウェーハの素子形成面を粘着テープに接合する。そして、粘着テープを介してシリコンウェーハと支持板を接着する。

粘着テープは、基材とその両面に形成された粘着層から構成されている。粘着テープを構成する基材としては、たとえば、ポリオレフィン系樹脂、ポリエステル系樹脂などが用いられる。さらに具体的には、たとえばポリエチレンテレフタレート等とすることができる。

また、粘着層は、基材の一方の面に設けられた硬化層と、他方の面に設けられた発泡層とからなる。粘着層を構成する粘着剤としては、たとえば、アクリル系エマルジョン型粘着剤、アクリル系溶剤型粘着剤、ウレタン系粘着剤などが用いられる。硬化層に用いられる粘着剤は、たとえば紫外線等の照射により硬化する光硬化性の材料とすることができる。また、剥離層に用いられる粘着剤は、紫外線等の照射により発泡して剥離する光剥離性の材料とすることができる。また、硬化層の硬化波長領域と剥離層の剥離波長領域とが異なるようにこれらの材料が選択される。

半導体ウェーハ１０２と支持板とを接合させる際には、粘着テープの発泡面を半導体ウェーハ１０２の側に設け、硬化面を支持板の側に設ける。

また、支持板は、シリコンウェーハの薄化加工のプロセスにおける、熱、薬剤、外力などに対する耐性を備えている材料であればよく、たとえば、石英基板やパイレックス（登録商標）基板等のガラス基板とすることができる。また、ガラス基板以外の材料としてもよい。たとえば、アクリル樹脂などのプラスチックス等の基板を用いてもよい。シリコンウェーハを支持板に固定することにより、後述するシリコンウェーハの薄化加工時の反りや外力による破損等を抑制することができる。

そして、シリコンウェーハを裏面研削により薄化する。裏面研削は、機械的研磨により行う。研削後のシリコンウェーハの厚さは適宜選択することができるが、たとえば、３０〜２００μｍ程度、さらに具体的には、たとえば１００μｍとすることができる。

次に、半導体ウェーハ１０２のダイシングを行う。まず、シリコンウェーハの裏面をダイシングテープに接着し、ダイシングフレーム上に固定する。そして、ダイシングソーを用いてダイシングする。こうして、複数の半導体チップ１００が分離される。そして、ダイシングテープから分離されたチップを取り外すことにより、図１に示した半導体チップ１００を得ることができる。

次に、以上に説明した半導体チップおよび半導体ウェーハの効果を説明する。
まず、図８に示した半導体チップ１０４ならびに図４および図５（ａ）に示した半導体ウェーハ１０２の効果を説明する。

図４に示した半導体ウェーハ１０２のダイシング領域１２５においては、素子領域１１１を囲うようにダイシング領域１２５に沿って埋込層形成部１０７が設けられている。このため、ダイシングライン１０９において半導体ウェーハ１０２をブレードにより切断した際に、クラックが半導体ウェーハ１０２の内部へ進行した場合にも、まずクラックがこの埋込層１０３へと到達する。このため、クラックが素子領域１１１の内部に進行することを抑制することができる。

また、図８に示した半導体チップ１０４は、外周領域１１３において、素子領域１１１の外周縁に沿って、素子領域１１１を囲うように埋込層形成部１０７が設けられている。このため、チップエッジ１１５にて生じたクラックが素子領域１１１の内部に進行することを抑制可能な構成となっている。

また、埋込層１０３が、素子形成面内に、チップエッジ１１５に対する角度が異なる複数の直線が連結し、角部を有するジグザグ状に形成されている。具体的には、チップエッジ１１５に対して略垂直に延在する領域と、チップエッジ１１５に対して非垂直に延在する領域とが交互に設けられた形状を有する。そして、角部がエッジ部１２１となっている。埋込層１０３がチップエッジ１１５に非平行であるため、クラックの進行を確実に抑制することができる。また、応力をエッジ部１２１に集中させることができる。よって、簡素な構成で素子領域１１１内に形成された素子の損傷が確実に抑制される構成となっている。

また、エッジ部１２１は、外周領域１１３におけるパッド間領域１２７に設けられている。このため、クラックが埋込層１０３を超えて素子領域１１１の内部に向かって進行する場合にも、その進行方向の調節が可能な構成となっている。よって、素子領域１１１に設けられたパッド１０５等の内部回路の損傷を抑制し、保護することができる。この効果は、角部が鋭角である場合に顕著に発揮される。

この効果は、一つの素子領域１１１の外周を囲む一本の埋込層１０３を連続一体に形成した際にさらに顕著に発揮される。なお、本明細書において、連続一体とは、連続体として一体に成形されていることをいう。また、単一部材からなり、接合部を有しない構造であることが好ましい。連続一体とすることにより、埋込層形成部１０７の機械的強度を向上させることができる。

次に、図１に示した半導体チップ１００および図４および図５（ｂ）に示した半導体ウェーハ１０２の効果を説明する。

図１に示したように、半導体チップ１００においては、埋込層形成部１０７に、互いに並行に設けられている複数の埋込層１０３が形成されている。このため、より強い応力をもったクラックが進行し、チップエッジ１１５の側の埋込層１０３を超えて進行した場合にも、素子領域１１１の側の埋込層１０３においてクラックの進行を阻むことができる。

また、複数の埋込層１０３のうち、チップエッジ１１５の側に設けられた埋込層１０３のエッジ部１２１が、より素子領域１１１側に設けられた埋込層１０３のエッジ部１２１に応力を集中させる配置となっている。このため、クラックがチップエッジ１１５側の埋込層１０３を超えて素子領域１１１内部に向かって進行する場合にも、その進行方向を所定の方向に誘導し、素子領域１１１側の埋込層１０３のエッジ部１２１に応力を集中させることができる。

また、埋込層形成部１０７において、最もパッド１０５側に設けられた埋込層１０３のエッジ部１２１が複数のパッド１０５の間のパッド間領域１２７に位置するように構成されている。エッジ部１２１において、埋込層１０３は鋭角に屈曲する平面配置となっているため、エッジ部１２１に応力を集中させる構成となっている。

このため、ダイシングの際にさらに強力なクラックが入ったとしても、ダイシングライン１０９に対して所定に角度を有するように斜めに配置した埋込層１０３が応力の方向を曲げて、パッド１０５等の上地配線や拡散層の形成されていない領域へとクラックを進行させることができる。このため、ダイシング時のクラックから内部回路を確実に保護することが可能な構成となっている。

次に、図６（ａ）〜図６（ｂ）および図７（ａ）〜図７（ｂ）を参照して、半導体チップ１００、半導体チップ１０４、および半導体ウェーハ１０２を、従来の構成と比較してさらに説明する。

図６（ａ）は、上述の特許文献２に記載の半導体チップの周縁部近傍に対応する構成を模式的に示す上面図である。図６（ａ）に示したように、半導体基板上にチップエッジ２１５に平行な一本のトレンチ２０４を形成し、トレンチ２０４中に絶縁材料２０６を埋設した場合、比較的強い応力を有するクラックが進行した場合、クラックがパッド２０５の形成領域とパッド２０５間のいずれの方向にも進行可能である。このため、パッド２０５や素子領域に形成された他の素子に損傷が生じる懸念があった。

また、図６（ｂ）は、チップエッジ２１５と非平行な形状のトレンチ２０４を設けた構成である。この構成は、上記特許文献３の構成に対応している。この場合にも、比較的大きい応力を有するクラックが生じた場合、クラックが平面内の全方向に進行可能であるため、パッド２０５や素子領域に形成された他の素子に損傷が生じる懸念があった。

一方、図７（ａ）は、図４および図５（ａ）に示した半導体ウェーハ１０２の構成ならびに図８に示した半導体チップ１０４の構成に対応している。埋込層１０３を一本有するこの構成によれば、比較的大きい応力を有するクラックが生じた場合にも、鋭角に屈曲したエッジ部１２１がパッド間領域１２７（図７（ａ）では不図示）に設けられているため、エッジ部１２１に応力を集中させることができる。このため、クラックの発生点を所定の位置に調節することができる。また、クラックの進行方向がパッド１０５の間に向かう方向となるように調節することができる。このため、パッド１０５の損傷を抑制することができる。

このように、本実施形態に係る半導体ウェーハ（図４、図５（ａ））は、埋込層１０３が設けられた埋込層形成部１０７を有するため、ダイシング時に生じるどの方向からのクラックに対しても、内部進行を妨げるか、またはクラックの進行方向を曲げることが可能な構成となっている。このため、クラックの発生によるチッピング（チップ欠け）を抑制することができる。また、素子領域１１１に形成された内部回路の損傷を確実に抑制することができる構成となっている。また、このような半導体ウェーハ１０２から得られた半導体チップ１０４（図８）は、ダイシング時に発生するクラックによる内部回路の損傷またはクラックの経時的な進行による品質低下が抑制された構成であって、高い歩留まりで安定的に製造可能な構成となっている。

また、チップエッジ１１５（ダイシングライン１０９）とパッド１０５との間に複数の埋込層１０３をチップエッジ１１５（ダイシングライン１０９）とは角度を持たせてペレット外周部へ配置させることにより、どの位置のダイシング時のクラックに対しても内部回路を保護することができる。

さらに、図７（ｂ）は、埋込層１０３を複数設けられた埋込層形成部１０７を有する半導体チップ１００の構成を示す図である。この構成は、図４および図５（ｂ）に示した半導体ウェーハ１０２の構成に対応する。

図７（ｂ）に示したように、チップエッジ１１５側に設けられた埋込層１０３のエッジ部１２１が、素子領域１１１側に設けられた埋込層１０３のエッジ部１２１に応力を集中させるように配置されている。このため、ダイシングの際にクラックが生じた場合にも、チップエッジ１１５の側の埋込層１０３において、クラックの進行を抑制するともに、クラックがさらに素子領域１１１の側に進行する場合にも、その進行方向を素子領域１１１側に設けられた埋込層１０３のエッジ部１２１に向かって誘導することができる。また、応力を素子領域１１１の側に設けられた埋込層１０３のエッジ部１２１に集中させることができる。

図７（ｂ）に示した構成において、さらに、図１に示した半導体チップ１００のように、最も素子領域１１１側に設けられた埋込層１０３以外の埋込層１０３を複数設けることにより、クラックが生じた際にもその素子領域１１１の内部への進行をより一層確実に抑制することができる。また、応力を最も素子領域１１１側に設けられた埋込層１０３のエッジ部１２１に確実に集中させることができる。また、最も素子領域１１１側に設けられた埋込層１０３のエッジ部１２１がパッド間領域１２７に設けられている。このため、集中した応力の進行方向を調節し、パッド１０５の損傷を抑制することができる。

このように、複数の埋込層１０３からなる埋込層形成部１０７を設けることにより、ダイシング時に生じるどの方向からのクラックに対しても、その内部進行をさらに確実に妨げるとともに、応力を所定の領域に確実に集中させて、クラックを所定の方向に進行させることが可能な構成となっている。このため、クラックの発生により素子領域１１１に形成された内部回路に生じる損傷をより一層確実に抑制することができる構成となっている。また、このような半導体ウェーハ１０２から得られた半導体チップ１００は、ダイシング時に発生するクラックによる内部回路の損傷またはクラックの経時的な進行による品質低下がより一層抑制された構成であって、高い歩留まりでさらに安定的に製造可能な構成となっている。

なお、埋込層１０３は、シリコン基板１０１の素子形成面内にエッジ部１２１を有していればよく、図１等に示した形状に限らず、様々な形状とすることができる。図９（ａ）〜図９（ｃ）は、埋込層１０３の他の形状を模式的に示す平面図である。なお、図９（ａ）〜図９（ｃ）では、一本の埋込層１０３を有する構成を例示するが、それぞれ、埋込層１０３が複数設けられた形状としてもよい。

図９（ａ）は、パッド間領域１２７にエッジ部１２１を有するジグザグ形状の他の例である。図９（ａ）に示したように、エッジ部１２１は、応力を集中できるような形状であればよく、角部を鈍角としてもよい。図１に示したように、エッジ部１２１である角部を鋭角とすることにより、より一層確実にエッジ部１２１に応力を集中させる構成とすることができる。

また、図９（ｂ）は、チップエッジ１１５に平行な直線領域と角部を有するジグザグ領域を交互に配置した埋込層１０３の例であり、角部が埋込層１０３となっている。

また、以上においては、埋込層１０３の平面配置が複数の直線の組み合わせからなる構成を例に説明したが、埋込層１０３が曲線の組み合わせにより構成されて入れていてもよい。図９（ｃ）は、複数の曲線を組み合わせた形状の埋込層１０３の例である。曲線の不連続点がエッジ部１２１となっている。このような構成とした場合にも、エッジ部１２１に応力を集中させることができる。

以上、発明の好適な実施形態を説明したが、本発明は上述の実施形態に限定されず、当業者が本発明の範囲内で上述の実施形態を変形可能なことはもちろんである。

たとえば、以上の実施形態においては、素子領域１１１に複数のパッド１０５が設けられた構成を例に説明したが、パッド１０５を有しない半導体装置についても、以上に説明した構成を適用することができる。こうすれば、素子領域１１１に設けられた素子や配線のダイシング時の損傷を好適に抑制することができる。

また、以上の実施形態においては、半導体基板としてシリコン基板を用いたが、ＧａＡｓ基板等の化合物半導体基板としてもよい。化合物半導体基板を用いた場合にも、埋込層形成部１０７を設けることにより、ダイシング時の損傷を抑制することができる。

また、以上においては、素子領域１１１を囲む一つの埋込層１０３が連続一体に形成されている構成を例に説明したが、エッジ部１２１に応力を集中させることができる構成であれば、埋込層１０３が断続的に形成されている構成とすることもできる。また、埋込層１０３が素子領域１１１の外周全体を囲うように構成されている場合を例示したが、埋込層１０３が素子領域１１１の外周の一部を囲うように設けられていてもよい。

本実施形態に係る半導体チップの構成を模式的に示す平面図である。 図１の半導体チップのシリコン基板のＡ−Ａ’断面図である。 図１に示した半導体装置のチップエッジとパッドの間の領域を拡大して示す図である。 本実施形態に係る半導体ウェーハの構成を模式的に示す平面図である。 本実施形態に係る半導体ウェーハのシリコン基板のＢ−Ｂ’断面図である。 半導体チップの周縁部近傍の構成を模式的に示す平面図である。 本実施形態に係る半導体チップの周縁部近傍の構成を模式的に示す平面図である。 本実施形態に係る半導体チップの構成を模式的に示す平面図である。 本実施形態に係る半導体チップの周縁部近傍の構成を模式的に示す平面図である。 従来の半導体装置の構成を模式的に示す断面図である。

符号の説明

１００ 半導体チップ
１０１ シリコン基板
１０２ 半導体ウェーハ
１０３ 埋込層
１０４ 半導体チップ
１０５ パッド
１０７ 埋込層形成部
１０９ ダイシングライン
１１１ 素子領域
１１３ 外周領域
１１５ チップエッジ
１１７ 第一の領域
１１９ 第二の領域
１２１ エッジ部
１２３ 離隔端
１２５ ダイシング領域
１２７ パッド間領域

Claims (9)

1. 半導体基板の素子形成面に設けられた複数の素子領域と、
   複数の前記素子領域を分離するダイシング領域と、
   前記ダイシング領域において、前記素子領域を囲うように前記半導体基板中に設けられた埋込層と、
   を有し、
   前記埋込層は、前記素子形成面において、エッジ部を有することを特徴とする半導体ウェーハ。
2. 請求項１に記載の半導体ウェーハにおいて、互いに並行に設けられた複数の前記埋込層を有することを特徴とする半導体ウェーハ。
3. 半導体基板の素子形成面に設けられた複数の素子領域と、
   複数の前記素子領域を分離するダイシング領域と、
   前記ダイシング領域において、前記素子領域を囲うように互いに並行に設けられた複数の埋込層と、
   を有することを特徴とする半導体ウェーハ。
4. 請求項１乃至３に記載の半導体ウェーハにおいて、
   前記埋込層が、前記素子形成面内に、角部を有するジグザグ状に形成されたことを特徴とする半導体ウェーハ。
5. 請求項１乃至４いずれかに記載の半導体ウェーハが前記ダイシング領域で分割されてなることを特徴とする半導体チップ。
6. 半導体基板と、
   前記半導体基板に設けられた素子領域と、
   前記素子領域を囲う外周部と、
   前記外周部において、前記素子領域を囲うように前記半導体基板中に設けられた埋込層と、
   を有し、
   前記埋込層は、前記素子形成面において、エッジ部を有することことを特徴とする半導体チップ。
7. 請求項６に記載の半導体チップにおいて、互いに並行に設けられた複数の前記埋込層を有することを特徴とする半導体チップ。
8. 半導体基板と、
   前記半導体基板に設けられた素子領域と、
   前記素子領域を囲う外周部と、
   前記外周部において、前記素子領域を囲うように互いに並行に設けられた複数の埋込層と、
   を有することを特徴とする半導体チップ。
9. 請求項７または８に記載の半導体チップにおいて、前記埋込層が、前記素子形成面内に、角部を有するジグザグ状に形成されたことを特徴とする半導体チップ。

Images