JP2014036201A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】本発明は、基板におけるクラックの発生と進展を抑制できる半導体装置とその製造方法を提供することを目的とする。
【解決手段】本発明に係る半導体装置は、表面にデバイス１４が形成又は実装された基板１２と、該基板１２の裏面に形成された、圧縮応力を有する裏面電極２０と、該基板１２の表面に該デバイス１４を囲むように形成された、圧縮応力を有する応力緩和層１８と、を備えたことを特徴とする。
【選択図】図１

Description

本発明は、民生・産業機器などに用いられる半導体装置とその製造方法に関する。

特許文献１には、ダイシング工程を経て製造される半導体装置が開示されている。この半導体装置には酸化膜と白金シリサイド層が形成されており、ダイシング時に発生するクラックは酸化膜と白金シリサイド層で吸収するようになっている。

特開昭６４−５３５６０号公報

ところで、基板の裏面に、圧縮応力を有する裏面電極を形成すると基板に残留する応力が高くなる。基板の応力が高い状態で基板をステージに吸着固定したり、基板をダイシングしたりすると、基板にクラックが生じやすくなる。また、基板の応力が高い状態ではクラックが進展しやすくなる。基板の裏面に圧縮応力を有する裏面電極を形成した場合、特許文献１に開示の技術ではクラックの発生や進展の抑制効果が十分でない問題があった。

本発明は、上述のような課題を解決するためになされたもので、基板におけるクラックの発生と進展を抑制できる半導体装置とその製造方法を提供することを目的とする。

本発明に係る半導体装置は、表面にデバイスが形成又は実装された基板と、該基板の裏面に形成された、圧縮応力を有する裏面電極と、該基板の表面に該デバイスを囲むように形成された、圧縮応力を有する応力緩和層と、を備えたことを特徴とする。

本発明に係る半導体装置の製造方法は、基板の表面にデバイスを形成又は搭載する工程と、該基板の表面のうち、該デバイスの周りの切断予定部と該デバイスとの間に、該デバイスを囲むように圧縮応力を有する応力緩和層を形成する工程と、該基板の裏面に、圧縮応力を有する裏面電極を形成する工程と、該応力緩和層と該裏面電極を形成した後に、該基板をステージに固定して該デバイスの電気的特性を測定する工程と、該電気的特性を測定する工程の後に、該切断予定部を切断する工程と、を備えたことを特徴とする。

本発明によれば、基板内に残留する応力を低減して、基板におけるクラックの発生と進展を抑制できる。

本発明の実施の形態１に係る半導体装置の斜視図である。 デバイスを形成したことを示す基板等の断面図である。 応力緩和層を形成したことを示す基板等の断面図である。 ビアホールを形成したことを示す基板等の断面図である。 裏面電極を形成したことを示す基板等の断面図である。 電気的特性の測定を示す基板等の断面図である。 切断予定部を切断することを示す基板等の断面図である。 本発明の実施の形態２に係る半導体装置の斜視図である。 本発明の実施の形態３に係る半導体装置の斜視図である。 本発明の実施の形態３に係る半導体装置の変形例を示す斜視図である。 本発明の実施の形態４に係る半導体装置のパッド等の平面図である。 比較例の半導体装置のパッド等を示す平面図である。

実施の形態１．
図１は、本発明の実施の形態１に係る半導体装置の斜視図である。半導体装置１０はＧａＡｓで形成された基板１２を備えている。基板１２の表面には例えばＦＥＴなどのデバイス１４が形成されている。デバイス１４は複数形成されており、それぞれが配線１６で接続されている。基板１２の表面にはデバイス１４を囲むように応力緩和層１８が形成されている。応力緩和層１８は圧縮応力を有するＡｕで形成されている。応力緩和層１８の幅は５−１０μｍであり、厚さは数μｍであることが好ましいが特にこれらに限定されない。

基板１２の裏面には圧縮応力を有するＡｕで裏面電極２０が形成されている。応力緩和層１８の圧縮応力により基板１２に及ぼされる応力と裏面電極２０の圧縮応力により基板１２に及ぼされる応力が相殺するため、基板１２は反りがなくフラットな形状となっている。

ここで、本発明の実施の形態１に係る半導体装置の製造方法を説明する。まず、基板１２の表面にデバイス１４を形成する。図２は、デバイスを形成したことを示す基板等の断面図である。基板１２には、エピタキシャル層１２ａとエピタキシャル層１２ａを成長させるための成長用基板１２ｂが形成されている。デバイス１４は、例えば露光、現像、成膜、エッチング、及びイオン注入などの通常のプロセス技術を駆使して基板１２の表面に形成する。例えば金属層３０や台形の形状を有するゲート構造などを形成する。ゲート構造は、台形に限らずＴ型、Ｙ型、又はΓ型などでもよい。デバイス１４が形成された領域には、応力緩和層が形成される予定の緩和領域４０が隣接している。緩和領域４０にはダイシングされる予定の切断予定部４２が隣接している。切断予定部４２には他のデバイス４４が隣接している。

次いで、応力緩和層を形成する。図３は、応力緩和層を形成したことを示す基板等の断面図である。応力緩和層１８は基板１２の表面のうちデバイス１４の周りの切断予定部４２とデバイス１４との間に、デバイス１４を囲むように形成する。応力緩和層１８は例えばＡｕめっきで形成する。Ａｕめっきで形成された応力緩和層１８はＧａＡｓで形成された基板１２よりも線膨張係数が大きいので、応力緩和層１８の形成後に応力緩和層１８は圧縮応力を有する。この応力緩和層１８の形成と同時に、パッド５０をデバイス１４内に形成する。パッド５０は回路パターンの一部を構成している。またデバイス１４を保護するために、デバイス１４上に窒化膜などの保護膜５２を形成することが好ましい。

次いでビアホールを形成する。図４は、ビアホールを形成したことを示す基板等の断面図である。まず基板１２の裏面を削って基板１２を薄くする。具体的には成長用基板１２ｂを薄くして成長用基板１２ｂ´とする。そして、基板１２の裏面に開口を有するように、パッド５０の直下にビアホール６０を形成する。次いで、基板１２の裏面に裏面電極を形成する。図５は、裏面電極を形成したことを示す基板等の断面図である。裏面電極２０は基板１２の裏面とビアホール６０の内壁に形成する。Ａｕで形成された裏面電極２０はＧａＡｓで形成された基板１２よりも線膨張係数が大きいので、裏面電極２０の形成後に裏面電極２０は圧縮応力を有する。なお、図５Ａに示すように切断予定部４２に裏面電極２０を形成してもよいし、図５Ｂに示すように切断予定部４２に裏面電極を形成しなくてもよい。

上記のように応力緩和層１８と裏面電極２０を形成した後に、デバイス１４の電気的特性を測定する。図６は、電気的特性の測定を示す基板等の断面図である。まず基板１２をステージ７０に固定する。この固定には真空吸着や接着テープなどを用いる。そして、デバイス１４の電気的特性を測定する。

電気的特性を測定した後に切断予定部を切断する。図７は、切断予定部を切断することを示す基板等の断面図である。切断予定部４２をダイシングソー７２で切断する。こうして、図１に示す半導体装置１０が完成する。

基板の応力が高い状態で基板をステージに固定したり、基板を切断（ダイシング）したりすると、基板にクラックが入りやすい上にクラックが進展しやすい。しかしながら、本発明の実施の形態１に係る半導体装置によれば、裏面電極２０の圧縮応力が基板１２に応力を生じさせるとともに応力緩和層１８の圧縮応力が基板１２の表面側に応力を生じさせるのでこれらの応力が相殺されて、基板１２に残留する応力を低減できる。よって基板１２の応力が低い状態で基板１２をステージに固定したり、基板１２を切断したりすることが可能となるので、クラックの発生を抑制するとともに発生したクラックに対してはその進展を抑制できる。

ところで、基板１２のうち応力緩和層１８の直下では特に応力が緩和されている。そして、応力緩和層１８はデバイス１４を囲むように形成されているので、デバイス１４より外側の領域で発生したクラックがデバイス１４の方向へ進展しようとした場合、応力緩和層１８の直下でクラックの進展を止めることができる。

本発明の実施の形態１では基板１２の表面にデバイス１４を形成したが、基板１２の表面に実装型のデバイスを実装してもよい。実装型のデバイスとしては、基板上に形成できれば特に限定されないが、例えば、トランジスタ、ダイオード、ＭＩＭキャパシタ素子、抵抗素子、配線素子などがある。

応力緩和層と裏面電極により基板に残留する応力を低減できれば本発明の効果を得ることができるので、基板１２、応力緩和層１８、及び裏面電極２０の材料は上記のものに限定されない。例えば、応力緩和層１８には、ＰｔＡｕ、ＴｉＡｕ、ＮｉＣｒ、ポリイミド、又はＢＣＢなどを用いることができる。また、応力緩和層１８の形成方法はめっき成長に限定されず、例えばスパッタ法を用いてもよい。スパッタ法以外にも応力緩和層１８として金属を形成するのであれば蒸着法、ガラス膜を形成するのであればＣＶＤ法、有機材を形成するのであれば当該有機材のレジスト開口への充填などを採用できる。また応力緩和層１８の幅や厚みは基板の残留応力を低減できる限り適宜変更してもよい。

実施の形態２．
本発明の実施の形態２に係る半導体装置は、応力緩和層が複数のデバイスを個別に囲むことを特徴とする。以後、実施の形態１との相違点を中心に説明する。図８は、本発明の実施の形態２に係る半導体装置の斜視図である。デバイス１４は複数形成されている。そして、応力緩和層８０はデバイス１４を個別に囲むように形成されている。

本発明の実施の形態２に係る半導体装置によれば応力緩和層８０がデバイス１４を個別に囲むので、外部からデバイス１４に向けてクラックが進展する可能性を低下させることができる。なお、本発明の実施の形態２に係る半導体装置は少なくとも実施の形態１と同程度の変形が可能である。

実施の形態３．
本発明の実施の形態３に係る半導体装置は、断続的な応力緩和層を形成したことを特徴とする。以後、実施の形態１との相違点を中心に説明する。図９は、本発明の実施の形態３に係る半導体装置の斜視図である。平面視で、応力緩和層９０はデバイス１４を２回囲み、かつ断続的に島状に形成されている。より具体的には、応力緩和層９０は、１周目部分９０ａと２周目部分９０ｂとがそれぞれデバイス１４を囲むように形成されている。そして、デバイス１４側から応力緩和層９０を見たときに１周目部分９０ａの島の間を遮るように２周目部分９０ｂの島が形成されている。これにより応力緩和層９０は全体としては一連の構造となっている。

本発明の実施の形態３に係る半導体装置の応力緩和層を形成する工程を説明する。まず、基板の表面にレジストを形成する。次いで、レジストに露光する。次いで、レジストに現像液を塗布して断続的なレジスト開口を形成する。次いで、レジスト開口により表面に露出した部分に応力緩和層９０を形成する。最後に、レジストを剥離する。

実施の形態１、２に係る半導体装置の製造方法では、応力緩和層のサイズが大きいので応力緩和層を形成するためのレジスト現像に時間がかかる問題があった。ところが、本発明の実施の形態３に係る半導体装置とその製造方法によれば応力緩和層９０は小さな島の集合体として形成されるので、レジスト現像を短時間で終了させることができる。また、このような応力緩和層９０の形状により、レジストの剥離も容易となるので製造歩留まりを向上させることができる。

島状に応力緩和層を形成すると応力緩和層が小さくなるので、応力緩和効果が十分得られないおそれもある。そこで、本発明の実施の形態３ではデバイス１４を２回囲むように応力緩和層９０を形成することで応力緩和層９０全体としての大きさを大きくした。よって、十分な応力緩和効果を得ることができる。また、デバイス１４側から応力緩和層９０を見たときに１周目部分９０ａの島の間を遮るように２周目部分９０ｂの島が形成されているため、応力緩和層９０は全体としては一連（一続き）の構造となっている。このように応力緩和層９０の構造に連続性を持たせることで、応力緩和効果を高めることができる。

図１０は、本発明の実施の形態３に係る半導体装置の変形例を示す斜視図である。図１０に示すように、応力緩和層９２を構成する個々の島を角柱型としても上記の効果を得ることができる。

本発明の実施の形態３では、応力緩和層９２はデバイス１４を２周する（２回囲む）ように形成したが、３回以上囲むようにしてもよい。なお、本発明の実施の形態３に係る半導体装置とその製造方法は少なくとも実施の形態１と同程度の変形が可能である。

実施の形態４．
本発明の実施の形態４に係る半導体装置は、基板の表面に形成されたパッドの形状に特徴がある。以後、実施の形態１との相違点を中心に説明する。図１１は、本発明の実施の形態４に係る半導体装置のパッド等の平面図である。基板１２の表面にはパッド５０が形成されている。パッド５０の断面図は例えば図７に示されている。パッド５０の直下にはビアホール６０が形成されている。そして、図１１に示すようにビアホール６０は平面視で円形に形成されている。

ここで本発明の実施の形態４に係る半導体装置の理解を容易にするために比較例について説明する。図１２は、比較例の半導体装置のパッド等を示す平面図である。パッド５０は４角形で形成されており、その外周は結晶方位と平行な線分で構成されている。よって、パッド５０の外周に沿って生じたクラックが点線で示す方向に進展し、デバイス１４にまで及んでしまうことがあった。このように、パッドの外周に発生したクラックは結晶方位に沿って進展しやすい。

ところが本発明の実施の形態４に係る半導体装置によれば、パッド５０を円形に形成したので、パッド５０の外周に沿って発生したクラックが結晶方位に沿って進展することを防止できる。本発明の実施の形態４に係る半導体装置では、パッド５０の形状は平面視で円形としたが本発明はこれに限定されない。つまり、平面視で、パッドの外周が基板１２の結晶方位と平行でない線分又は曲線で構成される限りにおいて、パッドの外周に沿ったクラックの進展を抑制できる。なお、本発明の実施の形態４に係る半導体装置は少なくとも実施の形態１と同程度の変形が可能である。

１０ 半導体装置、 １２ 基板、 １４ デバイス、 １６ 配線、 １８ 応力緩和層、 ２０ 裏面電極、 ３０ 金属層、 ４０ 緩和領域、 ４２ 切断予定部、 ４４ 他のデバイス、 ５０ パッド、 ５２ 保護膜、 ６０ ビアホール、 ７０ ステージ、 ７２ ダイシングソー、 ８０ 応力緩和層、 ９０ 応力緩和層、 ９０ａ １周目部分、 ９０ｂ ２周目部分、 ９２ 応力緩和層

Claims (7)

1. 表面にデバイスが形成又は実装された基板と、
   前記基板の裏面に形成された、圧縮応力を有する裏面電極と、
   前記基板の表面に前記デバイスを囲むように形成された、圧縮応力を有する応力緩和層と、を備えたことを特徴とする半導体装置。
2. 前記デバイスを複数有し、
   前記応力緩和層は前記デバイスを個別に囲むように形成されたことを特徴とする請求項１に記載の半導体装置。
3. 平面視で、前記応力緩和層は前記デバイスを複数回囲み、かつ断続的に島状に形成されたことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記応力緩和層は、１周目部分と２周目部分を有し、
   前記デバイス側から前記応力緩和層を見たときに前記１周目部分の島の間を遮るように前記２周目部分の島が形成されたことを特徴とする請求項３に記載の半導体装置。
5. 前記基板の表面に形成されたパッドと、
   前記基板の裏面に開口を有するように前記パッドの直下に形成されたビアホールと、を備え、
   平面視で、前記パッドの外周は前記基板の結晶方位と平行でない線分又は曲線で構成されたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
6. 基板の表面にデバイスを形成又は搭載する工程と、
   前記基板の表面のうち、前記デバイスの周りの切断予定部と前記デバイスとの間に、前記デバイスを囲むように圧縮応力を有する応力緩和層を形成する工程と、
   前記基板の裏面に、圧縮応力を有する裏面電極を形成する工程と、
   前記応力緩和層と前記裏面電極を形成した後に、前記基板をステージに固定して前記デバイスの電気的特性を測定する工程と、
   前記電気的特性を測定する工程の後に、前記切断予定部を切断する工程と、を備えたことを特徴とする半導体装置の製造方法。
7. 前記応力緩和層を形成する工程は、
   前記基板の表面にレジストを形成する工程と、
   前記レジストに露光する工程と、
   前記レジストに現像液を塗布して、断続的なレジスト開口を形成する工程と、
   前記レジスト開口により表面に露出した部分に前記応力緩和層を形成する工程と、
   前記レジストを剥離する工程と、をこの順に備えたことを特徴とする請求項６に記載の半導体装置の製造方法。

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