JP2009026843A - 半導体装置 - Google Patents
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Abstract
【課題】サイズが異なる複数の半導体素子を積層する際の実装面積を縮小する半導体装置を提供する。
【解決手段】本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置された前記第1の半導体素子よりサイズが小さいスペーサチップ上に積層され、前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第2の半導体素子は、前記スペーサチップの側方かつ前記第1の半導体素子の下方の前記基板上に配置されている。
【選択図】図1
【解決手段】本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置された前記第1の半導体素子よりサイズが小さいスペーサチップ上に積層され、前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第2の半導体素子は、前記スペーサチップの側方かつ前記第1の半導体素子の下方の前記基板上に配置されている。
【選択図】図1
Description
本発明は、半導体装置に関し、特に基板上に複数の半導体素子を積層した半導体装置に関する。
下記特許文献1では、半導体チップ間にワイヤボンディング用のワイヤを中継配線するための配線層を設けた半導体装置が開示されている。
下記特許文献2では、半導体チップの表面に他の半導体チップを重ね合わせて接続するチップオンチップ構造を有する半導体装置において、内部接続及び外部接続ともに短い配線長として、信号伝送速度を向上させる技術が開示されている。
下記特許文献3では、多層配線基板に少なくとも一つのチップ部品を全体的に収納可能な窪み部を形成し、この窪み部を覆うように他のチップ部品を実装して、製造工数の増加や特性を劣化させないチップ部品実装回路基板の製造方法が開示されている。
特開2002−76250号公報
特開2003−110084号公報
特開平11−103013号公報
本発明は、サイズが異なる複数の半導体素子を積層する際の実装面積を縮小する半導体装置を提供する。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置された前記第1の半導体素子よりサイズが小さいスペーサチップ上に積層され、前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第2の半導体素子は、前記スペーサチップの側方かつ前記第1の半導体素子の下方の前記基板上に配置されている。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置され、前記第1の半導体素子より小さいサイズのスペーサチップは、前記第1の半導体素子上に積層され、前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第2の半導体素子は、前記スペーサチップの側方かつ前記第1の半導体素子上に積層されている。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第1の半導体素子は、一方の側面に側方及び下方に開口する凹部が形成され、前記基板上の1段目に配置され、前記複数の半導体素子のうち前記第1の半導体素子よりサイズが小さい第2の半導体素子は、前記凹部の側方で前記基板上に配置されている。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置され、前記複数の半導体素子のうち第2の半導体素子は、側面に側方及び下方に開口する凹部が形成され、前記第1の半導体素子上に積層され、前記複数の半導体素子のうち前記第2の半導体素子よりサイズが小さい第3の半導体素子は、前記凹部の側方で前記第1の半導体素子上に積層されている。
本発明よれば、サイズが異なる複数の半導体素子を積層する際の実装面積を縮小し、コストを低減する半導体装置を提供することができる。
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではマルチチップパッケージを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
(第1の実施の形態)
本発明の第1の実施の形態は、サイズが異なる複数の半導体素子を積層する際の実装面積を縮小し、製造工数を削減する半導体装置の例を説明するものである。
本発明の第1の実施の形態は、サイズが異なる複数の半導体素子を積層する際の実装面積を縮小し、製造工数を削減する半導体装置の例を説明するものである。
図1(a)、(b)は、第1の実施の形態に係る半導体装置1の平面図と断面図を示す図である。この図1では、サイズが同じ2つのメモリチップ2、3を積層するとともに、メモリチップ2、3とサイズが異なるコントローラチップ4を基板5上に配置したマルチチップパッケージの半導体装置1を例示している。
図1(b)の断面図に示すように、半導体装置1は、基板5上の1段目にスペーサチップ6を配置している。このスペーサチップ6は、メモリチップ2、3のサイズより小さいサイズである。スペーサチップ5は、メモリチップ2、3のサイズに応じてシリコン(Si)等の絶縁材料を切削加工して形成される。スペーサチップ5上には、メモリチップ(第1の半導体素子)2が積層されている。このメモリチップ2は、図1(b)の断面図に示すように、その左端側がスペーサチップ6の左側面より突出するように積層されている。また、図1(a)の平面図に示すように、メモリチップ2の上面の右側端部には、複数のボンディングワイヤ7と接続される複数のボンディングパット(第1のボンディングパッド)2aが配置されている。
さらに、メモリチップ2上には、メモリチップ2と同一サイズのメモリチップ(第3の半導体素子)3が積層されている。図1(a)の平面図に示すように、メモリチップ3の上面の右側端部には、複数のボンディングワイヤ8と接続される複数のボンディングパット(第2のボンディングパッド)3aが配置されている。メモリチップ3は、図1(a)の平面図に示すように、ボンディングパッド2aと重ならない位置で、かつボンディングパッド2a、3aが同一方向になるように積層されている。また、メモリチップ3は、その左端側がメモリチップ2の左側面より突出するように積層されている。このように、メモリチップ2上にメモリチップ3を積層することにより、各ボンディングパッド2a、3aと、基板5上に配置されたボンディングパッド(図示せず)を図1の右側端部に集中して配置することになり、ボンディングワイヤ7、8を接続する工数を削減することが可能になる。
また、半導体装置1では、スペーサチップ6を基板5上の1段目に配置し、同一サイズのメモリチップ2、3を上記のように積層することにより、図1(b)の断面図に示すように、スペーサチップ6の左側方及びメモリチップ2の下方にコントローラチップ4を配置可能なスペースを確保している。すなわち、コントローラチップ(第2の半導体素子)4は、スペーサチップ6の左側方で、かつメモリチップ2の下方の基板5上に配置されている。
図1(a)の平面図に示すように、コントローラチップ4の上面の4方端部には、複数のボンディングワイヤ9と接続される複数のボンディングパッド4aが配置されている。コントローラチップ4は、ボンディングワイヤ9と接続するスペースを確保するため、スペーサチップ6の左側面より少なくとも0.5mm程度離して配置されている。なお、ボンディングワイヤ7、8、9としては、線径が25μm程度の金属線(例えば、金線(Au))が用いられる。
なお、スペーサチップ6は、基板5上に配置されるコントローラチップ4の高さと、ボンディングワイヤ9を接続するスペースを確保するため、その厚みstが設定される。したがって、スペーサチップ6の厚みstは、メモリチップ2、3の厚みmtと異なる。例えば、メモリチップ2、3の厚みmtが100μm程度とすると、スペーサチップ6の厚みstは200〜400μm程度とする必要がある。
次に、本第1の実施の形態に係る半導体装置1の製造工程の一例について説明する。
まず、基板5上にスペーサチップ6を配置する。次に、スペーサチップ6の左側方に、ボンディングワイヤ9の接続スペース分を離してコントローラチップ4を基板5上に配置する。次に、コントローラチップ4の上面に配置された複数のボンディングパッド4aと、基板5上に配置されたボンディングパッドをボンディングワイヤ9で接続する。次に、スペーサチップ6上にメモリチップ2を位置調整しながら積層する。次に、メモリチップ2上にメモリチップ3を位置調整しながら積層する。次に、メモリチップ2、3の各上面に配置されたボンディングパッド2a及び3aと、基板5上に配置されたボンディングパッドをボンディングワイヤ7、8で接続する。次に、図1(b)の断面図に示すように、基板5の下面側に複数のはんだボール10をアレイ状に配置する。最後に、各チップ2〜4の配置及び積層が終了した基板5を樹脂等のパッケージ11に封止して、半導体装置1が完成する。
以上のように、本第1の実施の形態に係る半導体装置1は、基板5上にスペーサチップ6を配置し、スペーサチップ6上に同一サイズのメモリチップ2、3を積層し、スペーサチップ6の左側方及びメモリチップ2の下方にサイズが小さいコントローラチップ4を基板5上に配置可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。
(第2の実施の形態)
本発明の第2の実施の形態は、メモリチップ及びコントローラチップの積層位置とスペーサチップの配置位置を変更した例を説明するものである。
本発明の第2の実施の形態は、メモリチップ及びコントローラチップの積層位置とスペーサチップの配置位置を変更した例を説明するものである。
図2は、第2の実施の形態に係る半導体装置20の断面図を示す図である。なお、図2において、上記図1に示した構成と同一の部材には同一符号を付している。
図2の断面図に示すように、半導体装置20は、基板5上の1段目にメモリチップ(第1の半導体素子)21を配置している。メモリチップ21の上面の右側端部には、複数のボンディングワイヤ7と接続される複数のボンディングパット21aが配置されている。メモリチップ21上には、メモリチップ21よりサイズが小さいスペーサチップ22を積層している。スペーサチップ22は、メモリチップ21のサイズに応じてシリコン(Si)等の絶縁材料を切削加工して形成される。スペーサチップ22は、メモリチップ21上の右側寄りに、メモリチップ21の上面に配置されたボンディングパッド21aに重ならないように積層されている。このようにスペーサチップ22を積層することにより、スペーサチップ22の左側方及びメモリチップ21の左側上面には、コントローラチップ23を配置可能にしている。
スペーサチップ22の左側方でメモリチップ21の左側上面には、スペーサチップ22よりサイズが小さいコントローラチップ(第2の半導体素子)23が積層されている。さらに、スペーサチップ22上には、メモリチップ3が積層されている。メモリチップ3の上面の右側端部には、複数のボンディングワイヤ8と接続される複数のボンディングパット3aが配置されている。また、メモリチップ3は、その左端側がスペーサチップ22の左側面より突出するように積層されている。このように、スペーサチップ22上にメモリチップ3を積層することにより、スペーサチップ22の左側方及びメモリチップ3の下方には、コントローラチップ23を配置可能にしている。
また、メモリチップ21、3の各ボンディングパッド21a、3aは、ともに上面の右側端部に集中して配置しているため、ボンディングワイヤ7、8を接続する工数を削減することが可能になる。また、コントローラチップ23の上面の左端部には、複数のボンディングワイヤ9と接続される複数のボンディングパット23aが配置されている。
なお、スペーサチップ22は、メモリチップ21上に配置されるコントローラチップ23の高さと、ボンディングワイヤ9を接続するスペースを確保するため、その厚みstが設定される。したがって、スペーサチップ23の厚みstは、メモリチップ21、3の厚みmtと異なる。例えば、メモリチップ21、3の厚みmtが100μm程度とすると、スペーサチップ23の厚みstは200〜400μm程度とする必要がある。
次に、本第2の実施の形態に係る半導体装置20の製造工程の一例について説明する。
まず、基板5上にメモリチップ21を配置する。次に、メモリチップ21上のボンディングパッドが重ならない位置にスペーサチップ22を積層する。次に、スペーサチップ22の左側方に所定スペース分を離してコントローラチップ23を基板5上に配置する。次に、スペーサチップ22上にメモリチップ3を位置調整しながら積層する。次に、メモリチップ21、3及びコントローラチップ23の各上面に配置されたボンディングパッド21a、3a、23aと、基板5上に配置されたボンディングパッドをボンディングワイヤ7、8、9で接続する。次に、基板5の下面側に複数のはんだボール10をアレイ状に配置する。最後に、各チップ21、22、3の配置及び積層が終了した基板5を樹脂等のパッケージ11に封止して、半導体装置20が完成する。
以上のように、本第2の実施の形態に係る半導体装置20は、メモリチップ21上にスペーサチップ22を配置し、スペーサチップ22上にメモリチップ3を積層し、スペーサチップ22の左側方及びメモリチップ3の下方にサイズが小さいコントローラチップ23をメモリチップ21上に積層可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。
(第3の実施の形態)
本発明の第3の実施の形態は、スペーサチップを兼ねるメモリチップを積層する例を説明するものである。
本発明の第3の実施の形態は、スペーサチップを兼ねるメモリチップを積層する例を説明するものである。
図3は、第3の実施の形態に係る半導体装置30の断面図を示す図である。なお、図3において、上記図1及び図2に示した構成と同一の部材には同一符号を付している。
図3の断面図に示すように、半導体装置30は、基板5上の1段目にメモリチップ(第1の半導体素子)31を配置している。メモリチップ31は、スペーサチップを兼ねる形状に加工されている。メモリチップ31は、スペーサチップを兼ねる形状とするため、上記メモリチップの厚みmtとして示した100μm程度に上記スペーサチップの厚みstとして示した200〜400μm程度を加算した厚みmstとする必要がある。このため、メモリチップ31は、300〜500μm程度の厚みmstに加工する。例えば、半導体プロセスによりメモリ回路等が形成されたウェハ表面と反対側のウェハ裏面全体を研磨して厚みmstが300〜500μm程度になるまで加工する。
また、図3に示すように、メモリチップ31の左側部には、左側方及び下方に開口する凹部31aが形成されている。この凹部31aは、メモリチップ31の左端部下方の基板5上にコントローラチップ23を配置するスペースを確保するためである。この凹部31aは、以下のような工程により形成されるものとする。
まず、複数のメモリ回路が形成されたウェハの表面にBSGテープ(表面保護テープ)を貼り付け、ウェハの裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレードにより上記凹部31aを形成するための溝を形成する。この溝は、メモリチップ31の上記配置位置を考慮して四角形の一辺に対応する位置に形成する。この溝は、上記凹部31aの厚みmstである200〜400μm程度に達する深さまで形成する。以上の加工により、メモリチップ31に凹部31aを形成できる。
次に、溝を形成したウェハの裏面を研削用砥石等で研削して所望の厚さ、すなわち、上記厚みmstが300〜500μm程度になるように仕上げる。これによって、ウェハが個片化されて複数のスペーサチップ一体型のメモリチップ31が形成される。
また、メモリチップ31の上面の右側端部には、複数のボンディングワイヤ7と接続される複数のボンディングパット31bが配置されている。メモリチップ31の凹部31aの左側方及びメモリチップ31の下方の基板5上にはコントローラチップ23が配置されている。図1(a)の平面図に示したように、コントローラチップ23の上面の4方端部には、複数のボンディングワイヤ9と接続される複数のボンディングパッド23aが配置されている。コントローラチップ23は、ボンディングワイヤ9と接続するスペースを確保するため、凹部31aの左側面より少なくとも0.5mm程度離して配置されている。
メモリチップ31上には、メモリチップ3が積層されている。メモリチップ3の上面の右側端部には、複数のボンディングワイヤ8と接続される複数のボンディングパット3aが配置されている。メモリチップ3は、ボンディングパッド31bと重ならない位置で、かつボンディングパッド31b、3aが同一方向になるように積層されている。また、メモリチップ3は、その左端側がスペーサチップ22の左側面より突出するように積層されている。このように、メモリチップ31上にメモリチップ3を積層することにより、メモリチップ31の凹部31aの左側方及びメモリチップ31、3の下方には、コントローラチップ23を配置可能にしている。
また、メモリチップ31、3の各ボンディングパッド31b、3aは、ともに上面の右側端部に集中して配置しているため、ボンディングワイヤ7、8を接続する工数を削減することが可能になる。
次に、本第3の実施の形態に係る半導体装置30の製造工程の一例について説明する。
まず、基板5上にコントローラチップ23を配置する。次に、コントローラチップ4の上面に配置された複数のボンディングパッド4aと、基板5上に配置されたボンディングパッドをボンディングワイヤ9で接続する。次に、コントローラチップ23の右側方に、ボンディングワイヤ9の接続スペース分を離してメモリチップ31を位置調整しながら基板5上に配置する。次に、メモリチップ31上にメモリチップ3を位置調整しながら積層する。次に、メモリチップ31、3の各上面に配置されたボンディングパッド31b及び3aと、基板5上に配置されたボンディングパッドをボンディングワイヤ7、8で接続する。次に、基板5の下面側に複数のはんだボール10をアレイ状に配置する。最後に、各チップ23、31、3の配置及び積層が終了した基板5を樹脂等のパッケージ11に封止して、半導体装置30が完成する。
以上のように、本第3の実施の形態に係る半導体装置30は、スペーサチップ一体型のメモリチップ31上にメモリチップ3を積層し、メモリチップ31の凹部31aの左側方及びメモリチップ31、3の下方にサイズが小さいコントローラチップ23を基板5上に配置可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。さらに、スペーサチップを別に設けずに、スペーサチップ一体型のメモリチップ31としたため、半導体装置30の製造コストを更に低減することができる。
(第4の実施の形態)
本発明の第4の実施の形態は、スペーサチップを兼ねるメモリチップを積層する他の例を説明するものである。
本発明の第4の実施の形態は、スペーサチップを兼ねるメモリチップを積層する他の例を説明するものである。
図4は、第4の実施の形態に係る半導体装置40の断面図を示す図である。なお、図4において、上記図1〜図3に示した構成と同一の部材には同一符号を付している。
図4の断面図に示すように、基板5上の1段目にはメモリチップ(第1の半導体素子)41を配置している。メモリチップ41の上面の右側端部には、複数のボンディングワイヤ7と接続される複数のボンディングパット41aが配置されている。メモリチップ41上の図中の左端部には、コントローラチップ(第3の半導体素子)42が積層されている。コントローラチップ42の上面の左端部には、複数のボンディングワイヤ9と接続される複数のボンディングパット42aが配置されている。
メモリチップ41上には、スペーサチップ一体型のメモリチップ(第2の半導体素子)43が積層されている。メモリチップ43は、スペーサチップを兼ねる形状とするため、上記メモリチップの厚みmtとして示した100μm程度に上記スペーサチップの厚みstとして示した200〜400μm程度を加算した厚みmstとする必要がある。このため、メモリチップ43は、300〜500μm程度の厚みmstに加工する。例えば、半導体プロセスによりメモリ回路等が形成されたウェハ表面と反対側のウェハ裏面全体を研磨して厚みmstが300〜500μm程度になるまで加工する。
また、図4に示すように、メモリチップ43の左右両側部には、左側方及び下方、右側方及び下方に各々開口する凹部43aが形成されている。この凹部43aは、メモリチップ43の左端部下方の基板5上にコントローラチップ42を配置するスペースを確保するとともに、メモリチップ41のボンディングワイヤ7の接続スペースを確保するためである。この凹部43aは、以下のような工程により形成されるものとする。
まず、複数のメモリ回路が形成されたウェハの表面にBSGテープ(表面保護テープ)を貼り付け、ウェハの裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレードにより上記凹部43aを形成するための溝を形成する。この溝は、メモリチップ43の上記配置位置を考慮して四角形の対向する二辺に対応する位置に形成する。この溝は、上記凹部43aの厚みmstである200〜400μm程度に達する深さまで形成する。以上の加工により、メモリチップ43に凹部43aを形成できる。
次に、溝を形成したウェハの裏面を研削用砥石等で研削して所望の厚さ、すなわち、上記厚みmstが300〜500μm程度になるように仕上げる。これによって、ウェハが個片化されて複数のスペーサチップ一体型のメモリチップ43が形成される。
また、メモリチップ43の上面の右側端部には、複数のボンディングワイヤ8と接続される複数のボンディングパット43bが配置されている。メモリチップ43の凹部43aの左側方及びメモリチップ43の下方のメモリチップ41上にはコントローラチップ42が積層されている。コントローラチップ42は、ボンディングワイヤ9と接続するスペースを確保するため、凹部43aの左側面より少なくとも0.5mm程度離して配置されている。
メモリチップ43は、ボンディングパッド41aと重ならない位置で、かつボンディングパッド41a、43bが同一方向になるように積層されている。メモリチップ41、43の各ボンディングパッド41a、43bは、ともに上面の右側端部に集中して配置しているため、ボンディングワイヤ7、8を接続する工数を削減することが可能になる。
次に、本第4の実施の形態に係る半導体装置40の製造工程の一例について説明する。
まず、基板5上にメモリチップ41を配置する。次に、メモリチップ41の上面の左端部にコントローラチップ42を積層する。次に、メモリチップ41上にメモリチップ43を位置調整しながら積層する。次に、メモリチップ41、43及びコントローラチップ42の各上面に配置されたボンディングパッド41a、43b及び42aと、基板5上に配置されたボンディングパッドをボンディングワイヤ7、8、9で接続する。次に、基板5の下面側に複数のはんだボール10をアレイ状に配置する。最後に、各チップ41、42、43の配置及び積層が終了した基板5を樹脂等のパッケージ11に封止して、半導体装置40が完成する。
以上のように、本第4の実施の形態に係る半導体装置40は、スペーサチップ一体型のメモリチップ43をメモリチップ41上に積層し、メモリチップ43の凹部43aの左側方及びメモリチップ43の下方にサイズが小さいコントローラチップ23をメモリチップ41上に積層可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。さらに、スペーサチップを別に設けずに、スペーサチップ一体型のメモリチップ43としたため、半導体装置40の製造コストを更に低減することができる。
なお、上記第1の実施の形態〜第4の実施の形態に示した半導体装置10、20、30、40において例示した寸法は、メモリチップのサイズの1辺が15mm程度、パッケージの高さが2mm程度の場合を想定して記載したものである。したがって、上記第1の実施の形態〜第4の実施の形態に示した半導体装置10、20、30、40において例示した寸法は、一例であり、チップサイズが異なれば、対応する寸法が異なることは勿論であり、スペーサチップのサイズやスペーサチップ一体型のメモリチップに形成した凹部の寸法は、変更可能である。また、積層するチップはメモリチップやコントローラチップに限定するものではなく、他の機能を発揮するチップを積層する場合でも本発明を適用可能である。
1、20、30、40 半導体装置
2、3、21、31、42 メモリチップ
2a、3a、4a、21a、31b、41a、43b ボンディングパッド
7、8、9 ボンディングワイヤ
4、23、42 コントローラチップ
5 基板
6、22 スペーサチップ
31a、43a 凹部
2、3、21、31、42 メモリチップ
2a、3a、4a、21a、31b、41a、43b ボンディングパッド
7、8、9 ボンディングワイヤ
4、23、42 コントローラチップ
5 基板
6、22 スペーサチップ
31a、43a 凹部
Claims (5)
- 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置された前記第1の半導体素子よりサイズが小さいスペーサチップ上に積層され、
前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第2の半導体素子は、前記スペーサチップの側方かつ前記第1の半導体素子の下方の前記基板上に配置されたことを特徴とする半導体装置。 - 前記第1の半導体素子は、上面の少なくとも一端部に前記ワイヤボンディングが接続される第1のボンディングパッドが形成され、
前記複数の半導体素子のうち第3の半導体素子は、上面の少なくとも一端部に前記ワイヤボンディングが接続される第2のボンディングパッドが形成され、前記第1の半導体素子上の前記第1のボンディングパッドと重ならない位置で、かつ前記第1、第2のボンディングパッドが同一方向で積層されたことを特徴とする請求項1記載の半導体装置。 - 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置され、
前記第1の半導体素子より小さいサイズのスペーサチップは、前記第1の半導体素子上に積層され、
前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第2の半導体素子は、前記スペーサチップの側方かつ前記第1の半導体素子上に積層されたことを特徴とする半導体装置。 - 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
前記複数の半導体素子のうち第1の半導体素子は、一方の側面に側方及び下方に開口する凹部が形成され、前記基板上の1段目に配置され、
前記複数の半導体素子のうち前記第1の半導体素子よりサイズが小さい第2の半導体素子は、前記凹部の側方で前記基板上に配置されたことを特徴とする半導体装置。 - 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
前記複数の半導体素子のうち第1の半導体素子は、前記基板上の1段目に配置され、
前記複数の半導体素子のうち第2の半導体素子は、側面に側方及び下方に開口する凹部が形成され、前記第1の半導体素子上に積層され、
前記複数の半導体素子のうち前記第2の半導体素子よりサイズが小さい第3の半導体素子は、前記凹部の側方で前記第1の半導体素子上に積層されたことを特徴とする半導体装置。
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US10510726B2 (en) | 2017-08-28 | 2019-12-17 | Kabushiki Kaisha Toshiba | Semiconductor device, method for manufacturing semiconductor device, and method for manufacturing semiconductor package |
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2007
- 2007-07-18 JP JP2007186582A patent/JP2009026843A/ja active Pending
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