JP2009026843A - 半導体装置 - Google Patents

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Abstract

【課題】サイズが異なる複数の半導体素子を積層する際の実装面積を縮小する半導体装置を提供する。
【解決手段】本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第１の半導体素子は、前記基板上の１段目に配置された前記第１の半導体素子よりサイズが小さいスペーサチップ上に積層され、前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第２の半導体素子は、前記スペーサチップの側方かつ前記第１の半導体素子の下方の前記基板上に配置されている。
【選択図】図１

Description

本発明は、半導体装置に関し、特に基板上に複数の半導体素子を積層した半導体装置に関する。
下記特許文献１では、半導体チップ間にワイヤボンディング用のワイヤを中継配線するための配線層を設けた半導体装置が開示されている。
下記特許文献２では、半導体チップの表面に他の半導体チップを重ね合わせて接続するチップオンチップ構造を有する半導体装置において、内部接続及び外部接続ともに短い配線長として、信号伝送速度を向上させる技術が開示されている。
下記特許文献３では、多層配線基板に少なくとも一つのチップ部品を全体的に収納可能な窪み部を形成し、この窪み部を覆うように他のチップ部品を実装して、製造工数の増加や特性を劣化させないチップ部品実装回路基板の製造方法が開示されている。
特開２００２−７６２５０号公報 特開２００３−１１００８４号公報 特開平１１−１０３０１３号公報
本発明は、サイズが異なる複数の半導体素子を積層する際の実装面積を縮小する半導体装置を提供する。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第１の半導体素子は、前記基板上の１段目に配置された前記第１の半導体素子よりサイズが小さいスペーサチップ上に積層され、前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第２の半導体素子は、前記スペーサチップの側方かつ前記第１の半導体素子の下方の前記基板上に配置されている。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第１の半導体素子は、前記基板上の１段目に配置され、前記第１の半導体素子より小さいサイズのスペーサチップは、前記第１の半導体素子上に積層され、前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第２の半導体素子は、前記スペーサチップの側方かつ前記第１の半導体素子上に積層されている。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第１の半導体素子は、一方の側面に側方及び下方に開口する凹部が形成され、前記基板上の１段目に配置され、前記複数の半導体素子のうち前記第１の半導体素子よりサイズが小さい第２の半導体素子は、前記凹部の側方で前記基板上に配置されている。
本発明の実施の形態に係る半導体装置は、基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、前記複数の半導体素子のうち第１の半導体素子は、前記基板上の１段目に配置され、前記複数の半導体素子のうち第２の半導体素子は、側面に側方及び下方に開口する凹部が形成され、前記第１の半導体素子上に積層され、前記複数の半導体素子のうち前記第２の半導体素子よりサイズが小さい第３の半導体素子は、前記凹部の側方で前記第１の半導体素子上に積層されている。
本発明よれば、サイズが異なる複数の半導体素子を積層する際の実装面積を縮小し、コストを低減する半導体装置を提供することができる。
以下、本発明の実施の形態を、図面を参照しつつ、説明する。実施の形態に係る半導体装置はここではマルチチップパッケージを例に取って説明する。なお、実施の形態において、同一構成要素には同一符号を付け、実施の形態の間において重複する説明は省略する。
（第１の実施の形態）
本発明の第１の実施の形態は、サイズが異なる複数の半導体素子を積層する際の実装面積を縮小し、製造工数を削減する半導体装置の例を説明するものである。
図１（ａ）、（ｂ）は、第１の実施の形態に係る半導体装置１の平面図と断面図を示す図である。この図１では、サイズが同じ２つのメモリチップ２、３を積層するとともに、メモリチップ２、３とサイズが異なるコントローラチップ４を基板５上に配置したマルチチップパッケージの半導体装置１を例示している。
図１（ｂ）の断面図に示すように、半導体装置１は、基板５上の１段目にスペーサチップ６を配置している。このスペーサチップ６は、メモリチップ２、３のサイズより小さいサイズである。スペーサチップ５は、メモリチップ２、３のサイズに応じてシリコン（Ｓｉ）等の絶縁材料を切削加工して形成される。スペーサチップ５上には、メモリチップ（第１の半導体素子）２が積層されている。このメモリチップ２は、図１（ｂ）の断面図に示すように、その左端側がスペーサチップ６の左側面より突出するように積層されている。また、図１（ａ）の平面図に示すように、メモリチップ２の上面の右側端部には、複数のボンディングワイヤ７と接続される複数のボンディングパット（第１のボンディングパッド）２ａが配置されている。
さらに、メモリチップ２上には、メモリチップ２と同一サイズのメモリチップ（第３の半導体素子）３が積層されている。図１（ａ）の平面図に示すように、メモリチップ３の上面の右側端部には、複数のボンディングワイヤ８と接続される複数のボンディングパット（第２のボンディングパッド）３ａが配置されている。メモリチップ３は、図１（ａ）の平面図に示すように、ボンディングパッド２ａと重ならない位置で、かつボンディングパッド２ａ、３ａが同一方向になるように積層されている。また、メモリチップ３は、その左端側がメモリチップ２の左側面より突出するように積層されている。このように、メモリチップ２上にメモリチップ３を積層することにより、各ボンディングパッド２ａ、３ａと、基板５上に配置されたボンディングパッド（図示せず）を図１の右側端部に集中して配置することになり、ボンディングワイヤ７、８を接続する工数を削減することが可能になる。
また、半導体装置１では、スペーサチップ６を基板５上の１段目に配置し、同一サイズのメモリチップ２、３を上記のように積層することにより、図１（ｂ）の断面図に示すように、スペーサチップ６の左側方及びメモリチップ２の下方にコントローラチップ４を配置可能なスペースを確保している。すなわち、コントローラチップ（第２の半導体素子）４は、スペーサチップ６の左側方で、かつメモリチップ２の下方の基板５上に配置されている。
図１（ａ）の平面図に示すように、コントローラチップ４の上面の４方端部には、複数のボンディングワイヤ９と接続される複数のボンディングパッド４ａが配置されている。コントローラチップ４は、ボンディングワイヤ９と接続するスペースを確保するため、スペーサチップ６の左側面より少なくとも０．５ｍｍ程度離して配置されている。なお、ボンディングワイヤ７、８、９としては、線径が２５μｍ程度の金属線（例えば、金線（Ａｕ））が用いられる。
なお、スペーサチップ６は、基板５上に配置されるコントローラチップ４の高さと、ボンディングワイヤ９を接続するスペースを確保するため、その厚みsｔが設定される。したがって、スペーサチップ６の厚みsｔは、メモリチップ２、３の厚みｍｔと異なる。例えば、メモリチップ２、３の厚みｍｔが１００μｍ程度とすると、スペーサチップ６の厚みsｔは２００〜４００μｍ程度とする必要がある。
次に、本第１の実施の形態に係る半導体装置１の製造工程の一例について説明する。
まず、基板５上にスペーサチップ６を配置する。次に、スペーサチップ６の左側方に、ボンディングワイヤ９の接続スペース分を離してコントローラチップ４を基板５上に配置する。次に、コントローラチップ４の上面に配置された複数のボンディングパッド４ａと、基板５上に配置されたボンディングパッドをボンディングワイヤ９で接続する。次に、スペーサチップ６上にメモリチップ２を位置調整しながら積層する。次に、メモリチップ２上にメモリチップ３を位置調整しながら積層する。次に、メモリチップ２、３の各上面に配置されたボンディングパッド２ａ及び３ａと、基板５上に配置されたボンディングパッドをボンディングワイヤ７、８で接続する。次に、図１（ｂ）の断面図に示すように、基板５の下面側に複数のはんだボール１０をアレイ状に配置する。最後に、各チップ２〜４の配置及び積層が終了した基板５を樹脂等のパッケージ１１に封止して、半導体装置１が完成する。
以上のように、本第１の実施の形態に係る半導体装置１は、基板５上にスペーサチップ６を配置し、スペーサチップ６上に同一サイズのメモリチップ２、３を積層し、スペーサチップ６の左側方及びメモリチップ２の下方にサイズが小さいコントローラチップ４を基板５上に配置可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。
（第２の実施の形態）
本発明の第２の実施の形態は、メモリチップ及びコントローラチップの積層位置とスペーサチップの配置位置を変更した例を説明するものである。
図２は、第２の実施の形態に係る半導体装置２０の断面図を示す図である。なお、図２において、上記図１に示した構成と同一の部材には同一符号を付している。
図２の断面図に示すように、半導体装置２０は、基板５上の１段目にメモリチップ（第１の半導体素子）２１を配置している。メモリチップ２１の上面の右側端部には、複数のボンディングワイヤ７と接続される複数のボンディングパット２１ａが配置されている。メモリチップ２１上には、メモリチップ２１よりサイズが小さいスペーサチップ２２を積層している。スペーサチップ２２は、メモリチップ２１のサイズに応じてシリコン（Ｓｉ）等の絶縁材料を切削加工して形成される。スペーサチップ２２は、メモリチップ２１上の右側寄りに、メモリチップ２１の上面に配置されたボンディングパッド２１ａに重ならないように積層されている。このようにスペーサチップ２２を積層することにより、スペーサチップ２２の左側方及びメモリチップ２１の左側上面には、コントローラチップ２３を配置可能にしている。
スペーサチップ２２の左側方でメモリチップ２１の左側上面には、スペーサチップ２２よりサイズが小さいコントローラチップ（第２の半導体素子）２３が積層されている。さらに、スペーサチップ２２上には、メモリチップ３が積層されている。メモリチップ３の上面の右側端部には、複数のボンディングワイヤ８と接続される複数のボンディングパット３ａが配置されている。また、メモリチップ３は、その左端側がスペーサチップ２２の左側面より突出するように積層されている。このように、スペーサチップ２２上にメモリチップ３を積層することにより、スペーサチップ２２の左側方及びメモリチップ３の下方には、コントローラチップ２３を配置可能にしている。
また、メモリチップ２１、３の各ボンディングパッド２１ａ、３ａは、ともに上面の右側端部に集中して配置しているため、ボンディングワイヤ７、８を接続する工数を削減することが可能になる。また、コントローラチップ２３の上面の左端部には、複数のボンディングワイヤ９と接続される複数のボンディングパット２３ａが配置されている。
なお、スペーサチップ２２は、メモリチップ２１上に配置されるコントローラチップ２３の高さと、ボンディングワイヤ９を接続するスペースを確保するため、その厚みsｔが設定される。したがって、スペーサチップ２３の厚みsｔは、メモリチップ２１、３の厚みｍｔと異なる。例えば、メモリチップ２１、３の厚みｍｔが１００μｍ程度とすると、スペーサチップ２３の厚みsｔは２００〜４００μｍ程度とする必要がある。
次に、本第２の実施の形態に係る半導体装置２０の製造工程の一例について説明する。
まず、基板５上にメモリチップ２１を配置する。次に、メモリチップ２１上のボンディングパッドが重ならない位置にスペーサチップ２２を積層する。次に、スペーサチップ２２の左側方に所定スペース分を離してコントローラチップ２３を基板５上に配置する。次に、スペーサチップ２２上にメモリチップ３を位置調整しながら積層する。次に、メモリチップ２１、３及びコントローラチップ２３の各上面に配置されたボンディングパッド２１ａ、３ａ、２３ａと、基板５上に配置されたボンディングパッドをボンディングワイヤ７、８、９で接続する。次に、基板５の下面側に複数のはんだボール１０をアレイ状に配置する。最後に、各チップ２１、２２、３の配置及び積層が終了した基板５を樹脂等のパッケージ１１に封止して、半導体装置２０が完成する。
以上のように、本第２の実施の形態に係る半導体装置２０は、メモリチップ２１上にスペーサチップ２２を配置し、スペーサチップ２２上にメモリチップ３を積層し、スペーサチップ２２の左側方及びメモリチップ３の下方にサイズが小さいコントローラチップ２３をメモリチップ２１上に積層可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。
（第３の実施の形態）
本発明の第３の実施の形態は、スペーサチップを兼ねるメモリチップを積層する例を説明するものである。
図３は、第３の実施の形態に係る半導体装置３０の断面図を示す図である。なお、図３において、上記図１及び図２に示した構成と同一の部材には同一符号を付している。
図３の断面図に示すように、半導体装置３０は、基板５上の１段目にメモリチップ（第１の半導体素子）３１を配置している。メモリチップ３１は、スペーサチップを兼ねる形状に加工されている。メモリチップ３１は、スペーサチップを兼ねる形状とするため、上記メモリチップの厚みｍｔとして示した１００μｍ程度に上記スペーサチップの厚みsｔとして示した２００〜４００μｍ程度を加算した厚みｍｓｔとする必要がある。このため、メモリチップ３１は、３００〜５００μｍ程度の厚みｍｓｔに加工する。例えば、半導体プロセスによりメモリ回路等が形成されたウェハ表面と反対側のウェハ裏面全体を研磨して厚みｍｓｔが３００〜５００μｍ程度になるまで加工する。
また、図３に示すように、メモリチップ３１の左側部には、左側方及び下方に開口する凹部３１ａが形成されている。この凹部３１ａは、メモリチップ３１の左端部下方の基板５上にコントローラチップ２３を配置するスペースを確保するためである。この凹部３１ａは、以下のような工程により形成されるものとする。
まず、複数のメモリ回路が形成されたウェハの表面にＢＳＧテープ（表面保護テープ）を貼り付け、ウェハの裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレードにより上記凹部３１ａを形成するための溝を形成する。この溝は、メモリチップ３１の上記配置位置を考慮して四角形の一辺に対応する位置に形成する。この溝は、上記凹部３１ａの厚みｍｓｔである２００〜４００μｍ程度に達する深さまで形成する。以上の加工により、メモリチップ３１に凹部３１ａを形成できる。
次に、溝を形成したウェハの裏面を研削用砥石等で研削して所望の厚さ、すなわち、上記厚みｍｓｔが３００〜５００μｍ程度になるように仕上げる。これによって、ウェハが個片化されて複数のスペーサチップ一体型のメモリチップ３１が形成される。
また、メモリチップ３１の上面の右側端部には、複数のボンディングワイヤ７と接続される複数のボンディングパット３１ｂが配置されている。メモリチップ３１の凹部３１ａの左側方及びメモリチップ３１の下方の基板５上にはコントローラチップ２３が配置されている。図１（ａ）の平面図に示したように、コントローラチップ２３の上面の４方端部には、複数のボンディングワイヤ９と接続される複数のボンディングパッド２３ａが配置されている。コントローラチップ２３は、ボンディングワイヤ９と接続するスペースを確保するため、凹部３１ａの左側面より少なくとも０．５ｍｍ程度離して配置されている。
メモリチップ３１上には、メモリチップ３が積層されている。メモリチップ３の上面の右側端部には、複数のボンディングワイヤ８と接続される複数のボンディングパット３ａが配置されている。メモリチップ３は、ボンディングパッド３１ｂと重ならない位置で、かつボンディングパッド３１ｂ、３ａが同一方向になるように積層されている。また、メモリチップ３は、その左端側がスペーサチップ２２の左側面より突出するように積層されている。このように、メモリチップ３１上にメモリチップ３を積層することにより、メモリチップ３１の凹部３１ａの左側方及びメモリチップ３１、３の下方には、コントローラチップ２３を配置可能にしている。
また、メモリチップ３１、３の各ボンディングパッド３１ｂ、３ａは、ともに上面の右側端部に集中して配置しているため、ボンディングワイヤ７、８を接続する工数を削減することが可能になる。
次に、本第３の実施の形態に係る半導体装置３０の製造工程の一例について説明する。
まず、基板５上にコントローラチップ２３を配置する。次に、コントローラチップ４の上面に配置された複数のボンディングパッド４ａと、基板５上に配置されたボンディングパッドをボンディングワイヤ９で接続する。次に、コントローラチップ２３の右側方に、ボンディングワイヤ９の接続スペース分を離してメモリチップ３１を位置調整しながら基板５上に配置する。次に、メモリチップ３１上にメモリチップ３を位置調整しながら積層する。次に、メモリチップ３１、３の各上面に配置されたボンディングパッド３１ｂ及び３ａと、基板５上に配置されたボンディングパッドをボンディングワイヤ７、８で接続する。次に、基板５の下面側に複数のはんだボール１０をアレイ状に配置する。最後に、各チップ２３、３１、３の配置及び積層が終了した基板５を樹脂等のパッケージ１１に封止して、半導体装置３０が完成する。
以上のように、本第３の実施の形態に係る半導体装置３０は、スペーサチップ一体型のメモリチップ３１上にメモリチップ３を積層し、メモリチップ３１の凹部３１ａの左側方及びメモリチップ３１、３の下方にサイズが小さいコントローラチップ２３を基板５上に配置可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。さらに、スペーサチップを別に設けずに、スペーサチップ一体型のメモリチップ３１としたため、半導体装置３０の製造コストを更に低減することができる。
（第４の実施の形態）
本発明の第４の実施の形態は、スペーサチップを兼ねるメモリチップを積層する他の例を説明するものである。
図４は、第４の実施の形態に係る半導体装置４０の断面図を示す図である。なお、図４において、上記図１〜図３に示した構成と同一の部材には同一符号を付している。
図４の断面図に示すように、基板５上の１段目にはメモリチップ（第１の半導体素子）４１を配置している。メモリチップ４１の上面の右側端部には、複数のボンディングワイヤ７と接続される複数のボンディングパット４１ａが配置されている。メモリチップ４１上の図中の左端部には、コントローラチップ（第３の半導体素子）４２が積層されている。コントローラチップ４２の上面の左端部には、複数のボンディングワイヤ９と接続される複数のボンディングパット４２ａが配置されている。
メモリチップ４１上には、スペーサチップ一体型のメモリチップ（第２の半導体素子）４３が積層されている。メモリチップ４３は、スペーサチップを兼ねる形状とするため、上記メモリチップの厚みｍｔとして示した１００μｍ程度に上記スペーサチップの厚みsｔとして示した２００〜４００μｍ程度を加算した厚みｍｓｔとする必要がある。このため、メモリチップ４３は、３００〜５００μｍ程度の厚みｍｓｔに加工する。例えば、半導体プロセスによりメモリ回路等が形成されたウェハ表面と反対側のウェハ裏面全体を研磨して厚みｍｓｔが３００〜５００μｍ程度になるまで加工する。
また、図４に示すように、メモリチップ４３の左右両側部には、左側方及び下方、右側方及び下方に各々開口する凹部４３ａが形成されている。この凹部４３ａは、メモリチップ４３の左端部下方の基板５上にコントローラチップ４２を配置するスペースを確保するとともに、メモリチップ４１のボンディングワイヤ７の接続スペースを確保するためである。この凹部４３ａは、以下のような工程により形成されるものとする。
まず、複数のメモリ回路が形成されたウェハの表面にＢＳＧテープ（表面保護テープ）を貼り付け、ウェハの裏面からダイシングラインまたはチップ分割ラインに沿ってダイヤモンドブレードにより上記凹部４３ａを形成するための溝を形成する。この溝は、メモリチップ４３の上記配置位置を考慮して四角形の対向する二辺に対応する位置に形成する。この溝は、上記凹部４３ａの厚みｍｓｔである２００〜４００μｍ程度に達する深さまで形成する。以上の加工により、メモリチップ４３に凹部４３ａを形成できる。
次に、溝を形成したウェハの裏面を研削用砥石等で研削して所望の厚さ、すなわち、上記厚みｍｓｔが３００〜５００μｍ程度になるように仕上げる。これによって、ウェハが個片化されて複数のスペーサチップ一体型のメモリチップ４３が形成される。
また、メモリチップ４３の上面の右側端部には、複数のボンディングワイヤ８と接続される複数のボンディングパット４３ｂが配置されている。メモリチップ４３の凹部４３ａの左側方及びメモリチップ４３の下方のメモリチップ４１上にはコントローラチップ４２が積層されている。コントローラチップ４２は、ボンディングワイヤ９と接続するスペースを確保するため、凹部４３ａの左側面より少なくとも０．５ｍｍ程度離して配置されている。
メモリチップ４３は、ボンディングパッド４１ａと重ならない位置で、かつボンディングパッド４１ａ、４３ｂが同一方向になるように積層されている。メモリチップ４１、４３の各ボンディングパッド４１ａ、４３ｂは、ともに上面の右側端部に集中して配置しているため、ボンディングワイヤ７、８を接続する工数を削減することが可能になる。
次に、本第４の実施の形態に係る半導体装置４０の製造工程の一例について説明する。
まず、基板５上にメモリチップ４１を配置する。次に、メモリチップ４１の上面の左端部にコントローラチップ４２を積層する。次に、メモリチップ４１上にメモリチップ４３を位置調整しながら積層する。次に、メモリチップ４１、４３及びコントローラチップ４２の各上面に配置されたボンディングパッド４１ａ、４３ｂ及び４２ａと、基板５上に配置されたボンディングパッドをボンディングワイヤ７、８、９で接続する。次に、基板５の下面側に複数のはんだボール１０をアレイ状に配置する。最後に、各チップ４１、４２、４３の配置及び積層が終了した基板５を樹脂等のパッケージ１１に封止して、半導体装置４０が完成する。
以上のように、本第４の実施の形態に係る半導体装置４０は、スペーサチップ一体型のメモリチップ４３をメモリチップ４１上に積層し、メモリチップ４３の凹部４３ａの左側方及びメモリチップ４３の下方にサイズが小さいコントローラチップ２３をメモリチップ４１上に積層可能な構成とした。したがって、スペーサチップを設けずにメモリチップのみを積層し、コントローラチップをメモリチップの横に配置した場合よりも実装面積が小さい半導体装置を提供することができる。また、積層したメモリチップの上にコントローラチップと中継チップ等を積層してボンディングワイヤを接続する場合よりもボンディングワイヤの接続工数を削減し、信頼性の高い半導体装置を提供することが可能になる。さらに、スペーサチップを別に設けずに、スペーサチップ一体型のメモリチップ４３としたため、半導体装置４０の製造コストを更に低減することができる。
なお、上記第１の実施の形態〜第４の実施の形態に示した半導体装置１０、２０、３０、４０において例示した寸法は、メモリチップのサイズの１辺が１５ｍｍ程度、パッケージの高さが２ｍｍ程度の場合を想定して記載したものである。したがって、上記第１の実施の形態〜第４の実施の形態に示した半導体装置１０、２０、３０、４０において例示した寸法は、一例であり、チップサイズが異なれば、対応する寸法が異なることは勿論であり、スペーサチップのサイズやスペーサチップ一体型のメモリチップに形成した凹部の寸法は、変更可能である。また、積層するチップはメモリチップやコントローラチップに限定するものではなく、他の機能を発揮するチップを積層する場合でも本発明を適用可能である。
本発明の第１の実施の形態に係る半導体装置の（ａ）は平面図、（ｂ）は断面図である。 本発明の第２の実施の形態に係る半導体装置の断面図である。 本発明の第３の実施の形態に係る半導体装置の断面図である。 本発明の第４の実施の形態に係る半導体装置の断面図である。
符号の説明
１、２０、３０、４０ 半導体装置
２、３、２１、３１、４２ メモリチップ
２ａ、３ａ、４ａ、２１ａ、３１ｂ、４１ａ、４３ｂ ボンディングパッド
７、８、９ ボンディングワイヤ
４、２３、４２ コントローラチップ
５ 基板
６、２２ スペーサチップ
３１ａ、４３ａ 凹部

Claims (5)

  1. 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
    前記複数の半導体素子のうち第１の半導体素子は、前記基板上の１段目に配置された前記第１の半導体素子よりサイズが小さいスペーサチップ上に積層され、
    前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第２の半導体素子は、前記スペーサチップの側方かつ前記第１の半導体素子の下方の前記基板上に配置されたことを特徴とする半導体装置。
  2. 前記第１の半導体素子は、上面の少なくとも一端部に前記ワイヤボンディングが接続される第１のボンディングパッドが形成され、
    前記複数の半導体素子のうち第３の半導体素子は、上面の少なくとも一端部に前記ワイヤボンディングが接続される第２のボンディングパッドが形成され、前記第１の半導体素子上の前記第１のボンディングパッドと重ならない位置で、かつ前記第１、第２のボンディングパッドが同一方向で積層されたことを特徴とする請求項１記載の半導体装置。
  3. 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
    前記複数の半導体素子のうち第１の半導体素子は、前記基板上の１段目に配置され、
    前記第１の半導体素子より小さいサイズのスペーサチップは、前記第１の半導体素子上に積層され、
    前記複数の半導体素子のうち前記スペーサチップよりサイズが小さい第２の半導体素子は、前記スペーサチップの側方かつ前記第１の半導体素子上に積層されたことを特徴とする半導体装置。
  4. 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
    前記複数の半導体素子のうち第１の半導体素子は、一方の側面に側方及び下方に開口する凹部が形成され、前記基板上の１段目に配置され、
    前記複数の半導体素子のうち前記第１の半導体素子よりサイズが小さい第２の半導体素子は、前記凹部の側方で前記基板上に配置されたことを特徴とする半導体装置。
  5. 基板上に複数のサイズが異なる半導体素子が積層され、前記各半導体素子が前記基板とワイヤボンディングにより接続された半導体装置であって、
    前記複数の半導体素子のうち第１の半導体素子は、前記基板上の１段目に配置され、
    前記複数の半導体素子のうち第２の半導体素子は、側面に側方及び下方に開口する凹部が形成され、前記第１の半導体素子上に積層され、
    前記複数の半導体素子のうち前記第２の半導体素子よりサイズが小さい第３の半導体素子は、前記凹部の側方で前記第１の半導体素子上に積層されたことを特徴とする半導体装置。
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