KR20010094894A - 반도체패키지 및 그 제조방법 - Google Patents

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Abstract

이 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 최소의 부품으로 칩싸이즈화가 가능하고, 또한 방열 성능이 우수한 동시에 적층된 구조를 구현할 수 있는 반도체패키지 및 그 제조 방법을 제공하기 위해, 상면에 다수의 입출력패드가 형성된 제1반도체칩과; 상면에 다수의 입출력패드가 형성되어 있으며, 상기 제1반도체칩의 상면에 그 제1반도체칩의 크기보다 작은 크기로서 접착수단에 의해 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 본딩되고, 타단이 상부를 향해 연장된 신호인출수단과; 상기 신호인출수단의 타단이 상부로 노출되도록 하는 동시에, 상기 제1반도체칩 및 제2반도체칩의 상면을 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 함.

Description

반도체패키지 및 그 제조 방법{Semiconductor package and its manufacturing method}
본 발명은 반도체패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게 설명하면 최소의 부품으로 칩싸이즈화가 가능하고, 또한 방열 성능이 우수한 동시에 적층된 구조를 구현할 수 있는 반도체패키지 및 그 제조 방법에 관한 것이다.
최근에는 패키지 어셈블링 기술의 발달로 인해 점차 반도체패키지의 크기가 반도체칩의 크기에 근접하고 있다. 또한, 반도체패키지의 기능을 최대한 높이기 위해 다수의 반도체칩을 하나의 반도체패키지내에서 적층한 구조도 개시되고 있다. 더불어, 최근의 반도체칩에 대한 집적도가 커지고 또한 그 동작 주파수가 높아짐에 따라 상기 반도체칩에서 발생하는 열을 적절히 처리할 수 있는 구조도 여러 가지로 개시되고 있다.
그러나, 이러한 반도체패키지들은 그 반도체칩을 적층하거나 또는 방열성능을 향상시키기 위해 별도의 구성 부품(예를 들면, 다층의 인쇄회로기판 내지 방열판)이 더 부가되어 비용이 고가로 되는 문제점이 있다.
또한, 반도체칩을 적층한 상태에서는 칩싸이즈화된 반도체패키지의 구조를 얻기 힘들뿐만 아니라, 방열수단을 장착한 상태에서도 칩싸이즈화된 반도체패키지의 구조를 얻기 힘들다.
더불어, 상기와 같이 반도체패키지가 칩싸이즈화되고, 반도체칩이 적층되고, 방열성능이 향상된 3가지 효과를 동시에 만족하는 반도체패키지는 아직 개시되지 않았다.
따라서 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 발명한 것으로, 전체적인 크기는 칩싸이즈화되고, 적층된 반도체칩을 가지며 또한 방열성능이 향상된 반도체패키지 및 그 제조 방법을 제공하는데 있다.
도1a 내지 도1e는 본 발명에 의한 신호인출수단으로서 도전성와이어를 이용하는 반도체패키지의 단면도이다.
도2는 도1a 내지 도1e에 도시된 반도체패키지의 통상적인 사시도이다.
도3a 내지 도3c는 본 발명에 의한 신호인출수단으로서 도전성와이어 및 도전성볼을 이용한 반도체패키지를 도시한 단면도이다.
도4a 내지 도4c는 본 발명에 의한 신호인출수단으로서 도전성 범프를 이용한 반도체패키지를 도시한 단면도이다.
도5a 내지 도5d는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.
- 도면중 주요 부호에 대한 설명 -
101~111; 본 발명에 의한 반도체패키지
2; 제1반도체칩 4,8; 입출력패드
6; 제2반도체칩 10; 도전성와이어
10a; 노출면 10b,10d; 단부
10c; 돌출부 12; 봉지재
14; 도전성볼 16; 도전성 범프
18; 단부 w; 웨이퍼
상기한 목적을 달성하기 위해 본 발명에 의한 반도체패키지는 상면에 다수의 입출력패드가 형성된 제1반도체칩과; 상면에 다수의 입출력패드가 형성되어 있으며, 상기 제1반도체칩의 상면에 그 제1반도체칩의 크기보다 작은 크기로서 접착수단에 의해 접착된 제2반도체칩과; 상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 본딩되고, 타단이 상부를 향해 연장된 신호인출수단과; 상기 신호인출수단의 타단이 상부로 노출되도록 하는 동시에, 상기 제1반도체칩 및 제2반도체칩의 상면을 봉지하는 봉지재를 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1반도체칩의 하면 및 측면은 봉지재 외측으로 노출되도록 함이 바람직하다.
상기 신호인출수단은 도전성와이어 또는 도전성범프가 상부 방향으로 적층되어 이루어질 수 있다.
상기 신호인출수단은 제1반도체칩 및 제2반도체칩의 입출력패드로부터 봉지재의 상면까지, 상기 봉지재의 상면에 대해 직각 방향으로 연장될 수 있다.
또한, 상기 신호인출수단은 봉지재의 상면과 인접하는 부분이 상기 봉지재의 상면과 직각방향으로 위치됨이 바람직하다.
상기 신호인출수단은 3차원적으로 다수회 절곡됨으로써, 상기 신호인출수단의 단부가 봉지재 상면에 열과 행을 가지며 어레이됨이 바람직하다.
상기 신호인출단자는 상기 봉지재 상면과 인접하는 상기 봉지재 내측 영역의 단부가 단면상 반구형으로 형성될 수 있다.
상기 신호인출단자는 상기 봉지재 상면으로 단부가 돌출되어 니들형 돌출부가 형성될 수 있다.
상기 신호인출단자는 상기 봉지재 상면으로 단부가 연장되어 단면상 반구형 돌출부가 더 형성될 수도 있다. 상기 신호인출단자는 상기 봉지재 상면으로 단부가 돌출된 부분에 단면상 반구형의 돌출부가 더 형성될 수 있다.
상기 적층된 범프의 단부는 봉지재 상면으로 노출 또는 돌출됨이 바람직하다.
상기 봉지재 상면으로 노출된 범프의 단부에는 도전성볼이 더 융착될 수 있다.
또한, 상기한 목적을 달성하기 위해 본 발명은 다수의 스크라이브 라인에 의해 다수의 제1반도체칩이 대략 바둑판 형상으로 어레이되어 있는 웨이퍼를 제공하는 단계와; 상기 각각의 제1반도체칩 상면에 접착수단을 이용하여 상기 제1반도체칩의 크기보다 작은 제2반도체칩을 접착하는 단계와; 상기 제1반도체칩 및 제2반도체칩에 신호인출수단의 단부를 본딩하는 단계와; 상기 제1반도체칩, 제2반도체칩 및 신호인출수단을 봉지재로 봉지하는 단계와; 상기 웨이퍼에 형성된 스크라이브 라인을 따라 상기 봉지재 및 제1반도체칩을 낱개로 절단하는 단계를 포함하여 이루어진 것을 특징으로 한다.
상기 봉지 단계후 상기 제1반도체칩과 제2반도체칩에 본딩된 신호인출수단의 타단이 봉지재 외측으로 노출되도록 일정두께의 봉지재 상면을 그라인딩하는 단계가 더 포함됨이 바람직하다.
상기 신호인출수단은 도전성와이어일 수 있다.
상기 도전성와이어는 일단이 제1반도체칩에 본딩되고, 타단이 제2반도체칩에 본딩됨이 바람직하다.
상기 도전성와이어는 제1반도체칩 및 제2반도체칩의 상면에 대해 대략 수직 방향으로 봉지재의 그라인딩될 면까지 연장시킴이 바람직하다.
상기 도전성와이어는 3차원적으로 절곡시켜 차후 봉지재의 그라인딩된 면에 상기 도전성와이어의 단부가 어레이되도록 함이 바람직하다.
상기 도전성와이어는 제1반도체칩 및 제2반도체칩에 일단을 본딩하고, 봉지재의 그라인딩될 면 근방에서 상기 도전성와이어의 직경보다 크게 볼을 더 형성할 수 있다.
상기 도전성와이어는 그 단부가 봉지재 상면으로 돌출되도록 그라인딩할 수도 있다.
상기 봉지재 상면으로 돌출된 도전성와이어의 단부를 리플로우하여 봉지재상면에 단면상 반구형 돌출부가 형성되도록 할 수 있다.
상기 봉지재 상면으로 돌출된 도전성와이어의 단부에는 도전성볼을 더 융착할 수도 있다.
상기 신호인출수단은 상부로 적층된 다수의 도전성범프로 할 수도 있다.
이때, 상기 그라인딩 단계는 도전성범프의 단부가 봉지재 상면으로 돌출되도록 할 수도 있다.
또한, 상기 절단단계후 봉지재 상면으로 노출된 도전성범프의 표면에 도전성볼을 더 융착할 수도 있다.
상기와 같이 하여 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 반도체칩을 적층함으로 반도체패키지의 고기능화를 구현함은 물론, 반도체칩의 상면에만 봉지재가 봉지됨으로써 칩싸이즈화된 반도체패키지를 얻게 된다.
또한, 종래와 같은 인쇄회로기판이나 써킷필름 등을 구비하지 않고서도 신호인출수단을 이용하여 반도체칩으로부터 신호를 직접 마더보드에 전달할 수 있게 되고, 또한 저렴한 가격으로 반도체패키지를 제조할 수 있게 된다.
더불어, 반도체칩의 하면 내지 측면이 공기중으로 직접 노출됨으로써 방열성능이 우수한 반도체패키지를 얻게 된다.
이하 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도1a 내지 도1e는 본 발명에 의한 신호인출수단으로서 도전성와이어를 이용한 반도체패키지(101~105)의 단면도이다.
먼저 도1a에 도시된 반도체패키지(101)를 참조하면, 상면에 다수의 입출력패드(4)가 형성된 제1반도체칩(2)이 구비되어 있다. 상기 제1반도체칩(2)의 상면에는 역시 상면에 다수의 입출력패드(8)가 형성된 제2반도체칩(6)이 접착수단 예를 들면 양면접착테이프나 접착제에 의해 접착되어 있다. 물론, 상기 제2반도체칩(6)이 제1반도체칩(2)의 입출력패드(4)와 간섭하지 않토록 상기 제1반도체칩(2)의 입출력패드(4)는 엣지패드형(Edge Pad Type)이며, 상기 제2반도체칩(6)의 크기는 제1반도체칩(2)의 크기보다 작게 되어 있다.
한편, 상기 제1반도체칩(2)의 입출력패드(4)와 상기 제2반도체칩(6)의 입출력패드(8)에는 각각 신호인출수단의 일단이 본딩되어 있고, 타단은 상기 제1반도체칩(2) 및 제2반도체칩(6)의 상부를 향해 연장되어 있다. 여기서, 상기 신호인출수단은 골드와이어 또는 알루미늄와이어와 같은 도전성와이어(10)를 이용할 수 있다.
계속해서, 상기 제1반도체칩(2) 및 제2반도체칩(6)의 상면은 봉지재(12)로 봉지되어 있되, 상기 신호인출수단의 타단은 상기 봉지재(12) 외측으로 노출되어 상기 봉지재(12) 상면과 동일면의 노출면(10a)을 이루고 있다. 상기 봉지재(12) 외측으로 노출된 신호인출수단은 차후 마더보드의 패턴에 실장된다.
한편, 상기 봉지재(12)는 제1반도체칩(2) 및 제2반도체칩(6)의 상면만을 감싸는 형태를 함으로써, 상기 제1반도체칩(2)의 하면과 측면은 공기중으로 직접 노출되어 반도체패키지(101)의 방열성능이 향상된다.
전술한 바와 같이 상기 반도체패키지(101)는 상기 제1반도체칩(2) 및 제2반도체칩(6)의 입출력패드(4,8)에 연결된 신호인출수단의 노출면(10a)이 직접 마더보드에 실장되며, 따라서 종래와 같은 인쇄회로기판 및 써킷필름과 같은 부자재가 필요없게 된다.
다음으로 도1b를 참조하며, 이하의 설명에서 제시되는 반도체패키지는 도1a에서 언급된 것과 유사하므로 그 차이점을 중심으로 설명하기로 한다.
도1b에 도시된 반도체패키지(102)는 도1a의 반도체패키지(101)와 다르게 신호인출수단이 제1반도체칩(2) 및 제2반도체칩(6)의 상면과 수직 방향으로 연장되어 있다. 즉, 도1a의 반도체패키지(101)에서는 신호인출수단이 제1반도체칩(2) 및 제2반도체칩(6)의 상면에서 곡선을 그리며 상부로 연장됨에 따라 그 봉지재(12) 상면에 형성되는 신호인출수단의 노출면(10a)이 타원형으로 형성된다. 그러나, 도1b의 반도체패키지(102)에서는 상기 신호인출수단을 제1반도체칩(2) 및 제2반도체칩(6)의 상면에 대하여 수직 방향으로 연장시킴으로써 봉지재(12) 상면에 노출되는 신호인출수단의 노출면(10a)이 정확히 원형이 되도록 한 것이다.
다음으로 도1c의 반도체패키지(103)를 참조하면, 도1b의 반도체패키지(102)와 다르게 신호인출수단이 봉지재(12)의 상면과 인접하는 부분에서부터 제1반도체칩(2) 및 제2반도체칩(6)의 상면과 수직방향으로 되어 있다. 이는 도1b에 도시된 반도체패키지(102)와 같은 효과를 얻기 위함이다. 또한 도1c에 도시된 반도체패키지(103)에서는 상기 신호인출수단을 3차원적으로 절곡하여 상부로 연장시켰다. 즉, 상기 신호인출수단을 3차원적으로 절곡하게 되면, 봉지재(12) 상면을 매우 효율성있게 이용할 수 있다. 다시 말하면, 상기 신호인출수단의 노출면(10a)의 어레이된상태를 사용자 임의로 디자인할 수 있게 됨으로써 반도체패키지 및 마더보드의 설계를 보다 용이하게 하도록 유도한다. 또한, 상기 봉지재(12) 상면으로 노출되는 신호인출수단의 노출면(10a) 각각이 최대로 이격되도록 함으로써 상기 반도체패키지(103)를 마더보드에 실장시 각 노출면(10a) 사이의 쇼트 현상도 방지할 수 있게 된다.
도1d의 반도체패키지(104)를 참조하면, 봉지재(12) 상면과 인접하는 봉지재(12) 내측 영역의 신호인출단자에는 단면상 반구형인 단부(12b)가 형성되어 있다.
또한, 도1e의 반도체패키지(105)를 참조하면, 봉지재(12) 상면과 인접하는 봉지재(12) 내측 영역의 신호인출수단이 단면상 반구형인 단부(12b)로 되어 있을 뿐만 아니라, 신호인출수단 전체가 제1반도체칩(2) 및 제2반도체칩(6)의 상면과 대략 수직 방향으로 상부를 향해 연장되어 있다.
따라서, 상기 도1d 및 도1e의 반도체패키지(104,105)에서 봉지재(12) 상면으로 노출되는 신호인출수단의 노출면(10a)은 도1a 내지 도1c의 반도체패키지(101~103)에 개시된 노출면(10a)보다 그 면적이 더 크게 됨으로써 마더보드에의 실장이 보다 안정적으로 수행된다. 또한 여기서 상기 도1d의 반도체패키지(104)에 도시된 신호인출수단의 노출면(10a)은 평면상 타원형인 반면, 도1e의 반도체패키지(105)에 도시된 신호인출수단의 노출면(10a)은 평면상 대략 원형이다.
도2는 도1a 내지 도1e에 도시된 반도체패키지(101~105)의 통상적인 사시도로서, 도시된 바와 같이 봉지재(12) 상면에 다수의 신호인출수단의 노출면(10a)이 구비되어 있으며, 상기 노출면(10a)은 행과 열을 가지며 어레이되어 있다. 상기 노출면(10a)의 어레이 상태는 상기 신호인출수단을 3차원적으로 다수회 절곡함에 의해 임의적으로 조정할 수 있다.
도3a 내지 도3c는 본 발명에 의한 신호인출수단으로서 도전성와이어 및 도전성볼을 이용한 반도체패키지(106~108)를 도시한 단면도이다.
여기서, 도3a 내지 도3c에 도시된 반도체패키지(106~108) 역시 상기 도1a 내지 도1e에 도시된 반도체패키지(101~105)와 유사하므로 그 차이점만을 설명하기로 한다.
먼저 도3a의 반도체패키지(106)를 참조하면, 제1반도체칩(2) 및 제2반도체칩(6)의 입출력패드(4,8)에 일단이 본딩된 신호인출수단의 타단은 봉지재(12) 상면상으로 일정길이 돌출되어 돌출부(10c)를 형성하고 있다. 이와 같은 반도체패키지는 상기 돌출부(10c)가 마더보드에 실장될 때에 보다 많은 융착 면적을 제공하게 됨으로써 마더보드와의 조인트력이 향상된다. 여기서 상기 신호인출수단은 도전성와이어(10)이다.
또한 도3b의 반도체패키지(107)를 참조하면, 상기 신호인출수단의 타단 즉, 봉지재(12) 상면에는 단면상 반구형의 돌출부(10d)가 형성될 수도 있다. 이는 도3a에 도시된 반도체패키지(106)의 돌출부(10c)를 리플로우(Reflow)함으로써 형성된 것이다.
한편, 도3c에 도시된 바와 같이, 상기 신호인출수단의 타단 즉, 봉지재(12) 상면으로 노출된 신호인출수단의 돌출부(10c)에는 별도의 솔더볼이나 골드볼과 같은 도전성볼(14)을 더 융착시킬 수 있다.
상기와 같은 도3a 내지 도3c에 도시된 모든 반도체패키지(106~108)는 마더보드와의 조인트력을 향상시킬 수 있는 장점이 있다.
도4a 내지 도4c는 본 발명에 의한 신호인출수단으로서 도전성 범프를 이용한 반도체패키지(109~111)의 단면도이다.
먼저 도4a의 반도체패키지(109)를 참조하면, 도시된 바와 같이 신호인출수단으로서 다수의 도전성 범프(16)가 제1반도체칩(2) 및 제2반도체칩(6)의 상면과 수직 방향으로 적층되어 봉지재(12) 상면까지 연장되어 있다. 상기 신호인출수단의 단부(18) 즉, 봉지재(12)의 상면과 인접하는 범프(16)의 단부(18)는 봉지재(12) 상면상으로 일정길이 돌출되어 있다.
한편, 도4b의 반도체패키지(110)를 참조하면, 상기 범프(16)의 단부(노출면(16a))와 봉지재(12)의 상면은 동일면을 갖도록 할 수도 있다.
또한, 도4c의 반도체패키지(111)와 같이, 상기 봉지재(12)의 상면과 동일면인 범프(16)의 단부(16a)에 솔더볼 또는 골드볼과 같은 도전성볼(14)을 더 융착할 수도 있다.
상기 도4a 및 도4c의 반도체패키지(109,111)는 봉지재(12) 상면으로 범프(16)가 돌출되어 있던가 또는 별도의 도전성볼(14)이 더 융착되어 있음으로써 마더보드와의 조인트력이 도4b의 반도체패키지(110)에 비해 우수한 장점이 있다.
도5a 내지 도5d는 본 발명에 의한 반도체패키지의 제조 방법을 도시한 설명도이다.
먼저 다수의 스크라이브 라인(Scribe Line)(낱개의 반도체칩으로 소잉(Sawing)시 기준이되는 라인)에 의해 다수의 제1반도체칩(2)이 대략 바둑판 형상으로 어레이되어 있는 웨이퍼(w)를 제공한다.
이어서 상기 웨이퍼(w)의 각 제1반도체칩(2) 상면에 접착수단을 이용하여 상기 제1반도체칩(2)의 크기보다 작은 제2반도체칩(6)을 접착한다.
여기서, 상기 제1반도체칩(2)은 입출력패드(4)가 엣지패드형으로 된 것을 사용하며, 상기 제2반도체칩(6)은 상기 제1반도체칩(2)의 입출력패드(4)와 간섭하지 않토록 제1반도체칩(2)의 크기보다 작은 것을 이용한다.
계속해서, 상기 제1반도체칩(2)의 입출력패드(4)와 제2반도체칩(6)의 입출력패드(8) 각각에 신호인출수단의 일단을 본딩한다.
이는 도5a에 도시된 바와 같이 도전성와이어(10)를 이용할 수도 있으며, 이때에는 상기 제1반도체칩(2)의 입출력패드(4)와 제2반도체칩(6)의 입출력패드(8)를 하나의 도전성와이어(10)로 상호 접속함이 바람직하다.
또한, 이때 상기 도전성와이어(10)로 상호 접속하는 중에는 상기 도전성와이어(10)의 중간 부분에 볼을 형성한 후 접속 작업을 완료할 수도 있다.
예를 들면, 상기 제1반도체칩(2)의 입출력패드(4)에 도전성와이어(10)의 일단을 본딩한 후 일정 높이에서 볼을 형성하고, 다시 제2반도체칩(6)의 입출력패드(8)에 도전성와이어(10)의 타단을 본딩하기 전에 일정크기의 볼을 형성한 후, 타단을 상기 제2반도체칩(6)의 입출력패드(8)에 본딩할 수 있다. 상기 볼의 형성 높이는 하기에서 설명할 봉지재(12)의 그라인딩될 면 부근에 형성함이 바람직하다.
또한, 상기 도전성와이어(10)는 일정 높이로 제1반도체칩(2) 및 제2반도체칩(6)의 상면과 대략 수직이 되도록 연장시킴이 바람직하며, 3차원적으로 다수회 절곡시켜 연장시킬 수도 있다.
또한, 상기 신호인출수단으로서 도전성와이어(10) 대신 다수의 도전성 범프(16)를 적층하여 사용할 수도 있다.
계속해서, 도5b에 도시된 바와 같이 상기 웨이퍼(w)(제1반도체칩(2)), 제2반도체칩(6)의 상면을 에폭시몰딩컴파운드 또는 액상봉지재와 같은 봉지재(12)를 이용하여 봉지한다. 이때, 상기 신호인출수단 전체가 봉지재(12) 내측으로 완전히 위치하도록 하거나, 또는 신호인출수단(도전성와이어(10) 또는 도전성범프(16))의 일단이 봉지재(12) 외측으로 위치하도록 봉지할 수 있다.
이어서, 도5c에 도시된 바와 같이 상기 봉지재(12)의 상면으로부터 일정깊이의 봉지재(12)를 그라인딩하여 제거한다. 즉, 제1반도체칩(2) 및 제2반도체칩(6)의 각 입출력패드(4,8)에 상호 연결된 신호인출수단이 서로 단선되고, 또한 반도체패키지의 전체적인 두께가 더욱 박형화되도록 봉지재(12)의 상면을 그라인딩하여 제거한다. 상기 신호인출수단으로서 다수의 도전성 범프(16)를 이용했을 경우에는 상기 제1반도체칩(2) 및 제2반도체칩(6)의 입출력패드(4,8)에 형성된 도전성 범프(16)는 이미 단선된 상태이다.
상기와 같이 그라인딩 작업이 완료된 후에는 상기 봉지재(12) 상면으로 노출 또는 돌출된 신호인출수단 즉, 도전성와이어(10) 또는 도전성범프(16)의 단부에 도전성볼(14)을 더 융착할 수 있다. 또한, 상기 봉지재(12) 상면으로 신호인출수단이 돌출된 경우에는 그 돌출된 부분을 리플로우함으로써 단면상 반구형이 되도록 할 수도 있다.
이어서, 도5d에 도시된 바와 같이 웨이퍼(w)에 형성된 스크라이브 라인을 따라서, 봉지재(12) 및 웨이퍼(w)를 동시에 소잉하여 낱개의 반도체패키지로 분리해 내며, 상기와 같이 분리된 반도체패키지는 곧바로 실장 가능한 형태가 된다.
이상에서와 같이 본 발명은 비록 상기의 실시예에 한하여 설명하였지만 여기에만 한정되지 않으며, 본 발명의 범주 및 사상을 벗어나지 않는 범위내에서 여러가지로 변형된 실시예도 가능할 것이다.
따라서, 본 발명에 의한 반도체패키지 및 그 제조 방법에 의하면 반도체칩을 적층함으로 반도체패키지의 고기능화를 구현함은 물론, 반도체칩의 상면에만 봉지재가 봉지됨으로써 칩싸이즈화된 반도체패키지를 얻을 수 있는 효과가 있다.
또한, 종래와 같은 인쇄회로기판이나 써킷필름 등을 구비하지 않고서도 신호인출수단을 이용하여 반도체칩으로부터 신호를 직접 마더보드에 전달할 수 있게 되고, 또한 저렴한 가격으로 반도체패키지를 제조할 수 있는 효과가 있다.
더불어, 반도체칩의 하면 내지 측면이 공기중으로 직접 노출됨으로써 방열성능이 우수한 반도체패키지를 얻을 수 있는 효과가 있다.

Claims (26)

  1. 상면에 다수의 입출력패드가 형성된 제1반도체칩과;
    상면에 다수의 입출력패드가 형성되어 있으며, 상기 제1반도체칩의 상면에 그 제1반도체칩의 크기보다 작은 크기로서 접착수단에 의해 접착된 제2반도체칩과;
    상기 제1반도체칩 및 제2반도체칩의 입출력패드에 일단이 본딩되고, 타단이 상부를 향해 연장된 신호인출수단과;
    상기 신호인출수단의 타단이 상부로 노출되도록 하는 동시에, 상기 제1반도체칩 및 제2반도체칩의 상면을 봉지하는 봉지재를 포함하여 이루어진 반도체패키지.(도1a 내지 도4c)
  2. 제1항에 있어서, 상기 제1반도체칩의 하면 및 측면은 봉지재 외측으로 노출된 것을 특징으로 하는 반도체패키지.(도1a 내지 도4c)
  3. 제1항에 있어서, 상기 신호인출수단은 도전성와이어인 것을 특징으로 하는 반도체패키지.(도1a 내지 도3c)
  4. 제1항에 있어서, 상기 신호인출수단은 다수의 도전성범프가 상부 방향으로 적층되어 이루어진 것을 특징으로 하는 반도체패키지.(도4a 내지 도4c)
  5. 제1항에 있어서, 상기 신호인출수단은 제1반도체칩 및 제2반도체칩의 입출력패드로부터 봉지재의 상면까지, 상기 봉지재의 상면에 대해 직각 방향으로 연장된 것을 특징으로 하는 반도체패키지.(도1b, 도1e 및 도3a 내지 도4c)
  6. 제1항에 있어서, 상기 신호인출수단은 봉지재의 상면과 인접하는 부분이 상기 봉지재의 상면과 직각방향으로 연장된 것을 특징으로 하는 반도체패키지.(도1b, 도1c, 도1e, 도3a 내지 도4c)
  7. 제1항에 있어서, 상기 신호인출수단은 3차원적으로 다수회 절곡됨으로써, 상기 신호인출수단의 단부가 봉지재 상면에 열과 행을 가지며 어레이 된 것을 특징으로 하는 반도체패키지.(도1c)
  8. 제1항에 있어서, 상기 신호인출단자는 상기 봉지재 상면과 인접하는 상기 봉지재 내측 영역의 단부가 단면상 반구형으로 형성된 것을 특징으로 하는 반도체패키지.(도1d 및 도1e)
  9. 제1항에 있어서, 상기 신호인출단자는 상기 봉지재 상면으로 단부가 돌출되어 니들형 돌출부가 형성된 것을 특징으로 하는 반도체패키지.(도3a 및 도3c)
  10. 제1항에 있어서, 상기 신호인출단자는 상기 봉지재 상면으로 단부가 연장되어 단면상 반구형 돌출부가 더 형성된 것을 특징으로 하는 반도체패키지.(도3b 및 도3c)
  11. 제9항에 있어서, 상기 신호인출단자는 상기 봉지재 상면으로 단부가 돌출된 부분에 단면상 반구형의 돌출부가 더 형성된 것을 특징으로 하는 반도체패키지.(도3c)
  12. 제3항에 있어서, 상기 적층된 범프의 단부는 봉지재 상면으로 노출 또는 돌출된 것을 특징으로 하는 반도체패키지.(도4a, 도4b)
  13. 제12항에 있어서, 상기 봉지재 상면으로 노출된 범프의 단부에는 도전성볼이 더 융착된 것을 특징으로 하는 반도체패키지(도4c)
  14. 다수의 스크라이브 라인에 의해 다수의 제1반도체칩이 대략 바둑판 형상으로 어레이되어 있는 웨이퍼를 제공하는 단계와;
    상기 각각의 제1반도체칩 상면에 접착수단을 이용하여 상기 제1반도체칩의 크기보다 작은 제2반도체칩을 접착하는 단계와;
    상기 제1반도체칩 및 제2반도체칩에 신호인출수단의 단부를 본딩하는 단계와;
    상기 제1반도체칩, 제2반도체칩 및 신호인출수단을 봉지재로 봉지하는 단계와;
    상기 웨이퍼에 형성된 스크라이브 라인을 따라 상기 봉지재 및 제1반도체칩을 낱개로 절단하는 단계를 포함하여 이루어진 반도체패키지의 제조 방법.
  15. 제14항에 있어서, 상기 봉지 단계후 상기 제1반도체칩과 제2반도체칩에 본딩된 신호인출수단의 타단이 봉지재 외측으로 노출되도록 일정두께의 봉지재 상면을 그라인딩하는 단계가 더 포함된 반도체패키지의 제조 방법.
  16. 제14항에 있어서, 상기 신호인출수단은 도전성와이어인 것을 특징으로 하는 반도체패키지의 제조 방법.
  17. 제16항에 있어서, 상기 도전성와이어는 일단이 제1반도체칩에 본딩되고, 타단이 제2반도체칩에 본딩되는 반도체패키지의 제조 방법.
  18. 제16항에 있어서, 상기 도전성와이어는 제1반도체칩 및 제2반도체칩의 상면에 대해 대략 수직 방향으로 봉지재의 그라인딩될 면까지 연장시킴을 특징으로 하는 반도체패키지의 제조 방법.
  19. 제16항에 있어서, 상기 도전성와이어는 3차원적으로 절곡시켜 차후 봉지재의 그라인딩된 면에 상기 도전성와이어의 단부가 어레이되도록 함을 특징으로 하는 반도체패키지의 제조 방법.
  20. 제16항에 있어서, 상기 도전성와이어는 제1반도체칩 및 제2반도체칩에 일단을 본딩하고, 봉지재의 그라인딩될 면 근방에서 상기 도전성와이어의 직경보다 크게 볼을 더 형성하는 반도체패키지의 제조 방법.
  21. 제16항에 있어서, 상기 도전성와이어는 그 단부가 봉지재 상면으로 돌출되도록 그라인딩하는 반도체패키지의 제조 방법.
  22. 제21항에 있어서, 상기 봉지재 상면으로 돌출된 도전성와이어의 단부를 리플로우하여 봉지재 상면에 단면상 반구형 돌출부가 형성되도록 하는 반도체패키지의 제조 방법.
  23. 제21항에 있어서, 상기 봉지재 상면으로 돌출된 도전성와이어의 단부에는 도전성볼을 더 융착하는 반도체패키지의 제조 방법.
  24. 제14항에 있어서, 상기 신호인출수단은 상부로 적층된 다수의 도전성범프인 것을 특징으로 하는 반도체패키지의 제조 방법.
  25. 제24항에 있어서, 상기 그라인딩 단계는 도전성범프의 단부가 봉지재 상면으로 돌출되도록 하여 수행함을 특징으로 하는 반도체패키지의 제조 방법.
  26. 제24항에 있어서, 상기 절단단계후, 봉지재 상면으로 노출된 도전성범프의 표면에 도전성볼을 더 융착하는 반도체패키지의 제조 방법.
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