JP5967406B2 - センス回路とその動作方法および光電変換アレイ - Google Patents

Description

本発明は、光強度、光波長などの光情報や、光学像を、電流、電荷、若しくは電圧又はデジタルデータを含む電子情報に変換する光電変換装置や撮像装置などにおいて使用されるセンス回路とその動作方法およびそれを用いた光電変換アレイに関する。

CMOSセンサーのように電子情報出力が電圧出力である光電変換セルの場合は、電圧増幅回路が従来、センス回路として用いられてきた。この場合、セル出力の接続された出力線の充放電電圧が大きく、多数のセルが出力線へ接続されたときには出力線に合計として大きな浮遊容量が接続されたことになり、読み出し速度を阻害し、さらに出力線に重畳した雑音電圧に微小電圧信号が埋もれてしまい高感度化が阻害されていた。

一方、フォトダイオードのように電流出力の光電変換素子から電子情報を得る場合はセンス回路を工夫することによっては高速動作の可能性があるが、抵抗素子を用いて電圧変換をするセンス回路では上記と同じ問題に遭遇した。

さらに、従来、出力電子情報は時間的に連続な処理のみを行う場合はセンス回路の出力電圧信号は時間変動が大きく、AD変換などのためには、ピーク電圧または平均電圧をサンプルホールドする回路をセンス回路の出力に設ける必要があった。

一方、フォトダイオードの出力光電流を積分して出力電圧を信号処理する技術が、特許第3146502号および特許第4280101号に開示されている。これらの技術ではフォトダイオードからの光電流が積分回路に流れている最中に、その出力電圧を信号処理しているのでスイッチ雑音を回避する付加回路が必要であること、およびフォトダイオードは常時積分回路に接続されているので、アレイ状の光電変換セルからの信号処理には使用できないことが問題であった。これを回避するためにフォトダイオード等の光電変換素子に出力電流などをオン・オフするスイッチ機能を付与すると、そのスイッチ制御パルス雑音が出力に重畳して微弱光に対応する電子情報を取り出すことが困難となる。

特許第３１４６５０２号 特許第４２８６１０１号

1.上記のようにオン・オフスイッチ機能を付与した光電変換素子、光電変換セル（本発明ではアレイ状に接続できる光電変換ユニットを光電変換セルとよぶ。）はスイッチパルスのフィードスルー雑音により検出感度が劣化する。本発明ではこの解決を課題の一つとする。さらに本発明の解決課題は下記に挙げられる。

2.光電変換セルが電流出力の場合、出力線の電位変化を小さくして、1つの光電変換セルの読み出しに必要とされる時間を小さくして読み出しの高速化を図る。

3.出力線に多数のセルが接続されて出力線の浮遊容量が増加しても、出力電流が出力線の充放電に使用される割合を小さくして、出力信号のロスを抑えて読みだす。

4.光電変換セルの出力を経時的に増幅するセンス回路は、センス速度を改善するために、出力線ごとにセンス回路を設けてセンス回路をアレイ化するとき、増幅度のばらつきを抑える必要があり、そのために回路が複雑になり、半導体チップ上の専有面積が大きくなるため、多数の（たとえば1000を超える）アレイ化は難しくなる。光電変換セルからの同一出力に対するセンス回路の出力電圧のばらつきを減らし、かつ構成を簡単化することも本発明の課題である。

5. AD変換回路を直付けにできるセンス回路を各出力線毎にアレイ配置出来るようにする。各出力線の出力がディジタル信号になっていることは、各出力線の出力をスキャンして光電変換アレイの直列出力信号を作るときに出力スキャンによる雑音を受けにくくする。

本発明では上記課題を解決するために次の各技術を提供する。

まず、本発明で用いられる、光電変換素子からの電子情報出力をオン・オフ制御するスイッチ機能を付与した光電変換セルは、次の構成を有する。

1）第１バイポーラトランジスタのベースへ光電変換素子を接続し、
該第１バイポーラトランジスタの第１エミッタ、または第１コレクタを光電変換セルからの電子情報の出力をオン・オフする制御部とする。該第１バイポーラトランジスタの第１エミッタまたは第１コレクタが光電変換セルの出力部となる。該第１バイポーラトランジスタの第１ベース、第１コレクタ、第１ベース・第１コレクタ接合を光電変換素子として用いる場合も含む（フォトトランジスタ）。本発明において光電変換素子は、光入力によって抵抗値が変化する光抵抗（フォトコンダクタ）、光入力により電流、電圧が変化するフォトダイオード、光入力により電気容量値（キャパシタンス）が変化する光容量（フォトキャパシタ）などを指す。

さらに第１バイポーラトランジスタの第１エミッタを第２バイポーラトランジスタの第２ベースに接続し、該第２エミッタ、該第２コレクタ、該第１コレクタのいずれかを制御部とし、残余の１つを出力部とした構成、この構成にさらに該第２エミッタを第３トランジスタの第３ベースに接続し、該第３エミッタ、該第３コレクタ、前記第１コレクタ、第２コレクタのいずれかを制御部とし、残余の１つを出力部とした構成とすることもできる。

2）光電変換素子の1端にスイッチ電界効果トランジスタのドレインまたはソースの一方を接続した構成とする。該スイッチ電界効果トランジスタのドレインまたはソースの他方は、光電変換セルの出力部となる。該スイッチ電界効果トランジスタのゲートが光電変換セルからの電子情報の出力をオン・オフする該制御部となる。さらに、A記載の光電変換セルも光電変換素子としてその１端に該スイッチ電界効果トランジスタのドレインまたはソースの一方を接続して、該スイッチ電界効果トランジスタのドレインまたはソースの他方は、光電変換セルの出力部とし、該スイッチ電界効果トランジスタのゲートを光電変換セルからの電子情報の出力をオン・オフする該制御部とする。

上記課題を解決するために、下記の動作方法を提供する。

（１）反転入力部、非反転入力部、および出力部を有する差動増幅回路と、
該反転入力部と該出力部との間に接続された電気容量（畜電器ともいう、以下同様）と、
第１ソース、第１ドレイン、および第１ゲートを有する第１電界効果トランジスタと、
から構成され、
該第１ソースまたは第１ドレインの一方は該反転入力部と接続され、該第１ソースまたは第１ドレインの他方は該出力部と接続されたセンス回路において、
該非反転入力部には、参照電位を供給し、
該反転入力部には、電流または電荷を出力する光電変換セルの出力部を接続し、該出力部が光電変換アレイの出力線に接続されている場合は、該出力線を該反転入力に接続し、
該光電変換セルは、該光電変換セルの制御部へ供給される出力制御電位がオフ電位のときは該光電変換セルの出力部からの有意の電子情報（漏えい電流程度は出力する）は出力せず、該出力制御電位がオン電位に変化することにより該出力部から電流または電荷の電子情報を出力する光電変換セルであり、
該光電変換セルの出力制御電位がオン電位になる前に、該第１電界効果トランジスタを遮断する電位が該第１ゲートへ供給されており、
該光電変換セルの出力制御電位をオン電位にして該光電変換セルの該出力部から電流または電荷を該反転入力へ第１時間供給し、
該光電変換セルの出力制御電位を第２時間オフ電位にして、該差動増幅回路の該出力部の電位（または電圧）を保持したのち、
該第１ゲートへ該第１電界効果トランジスタが導通する電位を第３時間供給し、しかる後に該第１電界効果トランジスタを遮断する電位を該第１ゲートへ供給し、
該第２時間の該差動増幅回路の該出力部電位をセンス回路の出力とした
ことを特徴とするセンス回路の動作方法。

（２）前記第３時間内に同一の前記光電変換セルの出力制御電位をオン電位とした後、オフ電位とする（１）記載のセンス回路の動作方法

（３）（１）記載のセンス回路はさらに第２ソース、第２ドレイン、第２ゲートを有する第２電界効果トランジスタを備え、前記第１電界効果トランジスタの第１ソースまたは第１ドレインの他方の前記反転入力部への接続を解除し、該第２電界効果トランジスタの第２ソースまたは第２ドレインの一方と接続し、該第２ソースまたは第２ドレインの他方を前記反転入力部へ接続し、該第２電界効果トランジスタの第２ゲートへは該第２電界効果トランジスタが導通する電位を供給する、
ことを特徴とするセンス回路の動作方法。

上記課題を解決するために、下記の動作を規定したセンス回路構成を提供する。

（４）反転入力部、非反転入力部、および出力部を有する差動増幅回路と、
該反転入力部と該出力部との間に接続された電気容量と、
第１ソース、第１ドレイン、および第１ゲートを有する第１電界効果トランジスタと、
から構成され、
該第１ソースまたは第１ドレインの一方は該反転入力部と接続され、該第１ソースまたは第１ドレインの他方は該出力部と接続され、
該非反転入力部には、参照電位が供給され、
該反転入力部には、電流または電荷を出力する光電変換セルの出力部が接続され、該出力部が光電変換アレイの出力線に接続されている場合は、該出力線が該反転入力に接続され、
該光電変換セルは、該光電変換セルの制御部へ供給される出力制御電位がオフ電位のときは該光電変換セルの出力部からの有意の電子情報（漏えい電流程度は出力する）は出力せず、該出力制御電位がオン電位に変化することにより該出力部から電流または電荷を出力する光電変換セルであり、
該光電変換セル出力制御電位がオン電位になる前に、該第１電界効果トランジスタを遮断する電位を該第１ゲートへ供給し、
該光電変換セル出力制御電位をオン電位にして該光電変換セルの該出力部から電流または電荷を該反転入力へ第１時間供給し、
該光電変換セルの出力制御電位を第２時間オフ電位にして、該差動増幅回路の該出力部の電位（または電圧）を必要時間保持したのち、
該第１ゲートへ該第１電界効果トランジスタが導通する電位を第３時間供給し、しかる後に該第１電界効果トランジスタを遮断する電位を該第１ゲートへ供給し、
該第２時間の該差動増幅回路の該出力部電位をセンス回路の出力とした
ことを特徴とするセンス回路。

（５）前記第３時間内に同一の前記光電変換セルの出力制御電位をオン電位とした後、オフ電位とする（４）記載のセンス回路。

（６）（４）記載のセンス回路はさらに第２ソース、第２ドレイン、第２ゲートを有する第２電界効果トランジスタを備え、前記第１電界効果トランジスタの第１ソースまたは第１ドレインの他方の前記反転入力部への接続を解除し、該第２電界効果トランジスタの第２ソースまたは第２ドレインの一方と接続し、該第２ソースまたは第２ドレインの他方を前記反転入力部へ接続し、該第２電界効果トランジスタの第２ゲートへは該第２電界効果トランジスタが導通する電位を供給する、
ことを特徴とするセンス回路。

（７）反転入力部、非反転入力部、および出力部を有する差動増幅回路と、
該反転入力部と該出力部との間に接続された電気容量と、
該反転入力と該非反転入力とに接続された抵抗性素子と、
から構成され、
該電気容量の容量値と該抵抗性素子の抵抗値の積が第１時間以上で、かつ第２時間以下であって、
該非反転入力部には、参照電位を供給し、
該反転入力部には、電流または電荷を出力する光電変換セルの出力部を接続し、該出力部が光電変換アレイの出力線に接続されている場合は、該出力線を該反転入力に接続し、
該光電変換セルは、該光電変換セルの制御部へ供給される出力制御電位がオフ電位のときは該光電変換の出力部からの有意の電子情報（漏えい電流程度は出力する）は出力せず、該出力制御電位がオン電位に変化することにより該出力部から電流または電荷を出力する光電変換セルであり、
該光電変換セルの出力制御電位をオン電位にして該光電変換セルの該出力部から電流または電荷を該反転入力へ該第１時間供給し、該光電変換セルの出力制御電位をオフ電位にし該第２時間保持して、その間に該差動増幅回路の出力部から電子情報を読み取る
ことを特徴とするセンス回路。

（８）出力部と制御部を備えた複数の光電変換セルと、
第１の方向へ延在する複数の出力線と、
複数の（４）または（７）記載のセンス回路と
から少なくとも構成され、
該複数の出力線のうち１つの出力線には該第１方向へ配列された該複数の光電変換セルのいくつかが出力部で接続され、かつ、該複数の（４）または（７）記載のセンス回路の１つが前記反転入力部で接続されてなることを特徴とする光電変換アレイ。

（９）（８）記載の光電変換アレイにおいて、さらに前記第１方向と交差する第２方向に延在する複数の選択線と該選択線を駆動する選択線駆動回路を備え、該複数の選択線の１つには第２方向へ配置された前記複数の光電変換セルのいくつかが出力制御部で接続され、該選択線駆動回路は該複数の選択線に順次前記光電変換セル出力制御電位のオフ電位からオン電位さらにオフ電位を供給することを特徴とする光電変換アレイ。

（１０）（９）記載の光電変換アレイにおいて、さらに前記複数のセンス回路出力部の１つ１つに接続された入力部を有する複数のＡＤ（アナログ・ディジタル）変換回路を設け、前記選択線駆動回路がオフ電位を前記選択線に供給している第２時間帯に、前記複数のセンス回路出力電位を取り込みＡＤ（アナログ・ディジタル）変換することを特徴とする光電変換アレイ、または光電変換アレイの動作方法。

（１１）（９）記載の光電変換アレイにおいて、さらに前記複数のセンス回路出力部の１つ１つに接続された入力部を有する複数のスキャン回路を設け、前記選択線駆動回路がオフ電位を前記選択線に供給している第２時間帯に、前記複数のセンス回路出力電位を取り込みスキャンすることを特徴とする光電変換アレイ、または光電変換アレイの動作方法。

（１２）（１０）記載の光電変換アレイにおいて、さらに前記複数のAD変換回路はAD変換されたディジタル信号を出力する出力部を備え、該出力部の1つ1つに接続された入力部を有する複数のスキャン回路を設け、前記選択線駆動回路がオフ電位を前記選択線に供給している時間帯に、前記複数のAD変換回路のディジタル出力を取り込みスキャンすることを特徴とする光電変換アレイ、または光電変換アレイの動作方法。

（１３）出力部と制御部を備えた前記複数の光電変換セルは、光電変換素子の一端を第１バイポーラトランジスタの第１ベースに接続し、該第１バイポーラトランジスタの第１コレクタまたは第１エミッタの一方を制御部とし、他方を出力部とし、該光電変換素子の他端に必要な電位供給手段または該第１コレクタを接続し、
該光電変換素子は光照射によって抵抗が変化する光抵抗、または光照射によって電圧、電流の変化するフォトダイオード、光照射によってキャパシタンス値が変化するフォトキャパシタの何れかである
ことを特徴とする（８）記載の光電変換アレイ。

（１４）前記光電変換セルは、前記光電変換素子が前記第１バイポーラトランジスタの第１ベース、第１コレクタ、第１エミッタ、第１ベース・コレクタ接合からなることを特徴とする（フォトトランジスタ）（１３）記載の光電変換アレイ。

（１５）前記光電変換セルは、さらに第２コレクタ、第２ベース、第２エミッタを有する第２バイポーラトランジスタを設け、前記第１エミッタを該第２ベースへ接続し、該第２エミッタ、該第２コレクタ、前記第１コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする（１３）記載の光電変換アレイ。

（１６）前記光電変換セルは、さらに第２コレクタ、第２ベース、第２エミッタを有する第２バイポーラトランジスタを設け、前記第１エミッタを該第２ベースへ接続し、該第２エミッタ、該第２コレクタ、前記第１コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする（１４）記載の光電変換アレイ。

（１７）前記光電変換セルは、さらに第３コレクタ、第３ベース、第３エミッタを有する第３バイポーラトランジスタを設け、前記第２エミッタを該第３ベースへ接続し、該第３エミッタ、該第３コレクタ、前記第１コレクタ、第２コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする（１５）記載の光電変換アレイ。

（１８）前記光電変換セルは、さらに第３コレクタ、第３ベース、第３エミッタを有する第３バイポーラトランジスタを設け、前記第２エミッタを該第３ベースへ接続し、該第３エミッタ、該第３コレクタ、前記第１コレクタ、第２コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする（１６）記載の光電変換アレイ。

（１９）出力部と制御部を備えた前記複数の光電変換セルは、光電変換素子の一端を第３電界効果トランジスタ（上記スイッチ電界効果トランジスタ）の第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、該光電変換素子の他端に規定の電位を接続し、
該光電変換素子は光照射によって抵抗が変化する光抵抗、または光照射によって電圧、電流の変化するフォトダイオード、光照射によってキャパシタンス値が変化するフォトキャパシタの何れかである
ことを特徴とする（８）記載の光電変換アレイ。

（２０）前記光電変換セルは、前記光電変換セルの第１エミッタを第３電界効果トランジスタの第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、第１コレクタは規定の電位を接続した、
ことを特徴とする（１３）または（１４）記載の光電変換アレイ。

（２１）前記光電変換セルは、前記光電変換セルの第２エミッタを第３電界効果トランジスタの第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、第１コレクタまたは第２コレクタはそれぞれの規定の電位を接続した、
ことを特徴とする（１５）または（１６）記載の光電変換アレイ。

（２２）前記光電変換セルは、前記光電変換セルの第３エミッタを第３電界効果トランジスタの第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、第１コレクタまたは第２コレクタまたは第３コレクタはそれぞれの規定の電位を接続した、
ことを特徴とする（１７）または（１８）記載の光電変換アレイ。

上記（１）、（４）記載の動作方法と回路構成によれば、
A. 当該光電変換セルが選択される前に選択された光電変換セルの読み出し後の第３時間に第1電界効果トランジスタが導通する電位を第1ゲートへ供給されているので、該第1電界効果トランジスタを介して、前記差動増幅回路の出力から前記差動増幅回路の反転入力とそれと接続された前記アレイの出力線が（光電変換セルの出力部まで）参照電位に駆動される。これにより読み出しの前歴が消去され、常に参照電位からの光電変換セルの電子情報の読出しが可能となる。

上記（１）、（４）、記載の動作方法と回路構成によれば、
B.この後、該光電変換セル出力制御電位がオン電位になる前に、該第1電界効果トランジスタを遮断する電位を該第1ゲートへ供給し、
該セル出力制御電位をオン電位にして該光電変換セルの該出力部から電流または電荷を該反転入力へ供給すると、該第1電界効果トランジスタは遮断されているので、該出力部からの電流または電荷は前記電気容量Cc（ここでは電気容量値もCc）を充電し始め、供給された電荷Q0および該光電変換セルの出力制御電位をオン電位からオフ電位にするまでの間（第１時間）に電気容量に流れ込んだ電流の積分電荷Qiが前記電気容量に蓄積され、前記差動増幅器の出力電位は、該光電変換セルの出力制御電位をオフ電位にした後は、ほぼVref+(Q0+Qi)/Ccに止まっている。

C.この前記差動増幅器の出力電位がほぼ止まっている時間帯（第２時間）の出力電位には前記光電変換セル制御部にオン電位、オフ電位を供給するパルスに原因する雑音---フィードスルー雑音からの影響は少ない。図６に示すようにオン電位を与えるパルスのフィードスルー雑音Vno、オフ電位を与えるパルスのフィードスルー雑音Vnfは該出力に現れるが、大きさがほぼ同じで符号が逆のため、結局、光電変換セルの制御部に出力制御電位のオフ電位パルスが印加された後では前記差動増幅器の出力電位はフィードスルー雑音の影響は小さくなっている。（上記課題1の解決手段を提供している）

D.この前記光電変換セルの出力制御電位をオフ電位にした後の第２時間帯に（１）、（４）の場合は前記差動増幅器の出力電位がほぼ止まっている時間帯（（７）の場合は前記差動増幅回路の出力電位はなだらかに変化している）を利用して（１１）記載のように、光電変換アレイの多数の出力線に接続されたセンス回路出力をサンプリング・スキャンしてゆき、光電変換アレイの出力線列と交叉する方向の電子情報を時間的に直列信号として取り出すことができる。

E.（１０）（１２）記載のように、この前記光電変換セルの出力制御電位をオフ電位にした後で前記差動増幅器の出力電位がほぼ止まっている時間帯を利用して光電変換アレイの多数の出力線に接続されたセンス回路出力をAD変換回路でAD変換し、そのAD変換出力をサンプリング・スキャンしてゆき、光電変換アレイの出力線列と交叉する方向の電子情報を時間的に直列信号として取り出すことができる。（上記課題5の解決手段）

上記（２）、（５）により、
F.前記差動増幅器の出力電位がほぼとまったあと（第２時間の後）、前記第１ゲートへ再度前記第1電界効果トランジスタが導通する第３時間の間電位を供給し、かつ同一の光電変換セルの出力制御電位をオン電位とすることにより読み出しきらなかった光電変換セルの蓄積電荷を引出し、次に読み出すときの電荷残留による電子情報誤差を少なくすることができる。また該同一の光電変換セルの出力制御電位をオフ電位とした後も、前記第1電界効果トランジスタが導通する時間帯を設けることにより、読み出し線の電位を参照電位にリセットできるので次の放電変換セルを読み出すときの読み出し電位はどの光電変換セルに対しても前歴は解消される。

前記光電変換セルの前記出力部または光電変換アレイの前記出力線は、前記光電変換セルから電子情報を読み出す前（前記光電変換セル出力制御電位がオン電位になる前）に、前記第1電界効果トランジスタを導通するオン電位を前記第1ゲートへ供給して、参照電位としている。したがって該電子情報を読み出す時点では参照電位Vrefで読み出しが始まる。G. 読み出し中の前記光電変換セルの前記出力部または光電変換アレイの前記出力線の電位変化ΔVlは前記差動増幅回路の出力が前記Vref+(Q0+Qi)/Ccとなった時点でも(Q0+Qi)/Cc/Aである。ここでAは前記差動増幅回路の増幅度で、簡単な回路でも1000以上の増幅度は実現できる。したがって前記差動増幅回路の出力が数Vオーダーで動作するとき、前記電位変化ΔVlは数mVとなる。このため、読み出し速度に与える出力線の浮遊容量の影響は電圧出力CMOS光電変換アレイないしは電流出力光電変換アレイでも抵抗で電圧に変換するセンス回路の場合の1/1000となる（一般には1/A）。光電変換セルからの読み出し情報が出力線へ残置されるロスも大幅に減少する。（課題２、３の解決手段）

センス回路が電流の増幅、電圧の増幅機能を使用したものであると、増幅度のばらつきがそのままセンス回路出力電圧、電流のばらつきとなるが、本発明の動作方法を適用したセンス回路の場合には、ある程度の増幅度以上であれば、センス回路出力のばらつきは小さく増幅度にばらつきがあってもほぼVref+(Q0+Qi)/Ccとなる。

H.このことはセンス回路を構成する素子パラメータのばらつきに許容度が大きく、素子数が少なくてもよく、回路構成が簡単でよいことを結果し、小さな専有面積でセンスアンプアレイ（出力線の数だけ）実現できることを意味する。

したがって、（上記課題4の解決手段）
I.動作方法（２）、センス回路（５）により、読み出し時間が不十分であったために光電変換セルに残留していた蓄積電荷を吐き出すことができる。

J.動作方法（３）センス回路（６）により、前記第１ゲートへ前記第1電界効果トランジスタが遮断する電位を供給した時に前記第１電界効果トランジスタのゲート・ソースまたはドレイン間寄生容量を通したフィードスルー電流による出力線への擾乱---出力線が参照電位から僅かずれる結果となる---が少なくなる。

本発明のセンス回路の第１実施形態を示す回路図 本発明のセンス回路の他の実施形態を示す回路図 本発明のセンス回路の他の実施形態を示す回路図 本発明に係る光電変換アレイの第１の実施形態を示す回路ブロック図 本発明に係る光電変換アレイの他の実施形態を示す回路ブロック図 本発明のセンス回路の他の実施形態を示す回路図 本発明に係る光電変換アレイの他の実施形態の回路動作を説明する動作波形図 電子情報出力をオン・オフ制御するスイッチ機能をバイポーラトランジスタにより付与した光電変換セルの第１実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能をバイポーラトランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能をバイポーラトランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能をバイポーラトランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能をバイポーラトランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能をバイポーラトランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能を電界効果トランジスタにより付与した光電変換セルの第１実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能を電界効果トランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能を電界効果トランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能を電界効果トランジスタにより付与した光電変換セルの他の実施例を示す回路図 電子情報出力をオン・オフ制御するスイッチ機能を電界効果トランジスタにより付与した光電変換セルの他の実施例を示す回路図

図１は、本発明のセンス回路２０００−ｉの第１実施形態を示す回路図である。差動増幅回路２０００は、反転入力部２００１と、非反転入力部２００２と、出力部２００３を有し、その反転入力部２００１と出力部２００３の間には電気容量１０が接続されている。また反転入力部２００１は、第1電界効果トランジスタ２００−１の第1ソースまたは第1ドレインの一方２１１と接続され、出力部２００３は、第1電界効果トランジスタ２００−１の第1ソースまたは第1ドレインの他方２１２と接続されている。

非反転入力部２００２には、参照電位が供給される。反転入力部２００１には、電流または電荷を出力する光電変換セルの出力部が接続されている。該光電変換セルは該出力部のほかに、制御部を備え、該光電変換セルの制御部へ供給される出力制御電位がオフ電位のときは該光電変換セルの出力部からの有意の電子情報（漏えい電流程度は出力する）は出力せず、該出力制御電位がオン電位に変化することにより該出力部から電流または電荷を出力する。この光電変換セルの実施例は後述する。

図６は、第１実施形態の回路動作を説明する電圧波形図である。ここで[Vg3j]、[Vg3(j+1)]と記した電圧波形は、隣接する２つの光電変換セルの出力制御電位の変化を示し、該光電変換セルの出力制御電位のオフ電位がハイレベルで、光電変換セルの出力制御電位のオン電位がローレベルである例を用いて説明するが、両者の極性は反対でも構わない。

ゲート２１３の電位[Vg1]が、電界効果トランジスタ２００−１を導通させる電位（ここではローレベル）である場合、非反転入力部２００２と出力部（端子）２００３は導通し、その結果、出力部２００３は参照電位を出力する。

次に、この状態から、ゲート２１３の電位[Vg1]が、電界効果トランジスタ２００−１を遮断させる電位（ここではハイレベル）に変更しても、反転入力部から電気入力がなければ何も変化しない。故にこの時点では前記差動増幅回路の出力も変化しない。続いて、出力制御電位 [Vg3j]をオフ電位からオン電位に変更し、前記光電変換セルの出力をイネーブルにすることで、前記光電変換セルからの電荷、電流を図６のt1で示す時間帯（第1時間）に前記電気容量に蓄積し電圧変換し、前記差動増幅回路から出力を得る事ができる。

その後、出力制御電位をオン電位からオフ電位に変更し、光電変換セル出力をディスエーブルにする。前記差動増幅回路からの出力電位はこの時点から図６でt2と記されている時間帯（第2時間）だけ保持されている。この出力電位を前記光電変換セルのアナログ電子情報として利用することができるが、さらにこの後、別途設けられたＡＤ変換回路を用いて、このＡＤ変換回路入力部へ前記差動増幅回路の出力電位を入力してアナログ値をディジタル値に変換することによって前記光電変換セルのディジタル電子情報を得ることができる。これにより光電変換セルがオンしてからオフするまでの間に出力された電荷、電流のほとんどすべてを前記電気容量に蓄積、電圧変換して出力電位をアナログ電子情報として要すればディジタル電子情報として得ることができる。これは、光電変換セルがオフの間に光電変換セル内に光電変換により蓄積された電荷量とオンの間に光電変換セル内で発生した光電流に相関のある量である。なお、光電変換セルの構成によっては光電変換セル内で光電変換により蓄積された電荷、発生した光電流は増幅されて光電変換セルから出力する。

前記t2の間前記差動増幅回路からの出力電位が保持されたあと、図６でt3と記された時間帯（第3時間）は前記第１電界効果トランジスタの第１ゲートへ導通電位を与えると、前記差動増幅回路の出力と反転入力とが導通して、前記反転入力部、出力線は非反転入力部電位である参照電位Vrefとなる。この時、今まで読みだされていた光電変換セルの制御部にオン電位を供給することにより、読み出し切れていない残余の蓄積電荷が光電変換セルに残存する場合は出力線は低インピーダンスの差動増幅回路出力につながっているので、これを引き出すことが出来る。t3時間後に前記第１電界効果トランジスタの第１ゲートへ遮断電位を与えると、次の光電変換セルを読み出す準備が出来る。この後、次の光電変換セルの制御部へオン電位を図６の出力制御電位[Vg3(j+1)]で示すように供給すると、次の光電変換セルの読み出しが始まる。

ここで、前記第１電界効果トランジスタの第１ゲートへ遮断電位を与えた時、前記第１電界効果トランジスタのゲート・ソースまたはドレイン間寄生容量を通して出力線へフィードスルー電流が流れる。この時出力線はフローティング状態のため、出力線電位が参照電位から変化する結果となる（図６のVft参照）。このフィードスルー電流による出力線電位変化Vftを少なくするため、図２−１のように第２電界効果トランジスタ２００−２を前記第１電界効果トランジスタ２００−１と前記反転入力部２００１との間に挿入する。前記第１電界効果トランジスタの第１ソースまたは第１ドレインの他方２１１の前記反転入力部２００１への接続を解除し、該第２電界効果トランジスタ２００−２の第２ソースまたは第２ドレインの一方２２２と接続し、該第２ソースまたは第２ドレインの他方２２１を前記反転入力部へ接続する。該第２電界効果トランジスタの第２ゲート２２３へは該第２電界効果トランジスタが導通する導通電位を供給する。

前記第１電界効果トランジスタの第１ゲートへ遮断する電位変化を与えた時も、前記第２ゲートへは導通電位を与えることにより、前記第１ゲートからのフィードスルー電流の多くは第２電界効果トランジスタのチャネル-第３ゲートを通って分流して出力線電位変化を少なくする。

このフィードスルー電流の原因である電界効果トランジスタのスイッチ動作を除いたセンス回路を図２−２に示す。電界効果トランジスタの代わりに抵抗性素子３０が差動増幅回路２０００の出力部２００３と反転入力部２００１に接続されている。該抵抗性素子の等価抵抗値Rpは並列に接続されている電気容量の容量値C（１０）との時定数CRpがt1より大きいことが必要であるが、t3の間で出力が減衰する必要があるのでCRpはt3より小さい必要がある。t3が大きい、読み出し間隔が長い場合に有用である。ただし、光電変換セル自体にリセット機能、または出力線へVfefへのリセット機能を備えている場合はt3は小さくてもよい。

図３は、本発明に係る光電変換アレイを示す回路ブロック図である。光電変換アレイは、交差する第１方向および第２方向に沿ってマトリクス状に配列された複数の光電変換セル１００１−ｉ−ｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）と、マトリクス駆動のための複数の選択線１１−ｊ（ｊ＝１〜ｎ）および複数の出力線１２−ｉ（ｉ＝１〜ｍ）と、各出力線と接続された複数のリファレンス入力付センス回路２０００−ｉ（ｉ＝１〜ｍ）と、各センス回路からの出力信号を時系列で読み出してシリアル画像信号を出力するスキャン回路３０００と、各リファレンス入力付センス回路に対して参照電位を供給する参照電位供給手段４００１などを備える。

各センス回路２０００−ｉ（ｉ＝１〜ｍ）は、図１または図２に示したセンス回路を含み、先に説明した方法でその都度選択されイネーブルになった光電変換セル出力電荷、電流を電気容量に蓄積、電圧に変換し、読み出し後出力電圧をリセット、次の光電変換セル出力電荷、電流を電気容量に蓄積、電圧に変換処理を行なうことで、複数個配置された光電変換セルの位置に応じた光強度電子情報を得ることができる。

なお、図３において、センス回路は列の数だけ用意されており、１つのセンス回路は行の数に等しい個数の光電変換セル出力を処理する構成を示しているが、光電変換セルとセンス回路の個数や組み合わせは任意であり、目的、用途に応じて組み合わせることができる。

図４は、図3の光電変換アレイに更に光電変換セル制御部を第2方向へ接続する選択線を駆動する選択線駆動回路５０００と前記複数のセンス回路２０００-ｉ（ｉ＝1〜ｍ）の出力部へその入力を接続された複数のＡＤ変換回路４０００−ｉ（ｉ＝1〜ｍ）を設けた場合の構成を示す。選択線駆動回路は公知のシフトレジスタで実現できる。選択線１１−ｊ（ｊ＝１〜ｎ）は選択線駆動回路５０００から順次オフ電位、オン電位、オフ電位を供給されスキャンされる。ＡＤ変換回路４０００−ｉは図６のt2の時間帯にセンス回路２０００−ｉからの出力をＡＤ変換してディジタル情報出力し、スキャン回路３０００Ｄによりそのディジタル情報が時系列で読みだされてシリアルディジタル情報として出力する。

図５はセンス回路の変形例で、蓄積電荷―電圧変換係数を可変とするために電気容量１０−１、１０−２、１０−３一端へそれぞれ電界効果トランジスタ２０−１、２０−２、２０−３のソースまたはドレインの一端を直列に接続した組み合わせが差動増幅回路の出力部と反転入力部へ接続されている。該電界効果トランジスタのソースまたはドレインの他端を反転入力部へ、該電気容量の他端を差動増幅回路の出力部へ接続した構成が望ましい。電界効果トランジスタ２０−１、２０−２、２０−３のゲート２０−１３、２０−２３、２０−３３のいずれかへ該電界効果トランジスタが導通する電位を与えた電気容量１０−１、１０−２、１０−３のいずれかが有効に働き、光電変換セルからの電荷、電流を蓄積、電圧変換する。

図７〜９は、本発明に関わる光電変換セルの幾つかの例を示す回路図で、バイポートランジスタを光電変換セルの選択に利用する例を示す。

図７-１は光電変換素子１０１（光抵抗、フォトダイオード、フォトキャパシタなど）の一端を第１バイポーラトランジスタ１００−１の第１ベース１２０−１に接続し、該第１バイポーラトランジスタの第１コレクタ１１０−１または第１エミッタ１３０−１の一方を制御部とし、他方を出力部とし、該光電変換素子の他端に必要な電位供給手段４００または該第１コレクタ１１０−１を接続した構成をしめす。１０２は光入力を模式的に示している

図７−２は前記光電変換素子がフォトダイオードの場合に、それが前記第１バイポーラトランジスタの第１ベース、第１コレクタ、第１ベース・コレクタ接合からなるダイオードと領域を共有することによりフォトトランジスタを形成していてこれを光電変換セルとして用いる場合の回路図を示す。

図８は、図7の構成に、さらに第２コレクタ１１０−２、第２ベース１２０−２、第２エミッタ１３０−２を有する第２バイポーラトランジスタ１００−２を設け、前記第１エミッタ１３０−１を該第２ベース１２０−２へ接続し、該第２エミッタ１３０−２、該第２コレクタ１１０−２、前記第１コレクタ１１０−１のいずれかを制御部とし、残余の１つを出力部とした場合の回路図を示す。図８−１は図７−１の回路に第２バイポーラトランジスタ１００−２を設けた場合に対応し、図８−２は図７−２の回路に第２バイポーラトランジスタ１００−２を設けた場合に対応する。

図９は、図８の構成に、さらに第３コレクタ１１０−３、第３ベース１２０−３、第３エミッタ１３０−３を有する第３バイポーラトランジスタ１００−３を設け、前記第２エミッタ１３０−２を該第３ベース１２０−３へ接続し、該第３エミッタ１３０−３、該第３コレクタ１１０−３、前記第２コレクタ１１０−２、前記第１コレクタ１１０−１のいずれかを制御部とし、残余の１つを出力部とした場合の回路図を示す。図９−１は図８−１の回路に第３バイポーラトランジスタ１００−３を設けた場合に対応し、図９−２は図８−２の回路に第３バイポーラトランジスタ１００−３を設けた場合に対応する。

図１０は光電変換素子１０１の一端を第３電界効果トランジスタ２００−３（上記スイッチ電界効果トランジスタ）の第３ドレイン、第３ソースの一方２３１に接続し、該第３電界効果トランジスタの第３ゲート２３３を制御部とし、該第３ドレイン、第３ソースの他方２３２を出力部とし、該光電変換素子の他端に必要な電位を接続して構成した光電変換セルで、該光電変換素子は光照射によって抵抗が変化する光抵抗、または光照射によって電圧、電流の変化するフォトダイオード、光照射によってキャパシタンス値が変化するフォトキャパシタ等である

図１１は図７の回路で第１エミッタ１３０−１を第３電界効果トランジスタ２００−３の第３ドレイン、第３ソースの一方２３１に接続し、該第３電界効果トランジスタの第３ゲート２３３を制御部とし、該第３ドレイン、第３ソースの他方２３２を出力部とし、該光電変換素子の他端、第１コレクタにそれぞれ必要な電位を接続して構成した光電変換セルで、図１１−１は図７−１の回路で第１エミッタ１３０−１を第３電界効果トランジスタの第３ドレイン、第３ソースの一方２３１に接続した場合に対応し、図１１−２は図７−２の回路で第１エミッタ１３０−１を第３電界効果トランジスタ第３ドレイン、第３ソースの一方２３１に接続した場合に対応する。

図１２は図８−２の回路で第２エミッタを第３電界効果トランジスタ２００−３の第３ドレイン、第３ソースの一方２３１に接続し、該第３電界効果トランジスタの第３ゲート２３３を制御部とし、該第３ドレイン、第３ソースの他方２３２を出力部とし、第１コレクタ１１０−１、第２コレクタ１１０−２にそれぞれ必要な電位を接続して構成した光電変換セルである。

図１３は図９−２の回路で第３エミッタ１３０−３を第３電界効果トランジスタ２００−３の第３ドレイン、第３ソースの一方２３１に接続し、該第３電界効果トランジスタの第３ゲート２３３を制御部とし、該第３ドレイン、第３ソースの他方２３２を出力部とし、第１コレクタ１１０−１、第２コレクタ１１０−２、第３コレクタ１１０−３にそれぞれ必要な電位を接続して構成した光電変換セルである。

本発明で用いられる光電変換セルの出力部から電荷、電流が出力するまたは遮断するために、該光電変換セルの制御部に与えられる電位の説明をする。本発明では該出力部から電荷、電流が出力するために必要な制御部電位（出力制御電位とも呼ぶ）をオン電位、該出力部から電荷、電流を遮断する（漏洩電流レベルの電流は流れるが）ために必要な制御部電位（出力制御電位とも呼ぶ）をオフ電位と言う。

説明を簡単にするために、図７〜９の光電変換セルで使われているバイポーラトランジスタは次の条件を満たすとする。
１．逆方向電流増幅率（コレクタをエミッタとして順方向バイアスで、エミッタをコレクタとして逆方向バイアスで使用した場合の電流増幅率）が順方向電流増幅率に比べて桁違いに小さい。
２．エミッタ・ベース接合面積はコレクタ・ベース接合面積より小さく、エミッタ・ベース接合に照射される光量は前記光電変換素子に照射される光量より小さい（エミッタ金属電極で覆われている部分は光照射があっても有効ではない）。

この場合、エミッタ接合が逆バイアスされている時またはコレクタ接合が順バイアスされているときは該光電変換セルの出力部からは電荷、電流の出力は遮断されており、「オフ」状態である。逆にエミッタ接合が順バイアスされ、コレクタ接合が逆バイアスされている時は、当該光電変換セルの出力部からの電荷、電流の出力が得られ、「オン」状態である。なお、「電荷が該出力部から出力する」ときは、電荷Qをその出力する時間tで割った電流（平均値はQ/t）が短時間に流れる。

図７〜９の光電変換セルでは、第１エミッタ３−１（図7の場合）ないしは第２エミッタ３−２（図8の場合）ないしは第３エミッタ３−３（図9の場合）を制御部とする場合、当該エミッタを有するバイポーラトランジスタのコレクタに対して約0.7V以上逆バイアス（npn形の場合はコレクタ電位に対して負電位、pnp形の場合はその逆。以下同様。）となる電位がオフ電位であり、順バイアス（npn形の場合はコレクタ電位に対して正電位、pnp形の場合はその逆。以下同様。）になる場合がオン電位で、第１または第２または第３コレクタ、および当該エミッタから光電変換セルの電荷、電流出力が得られる。これらの電位は通常、その電位を発生するパルス回路から前記選択線を通して当該エミッタへ与えられる。なお、必要な電位供給手段４００から供給される電位は、該制御部へオフ電位が供給された時、第１エミッタを逆バイアスする電位を選択する。

図７〜９の光電変換セルでは、第１コレクタ１−１（図７、８、９の場合）ないしは第２コレクタ１−２（図8、９の場合）ないしは第３コレクタ１−３（図9の場合）を制御部とする場合、当該コレクタを図７の場合第１エミッタ３−１に対して、図８の場合は第２エミッタ３−２に対して、図９の場合は第３エミッタ３−３に対して約０．７V以上の逆バイアス（バイポーラトランジスタがnpnの場合は負、pnpの場合は正）とする電位がオフ電位で、図７〜９の光電変換セルの出力はオフとなり、順バイアス（バイポーラトランジスタがnpnの場合は正、pnpの場合は負）とする電位がオン電位で、該光電変換セル出力部として選ばれた第１または第２または第３コレクタ、および第１または第２または第３エミッタから光電変換セルの電荷、電流出力が得られる。

図１０〜１３の光電変換セルに関しては第３電界効果トランジスタが光電変換セルのスイッチの役割を果たすので、光電変換セル内のバイポーラトランジスタは主として増幅機能を果たしている。第３電界効果トランジスタのソース、ドレインの他方２３２が出力部、ゲート２３３が制御部となっているので、オン電位、すなわち、ゲートへ出力部２３２の電位よりゲート閾値電圧を超えて第３トランジスタを導通させる電位---オン電位を供給して光電変換セルから電荷、電流を出力部２３２を通して出力させ、ゲートへ出力部２３２の電位よりゲート閾値電圧を超えない電位を与えて第３トランジスタを遮断して、該光電変換セルから電荷、電流を出力部２３２から遮断する。

本発明は、光電変換アレイの感度、検出速度を改善することができるので、光電変換を利用する、センサー、事務機器、科学機器の応用分野を広げる目的で利用される。高感度の光電変換装置、撮像装置としてＡＤ変換を行ないディジタル出力として光信号情報を得る事を可能にし、利用範囲を拡大する。

１０：電気容量
１０−１：電気容量
１０−２：電気容量
１０−３：電気容量
２０−１：電界効果トランジスタ
２０−１３：上記電界効果トランジスタのゲート
２０−２：電界効果トランジスタ
２０−２３：上記電界効果トランジスタのゲート
２０−３：電界効果トランジスタ
２０−３３：上記電界効果トランジスタのゲート
３０：抵抗性素子
１１−ｊ（ｊ＝１〜ｎ）：選択線
１２−ｉ（ｉ＝１〜ｍ）：出力線
１００−１：第１バイポーラトランジスタ
１００−２：第２バイポーラトランジスタ
１００−３：第３バイポーラトランジスタ
１０１：光電変換素子
１０２：入力光
１１０−１：第１バイポーラトランジスタのコレクタ
１１０−２：第２バイポーラトランジスタのコレクタ
１１０−３：第３バイポーラトランジスタのコレクタ
１２０−１：第１バイポーラトランジスタのベース
１２０−２：第２バイポーラトランジスタのベース
１２０−３：第３バイポーラトランジスタのベース
１３０−１：第１バイポーラトランジスタのエミッタ
１３０−２：第２バイポーラトランジスタのエミッタ
１３０−３：第３バイポーラトランジスタのエミッタ
２００−１：第１電界効果トランジスタ
２００−２：第２電界効果トランジスタ
２００−３：第３電界効果トランジスタ
２１１：第１電界効果トランジスタのソースまたはおよびドレインの一方
２１２：第１電界効果トランジスタのソースまたはおよびドレインの他方
２１３：第１電界効果トランジスタのゲート
２２１：第２電界効果トランジスタのソースまたはドレインの一方
２２２：第２電界効果トランジスタのソースまたはドレインの他方
２２３：第２電界効果トランジスタのゲート
２３１：第３電界効果トランジスタのソースまたはドレインの一方
２３２：第３電界効果トランジスタのソースまたはドレインの他方
２３３：第３電界効果トランジスタのゲート
４００：必要な電位供給手段
１０００−ｉ−ｊ（ｉ＝１〜ｍ、ｊ＝１〜ｎ）：光電変換セル
２０００：差動増幅回路
２０００−ｉ（ｉ＝１〜ｍ）：リファレンス入力付センスアンプ
２００１：反転入力部
２００１−ｉ（ｉ＝１〜ｍ）：センスアンプの入力
２００２：非反転入力部
２００２−ｉ（ｉ＝１〜ｍ）：センスアンプのリファレンス入力
２００３：センス回路の出力（差動増幅回路の出力部でもある）
３０００：スキャン回路
３０００D：ディジタル信号のスキャン回路
４０００−ｉ：ＡＤ変換回路
４００１：第４電位供給手段
５０００：選択線駆動回路

Claims (22)

1. 反転入力部、非反転入力部、および出力部を有する差動増幅回路と、
   該反転入力部と該出力部との間に接続された電気容量と、
   第１ソース、第１ドレイン、および第１ゲートを有する第１電界効果トランジスタと、
   から構成され、
   該第１ソースまたは第１ドレインの一方は該反転入力部と接続され、該第１ソースまたは第１ドレインの他方は該出力部と接続されたセンス回路において、
   該非反転入力部には、参照電位を供給し、
   該反転入力部には、電流または電荷を出力する光電変換セルの出力部を接続し、該出力部が光電変換アレイの出力線に接続されている場合は、該出力線を該反転入力に接続し、
   該光電変換セルは、該光電変換セルの制御部へ供給される出力制御電位がオフ電位のときは該光電変換セルの出力部からの有意の電子情報（漏えい電流程度は出力する）は出力せず、該出力制御電位がオン電位に変化することにより該出力部から電流または電荷の電子情報を出力する光電変換セルであり、
   該光電変換セルの出力制御電位がオン電位になる前に、該第１電界効果トランジスタを遮断する電位が該第１ゲートへ供給されており、
   該光電変換セルの出力制御電位をオン電位にして該光電変換セルの該出力部から電流または電荷を該反転入力へ第１時間供給し、
   該光電変換セルの出力制御電位を第２時間オフ電位にして、該差動増幅回路の該出力部の電位（または電圧）を保持したのち、
   該第１ゲートへ該第１電界効果トランジスタが導通する電位を第３時間供給し、しかる後に該第１電界効果トランジスタを遮断する電位を該第１ゲートへ供給し、
   該第２時間の該差動増幅回路の該出力部電位をセンス回路の出力とした
   ことを特徴とするセンス回路の動作方法。
2. 前記第３時間内に同一の前記光電変換セルの出力制御電位をオン電位とした後、オフ電位とすることを特徴とする請求項１記載のセンス回路の動作方法
3. 請求項１記載のセンス回路はさらに第２ソース、第２ドレイン、第２ゲートを有する第２電界効果トランジスタを備え、前記第１電界効果トランジスタの第１ソースまたは第１ドレインの他方の前記反転入力部への接続を解除し、該第２電界効果トランジスタの第２ソースまたは第２ドレインの一方と接続し、該第２ソースまたは第２ドレインの他方を前記反転入力部へ接続し、該第２電界効果トランジスタの第２ゲートへは該第２電界効果トランジスタが導通する電位を供給する、
   ことを特徴とする請求項１記載のセンス回路の動作方法。
4. 反転入力部、非反転入力部、および出力部を有する差動増幅回路と、
   該反転入力部と該出力部との間に接続された電気容量と、
   第１ソース、第１ドレイン、および第１ゲートを有する第１電界効果トランジスタと、
   から構成され、
   該第１ソースまたは第１ドレインの一方は該反転入力部と接続され、該第１ソースまたは第１ドレインの他方は該出力部と接続され、
   該非反転入力部には、参照電位が供給され、
   該反転入力部には、電流または電荷を出力する光電変換セルの出力部が接続され、該出力部が光電変換アレイの出力線に接続されている場合は、該出力線が該反転入力に接続され、
   該光電変換セルは、該光電変換セルの制御部へ供給される出力制御電位がオフ電位のときは該光電変換セルの出力部からの有意の電子情報（漏えい電流程度は出力する）は出力せず、該出力制御電位がオン電位に変化することにより該出力部から電流または電荷を出力する光電変換セルであり、
   該光電変換セル出力制御電位がオン電位になる前に、該第１電界効果トランジスタを遮断する電位を該第１ゲートへ供給し、
   該光電変換セル出力制御電位をオン電位にして該光電変換セルの該出力部から電流または電荷を該反転入力へ第１時間供給し、
   該光電変換セルの出力制御電位を第２時間オフ電位にして、該差動増幅回路の該出力部の電位（または電圧）を必要時間保持したのち、
   該第１ゲートへ該第１電界効果トランジスタが導通する電位を第３時間供給し、しかる後に該第１電界効果トランジスタを遮断する電位を該第１ゲートへ供給し、
   該第２時間の該差動増幅回路の該出力部電位をセンス回路の出力とした
   ことを特徴とするセンス回路。
5. 前記第３時間内に同一の前記光電変換セルの出力制御電位をオン電位とした後、オフ電位とすることを特徴とする請求項４記載のセンス回路。
6. 請求項４記載のセンス回路はさらに第２ソース、第２ドレイン、第２ゲートを有する第２電界効果トランジスタを備え、前記第１電界効果トランジスタの第１ソースまたは第１ドレインの他方の前記反転入力部への接続を解除し、該第２電界効果トランジスタの第２ソースまたは第２ドレインの一方と接続し、該第２ソースまたは第２ドレインの他方を前記反転入力部へ接続し、該第２電界効果トランジスタの第２ゲートへは該第２電界効果トランジスタが導通する電位を供給する、
   ことを特徴とする請求項４記載のセンス回路。
7. 反転入力部、非反転入力部、および出力部を有する差動増幅回路と、
   該反転入力部と該出力部との間に接続された電気容量と、
   該反転入力と該非反転入力とに接続された抵抗性素子と、
   から構成され、
   該電気容量の容量値と該抵抗性素子の抵抗値の積が第１時間以上で、かつ第第２時間以下であって、
   該非反転入力部には、参照電位を供給し、
   該反転入力部には、電流または電荷を出力する光電変換セルの出力部を接続し、該出力部が光電変換アレイの出力線に接続されている場合は、該出力線を該反転入力に接続し、
   該光電変換セルは、該光電変換セルの制御部へ供給される出力制御電位がオフ電位のときは該光電変換の出力部からの有意の電子情報（漏えい電流程度は出力する）は出力せず、該出力制御電位がオン電位に変化することにより該出力部から電流または電荷を出力する光電変換セルであり、
   該光電変換セルの出力制御電位をオン電位にして該光電変換セルの該出力部から電流または電荷を該反転入力へ該第１時間供給し、該光電変換セルの出力制御電位をオフ電位にし該第２時間保持して、その間に該差動増幅回路の出力部から電子情報を読み取る
   ことを特徴とするセンス回路。
8. 出力部と制御部を備えた複数の光電変換セルと、
   第１の方向へ延在する複数の出力線と、
   複数の請求項４または請求項７記載のセンス回路と
   から少なくとも構成され、
   該複数の出力線のうち１つの出力線には該第１方向へ配列された該複数の光電変換セルのいくつかが出力部で接続され、かつ、該複数の請求項４または請求項７記載のセンス回路の１つが前記反転入力部で接続されてなることを特徴とする光電変換アレイ。
9. 請求項８記載の光電変換アレイにおいて、さらに前記第１方向と交差する第２方向に延在する複数の選択線と該選択線を駆動する選択線駆動回路を備え、該複数の選択線の１つには第２方向へ配置された前記複数の光電変換セルのいくつかが出力制御部で接続され、該選択線駆動回路は該複数の選択線に順次前記光電変換セル出力制御電位のオフ電位からオン電位さらにオフ電位を供給することを特徴とする光電変換アレイ。
10. 請求項９記載の光電変換アレイにおいて、さらに前記複数のセンス回路出力部の１つ１つに接続された入力部を有する複数のＡＤ（アナログ・ディジタル）変換回路を設け、前記選択線駆動回路がオフ電位を前記選択線に供給している第２時間帯に、前記複数のセンス回路出力電位を取り込みＡＤ（アナログ・ディジタル）変換することを特徴とする光電変換アレイ、または光電変換アレイの動作方法。
11. 請求項９記載の光電変換アレイにおいて、さらに前記複数のセンス回路出力部の１つ１つに接続された入力部を有する複数のスキャン回路を設け、前記選択線駆動回路がオフ電位を前記選択線に供給している第２時間帯に、前記複数のセンス回路出力電位を取り込みスキャンすることを特徴とする光電変換アレイ、または光電変換アレイの動作方法。
12. 請求項１０記載の光電変換アレイにおいて、さらに前記複数のＡＤ変換回路はＡＤ変換されたディジタル信号を出力する出力部を備え、該出力部の１つ１つに接続された入力部を有する複数のスキャン回路を設け、前記選択線駆動回路がオフ電位を前記選択線に供給している時間帯に、前記複数のＡＤ変換回路のディジタル出力を取り込みスキャンすることを特徴とする光電変換アレイ、または光電変換アレイの動作方法。
13. 出力部と制御部を備えた前記複数の光電変換セルは、光電変換素子の一端を第１バイポーラトランジスタの第１ベースに接続し、該第１バイポーラトランジスタの第１コレクタまたは第１エミッタの一方を制御部とし、他方を出力部とし、該光電変換素子の他端に必要な電位供給手段または該第１コレクタを接続し、
    該光電変換素子は光照射によって抵抗が変化する光抵抗、または光照射によって電圧、電流の変化するフォトダイオード、光照射によってキャパシタンス値が変化するフォトキャパシタの何れかである
    ことを特徴とする請求項８記載の光電変換アレイ。
14. 前記光電変換セルは、前記光電変換素子が前記第１バイポーラトランジスタの第１ベース、第１コレクタ、第１エミッタ、第１ベース・コレクタ接合からなることを特徴とする請求項１３記載の光電変換アレイ。
15. 前記光電変換セルは、さらに第２コレクタ、第２ベース、第２エミッタを有する第２バイポーラトランジスタを設け、前記第１エミッタを該第２ベースへ接続し、該第２エミッタ、該第２コレクタ、前記第１コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする請求項１３記載の光電変換アレイ。
16. 前記光電変換セルは、さらに第２コレクタ、第２ベース、第２エミッタを有する第２バイポーラトランジスタを設け、前記第１エミッタを該第２ベースへ接続し、該第２エミッタ、該第２コレクタ、前記第１コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする請求項１４記載の光電変換アレイ。
17. 前記光電変換セルは、さらに第３コレクタ、第３ベース、第３エミッタを有する第３バイポーラトランジスタを設け、前記第２エミッタを該第３ベースへ接続し、該第３エミッタ、該第３コレクタ、前記第１コレクタ、第２コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする請求項１５記載の光電変換アレイ。
18. 前記光電変換セルは、さらに第３コレクタ、第３ベース、第３エミッタを有する第３バイポーラトランジスタを設け、前記第２エミッタを該第３ベースへ接続し、該第３エミッタ、該第３コレクタ、前記第１コレクタ、第２コレクタのいずれかを制御部とし、残余の１つを出力部としたことを特徴とする請求項１６記載の光電変換アレイ。
19. 出力部と制御部を備えた前記複数の光電変換セルは、光電変換素子の一端を第３電界効果トランジスタの第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、該光電変換素子の他端に規定の電位を接続し、
    該光電変換素子は光照射によって抵抗が変化する光抵抗、または光照射によって電圧、電流の変化するフォトダイオード、光照射によってキャパシタンス値が変化するフォトキャパシタの何れかである
    ことを特徴とする請求項８記載の光電変換アレイ。
20. 前記光電変換セルは、前記光電変換セルの第１エミッタを第３電界効果トランジスタの第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、第１コレクタは規定の電位を接続した、
    ことを特徴とする請求項１３または請求項１４記載の光電変換アレイ。
21. 前記光電変換セルは、前記光電変換セルの第２エミッタを第３電界効果トランジスタの第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、第１コレクタまたは第２コレクタはそれぞれの規定の電位を接続した、
    ことを特徴とする請求項１５または請求項１６記載の光電変換アレイ。
22. 前記光電変換セルは、前記光電変換セルの第３エミッタを第３電界効果トランジスタの第３ドレイン、第３ソースの一方に接続し、該第３電界効果トランジスタの第３ゲートを制御部とし、該第３ドレイン、第３ソースの他方を出力部とし、第１コレクタまたは第２コレクタまたは第３コレクタはそれぞれの規定の電位を接続した、
    ことを特徴とする請求項１７または請求項１８記載の光電変換アレイ。

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