JP4286101B2 - 光検出装置のためのオフセット抑圧回路 - Google Patents

Description

この発明は、オートフォーカスセンサなどに用いる光検出装置のためのオフセット抑圧回路に関する。

従来、撮影レンズのピントのずれ量を検出するオートフォーカスセンサなどに用いられる光検出装置としては、図10の（Ａ）に示すような１段構成の積分回路が用いられている。この光検出装置は、フォトダイオード１と、反転アンプ２と、該反転アンプ２の入出力間に接続した帰還容量素子３と、帰還容量素子３に並列に接続されたリセット用アナログスイッチ４とで構成されている。なお、図10の（Ａ）は１画素分の回路構成を示しており、Ｃgsはアナログスイッチ４を構成するＮchＭＯＳトランジスタＭのゲート・ソース間容量、Ｃgdはゲート・ドレイン間容量である。また、図10の（Ｂ）は、図10の（Ａ）に示した光検出装置における反転アンプ２の構成例を示し、２ａはＭＯＳトランジスタ、２ｂは電流源である。

次に、このように構成されている光検出装置の動作を、図11のタイミングチャートを参照しながら説明する。この光検出装置は、フォトダイオード１で生成された光電流を帰還容量素子３に蓄積して、反転アンプ２の出力電圧Ｖ1 ，つまり反転アンプ２を構成するＭＯＳトランジスタ２ａのドレイン電圧の変化として検出するものである。フォトダイオード１に流れる光電流をＩpd，帰還容量素子３の容量をＣ0 ，反転アンプ２の入力電圧をＶ0 ，反転アンプ２を構成するＭＯＳトランジスタ２ａのゲート・ソース間電圧をＶgsMa2aとし、そしてアナログスイッチ４がｔ＝１のタイミングでＯＮ→ＯＦＦに変化する（リセット解除）ものとし、アナログスイッチ４がトランジスタでなく理想的なスイッチの場合は、出力Ｖ1 は次式（１）で表される。
Ｖ1 ＝Ｖ0 ＋（Ｉpd・ｔ）／Ｃ0 ＝ＶgsMa2a＋（Ｉpd・ｔ）／Ｃ0 ・・・・（１）

アナログスイッチ４がＭＯＳトランジスタで構成されている場合は、出力Ｖ1 には寄生容量を介したクロック漏れ成分 dＶ1 が加わり、次式（２），（３）で表される。
Ｖ1 ＝ＶgsMa2a＋（Ｉpd・ｔ）／Ｃ0 ＋ dＶ1 ・・・・・・・・・・・・・（２）
dＶ1 ＝｛（｜Ｖclk ｜−ＶgsMa4 ）・Ｃgd｝／（Ｃgd＋Ｃ0 ） ・・・・・（３）
ここで、Ｖclk はクロック電圧、ＶgsMa4 はアナログスイッチ４を構成するＭＯＳトランジスタのゲート・ソース間電圧、Ｃgdは同じくＭＯＳトランジスタのゲート・ドレイン間寄生容量であり、式（２）における第１項は、リセットレベル（ＤＣ）値であり、ＭＯＳトランジスタ２ａ，電流源２ｂの製造バラツキ、電源電圧、温度などで大きく変動する。また、第３項はリセット解除時の過渡電圧で、クロックの振幅（電源電圧）、反転アンプ２のＤＣレベルで変動する。

上記のように、図10の（Ａ），（Ｂ）に示す従来の１段構成の積分回路からなる光検出装置は、各構成素子の製造バラツキや電源電圧等で大きく変動するが、このような変動を防止するため、特許第２９６５７７７号には、初段の光電流積分回路（光電流電圧変換回路）と、初段の出力電圧を入力とする容量比増幅回路からなるオフセット抑圧回路（ＦＰＮ抑圧回路とも呼ばれている）とで構成した２段構成の光検出装置が提案されている。

図12は、この２段構成の光検出装置を示す回路構成図で、１段目の光電流積分回路は、図10の（Ａ），（Ｂ）に示したものと同一構成のものである。２段目のオフセット抑圧回路は、１段目の光電流積分回路の出力端子に直列容量素子11を介して反転アンプ12が接続されており、反転アンプ12の入出力端子間には容量素子13とスイッチ用ＭＯＳトランジスタ14の直列接続の帰還系を設けており、この帰還系と並列に、反転アンプ12の入力端子に初期電位を与えるためのリセット用のＭＯＳトランジスタ15が接続されており、更に反転アンプ12のバラツキによるＦＰＮの発生を防止するために、容量素子13の出力側に一定の初期電位を与えるための、一端を基準電圧源16に接続したスイッチ用ＭＯＳトランジスタ17を設けて構成している。図13は、図12における反転アンプ12の構成例を示す回路構成図で、ＭＯＳトランジスタ12ａと電流源12ｂとで構成されている。なお、図12において、Ｖclk2はＭＯＳトランジスタ15及び17のゲートに印加するクロック、Ｖxclk2 はＭＯＳトランジスタ14のゲートに印加するクロックＶclk2の反転クロックである。

次に、このように構成されている２段構成の光検出装置の動作を、図14のタイミグチャートを参照しながら説明する。時点ｔ１までは、１段目の光電流積分回路と２段目のオフセット抑圧回路とは、スイッチ用ＭＯＳトランジスタ４及びＭＯＳトランジスタ15，17がＯＮされていてリセット状態となっており、時点ｔ１において、１段目の光電流積分回路のＭＯＳトランジスタ４がＯＦＦして、１段目の光電流積分回路の積分動作が開始する。この積分動作開始後、１段目の光電流積分回路の出力電圧Ｖ1 が落ち着いた後の時点ｔ２において、２段目のオフセット抑圧回路のＭＯＳトランジスタ15，17がＯＦＦし、ＭＯＳトランジスタ14をＯＮして、２段目のオフセット抑圧回路のリセットを解除し、容量素子13とＭＯＳトランジスタ14からなる帰還系を接続する。時点ｔ２以降においても１段目の光電流積分回路における積分動作は続けられ、それによって引き起こされる１段目の光電流積分回路の出力電圧Ｖ1 の上昇は、２段目のオフセット抑圧回路の出力端子に反転出力Ｖ3 として現れ、一定積分時間経過後に、反転出力Ｖ3 を出力電圧として出力する。

このように構成された２段構成の光検出装置における出力電圧Ｖ3 は、次式（４）で表される。
Ｖ3 ＝ＶREF −（Ｃ1/Ｃ2)・（Ｉpd・ｔ）／Ｃ0 ＋ dＶ3 ・・・・・・・・（４）
ここで、ＶREF は基準電圧源16の基準電圧、Ｃ1 ，Ｃ2 は直列容量素子11及び帰還容量素子13の容量値であり、また dＶ3 は２段目のオフセット抑圧回路における寄生容量を介したクロックの漏れ成分で、次式（５）〜（７）で表される。
dＶ3 ＝｛（｜Ｖclk2｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
−｛（｜Ｖclk2｜−Ｖdd＋ＶgsMa15）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
＋｛（｜Ｖclk2｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
＝｛（２・Ｖdd−ＶgsMa15−２・ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
・・・・・・・・（５）
｜Ｖclk2｜＝｜Ｖxclk2 ｜＝Ｖdd ・・・・・・・・・・（６）
Ｃ2 ＞Ｃ1 ・・・・・・・・・・・・・・・・・・・・・（７）
ここで、Ｃgdはサイズの等しいスイッチ用ＭＯＳトランジスタ14，15，17のゲート・ドレイン間寄生容量、Ｖddは電源電圧、ＶgsMa15はアナログスイッチを構成するＭＯＳトランジスタ15のゲート・ソース間電圧である。

以上のように構成することにより、式（４）からわかるように、リセットレベルが反転アンプ12を構成するＭＯＳトランジスタのゲート・ドレイン間電圧ではなく、外部の基準電圧源の基準電圧ＶREF となり、したがってリセットレベルの変動はなくなる。また過渡電圧 dＶ3 ，すなわちクロックフィードスルーで生じる電圧は、１段目の光電流積分回路と２段目のオフセット抑圧回路のリセット解除のタイミングをずらすと、１段目の光電流積分回路における積分容量素子３の容量Ｃ0 に対し、２段目のオフセット抑圧回路を構成する容量素子11，13の容量値Ｃ1 ，Ｃ2 を大きく選ぶことにより低減される。
特許第２９６５７７７号公報

ところで、上記２段構成の光検出装置においては、上記式（５）で示したように、リセット解除時の過渡電圧 dＶ3 は、反転アンプ（ソース接地型アンプ）のＤＣレベル、電源電圧、基準電圧ＶREF の関数であり、式（５）に示した３つの電圧のうち、ソース接地型アンプのＤＣレベルは、電源電圧、温度、製造バラツキで大きく変動するため、上記リセット解除時の過渡電圧 dＶ3 は、これに追従して変動する。この過渡電圧が相関関係のない３つの電圧の和となることは、各スイッチ用ＭＯＳトランジスタの寄生容量の充放電電流が相補的に打ち消せないことを示している。この過渡電圧の絶対値を下げるためには、それぞれのスイッチ用ＭＯＳトランジスタにおいて過渡電圧をキャンセルする回路が必要となり、このような回路を付加すると回路規模が大となってしまうという問題点がある。

本発明は、従来の２段構成の光検出装置における上記問題点を解消するためになされたもので、小規模の簡単な回路構成で効果的に過渡電圧を抑圧キャンセルできるようにした光検出装置のためのオフセット抑圧回路を提供することを目的とする。

上記問題点を解決するため、請求項１に係る発明は、フォトダイオードで検出する光電荷もしくは光電流を電圧に変換する光電流積分回路に接続されるオフセット抑圧回路であって、前記光電流積分回路の出力端子に一端が接続される第１の容量素子（11）と、ドレインが前記第１の容量素子の他端に接続され、ソースに基準電圧（ＶREF ）が印加されると共に、前記光電流積分回路の積分開始時点（t1）より後に非導通状態となる第１のＭＯＳトランジスタ（25）と、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、前記第１のＭＯＳトランジスタが導通状態のときは非導通状態、当該第１のＭＯＳトランジスタが非導通状態のときは導通状態となるべく制御される第２のＭＯＳトランジスタ（24）と、反転入力端子が前記第２のＭＯＳトランジスタのドレインに接続され、非反転入力端子に前記基準電圧が印加される演算増幅器（21）と、前記演算増幅器の出力端子と前記反転入力端子との間を接続する第２の容量素子（22）と、前記第２の容量素子と並列に接続され、前記第１のＭＯＳトランジスタが導通状態のとき導通状態、当該第１のＭＯＳトランジスタが非導通状態のとき非導通状態となるべく制御される第３のＭＯＳトランジスタ（23）と、を有し、前記各ＭＯＳトランジスタの寄生容量の充放電電流が互いに打ち消すように構成されていることを特徴するものである。

請求項２に係る発明は、請求項１に係る光検出装置のためのオフセット抑圧回路において、前記第２のＭＯＳトランジスタのゲートに印加される制御クロック（Ｖxclk2 ）は、前記第１及び第３のＭＯＳトランジスタのゲートに印加される制御クロック（Ｖclk2）の反転クロックであることを特徴するものである。

請求項３に係る発明は、請求項１に係る光検出装置のためのオフセット抑圧回路において、ドレインが前記演算増幅器の出力端子に接続され、前記光電流積分回路の積分開始時点（t1）より前に、導通状態となった後に非導通状態となる第４のＭＯＳトランジスタ（31）と、ドレインが前記第４のＭＯＳトランジスタのソースに接続され、ソースに前記基準電圧が印加されると共に、前記第４のＭＯＳトランジスタが導通状態のときは非導通状態となり、当該第４のＭＯＳトランジスタが非導通状態のときは導通状態となるべく制御される第５のＭＯＳトランジスタ（32）と、前記第４のＭＯＳトランジスタのソースと前記演算増幅器の非反転入力端子の間を接続する第３の容量素子（34）と、前記演算増幅器の非反転入力端子と前記基準電圧との間に配置され、ドレインが当該非反転入力端子に接続され、ソースに当該基準電圧が印加されると共に、前記第４のＭＯＳトランジスタが導通状態のときは導通状態となり、当該第４のＭＯＳトランジスタが非導通状態のときは非導通状態となるべく制御される第６のＭＯＳトランジスタ（33）と、を更に有することを特徴とするするものである。

上記請求項１及び２に係る発明によれば、オフセット抑圧回路を構成する各ＭＯＳトランジスタが接続される信号線の電位を同電位に保持させることができ、これによりリセット解除時に発生する過渡電圧を効果的に抑圧キャンセルすることができ、高精度の光検出装置のためのオフセット抑圧回路を実現するこができる。また請求項３に係る発明によれば、オフセット抑圧回路を構成する演算増幅器のオフセットを補正しリセット解除時に発生する過渡電圧を更に効果的に抑圧することができる。

次に、発明を実施するための最良の形態について説明する。

まず、実施例１を図１に基づいて説明する。図１において、図12に示した従来の光検出装置と同一の構成要素には同一符号を付して示している。この実施例においては、前段の光電流積分回路（光電流電圧変換回路）は、図12に示した従来の光検出装置と同一の構成のものである。直列容量素子11により接続される本発明に係る光検出装置のためのオフセット抑圧回路は、演算増幅器21を備え、該演算増幅器21の反転入力端子と出力端子間には帰還容量素子22とスイッチ用ＭＯＳトランジスタ23とが並列に接続されており、上記演算増幅器21の非反転入力端子には基準電圧源16が接続されており、直列容量素子11の出力側と上記演算増幅器21の反転入力端子との間には、スイッチ用ＭＯＳトランジスタ23の制御クロックＶclk2の反転クロックＶxclk2 で制御されるスイッチ用ＭＯＳトランジスタ24が接続されており、更に直列容量素子11の出力側と基準電圧源16との間に、スイッチ用ＭＯＳトランジスタ23と同期して制御されるスイッチ用ＭＯＳトランジスタ25を接続して構成されている。

図２は、図１における演算増幅器21の構成例を示す回路構成図で、この構成例では、図示のように接続された４つのＭＯＳトランジスタ21ａ，21ｂ，21ｃ，21ｄと電流源21ｅとで構成されている。

次に、このように構成されている実施例１に係る光検出装置のためのオフセット抑圧回路の動作を、図３に示すタイミングチャートを参照しながら説明する。図12に示した従来の光検出装置の２段目のオフセット抑圧回路における各スイッチ用ＭＯＳトランジスタ14，15，17のソースとドレイン間には、反転アンプ12の入力電圧、出力電圧、基準電圧等のそれぞれ別異の電圧が印加されるように構成されていた。これに対して、本実施例に係るオフセット抑圧回路を構成する各スイッチ用ＭＯＳトランジスタ23，24，25のソース及びドレイン、つまり信号ラインに印加される電圧は、いずれも基準電圧ＶREF になっている。

すなわち、図３のタイミングチャートに示すように、時点ｔ１以前は、クロックＶclk1及びＶclk2をＨにして、スイッチ用ＭＯＳトランジスタ４，23，25はＯＮにされて、帰還容量素子３，22はリセットされた状態になっている。この状態においては、演算増幅器21の反転入力端子、非反転入力端子及び出力端子、並びにスイッチ用ＭＯＳトランジスタ24とＭＯＳトランジスタ25の接続点が、いずれも電圧がＶREF となっている。そこで、時点ｔ１において、前段の光電流積分回路のスイッチ用ＭＯＳトランジスタ４をＯＦＦにして、前段の光電流積分回路の積分を開始させ、次いで時点ｔ２において、オフセット抑圧回路のスイッチ用ＭＯＳトランジスタ23，25をＯＦＦに、スイッチ用ＭＯＳトランジスタ24をＯＮに切り換え、オフセット抑圧回路の積分を開始させる。この際、オフセット抑圧回路の各スイッチ用ＭＯＳトランジスタのソース及びドレインの電位が同じなので、ゲート・ソース間あるいはゲート・ドレイン間の寄生容量に基づく電荷による過渡電流は、互いに打ち消すように流れ、直列容量素子11あるいは帰還容量素子22には流れない。したがって、リセット解除時の過渡電圧 dＶ3 の発生原因がなくなる。

この場合におけるオフセット抑圧回路からの出力電圧Ｖ3 は、次式（８）のように表され、過渡電圧 dＶ3 は、次式（９），（10）で表される。
Ｖ3 ＝ＶREF −（Ｃ1/Ｃ2)・（Ｉpd・ｔ）／Ｃ0 ＋ dＶ3
＝ＶREF −（Ｃ1/Ｃ2)・（Ｉpd・ｔ）／Ｃ0 ・・・・・・・・・・・・（８）
dＶ3 ＝｛（｜Ｖclk2｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ1 ）
−｛（｜Ｖxclk2 ｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ1 ）
＋｛（｜Ｖclk2｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）
−｛（｜Ｖxclk2 ｜−ＶREF ）・Ｃgd ｝／（Ｃgd＋Ｃ2 ）＝０ ・・・・・・・・（９）
｜Ｖclk2｜＝｜Ｖxclk2 ｜＝Ｖdd ・・・・・・・・・・・（10）
上記（８）〜（10）式は、各項が演算増幅器21のオフセットがゼロの条件下で相補的に打ち消された状態を示している。オフセットがゼロでない場合、打ち消されない成分が dＶ3 となるが、この値は、オフセットが従来例の過渡電圧 dＶ3 を示す式（５）〜（７）の各項に掛かる係数、２×Ｖdd，ＶgsM15 ，２×ＶREF より十分小さいため、小さくなる。

次に、実施例２について説明する。図１に示した実施例１に係る光検出装置のためのオフセット抑圧回路においては、上述のように演算増幅器21のオフセットは、リセット解除時の過渡電圧 dＶ3 に影響を与えている。すなわち、図２に示した演算増幅器21を構成する４つのＭＯＳトランジスタのバラツキにより、入力電圧Ｖ21，Ｖ22が変動し、同じになるとは限らない。本実施例は、リセット解除時の過渡電圧 dＶ3 に影響を与える演算増幅器21のオフセットを補正する機能をもたせるようにしたものである。

図４は、実施例２に係る光検出装置のためのオフセット抑圧回路の構成を示す回路構成図であり、図１に示した実施例１と同一の構成要素には同一符号を付して示している。この実施例は、図１に示した実施例１におけるオフセット抑圧回路において、演算増幅器21のオフセットを、補正をかけてキャンセルするオフセットキャンセル部を設けたもので、図４に示すように、演算増幅器21の出力端子と基準電圧源16との間に、スイッチ用ＭＯＳトランジスタ31，32の直列回路を接続し、演算増幅器21の非反転入力端子と基準電圧源16との間にスイッチ用ＭＯＳトランジスタ33を接続し、更にスイッチ用ＭＯＳトランジスタ31と32の接続点と演算増幅器21の非反転入力端子との間に容量素子34を接続して構成したものである。なお、スイッチ用ＭＯＳトランジスタ32はスイッチ用ＭＯＳトランジスタ31の制御クロックＶclk3の反転クロックＶxclk3 で制御され、またスイッチ用ＭＯＳトランジスタ33はスイッチ用ＭＯＳトランジスタ31と同期して制御されるようになっている。

次に、このように構成した実施例２に係る光検出装置のためのオフセット抑圧回路の動作を、図５のタイミングチャートに基づいて説明する。前段の光電流積分回路の積分開始時点ｔ１より以前の時点ｔ０より前において、クロックＶclk3をＨとしＶxclk3 をＬとして、スイッチ用ＭＯＳトランジスタ31及び33をＯＮとし、スイッチ用ＭＯＳトランジスタ32をＯＦＦとすることにより、演算増幅器21のオフセットを一旦容量素子34に蓄積保持させる。その後、時点ｔ０において、クロックＶclk3をＨからＬとし、Ｖxclk3 をＬからＨとすることにより、スイッチ用ＭＯＳトランジスタ31及び33をＯＦＦとし、スイッチ用ＭＯＳトランジスタ32をＯＮとすることにより、容量素子34に保持させていた演算増幅器21のオフセットを、その非反転入力端子の電位から差し引くようにして、これにより反転入力端子の電位Ｖ22と非反転入力端子の電位Ｖ21のオフセットをキャンセルすることができる。

以上の動作態様を数式で示すと、次のようになる。まず、この実施例においては、時点ｔ０より前のＶclk がＨレベル、ＶxclkがＬレベルで、スイッチ用ＭＯＳトランジスタ31，33がＯＮ，スイッチ用ＭＯＳトランジスタ32がＯＦＦとなっている状態では、次式（11）に示すように、演算増幅器21のオフセット dＶ3aのある場合を想定して説明する。
dＶ3a＝Ｖ22−Ｖ21 ・・・・・・・・・・・・・・・・・（11）
この状態では、オフセット dＶ3aは容量素子34に記憶される。図５に示したタイミングチャートでは、オフセット dＶ3a＜０の場合を例示している。この時点での演算増幅器21の出力電圧Ｖ3 は、次式（12）で表される。
Ｖ3 ＝Ｖ21＋ dＶ3a＝ＶREF ＋ dＶ3a ・・・・・・・・・（12）

時点ｔ０において、Ｖclk3がＨ→Ｌ，Ｖxclk3 がＬ→Ｈとなり、容量素子34に記憶されていたオフセットが差し引かれて、次式（13）に示すようにオフセット dＶ3aがキャンセルされ、出力電圧Ｖ3 は基準電圧ＶREF となる。
Ｖ3 ＝ＶREF ＋ dＶ3a− dＶ3a＝ＶREF ・・・・・・・・（13）

次に、実施例３を図６に基づいて説明する。図４に示した実施例２に係るオフセットキャンセル回路においては、スイッチ用ＭＯＳトランジスタを３つ用いていて、ＭＯＳトランジスタ31，33がＯＮしたときと、ＭＯＳトランジスタ32がＯＮしたときでは、寄生容量値がアンバランスになり、誤差電圧が発生する。この実施例３は、スイッチ用ＭＯＳトランジスタの数のアンバランスによる誤差電圧の発生を防止するために、スイッチ用ＭＯＳトランジスタ33と演算増幅器21の非反転入力端子との間に、ドレイン・ソース間を短絡したダミースイッチ用のＭＯＳトランジスタ35を接続して構成したものである。このダミースイッチ用ＭＯＳトランジスタ35のゲートには、スイッチ用ＭＯＳトランジスタ32と同期した制御クロックＶxclk3 が印加されるようになっている。これにより、スイッチ用のＭＯＳトランジスタの配置数のアンバランスにより生じる誤差電圧の発生を防止し、演算増幅器のオフセットをより完全にキャンセルすることができる。

図６に示した実施例３におけるオフセットキャンセル回路を構成する各スイッチ用ＭＯＳトランジスタの寄生容量により生じる過渡電流をキャンセルし、演算増幅器21のオフセットを記憶する容量素子34に影響を与えない態様を、図７に示す。この際、ダミースイッチ用のＭＯＳトランジスタ35のサイズを、他の３つのスイッチ用のＭＯＳトランジスタ31，32，33のサイズの２倍とすることにより、過渡電流を効率よくキャンセルすることできる。

次に、本発明に係るオフセット抑圧回路を備えた光検出装置の応用例について図８に基づいて説明する。この応用例は、上記実施例１〜３のいずれかに係るオフセット抑圧回路を備えた光検出装置を用いて構成した光センサアレイに関するものである。すなわち、光電流積分回路41と上記実施例１〜３のいずれかに係るオフセット抑圧回路42とからなる光検出装置43を複数個配列し、更にこれらの複数の光検出装置43からの出力を選択して順次出力させるための走査回路44を設けて、光センサアレイを構成するものである。

このように構成した光センサアレイでは、複数の各光検出装置43において、各フォトダイオード１で生成された光電流を電圧に変換し更にオフセットを抑圧して出力させ、この出力信号を走査回路44で選択して順次出力させることにより、オフセットの抑圧された光入力信号に対応する光電変換信号（画像信号）が得られる。

次に、他の応用例について図９に基づいて説明する。この応用例は、図８に示した光センサアレイを用いて構成した測距装置に関するものである。この応用例に係る測距装置は、測距対象物51からの光束を受光するために、一対の受光レンズ52ａ，52ｂを互いに基線長Ｂだけ離して配置し、光束の輝度分布パターンに応じた光電変換信号を出力する、上記受光レンズ52ａ，52ｂに対応して配置した一対の光センサアレイ53ａ，53ｂと、該一対の光センサアレイ53ａ，53ｂから得られた光電変換信号を入力し、上記測距対象物51までの距離を演算して測距信号を出力する演算部54とを設けて構成されている。

このように構成した測距装置においては、測距対象物51までの距離Ｄに応じて、一対の光センサアレイ53ａ，53ｂ上における２つの対象物像の間隔が変化する。演算部54において、この２つの対象物像の間隔を測定することにより、つまり基線長Ｂに対する変化量X1を検出することにより、対象物までの距離Ｄを算出し、オフセットのない高精度の測距信号を出力させることができる。

本発明に係る光検出装置のためのオフセット抑圧回路の実施例１の構成を示す回路構成図である。 図１に示した実施例１における演算増幅器の構成例を示す回路構成図である。 図１に示した実施例１の動作を説明するためのタイミングチャートである。 本発明の実施例２に係る光検出装置のためのオフセット抑圧回路の構成を示す回路構成図である。 図４に示した実施例２の動作を説明するためのタイミングチャートである。 本発明の実施例３に係る光検出装置のためのオフセット抑圧回路の構成を示す回路構成図である。 図６に示した実施例３におけるスイッチ用ＭＯＳトランジスタの寄生容量で生じる過渡電流をキャンセルする態様を示す説明図である。 本発明の応用例に係る光センサアレイの構成を示すブロック構成図である。 本発明の他の応用例に係る測距装置の構成を示すブロック構成図である。 従来の光検出装置の構成例を示す回路構成図である。 図10に示した構成例の動作を説明するためのタイミングチャートである。 従来の光検出装置の他の構成例を示す回路構成図である。 図12に示した構成例における反転アンプの回路構成例を示す図である。 図12に示した構成例の動作を説明するためのタイミングチャートである。

符号の説明

１ フォトダイオード
２ 反転アンプ
３ 帰還容量素子
４ スイッチ用ＭＯＳトランジスタ
11 直列容量素子
21 演算増幅器
21ａ〜21ｄ ＭＯＳトランジスタ
21ｅ 電流源
22 帰還容量素子
23，24，25 スイッチ用ＭＯＳトランジスタ
31，32，33 スイッチ用ＭＯＳトランジスタ
34 オフセット記憶用容量素子
35 ダミースイッチ用ＭＯＳトランジスタ
41 光電流積分回路
42 オフセット抑圧回路
43 光検出装置
44 走査回路
51 測距対象物
52ａ，52ｂ 受光レンズ
53ａ，53ｂ 光センサアレイ
54 演算部

Claims (3)

1. フォトダイオードで検出する光電荷もしくは光電流を電圧に変換する光電流積分回路に接続されるオフセット抑圧回路であって、
   前記光電流積分回路の出力端子に一端が接続される第１の容量素子（11）と、
   ドレインが前記第１の容量素子の他端に接続され、ソースに基準電圧（ＶREF ）が印加されると共に、前記光電流積分回路の積分開始時点（t1）より後に非導通状態となる第１のＭＯＳトランジスタ（25）と、
   ソースが前記第１のＭＯＳトランジスタのドレインに接続され、前記第１のＭＯＳトランジスタが導通状態のときは非導通状態、当該第１のＭＯＳトランジスタが非導通状態のときは導通状態となるべく制御される第２のＭＯＳトランジスタ（24）と、
   反転入力端子が前記第２のＭＯＳトランジスタのドレインに接続され、非反転入力端子に前記基準電圧が印加される演算増幅器（21）と、
   前記演算増幅器の出力端子と前記反転入力端子との間を接続する第２の容量素子（22）と、
   前記第２の容量素子と並列に接続され、前記第１のＭＯＳトランジスタが導通状態のとき導通状態、当該第１のＭＯＳトランジスタが非導通状態のとき非導通状態となるべく制御される第３のＭＯＳトランジスタ（23）と、
   を有し、前記各ＭＯＳトランジスタの寄生容量の充放電電流が互いに打ち消すように構成されていることを特徴とする光検出装置のためのオフセット抑圧回路。
2. 前記第２のＭＯＳトランジスタのゲートに印加される制御クロック（Ｖxclk2 ）は、前記第１及び第３のＭＯＳトランジスタのゲートに印加される制御クロック（Ｖclk2）の反転クロックであることを特徴とする請求項１に係る光検出装置のためのオフセット抑圧回路。
3. ドレインが前記演算増幅器の出力端子に接続され、前記光電流積分回路の積分開始時点（t1）より前に、導通状態となった後に非導通状態となる第４のＭＯＳトランジスタ（31）と、
   ドレインが前記第４のＭＯＳトランジスタのソースに接続され、ソースに前記基準電圧が印加されると共に、前記第４のＭＯＳトランジスタが導通状態のときは非導通状態となり、当該第４のＭＯＳトランジスタが非導通状態のときは導通状態となるべく制御される第５のＭＯＳトランジスタ（32）と、
   前記第４のＭＯＳトランジスタのソースと前記演算増幅器の非反転入力端子の間を接続する第３の容量素子（34）と、
   前記演算増幅器の非反転入力端子と前記基準電圧との間に配置され、ドレインが当該非反転入力端子に接続され、ソースに当該基準電圧が印加されると共に、前記第４のＭＯＳトランジスタが導通状態のときは導通状態となり、当該第４のＭＯＳトランジスタが非導通状態のときは非導通状態となるべく制御される第６のＭＯＳトランジスタ（33）と、
   を更に有することを特徴とする請求項１に係る光検出装置のためのオフセット抑圧回路。

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