JP5018539B2

JP5018539B2 - 撮像装置

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Publication number: JP5018539B2
Application number: JP2008035799A
Authority: JP
Inventors: 隆一小林
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Current assignee: Nikon Corp
Priority date: 2008-02-18
Filing date: 2008-02-18
Publication date: 2012-09-05
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Description

本発明は、被写体像を撮像する撮像装置に関する。

近年、ＣＣＤ型やＣＭＯＳ型の撮像装置を用いたビデオカメラや電子カメラが広く一般に普及している。例えば、ＣＭＯＳ型の撮像装置は、入射光の光量に応じた電荷を蓄積する光電変換部を有する複数の画素がＮ行×Ｍ列の二次元マトリクス状に配置されている。また、各画素には光電変換部に蓄積された電荷を電気信号として出力するためのトランジスタが設けられている。さらに、各画素から出力される電気信号を行毎に読み出すための垂直信号線および垂直走査回路や、行方向に列順に撮像装置の外部に電気信号を出力するための水平出力回路などで構成されている。

光電変換部（フォトダイオード）に蓄積された電荷はＦＤ（フローティングデフュージョン）部に転送される。ＦＤ部に転送された電荷は増幅トランジスタで増幅後、各画素のアドレスを指定する選択トランジスタで選択され、定電流源によってソースフォロワ回路を構成する垂直信号線に読み出される。垂直信号線に読み出された電気信号は、結合コンデンサを介してカラムアンプに入力される。この時、ＦＤ部の電荷をリセットした遮光時のダーク信号はダーク信号蓄積部に保持され、被写体光入射時の画像信号は画像信号蓄積部に保持される。そして、ダーク信号蓄積部に保持されたダーク信号と画像信号蓄積部に保持された画像信号の差分を取って撮像装置から出力される。この回路は、相関二重サンプリング（ＣＤＳ）回路と呼ばれており、回路のばらつきによるノイズを除去した良好な出力を得ることができる（例えば、特許文献１参照）。
特開２０００−０７７６４２号公報

ところが、従来のＣＭＯＳ型撮像装置では、各垂直信号線の出力端に配置された定電流源の接地，カラムアンプ内部の定電流源の接地，および各列毎の画素の接地は、行方向に配置された接地線に各列位置で接続されている。行方向に配置された接地線は、半導体製造時のマスクパターンの構成上、接地線の左右端（チップの左右端）に外部接地点を設けて外部の接地電位と、ここで接続される。しかし、比較的大型の撮像装置の場合、行長が大きいため、接地線の全長は数十ミリオーダーの長さになる。さらに、その接地線に各列毎に並列配置された数千個の垂直信号線の出力回路の動作電流が流れ込むため、接地線の列位置間で電位差が生じてしまうという問題があった。

また、各画素のＦＤ部の接地（画素の接地）は、上記行方向に配置された接地線の各列位置を基点として垂直方向に配置された画素の接地線に接続されるため、各画素のＦＤ部の接地電位も水平方向に列間で異なる電位分布を持つことになる。但し、各画素のＦＤ部は、電源電圧ＶＤＤを基準としてリセットされ、ダーク信号および画像信号もそのリセット電位を基準として発生するようになっているので、各画素のＦＤ部の接地電位に差が生じても、時間的な変化がなく一定であれば出力信号に影響を与えることはない。

ところが、二次元状に配置された有効画素領域に、照明などの高輝度被写体を結像する場合、その高輝度被写体が結像される行の画素アンプ（増幅トランジスタ）の出力が過大となり、垂直信号線の電位が定電流源の動作に必要なオーバードライブ電圧よりも低下してしまう。この結果、各列毎の定電流源は定電流を維持できなくなり、接地線に流れ込む電流値が低下してしまう。

また、カラムアンプも飽和するため、カラムアンプ内部の定電流源（コモン電流源）の動作点電位も低下する。この結果、カラムアンプのコモン電流源の電流もわずかに低下してしまう。

例えば、高輝度被写体の大きさが数百から数千カラム分にもなると、仮に個々の垂直信号線の電流減少が数μＡであったとしても、トータルの電流低下は数ｍＡから数十ｍＡにもなる。このため、高輝度被写体が結像された行が選択された場合、ダーク信号を読み出した時の接地線電位に対して、画像信号を読み出した時の接地線電位が数十〜数百μＶのオーダーで僅かに低下してしまう。この結果、高輝度被写体がある行のダーク信号の接地線電位と隣接する高輝度被写体がない行のダーク信号の接地線電位との間に僅かなレベル差が生じる。このレベル差は各画素のＦＤ部の接地電位の差となるため、ダーク信号の出力に僅かな差が生じる。この結果、撮影される画像の高輝度被写体の両側に白スミアが発生してしまう。

例えば、夜間の街灯のように照明部が極端に明るく背景が極端に暗い画像の場合、仮にＦＤ部の電位差が微小であっても、撮影された画像では視認可能なレベルの横方向のスミアとして視認される。

本発明の目的は、各列毎に配置された定電流源やカラムアンプのコモン電流源の変動による接地線電位の変動を抑えることにより、行方向に配置された接地線およびその接地線に各列毎に接続された画素の接地電位を安定させ、高輝度被写体がある場合でもスミアのない高画質な画像を得ることが可能な撮像装置を提供することである。

本発明に係る撮像装置は、２次元状に配置され、光を電気信号に変換する光電変換部を有する画素と、列方向に配置された前記画素と列方向に接続され、前記画素から読み出される電気信号を受け取る複数の垂直信号線と、前記垂直信号線毎に設けられた第１の定電流源と、前記垂直信号線に読み出された前記電気信号を増幅する第２の定電流源を有するカラムアンプと、前記垂直信号線毎に設けられ、前記第１の定電流源の第１の接点および前記カラムアンプに内蔵される前記第２の定電流源の第２の接点に接続される定電圧源とを設けたことを特徴とする。

さらに、前記２次元状に配置された画素の全列に亘って行方向に配置され、前記第１の定電流源の前記第１の接点と、前記カラムアンプに内蔵される前記第２の定電流源の前記第２の接点と、列方向の画素の画素接地線とが、前記列毎に接続される仮想接地線と、前記２次元状に配置された画素の全列に亘って行方向に配置され、前記定電圧源に所定電位を与えるリファレンス電圧線と、前記２次元状に配置された画素の全列に亘って行方向に配置され、前記定電圧源に電源を供給する電源線とを更に設け、前記定電圧源は、前記電源線と、前記仮想接地線と、前記リファレンス電圧線とが、前記列毎に接続されることを特徴とする。

特に、前記定電圧源は、差動型ボルテージフォロワ回路であることを特徴とする。

また、前記差動型ボルテージフォロワ回路の出力負荷電流源は、前記第１の定電流源であることを特徴とする。

また、前記差動型ボルテージフォロワ回路の出力負荷電流源は、前記カラムアンプに内蔵される前記第２の定電流源であることを特徴とする。

本発明では、信号の基準レベルとなる画素の接地電位が画素の列位置によらず一定に保たれるため、撮影画像に高輝度被写体がある場合でもスミアの原因となる画素間の接地電位の電位差が少なくなり、横スミアのない画像を得ることができる。また、接地線の抵抗を特別に低くする必要がないので、撮像装置のパターン設計の自由度が上がり、チップサイズを小さくすることができる。

以下、本発明に係る撮像装置の各実施形態について図面を用いて詳しく説明する。
（第１の実施形態）
図１は第１の実施形態に係る撮像装置１０１を示すブロック図である。撮像装置１０１は、Ｍ×Ｎ個の画素Ｐ（ｘ，ｙ）と、垂直信号線ＶＬＩＮＥ（ｙ）と、定電流源ＰＷ（ｙ）と、カラムアンプＣＡＭＰ（ｙ）と、垂直走査回路１０２と、水平出力回路１０３と、マイクロ定電圧源ＣＶＳ（ｙ）とで構成される。ここで、ｘは１〜Ｍの自然数で行番号を表し、ｙは１〜Ｎの自然数で列番号を表す。Ｍ×Ｎ個の画素Ｐ（ｘ，ｙ）は、撮像装置１０１の撮像部を構成し、Ｍ行Ｎ列のマトリクス状に配置されている。

各画素Ｐ（ｘ，ｙ）から読み出される信号は、それぞれの列に対応する垂直信号線ＶＬＩＮＥ（ｙ）に読み出される。また、各列の垂直信号線ＶＬＩＮＥ（ｙ）には、ソースフォロワ回路を構成する定電流源ＰＷ（ｙ）が列毎に配置される。尚、各画素Ｐ（ｘ，ｙ）の接地は、各列毎に列方向に配置された画素接地線ＰＧＮＤ（ｙ）に接続される。また、画素接地線ＰＧＮＤ（ｙ）は、行方向に配置された少なくとも行の長さに相当する長さの仮想接地線１０５の各列位置ａ（ｙ）で接続される。また、カラムアンプＣＡＭＰ（ｙ）の正入力端子には、レファレンス電圧線１０６によってリファレンス電圧ＶＲが与えられる。

次に、図１に示す各部の回路について説明する。尚、マイクロ定電圧源ＣＶＳ（ｙ）については、後で詳しく説明する。

垂直走査回路１０２は、画素Ｐ（ｘ，ｙ）の信号を行単位で各列毎に配置された垂直信号線ＶＬＩＮＥ（ｙ）に読み出すためのタイミング信号を出力する。例えば、ｍ行目においては、画素Ｐ（ｍ，１）から画素Ｐ（ｍ，Ｎ）までのＮ列全ての画素に、タイミング信号φＳＥＬ（ｍ），タイミング信号φＲＥＳ（ｍ），タイミング信号φＴＸ（ｍ）を与える。尚、これらのタイミング信号については後で詳しく説明する。

ここで、画素Ｐ（ｘ，ｙ）の構成について図２を用いて説明する。図２はｍ行ｎ列目の画素Ｐ（ｍ，ｎ）の回路図を示している。尚、Ｍ×Ｎ個の各画素Ｐ（ｘ，ｙ）も同じ回路構成である。図２において、画素Ｐ（ｍ，ｎ）は、フォトダイオードＰＤと、転送用トランジスタＴｒ１と、増幅用トランジスタＴｒ２と、選択用トランジスタＴｒ３と、リセット用トランジスタＴｒ４とで構成される。尚、ＶＤＤは電源、ＧＮＤは接地、ＦＤはフローティングデフュージョン部（浮遊拡散領域）を示している。また、タイミング信号φＳＥＬ（ｍ），タイミング信号φＲＥＳ（ｍ），タイミング信号φＴＸ（ｍ），垂直信号線ＶＬＩＮＥ（ｎ）は図１と同じものを示す。画素Ｐ（ｍ，ｎ）の接地ＧＮＤは、画素接地線ＰＧＮＤ（ｎ）に接続されている。

図２において、フォトダイオードＰＤに入射した光は光電変換され電荷として蓄積される。フォトダイオードＰＤに蓄積された電荷は、タイミング信号φＴＸ（ｍ）が転送用トランジスタＴｒ１のゲートに入力されるとＦＤ部に転送され、増幅用トランジスタＴｒ２によって増幅される。増幅用トランジスタＴｒ２によって増幅された信号は、タイミング信号φＳＥＬ（ｍ）が選択用トランジスタＴｒ３のゲートに入力されると垂直信号線ＶＬＩＮＥ（ｎ）に読み出される。尚、リセット用トランジスタＴｒ４のゲートにタイミング信号φＲＥＳ（ｍ）が入力されると、ＦＤ部をリセット電圧（ＶＤＤ−Ｖｔ−ΔＶｔ）にリセットする。ここで、Ｖｔはしきい値電圧、ΔＶｔはバックゲート効果による変動分である。尚、各タイミング信号の動作については後で詳しく説明する。

このようにして、画素Ｐ（ｘ，ｙ）の信号は、対応するそれぞれの垂直信号線ＶＬＩＮＥ（ｙ）に読み出された後、各列毎に配置されたカラムアンプＣＡＭＰ（ｙ）に入力される。

ここで、図２において、垂直信号線ＶＬＩＮＥ（ｎ）に読み出される信号について説明する。垂直信号線ＶＬＩＮＥ（ｎ）に読み出される信号は、各画素Ｐ（ｍ，ｎ）から撮影画像の光情報を含む画像信号、または画像信号蓄積前のノイズ成分を含むダーク信号である。フォトダイオードＰＤに入射した被写体光は、フォトダイオードＰＤで電荷に光電変換される。電荷は、転送トランジスタＴｒ１によってＦＤ部に転送され、電荷に応じた電位が増幅トランジスタＴｒ２のゲート電極に印加される。画像信号は、この時に選択トランジスタＴｒ３を介して垂直信号線ＶＬＩＮＥ（ｎ）に読み出された信号である。一方、ダーク信号は、リセットトランジスタＴｒ４によってＦＤ部に保持されている電荷をリセットした時にＦＤ部の電位を増幅トランジスタＴｒ２および選択トランジスタＴｒ３を介して垂直信号線ＶＬＩＮＥ（ｎ）に読み出された信号である。ここで、ＦＤ部の電位は、画素接地線ＰＧＮＤ（ｎ）に接続された画素の接地ＧＮＤに対する値である。

このようにして、画素Ｐ（ｍ，ｎ）から垂直信号線ＶＬＩＮＥ（ｎ）に画像信号またはダーク信号が読み出され、カラムアンプＣＡＭＰ（ｎ）に入力される。尚、ここでは、画素Ｐ（ｍ，ｎ）について説明したが、他の画素Ｐ（ｘ，ｙ）についても同様である。

図１において、カラムアンプＣＡＭＰ（ｙ）は各列毎に設けられ、各列の垂直信号線ＶＬＩＮＥ（ｙ）に読み出された信号を増幅する。ここでは、ｎ列目のカラムアンプＣＡＭＰ（ｎ）について説明する。

図１のカラムアンプＣＡＭＰ（ｎ）は、コンデンサＣｆとコンデンサＣｉｎを含み、これらのコンデンサの容量値の比で決まる増幅率の反転増幅器である。また、カラムアンプＣＡＭＰ（ｎ）の帰還回路のコンデンサＣｆの両端には、アンプリセット用トランジスタＴｒ５のソースとドレインが接続されている。タイミング信号φＣＡＲＳＴをトランジスタＴｒ５のゲートに与えると、コンデンサＣｆに蓄積された電荷は放電してリセットされる。尚、本撮像装置１０１は、リセット後に画素から読み出したダーク信号をコンデンサＣｉｎに蓄積し、次いで画像信号を読み出す。よって、カラムアンプＣＡＭＰ（ｎ）は、読み出す際に画像信号からダーク信号を減算し、各列の画素間のばらつきを除去する。

カラムアンプＣＡＭＰ（ｎ）の出力は、画像信号蓄積用トランジスタＴｒ６およびダーク信号蓄積用トランジスタＴｒ７のドレインに接続される。カラムアンプＣＡＭＰ（ｎ）がリセットされた後、タイミング信号φＴＤがダーク信号蓄積用トランジスタＴｒ７のゲートに入力されるとダーク信号蓄積用トランジスタＴｒ７がオンして、コンデンサＣｄがカラムアンプＣＡＭＰ（ｎ）の出力電圧になるまで充電される。画素から画像信号が読み出された後、タイミング信号φＴＳが画像信号蓄積用トランジスタＴｒ６のゲートに入力されると、画像信号蓄積用トランジスタＴｒ６がオンして、コンデンサＣｓがカラムアンプＣＡＭＰ（ｎ）の出力電圧になるまで充電される。コンデンサＣｓの電圧は画像信号として、コンデンサＣｄの電圧はダーク信号（カラムアンプＣＡＭＰのオフセット信号）として、それぞれ水平出力回路１０３に入力される。

水平出力回路１０３は、各列毎のコンデンサＣｓに蓄積された画像信号と、コンデンサＣｄに蓄積されたダーク信号とをそれぞれ入力して、行単位で列順に外部に出力する。この時、カラムアンプＣＡＭＰ（ｙ）の列間のばらつきを少なくするために、水平出力回路１０３の出力用差動アンプ（非図示）でコンデンサＣｓに蓄積された画像信号からコンデンサＣｄに蓄積されたダーク信号を引き算し、カラムアンプＣＡＭＰ（ｙ）の列間ばらつきを除去した信号を撮像装置１０１の外部に出力する。尚、画像信号からダーク信号を引き算する処理は、撮像装置１０１内で行っても構わないし、撮像装置１０１から画像信号とダーク信号とを別々に出力して外部で画像信号からダーク信号を引き算するようにしても構わない。

ここで、各画素Ｐ（ｘ，ｙ）からダーク信号および画像信号を読み出して、各列のコンデンサＣｄおよびコンデンサＣｓに各信号が保持されるまでの一連の動作について、図３のタイミングチャートを用いて説明する。

図３は、ｍ行目と（ｍ＋１）行目から信号を読み出す時のタイミングを示している。図３において、期間Ｔ１は（ｍ−１）行目のＮ個の画素Ｐ（ｍ−１，ｙ）から読み出した１行分の信号を列順に水平出力回路１０３から読み出して撮像装置１０１の外部に出力する期間を示している。

次の期間Ｔ２は、ｍ行目の各画素Ｐ（ｍ，ｙ）から１行分のダーク信号および画像信号を読み出して、各列のコンデンサＣｄおよびコンデンサＣｓに各信号が保持されるまでの期間を示している。期間Ｔ２の開始時、先ず、タイミング信号φＳＥＬ（ｍ）が期間Ｔ５でオンになると同時に、タイミング信号φＲＥＳ（ｍ）が期間Ｔ５でオフになる。タイミング信号φＳＥＬ（ｍ）がオン，タイミング信号φＴＸ（ｍ）がオフ，タイミング信号φＲＥＳ（ｍ）がオフなので、図２で説明したように、リセット時のＦＤ部の電荷、つまりダーク信号が増幅トランジスタＴｒ２および選択トランジスタＴｒ３を介して垂直信号線ＶＬＩＮＥ（ｙ）に読み出される。

次に、期間Ｔ６でタイミング信号φＴＤ（ｍ）がオンになるので、期間Ｔ６の間、垂直信号線ＶＬＩＮＥ（ｙ）に読み出されたダーク信号は、カラムアンプＣＡＭＰ（ｙ）およびトランジスタＴｒ７を介してタイミング信号φＴＤ（ｍ）がオフするまで各列のコンデンサＣｄに蓄積される。

次に、タイミング信号φＴＤ（ｍ）がオフした後、タイミング信号φＴＸ（ｍ）が期間Ｔ７でオンになる。期間Ｔ７では、被写体光を入射するフォトダイオードＰＤに蓄積された電荷は、転送トランジスタＴｒ１を介してＦＤ部に転送される。ＦＤ部に転送された電荷に対応する電位が増幅トランジスタＴｒ２のゲートに印加され、画像信号が増幅トランジスタＴｒ２から出力されて、選択トランジスタＴｒ３を介して垂直信号線ＶＬＩＮＥ（ｙ）に読み出される。

次に、期間Ｔ８でタイミング信号φＴＳがオンになるので、垂直信号線ＶＬＩＮＥ（ｙ）に読み出された画像信号は、カラムアンプＣＡＭＰ（ｙ）およびトランジスタＴｒ６を介してタイミング信号φＴＳがオフするまで各列のコンデンサＣｓに蓄積される。

ダーク信号と画像信号とがそれぞれ各列のコンデンサＣｄとコンデンサＣｓとに蓄積されると、ｍ行目の各画素Ｐ（ｍ，ｙ）から１行分のダーク信号および画像信号の読み出しは終了し、タイミング信号φＳＥＬ（ｍ）はオフに、タイミング信号φＲＥＳ（ｍ）はオンに戻る。

次の期間Ｔ３では、水平出力回路１０３は、各列のコンデンサＣｄとコンデンサＣｓとにそれぞれ蓄積されたｍ行目のＮ列分のダーク信号と画像信号とを列順に読み出して撮像装置１０１の外部に出力する。

次の期間Ｔ４では、期間Ｔ２の各タイミング信号φＳＥＬ（ｍ），φＲＥＳ（ｍ），φＴＸ（ｍ）と同様に、（ｍ＋１）行目の各タイミング信号φＳＥＬ（ｍ＋１），φＲＥＳ（ｍ＋１），φＴＸ（ｍ＋１）によって、（ｍ＋１）行目の各画素Ｐ（ｍ＋１，ｙ）からダーク信号と画像信号とを読み出して、それぞれ各列のコンデンサＣｄとコンデンサＣｓとに蓄積する。各列のコンデンサＣｄとコンデンサＣｓとにそれぞれ蓄積された（ｍ＋１）行目のＮ列分のダーク信号と画像信号は、水平出力回路１０３によって列順に読み出され、撮像装置１０１の外部に出力される。

ここまでの説明は、撮像装置１０１の通常の動作についての説明である。本実施形態に係る撮像装置１０１は、特に、マイクロ定電圧源ＣＶＳ（ｙ）が各列毎に配置され、マイクロ定電圧源ＣＶＳ（ｙ）の出力が各列毎の位置で仮想接地線１０５に接続されている。尚、マイクロ定電圧源ＣＶＳ（ｙ）の出力を仮想接地線１０５に接続する位置と、画素接地線ＰＧＮＤ（ｙ）を仮想接地線１０５に接続する位置と、定電流源ＰＷ（ｎ）を仮想接地線１０５に接続する位置と、カラムアンプＣＡＭＰ（ｎ）を仮想接地線１０５に接続する位置とは、近傍で接続されるものとする。近傍とは、流れる電流によって電位差が生じない程度に十分に配線抵抗が低くなる配線距離内を意味する。もちろん、各位置が同一であり、同一の位置で接続されるのが最も好ましい。

ここで、本実施形態の特徴が分かり易いように、マイクロ定電圧源ＣＶＳ（ｙ）がない場合の撮像装置９０１について図４を用いて説明する。図４は、Ｎ行Ｍ列の画素マトリクス２０１の画素Ｐ（ｍ，ｎ）と、その列の垂直信号線ＶＬＩＮＥ（ｎ）と、画素接地線ＰＧＮＤ（ｎ）と、定電流源ＰＷ（ｎ）と、カラムアンプＣＡＭＰ（ｎ）と、行方向に配置された仮想接地線１０５との接続を示した図である。尚、接地線２０２は図１の仮想接地線１０５に対応する。半導体製造時のマスクパターンの構成上、接地線２０２は行の両端で外部ＧＮＤ２０４，２０３にそれぞれ接続されるだけである。このため、数百万画素単位の撮像装置の場合は、列数が数千列にも成り、各列毎に並列配置された数千個の垂直信号線の出力回路の動作電流が接地線２０２に流れ込むため、接地線２０２の列位置によって電位差が生じてしまう。この結果、接地線２０２に各列毎に接続している画素接地線ＰＧＮＤ（ｎ）の電位も変化してしまうことになる。

ここで、定電流源ＰＷ（ｎ）の等価回路と、カラムアンプＣＡＭＰ（ｎ）の等価回路について説明する。図５は、定電流源ＰＷ（ｎ）の等価回路を示した図である。定電流源ＰＷ（ｎ）は、トランジスタＴｒ１１と、トランジスタＴｒ１２と、トランジスタＴｒ１３と、トランジスタＴｒ１４と、トランジスタＴｒ１５と、定電流源ＰＷａと、定電流源ＰＷｂとで構成される。トランジスタＴｒ１２，Ｔｒ１３，Ｔｒ１４，Ｔｒ１５はカスケード型の差動増幅器を構成し、１段目のトランジスタＴｒ１２とトランジスタＴｒ１３とのゲートに、トランジスタＴｒ１１と定電流源ＰＷａとで構成される所定の電圧がＢＩＡＳ電圧として与えられる。これによって、トランジスタＴｒ１２，１４とミラー回路を構成するトランジスタＴｒ１３，Ｔｒ１５は、出力電流Ｉｏｕｔを一定に維持するよう動作する。

次に、カラムアンプＣＡＭＰ（ｎ）の等価回路例を図６に示す。図６はダブルカスケード差動アンプの回路で、トランジスタＴｒ２１とトランジスタＴｒ２２のカスケードペアと、トランジスタＴｒ２５とトランジスタＴｒ２６のカスケードペアとで負荷側の低電圧カレントミラー回路が構成される。同様に、トランジスタＴｒ２３とトランジスタＴｒ２４のカスケードペアと、トランジスタＴｒ２７とトランジスタＴｒ２８のカスケードペアとで差動入力側の低電圧カレントミラー回路が構成される。差動入力側のトランジスタＴｒ２４とトランジスタＴｒ２８のそれぞれのソースは、電流源のトランジスタＴｒ２９を介してＧＮＤに接続される。また、トランジスタＴｒ２２とトランジスタＴｒ２６のゲートにはバイアスＢＩＡＳ１が、トランジスタＴｒ２３とトランジスタＴｒ２７のゲートにはバイアスＢＩＡＳ２が、トランジスタＴｒ２９のゲートにはバイアスＢＩＡＳ３がそれぞれ与えられる。ダブルカスケード差動アンプ型のカラムアンプＣＡＭＰ（ｎ）のコモン電流源を構成するトランジスタＴｒ２９には一定電流が流れるようになっているので、カラムアンプＣＡＭＰ（ｎ）の負入力ＩＮ−Ｎと正入力ＩＮ−Ｐとの差電圧が出力ＯＵＴに出力される。

このように、図４の接地線２０２の各列には、定電流源ＰＷ（ｙ）とカラムアンプＣＡＭＰ（ｙ）のコモン電流源とが接続されることになる。特に、画素数の多い撮像素子の場合は、接地線２０２には数千個の定電流源ＰＷ（ｙ）とカラムアンプＣＡＭＰ（ｙ）のコモン電流源とが接続されるため、接地線２０２は列位置によって電位が変化する。ここで、接地線２０２の電位変化の様子を図７に示す。図７は、従来の接地線２０２が列間抵抗ｒで分布する場合の接地線２０２の電位変化の様子を示している。尚、図７において、図１および図４と同符号のものは同じものを示す。接地点ｐ（ｙ）は各列の定電流源ＰＷ（ｙ）およびカラムアンプＣＡＭＰ（ｙ）のコモン電流源の接地点である。また、接地点ｐ（ｙ）は、各列の画素ＧＮＤの接続点でもある。電流Ｉ１（ｎ）は定電流源ＰＷ（ｙ）の負荷電流、電流Ｉ２（ｎ）はカラムアンプＣＡＭＰ（ｙ）のコモン電流源の負荷電流をそれぞれ示している。

図７（ａ）は上方の接地線２０２に対応させて、接地線２０２の行方向の電圧の変化を描いたグラフである。横軸は上図に対応する接地線２０２の行方向の位置を示し、縦軸は外部ＧＮＤに対する電位を示す。図７（ａ）において、接地線２０２の行の両端は外部ＧＮＤに接地されているので電位は０である。ところが、行の中央に向かって接地線２０２の電位３０１が高くなっていく。これは、各列の接地点ｐ（ｙ）における負荷電流が接地線２０２の分布抵抗ｒを流れる時の電位差が蓄積されていくからである。尚、理想的には、電位３０３のように、各列の接地点ｐ（ｙ）によらず一定の電位にならなければならない。

但し、各画素Ｐ（ｘ，ｙ）のＦＤ部は、ＶＤＤを基準としてリセットされ、ダーク信号や画像信号もそのリセット電位を基準として発生するので、画素間の接地電位に差が生じても、時間的な変化がなく一定であれば、読み出し時に相殺されるので信号出力に影響を与えることはない。

ところが、２次元マトリクス状に配置された有効画素領域に、光源などの高輝度被写体が含まれる場合、その被写体像が投影される行の画素Ｐ（ｘ，ｙ）の増幅トランジスタＴｒ２の出力が過大となり、垂直信号線ＶＬＩＮＥ（ｙ）の電位が定電流源ＰＷ（ｙ）の動作に必要なオーバードライブ電圧よりも低下してしまう。この結果、各列毎の定電流源ＰＷ（ｙ）は、定電流を維持できなくなり、接地線２０２に流れ込む電流値が低下する。

一方、カラムアンプＣＡＭＰ（ｙ）も飽和するため、カラムアンプＣＡＭＰ（ｙ）のコモン電流源の動作点電位が低下し、カラムアンプＣＡＭＰ（ｙ）のコモン電流源の電流もわずかに低下する。

この結果、例えば、図７（ａ）において、高輝度被写体がある行のダーク信号の接地線２０２の電位を電位３０２として、隣接する高輝度被写体がない行のダーク信号の接地線２０２の電位を電位３０１とすると、電位３０２は電位３０１に比べて僅かに低下し、電位差が生じる。この電位差は各画素Ｐ（ｘ，ｙ）のＦＤ部の接地電位の差となって増幅トランジスタＴｒ２に伝わるため、ダーク信号の出力に僅かの差が生じ、最終的に出力される画像の高輝度部分の両側に白スミアが現れる。

図７（ａ）に示したような、高輝度被写体がある行と高輝度被写体がない行との電位差を小さくするには、接地線２０２の分布抵抗ｒを小さくする必要があり、そのためには接地線２０２の幅を広げなければならない。しかし、接地線２０２の幅を広くすると、チップサイズが大きくなるという問題が生じる。

そこで、本実施形態に係る撮像装置１０１では、図１に示したように、マイクロ定電圧源ＣＶＳ（ｙ）を各列毎の仮想接地線１０５に接続するようになっている。また、行方向に配置された仮想接地線１０５と同様に、各列のマイクロ定電圧源ＣＶＳ（ｙ）に負電源を供給するＶＳＳ線とリファレンス電圧を与えるＶｒｅｆ線とが、行方向に配置されている。

図８は図１に示した本実施形態に係る撮像装置１０１の特徴部分の回路を抜き出して描いた図で、図４に対応する図である。尚、図４と同符号のものは同じものを示す。図８は、Ｎ行Ｍ列の画素マトリクス２０１の１つの画素Ｐ（ｍ，ｎ）と、ｎ列目の垂直信号線ＶＬＩＮＥ（ｎ）と、ｎ列目の各画素の画素接地線ＰＧＮＤ（ｎ）と、ｎ列目の定電流源ＰＷ（ｎ）と、ｎ列目のカラムアンプＣＡＭＰ（ｎ）と、画素マトリクス２０１の行方向に亘る仮想接地線１０５と、ｎ列目のマイクロ定電圧源ＣＶＳ（ｎ）と、マイクロ定電圧源ＣＶＳ（ｎ）にリファレンス電位を与えるＶｒｅｆ線２０５と、マイクロ定電圧源ＣＶＳ（ｎ）に負電源を供給するＶＳＳ線２０６との接続関係を示した図である。尚、マイクロ定電圧源ＣＶＳ（ｎ）に正電源を供給するＶＤＤ線は省略してある。また、Ｖｒｅｆ線２０５には外部ＧＮＤまたは定電圧源の電位が与えられる。

図８において、マイクロ定電圧源ＣＶＳ（ｎ）は、Ｖｒｅｆ線２０５から与えられるリファレンス電位Ｖｒｅｆに応じた定電圧出力を仮想接地線１０５の接続点に与えるボルテージフォロワを構成するオペアンプ（差動型ボルテージフォロワ回路）である。従って、マイクロ定電圧源ＣＶＳ（ｎ）に与えるリファレンス電位Ｖｒｅｆを外部ＧＮＤ２０３，２０４と同じ接地電位にすると、マイクロ定電圧源ＣＶＳ（ｎ）は、その出力点である仮想接地線１０５の電位を外部ＧＮＤ電位に維持しようと働く。同様に、全列のマイクロ定電圧源ＣＶＳ（ｙ）は、その出力点を接地電位に維持しようと働く。この様子について図９を用いて詳しく説明する。

図９は、本実施形態に係る撮像装置１０１の仮想接地線１０５およびマイクロ定電圧源ＣＶＳ（ｙ）の部分を抜き出して描いた図で、図７に対応する。また、図９（ａ）は上方の仮想接地線１０５に対応させて、仮想接地線１０５の行方向の電圧の変化を描いたグラフで、図７（ａ）に対応する。

図９において、仮想接地線１０５は、図７の接地線２０２と同様に、列間抵抗ｒで分布しているものとする。また、接地点ｐ（ｙ）は各列の定電流源ＰＷ（ｙ）およびカラムアンプＣＡＭＰ（ｙ）のコモン電流源の接地点である。尚、図９において、図７と同符号のものは同じものを示す。図７と異なるのは、各列の仮想接地線１０５への接地点にマイクロ定電圧源ＣＶＳ（ｙ）の出力が接続されていることである。各列のマイクロ定電圧源ＣＶＳ（ｙ）は、先に説明したように、ボルテージフォロワを構成するオペアンプで、リファレンス電位を与えるＶｒｅｆ線２０５で与えられる電位（図９の場合は接地電位）に出力電圧を維持するように働く。この結果、マイクロ定電圧源ＣＶＳ（ｙ）の出力が接続される各列の仮想接地線１０５への接地点の電圧はＧＮＤ電位に維持され、図９（ａ）に示したように、仮想接地線１０５の電圧分布は、図７（ａ）の電位３０１や電位３０２のように列毎に異なることなく、常に理想的な電位３０３に近い電位分布となる。また、仮想接地線１０５に各列毎に接続されている画素接地線ＰＧＮＤ（ｙ）の列間の電位差もなくなる。

このようにして、高輝度被写体がある行の画像信号読み出し時の仮想接地線１０５の電位と、隣接する高輝度被写体がない行の画像信号読み出し時の仮想接地線１０５の電位とのレベル差もなくなり、高輝度部分の両側に発生する白スミアも解消される。

尚、リファレンス電位を与えるＶｒｅｆ線２０５は、マイクロ定電圧源ＣＶＳ（ｙ）の入力インピーダンスが高く、殆ど電流が流れないため、Ｖｒｅｆ線２０５の線幅は細くても構わない。また、マイクロ定電圧源ＣＶＳ（ｙ）によって仮想接地線１０５の各列位置の電位が安定するので、仮想接地線１０５の線幅は図７の接地線２０２に比べて細くすることができる。この結果、チップ面積の削減が可能になり、チップコストを安くすることができる。

次に、マイクロ定電圧源ＣＶＳ（ｙ）の回路構成例について説明する。図１０は、ｎ列目のマイクロ定電圧源ＣＶＳ（ｎ）の回路例を示している。尚、図９と同符号のものは同じものを示す。また、図１０では、分かり易いように、図９のｎ列目の定電流源ＰＷ（ｎ）の負荷電流Ｉ１（ｎ）と、カラムアンプＣＡＭＰ（ｎ）のコモン電流源の負荷電流Ｉ２（ｎ）とを合わせて、負荷電流（Ｉ１（ｎ）＋Ｉ２（ｎ））の定電流源ＰＷｃとして描いてある。尚、マイクロ定電圧源ＣＶＳ（ｎ）に正電源を供給するＶＤＤ線は省略してある。

図１０において、マイクロ定電圧源ＣＶＳ（ｎ）は、トランジスタＴｒ３０と、トランジスタＴｒ３１と、定電流源ＰＷｄとからなる１段の差動増幅器で構成できる。トランジスタＴｒ３０とトランジスタＴｒ３１とはミラー回路を構成し、トランジスタ３１の出力電位は、トランジスタ３０のゲートに与えられるリファレンス電位Ｖｒｅｆと同じになるように動作する。この時、トランジスタ３０とトランジスタ３１とには、同じ負荷電流（Ｉ１（ｎ）＋Ｉ２（ｎ））が流れるので、定電流源ＰＷｄに流れる電流は２倍の電流２・（Ｉ１（ｎ）＋Ｉ２（ｎ））が流れる。このようにして、簡易的な差動型ボルテージフォロワ回路でマイクロ定電圧源ＣＶＳ（ｎ）を実現することができるので、回路スペースを抑えながら、接地線１０５の電位差を小さくすることが可能になる。

次に、マイクロ定電圧源ＣＶＳ（ｙ）の別の回路構成例について図１１を用いて説明する。尚、図１１は、図１０と同様に、ｎ列目のマイクロ定電圧源ＣＶＳ（ｎ）の回路例を示し、図１０と同符号のものは同じものを示す。

図１１において、マイクロ定電圧源ＣＶＳ（ｎ）は、トランジスタＴｒ３２と、トランジスタＴｒ３３と、トランジスタＴｒ３４と、トランジスタＴｒ３５と、定電流源ＰＷｅとからなるカスケード型の差動増幅器で構成できる。トランジスタＴｒ３２とトランジスタＴｒ３３とは１段目の回路を構成し、各トランジスタのゲートにはＢＩＡＳ電圧が与えられている。また、トランジスタＴｒ３４とトランジスタＴｒ３５とは２段目の回路を構成し、トランジスタ３３の出力電位は、トランジスタ３４のゲートに与えられるリファレンス電位Ｖｒｅｆと同じになるように動作する。この時、トランジスタ３２，３４とトランジスタ３３，３５とには、同じ負荷電流（Ｉ１（ｎ）＋Ｉ２（ｎ））が流れるので、定電流源ＰＷｅに流れる電流は２倍の電流２・（Ｉ１（ｎ）＋Ｉ２（ｎ））が流れる。

このようにして、カスケード構成の差動型ボルテージフォロワ回路でマイクロ定電圧源ＣＶＳ（ｎ）を実現することができるので、図１０の場合に比べて精度の高い定電圧動作を実現でき、仮想接地線１０５の電位変動を小さくすることが可能になる。

以上、説明してきたように、本実施形態に係る撮像装置１０１は、各画素Ｐ（ｘ，ｙ）の信号の基準レベルとなる画素接地線ＰＧＮＤ（ｙ）の電位を列位置によらず一定に保つことができる。特に、撮影画面内に高輝度被写体がある場合でもスミアの原因となる画素接地線ＰＧＮＤ（ｙ）の列間の電位差の発生を少なくできるので、横スミアのない画像を得ることができる。また、仮想接地線１０５の抵抗を特別に低くする必要がなくなるので、撮像装置１０１のパターン設計の自由度が上がり、チップサイズを小さくすることができる。

第１の実施形態に係る撮像装置１０１のブロック図である。画素Ｐ（ｍ，ｎ）の回路図である。タイミングチャートである。マイクロ定電圧源ＣＶＳ（ｙ）が無い時の接地線２０２周辺の回路図である。定電流源ＰＷ（ｎ）の等価回路図である。カラムアンプＣＡＭＰ（ｎ）の等価回路図である。マイクロ定電圧源ＣＶＳ（ｙ）が無い時の接地線２０２の等価回路と電圧分布を示す説明図である。マイクロ定電圧源ＣＶＳ（ｙ）が有る時の接地線１０５周辺の回路図である。マイクロ定電圧源ＣＶＳ（ｙ）が有る時の接地線１０５の等価回路と電圧分布を示す説明図である。マイクロ定電圧源ＣＶＳ（ｙ）の等価回路例である。マイクロ定電圧源ＣＶＳ（ｙ）の別の等価回路例である。

符号の説明

１０１・・・撮像装置１０２・・・垂直走査回路
１０３・・・水平出力回路
１０５・・・仮想接地線
１０６・・・ＶＲ線２０１・・・画素マトリクス
２０３，２０４・・・外部ＧＮＤ２０５・・・Ｖｒｅｆ線
２０６・・・ＶＳＳ線
Ｐ（１，１）〜Ｐ（Ｍ，Ｎ）・・・画素
ＶＬＩＮＥ（１）〜ＶＬＩＮＥ（Ｎ）・・・垂直信号線
ＣＡＭＰ（１）〜ＣＡＭＰ（Ｎ）・・・カラムアンプ
ＰＷ（１）〜ＰＷ（Ｎ）・・・定電流源
ＣＶＳ（１）〜ＣＶＳ（Ｎ）・・・定電流源
ＰＧＮＤ（１）〜ＰＧＮＤ（Ｎ）・・・画素ＧＮＤ

Claims

２次元状に配置され、光を電気信号に変換する光電変換部を有する画素と、
列方向に配置された前記画素と列方向に接続され、前記画素から読み出される電気信号を受け取る複数の垂直信号線と、
前記垂直信号線毎に設けられた第１の定電流源と、
前記垂直信号線に読み出された前記電気信号を増幅する第２の定電流源を有するカラムアンプと、
前記垂直信号線毎に設けられ、前記第１の定電流源の第１の接点および前記カラムアンプに内蔵される前記第２の定電流源の第２の接点に接続される定電圧源と
を設けたことを特徴とする撮像装置。
請求項１記載の撮像装置において、
前記２次元状に配置された画素の全列に亘って行方向に配置され、前記第１の定電流源の前記第１の接点と、前記カラムアンプに内蔵される前記第２の定電流源の前記第２の接点と、列方向の画素の画素接地線とが、前記列毎に接続される仮想接地線と、
前記２次元状に配置された画素の全列に亘って行方向に配置され、前記定電圧源に所定電位を与えるリファレンス電圧線と、
前記２次元状に配置された画素の全列に亘って行方向に配置され、前記定電圧源に電源を供給する電源線と
を更に設け、
前記定電圧源は、前記電源線と、前記仮想接地線と、前記リファレンス電圧線とが、前記列毎に接続される
ことを特徴とする撮像装置。
請求項１または２記載の撮像装置において、
前記定電圧源は、差動型ボルテージフォロワ回路であることを特徴とする撮像装置。
請求項３記載の撮像装置において、
前記差動型ボルテージフォロワ回路の出力負荷電流源は、前記第１の定電流源であることを特徴とする撮像装置。
請求項３または４に記載の撮像装置において、
前記差動型ボルテージフォロワ回路の出力負荷電流源は、前記カラムアンプに内蔵される前記第２の定電流源であることを特徴とする撮像装置。