JP4132850B2 - Ｃｍｏｓイメージセンサおよびその制御方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサおよびその制御方法に関し、特に、ｋＴＣ雑音を低減することが可能なＣＭＯＳイメージセンサおよびその制御方法に関する。
【０００２】
【従来の技術】
近年、デジタルスチルカメラやデジタルビデオカメラの普及や、携帯電話へのカメラ機能の搭載等に伴い、固体撮像素子に対する需要が高まっている。現在、固体撮像素子としてはＣＣＤ（Charge Coupled Device）が最も広く普及しているが、このＣＣＤは、複数の電源回路が必要とされ、駆動電圧が高く、消費電力が大きいという欠点を有している。このため、最近では、低電圧動作が可能で、消費電力が少なく、かつ工程単価が低廉であるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスにより製造が可能なＣＭＯＳイメージセンサに対する注目が高まっている。
【０００３】
ＣＭＯＳイメージセンサは、１画素分の画像を撮像する画素回路をマトリクス状に配置し、垂直走査シフトレジスタおよび水平走査シフトレジスタによって各画素回路の出力を順に選択することにより、１枚分の画像信号を出力する。
【０００４】
図９は、従来のＣＭＯＳイメージセンサにおける単一の画素回路とその周辺の回路構成例を示す図である。
図９に示す画素回路５０は、フォトダイオードまたはフォトゲート等によってなる光電変換素子Ｄ５１を具備し、また、例えばＮチャネルＭＯＳＦＥＴ（ＭＯＳ Field-Effect Transistor）によりそれぞれ形成されるリセットトランジスタＭ５１、増幅用トランジスタＭ５２、および行選択トランジスタＭ５３が配置されたＡＰＳ（Active Pixel Sensor）構成を有している。さらに、リセットトランジスタＭ５１のゲート電極には、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）Ｍ６１およびＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略称する）Ｍ６２によって構成されるインバータ回路６０が接続されている。
【０００５】
光電変換素子Ｄ５１のアノード側は接地され、カソード側はリセットトランジスタＭ５１のソース電極、および増幅用トランジスタＭ５２のゲート電極に接続されている。また、リセットトランジスタＭ５１のドレイン電極と、増幅用トランジスタＭ５２のドレイン電極は、リセット電圧ＶＲが供給される電源供給線Ｌ５３に接続されている。さらに、リセットトランジスタＭ５１のゲート電極は、リセット信号線Ｌ５１を介してインバータ回路６０の出力電極に接続され、リセット信号ＲＳＴの供給を受ける。
【０００６】
増幅用トランジスタＭ５２のソース電極は、行選択トランジスタＭ５３のドレイン電極に接続されている。行選択トランジスタＭ５３のゲート電極は、行方向の画素回路５０を選択するための行選択信号ＳＬＣＴが供給される行選択信号線Ｌ５２に接続されている。また、ソース電極は、列方向の画素回路５０を選択するための列選択信号線Ｌ５４に接続されている。
【０００７】
インバータ回路６０では、ＰＭＯＳトランジスタＭ６１のソース電極には電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭ６２のソース電極は接地されている。ＰＭＯＳトランジスタＭ６１およびＮＭＯＳトランジスタＭ６２の各ゲート電極にはリセット制御信号Ｖｒｓｔが入力され、また各ドレイン電極はリセット信号線Ｌ５１に接続されて、リセット信号ＲＳＴを出力する。
【０００８】
次に、この従来の画素回路５０における動作を簡単に説明する。
インバータ回路６０にローレベルのリセット制御信号Ｖｒｓｔが入力されると、ＰＭＯＳトランジスタＭ６１がオン状態、ＮＭＯＳトランジスタＭ６２がオフ状態となり、リセットトランジスタＭ５１のゲート電極にハイレベルのリセット信号ＲＳＴが入力される。これによりリセットトランジスタＭ５１がオン状態になると、光電変換素子Ｄ５１がリセット電圧ＶＲにより充電される。
【０００９】
次いで、リセット制御信号Ｖｒｓｔがハイレベルとなるのに伴い、リセット信号ＲＳＴがローレベルとなる。この状態で、光の入射に伴って光電変換素子Ｄ５１の放電が始まり、リセット電圧ＶＲから電位が低下する。増幅用トランジスタＭ５２はソースフォロアアンプとして機能し、光電変換素子Ｄ５１のカソード電圧を増幅する。所定時間の経過後に行選択信号ＳＬＣＴが行選択トランジスタＭ５３のゲート電極に入力され、この行選択トランジスタＭ５３がオンになると、増幅用トランジスタＭ５２のソース電圧が信号電圧として列選択信号線Ｌ５４を介して取り出される。
【００１０】
列選択信号線Ｌ５４は、例えば、アンプ／ノイズキャンセル回路を介して列選択トランジスタ（ともに図示せず）のドレイン電極に接続されている。ＣＭＯＳイメージセンサでは、行選択信号ＳＬＣＴにより水平方向に並列された各画素回路５０が選択され、さらに各列選択信号線Ｌ５４に接続された列選択トランジスタが順にオンにされることにより、１画素分の画像信号が順次出力される。
【００１１】
【発明が解決しようとする課題】
ところで、上記の構成の画素回路５０では、光電変換素子Ｄ５１に対するリセット時に生じるｋＴＣ雑音により、出力された画像信号のＳ／Ｎ比が劣化するという問題があった。ｋＴＣ雑音は、リセットトランジスタＭ５１がオン状態となり、光電変換素子Ｄ５１が初期電位にリセットされた状態において発生し、υｋＴＣ＝（ｋＴ／Ｃ）1/2で表されるランダムな熱雑音である。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃは光電変換素子Ｄ５１の全容量である。
【００１２】
このｋＴＣ雑音は、ランダムに発生するために、画像信号から除去することが比較的困難である。特に、高周波のｋＴＣ雑音は除去できないことが多い。
例えば、差動増幅器を用いてリセット時における光電変換素子Ｄ５１のカソード電圧を一定に保持することにより、ｋＴＣ雑音を低減することが提案されている。しかしこの場合、差動増幅器が動作する周波数帯域内のｋＴＣ雑音成分については低減することができるが、それより高周波のｋＴＣ雑音成分については低減することができない。
【００１３】
また、ｋＴＣ雑音を低減するための回路は比較的大きな回路構成となることが多い。このような回路では、構成要素となる素子や配線が画素領域に形成されると、受光部の開口率（フィルファクタ）が低下してしまうことも問題となる。
【００１４】
本発明はこのような課題に鑑みてなされたものであり、広帯域のｋＴＣ雑音を低減することが可能なＣＭＯＳイメージセンサおよびその制御方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すように、マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、入射光を光電変換する光電変換素子Ｄ１１と、前記光電変換素子Ｄ１１のカソード電極を初期電圧にリセットするリセットトランジスタＭ１１と、前記光電変換素子Ｄ１１に蓄積された電荷を電圧に変換する増幅用トランジスタＭ１２と、行方向に並列された前記画素領域からの信号出力を選択するための行選択信号に基づいて、前記増幅用トランジスタＭ１２の出力電圧を１画素分の画像信号として出力する行選択トランジスタＭ１３とを具備する画素回路１０ａと、前記光電変換素子Ｄ１１に対するリセット期間中に、前記リセットトランジスタＭ１１のゲート電位を制御して、前記リセットトランジスタＭ１１のオン抵抗と前記光電変換素子Ｄ１１のカソードに生じる寄生容量とで構成されるローパスフィルタのカットオフ周波数を制御する電圧制御回路２０ａと、を有し、前記電圧制御回路２０ａは、前記リセット期間中において、前記リセットトランジスタＭ１１のゲート電位を電源電位に設定して前記カソード電極を前記初期電圧にリセットした後、前記リセットトランジスタＭ１１のゲート電位を前記カットオフ周波数を制御するための周波数制御電位に設定して、所定時間固定し、その後に前記リセットトランジスタＭ１１をオフして前記リセット期間を終了し、前記リセット期間の終了後に、当該リセット期間中の前記電圧制御回路２０ａの制御による前記カソード電極の電圧に基づき、前記光電変換素子Ｄ１１から前記入射光に応じた電荷を前記カソード電極に読み出すことを特徴とするＣＭＯＳイメージセンサが提供される。
【００１６】
このようなＣＭＯＳイメージセンサでは、リセットトランジスタＭ１１がオン状態となることにより、光電変換素子Ｄ１１のカソード電極の電位が初期電圧とされ、光電変換素子Ｄ１１に蓄積された電荷がリセットされる。電圧制御回路２０ａは、光電変換素子Ｄ１１のリセット期間中に、リセットトランジスタＭ１１のゲート電位を初期電圧から周波数制御電位に制御して、リセットトランジスタＭ１１の有するオン抵抗を変化させる。これにより、画素回路１０ａの内部において、リセットトランジスタＭ１１のオン抵抗と光電変換素子Ｄ１１のカソードに生じる寄生容量とにより構成されるローパスフィルタのカットオフ周波数が制御される。従って、画素回路１０ａから出力される画像信号から、任意の周波数以上のｋＴＣ雑音の成分が低減される。リセットトランジスタＭ１１のゲート電位は、上記の周波数制御電位に所定時間固定される。そして、リセット期間の終了後に、このリセット期間において上記のように制御されたカソード電極の電圧に基づき、光電変換素子Ｄ１１から入射光に応じた電荷がカソード電極に読み出される。
【００１７】
また、例えば、増幅用トランジスタＭ１２と行選択トランジスタＭ１３を回路構成の一部として用いることにより動作する差動増幅器をさらに設けてもよい。この差動増幅器は、リセット期間の開始時またはその直前から、終了時までの間のみ動作して、所定の周波数以下のｋＴＣ雑音の成分を低減する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図２は、本発明のＣＭＯＳイメージセンサの全体構成を示す図である。
【００１９】
図２に示すように、本発明のＣＭＯＳイメージセンサ１の全体構成は、画素回路１０ａがマトリクス状に配置された画素部１０と、垂直方向の画素回路１０ａの指定やリセット信号の電圧制御を行うための垂直走査シフトレジスタ／電圧制御回路２０と、各列の画素回路１０ａから出力される画像信号の増幅およびノイズ低減処理を行うアンプ／ノイズキャンセル回路３０と、列選択トランジスタＭ４１によって水平方向の画素回路１０ａからの出力を指定する水平走査シフトレジスタ４０によって構成される。また、各列選択トランジスタＭ４１からの出力信号を受ける出力バスＬ４１には、アンプ４１ａが接続されている。
【００２０】
なお、図２では、アンプ／ノイズキャンセル回路３０が１つの機能ブロックとして示されているが、実際には画素回路１０ａが配置された列ごとに１つずつ配置されている。また、図２では、画素部１０において４行４列の画素回路１０ａが配列された様子を示しているが、実際にはこれより多くの画素回路１０ａが配列されていることとする。
【００２１】
各画素回路１０ａは、フォトダイオードまたはフォトゲート等によってなる光電変換素子Ｄ１１を具備し、また、例えばＮチャネルＭＯＳＦＥＴによりそれぞれ形成されるリセットトランジスタＭ１１、増幅用トランジスタＭ１２、および行選択トランジスタＭ１３が配置されたＡＰＳ（Active Pixel Sensor）構成を有している。
【００２２】
光電変換素子Ｄ１１のアノード側は接地され、カソード側はリセットトランジスタＭ１１のソース電極、および増幅用トランジスタＭ１２のゲート電極に接続されている。また、増幅用トランジスタＭ１２のソース電極は、行選択トランジスタＭ１３のドレイン電極に接続されている。
【００２３】
垂直走査シフトレジスタ／電圧制御回路２０からは、光電変換素子Ｄ１１をリセットするためのリセット信号線Ｌ１１と、行方向の画素回路１０ａを選択するための行選択信号線Ｌ１２が、各行に対して水平方向に配線されている。リセット信号線Ｌ１１は、リセットトランジスタＭ１１のゲート電極に接続されて、リセット信号を供給する。また、行選択信号線Ｌ１２は、行選択トランジスタＭ１３のゲート電極に接続されて、行選択信号を供給する。リセットトランジスタＭ１１のドレイン電極、および増幅用トランジスタＭ１２のドレイン電極は、ともにリセット電圧供給線Ｌ１３に接続されている。
【００２４】
行選択トランジスタＭ１３のソース電極は、列方向の画素回路１０ａを選択するための列選択信号線Ｌ１４に接続されている。各列の列選択信号線Ｌ１４は、アンプ／ノイズキャンセル回路３０を介して列選択トランジスタＭ４１のドレイン電極に接続されている。
【００２５】
各列選択トランジスタＭ４１のソース電極は、出力バスＬ４１に接続されている。また、各列選択トランジスタＭ４１のゲート電極には、水平走査シフトレジスタ４０から列選択信号が所定のタイミングで順次入力される。これにより、アンプ／ノイズキャンセル回路３０において増幅およびノイズ低減処理が施された画像信号が、出力バスＬ４１に順次出力され、アンプ４１ａを介して外部のシステムに送出される。
【００２６】
次に、図１は、単一の画素回路１０ａを拡大して示した図である。なお、この図１では、画素回路１０ａとともに、リセットトランジスタＭ１１のゲート電極にリセット信号ＲＳＴを供給する電圧制御回路２０ａも示している。
【００２７】
ここで、図１を用いて、画素回路１０ａの基本的な動作について説明する。
まず、電圧制御回路２０ａより、リセット信号線Ｌ１１を通じてリセット信号ＲＳＴが供給され、リセットトランジスタＭ１１が所定のタイミングでオンになると、光電変換素子Ｄ１１が初期電圧としてリセット電位ＶＲに充電される。次いで、リセット信号ＲＳＴがオフにされると、外部からの入射光に応じて光電変換素子Ｄ１１に電荷が蓄積され、これに伴い、光電変換素子Ｄ１１のカソード側の電位が低下する。増幅用トランジスタＭ１２はソースフォロアアンプとして機能し、光電変換素子Ｄ１１のカソード側の電位を増幅する。
【００２８】
このように信号電荷の蓄積が開始され、所定時間の経過後に行選択信号線Ｌ１２より行選択信号ＳＬＣＴが、行選択トランジスタＭ１３のゲート電極に入力されると、増幅用トランジスタＭ１２の出力電圧が、画像信号として列選択信号線Ｌ１４に出力される。この後、リセット信号ＲＳＴの入力によりリセットトランジスタＭ１１がオン状態に変わり、光電変換素子Ｄ１１に蓄積された信号電荷がリセットされる
ところで、このような構成の画素回路１０ａでは、リセット信号ＲＳＴが入力されている間にｋＴＣ雑音が発生し、光電変換素子Ｄ１１における蓄積電荷に応じた信号電圧にｋＴＣ雑音の成分が重畳する。このｋＴＣ雑音は、υｋＴＣ＝（ｋＴ／Ｃ）1/2で表されるランダムな熱雑音である。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃは光電変換素子Ｄ１１の全容量である。
【００２９】
本発明のＣＭＯＳイメージセンサ１では、このｋＴＣ雑音の高周波成分を低減するために、リセットトランジスタＭ１１のゲート電極に供給するリセット信号ＲＳＴの電圧を、電圧制御回路２０ａにより制御する。リセット信号ＲＳＴの電圧を制御することにより、リセットトランジスタＭ１１のオン抵抗が変化する。ここで、画素回路１０ａの回路構成において、リセットトランジスタＭ１１の有するオン抵抗と、光電変換素子Ｄ１１のカソード側に生じる寄生容量とにより、信号電圧に対するローパスフィルタが構成されていることから、リセット時におけるリセットトランジスタＭ１１のオン抵抗を変化させることにより、このローパスフィルタのカットオフ周波数を制御することが可能となる。従って、リセット信号ＲＳＴの電圧を制御することにより、任意の周波数以上のｋＴＣ雑音成分を低減することができる。
【００３０】
次に、図３は、電圧制御回路２０ａより出力されるリセット信号ＲＳＴのパルス形状例を示す図である。
図３において、電圧制御回路２０ａは、リセットトランジスタＭ１１のゲート電極に対して、タイミングＴ３０１からタイミングＴ３０３までの間、リセット信号ＲＳＴを出力する。従って、タイミングＴ３０１〜Ｔ３０３までが、リセットトランジスタＭ１１がオン状態となり、光電変換素子Ｄ１１における蓄積電荷がリセットされるリセット期間となる。
【００３１】
電圧制御回路２０ａは、このリセット期間を２分割して、リセット信号の電圧制御を行う。まずタイミングＴ３０１において、電圧制御回路２０ａは出力電圧を電源電圧ＶＤＤとする。これにより、リセットトランジスタＭ１１はオン状態となるが、このとき、電源電圧ＶＤＤによってリセットトランジスタＭ１１のオン抵抗ができるだけ低い状態とすることで、光電変換素子Ｄ１１における蓄積電荷を確実にリセットする。
【００３２】
次に、所定時間後のタイミングＴ３０２において、電圧制御回路２０ａは、上記のローパスフィルタのカットオフ周波数を制御するための制御電圧Ｖｃｏｎｔを出力する。この制御電圧Ｖｃｏｎｔは、リセットトランジスタＭ１１の有するしきい値電圧以上とされ、通常、図３に示すように電源電圧ＶＤＤより低い電圧となる。このように、リセットトランジスタＭ１１のゲート電位が低下することによって、リセットトランジスタＭ１１のオン抵抗が増加して、ローパスフィルタのカットオフ周波数が低下する。従って、制御電圧Ｖｃｏｎｔの大きさにより、ローパスフィルタのカットオフ周波数を任意に設定することが可能となり、この期間において、カットオフ周波数以上のｋＴＣ雑音の成分が低減される。
【００３３】
次に、タイミングＴ３０３において、制御電圧Ｖｃｏｎｔの出力が停止されて出力電圧がＧＮＤ電位となり、光電変換素子Ｄ１１における積分が開始される。以上のように、リセット信号ＲＳＴの電圧を制御電圧Ｖｃｏｎｔに制御することにより、ｋＴＣ雑音の低減が可能な周波数の下限の値を任意に設定することが可能となる。また、この制御電圧Ｖｃｏｎｔの出力に先立って、電源電圧ＶＤＤを出力することにより、光電変換素子Ｄ１１に対するリセットを確実に行うことが可能となる。
【００３４】
次に、電圧制御回路２０ａの具体的な回路構成の例について説明する。図４は、電圧制御回路２０ａの第１の回路構成例を示す図である。なお、図４では参考のため、上述した画素回路１０ａの回路構成も同時に示している。
【００３５】
図４に示す電圧制御回路２１ａは、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）Ｍ２１およびＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略称する）Ｍ２２によって構成されるＣＭＯＳインバータ回路と、これらの各トランジスタの間に挿入されたブルーミング制御用トランジスタＭ２３と、リセット電圧供給線Ｌ１３との接続を調節するための回路接続用トランジスタＭ２４によって構成される。なお、この例では、ブルーミング制御用トランジスタＭ２３および回路接続用トランジスタＭ２４としてＮチャネルＭＯＳトランジスタを使用しているが、ともにＰチャネルＭＯＳトランジスタを使用してもよい。
【００３６】
ＰＭＯＳトランジスタＭ２１のソース電極には電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭ２２のソース電極は接地されている。ＰＭＯＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２２のゲート電極には、リセット制御信号Ｖｒｓ２１およびＶｒｓ２２がそれぞれ入力される。また、ブルーミング制御用トランジスタＭ２３のドレイン電極は、ＰＭＯＳトランジスタＭ２１のドレイン電極およびリセット信号線Ｌ１１に接続され、ソース電極は、ＮＭＯＳトランジスタＭ２２のドレイン電極に接続されている。さらにブルーミング制御用トランジスタＭ２３のゲート電極は、ドレイン電極と共通接続されている。
【００３７】
また、回路接続用トランジスタＭ２４のドレイン電極は、リセット電圧供給線Ｌ１３に接続され、ソース電極は、ＮＭＯＳトランジスタＭ２２とブルーミング制御用トランジスタＭ２３との接続点に接続されている。さらに、ゲート電極には、回路接続信号ＳＷ２４が入力される。
【００３８】
次に、この電圧制御回路２１ａの動作を、画素回路１０ａの動作と関連させて説明する。
まず、リセット制御信号Ｖｒｓ２１がローレベル、リセット制御信号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４がローレベルになると、ＰＭＯＳトランジスタＭ２１がオン状態となって、リセット信号ＲＳＴとして電源電圧ＶＤＤが出力される。これによりリセット期間が開始され、光電変換素子Ｄ１１のカソード側がリセット電圧ＶＲによりリセットされる。
【００３９】
所定時間の経過後、リセット制御信号Ｖｒｓ２１および回路接続信号ＳＷ２４がともにハイレベルに変化すると、ＰＭＯＳトランジスタＭ２１がオフ状態になるとともに、回路接続用トランジスタＭ２４がオン状態となる。この状態がリセット信号ＲＳＴとして制御電圧Ｖｃｏｎｔが出力されている状態となり、リセット電圧ＶＲを基準として、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈが出力される。これにより、リセットトランジスタＭ１１のオン抵抗が上昇し、リセットトランジスタＭ１１および光電変換素子Ｄ１１により構成されるローパスフィルタのカットオフ周波数が設定される。
【００４０】
さらに、所定時間の経過後、リセット制御信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４がローレベルに変化して、ＮＭＯＳトランジスタＭ２２がオン状態に、また回路用接続トランジスタＭ２４がオフ状態となる。このとき、リセット期間の終了となる。この状態では、リセット信号ＲＳＴノードは、ＧＮＤ電位を基準として、ブルーミング制御用トランジスタＭ２３のしきい値電圧Ｖｔｈ付近の電位となり、リセットトランジスタＭ１１が完全にオフ状態とならない。このため、光電変換素子Ｄ１１に対して強い光が入射した場合に、発生される余剰電荷を、リセットトランジスタＭ１１を通してリセット電圧供給線Ｌ１３側に逃がすことができ、ブルーミング現象が抑制される。
【００４１】
なお、ブルーミング現象を抑制している期間においては、リセットトランジスタＭ１１のゲート電極に電源電圧ＶＤＤを用いて定電流を流し込み、リセット信号ＲＳＴノードを、ブルーミング制御用トランジスタＭ２３のしきい値電圧Ｖｔｈによって確実にクランプさせるようにしてもよい。
【００４２】
ところで、この図４に示した電圧制御回路２１ａでは、ローパスフィルタのカットオフ周波数を設定するための制御電圧Ｖｃｏｎｔが、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈに応じて決定される。このブルーミング制御用トランジスタＭ２３については、リセットトランジスタＭ１１とブルーミング制御用トランジスタＭ２３の各しきい値電圧の比を考慮し、所望のカットオフ周波数に制御可能なものをこのしきい値電圧の比に応じて選択することが望ましい。これにより、リセットトランジスタＭ１１とブルーミング制御用トランジスタＭ２３との間のプロセスばらつきによって、リセットトランジスタＭ１１のオン抵抗に対する制御に誤差が生じることが少なくなり、カットオフ周波数を設定値に対してより確実に近づけることが可能となる。
【００４３】
なお、ブルーミング制御用トランジスタＭ２３としては、例えば、リセットトランジスタＭ１１と比較して１０倍等といったしきい値電圧Ｖｔｈの高いものが選択されることが多い。
【００４４】
以上の電圧制御回路２１ａでは、リセット期間において、リセット信号ＲＳＴの電位を所望の制御電圧Ｖｃｏｎｔに確実に制御することができるとともに、光電変換素子Ｄ１１による積分期間において、ブルーミング現象の発生を抑制することが可能となる。
【００４５】
次に、上記の構成に加えて、画素回路１０ａを構成する素子の一部を用いた差動増幅器をさらに設けることにより、全周波数帯域にわたってｋＴＣ雑音を低減することが可能な回路構成例について説明する。この差動増幅器は、画素回路１０ａ内の構成要素以外は、アンプ／ノイズキャンセル回路３０の内部に形成される。
【００４６】
図５は、本発明に適用可能な差動増幅器の回路構成例を示す図である。なお、図５では、上記の図１、図２および図４で示したＣＭＯＳイメージセンサ１と対応する構成要素には同じ符号を付して示しており、その説明は省略する。
【００４７】
図５に示す差動増幅器３０ａを構成する素子のうち、画素回路１０ａの内部に形成される素子以外は、アンプ／ノイズキャンセル回路３０の内部において、列ごとに形成される。なお、図５では説明を簡略化するために、画素回路１０ａについては列方向に並設されたうちの１画素分のみを示している。
【００４８】
図５に示すように、ｋＴＣ雑音を低減するための差動増幅器３０ａは、画素回路１０ａ内の増幅用トランジスタＭ１２および行選択トランジスタＭ１３をその構成要素の一部として具備している。行選択トランジスタＭ１３のソース電極は、列選択信号線Ｌ１４を介して、この行選択トランジスタＭ１３とほぼ同一特性を有する回路切り換え用トランジスタＭ３１のソース電極に接続されている。また、回路切り換え用トランジスタＭ３１のゲート電極には、回路切り換え信号ＳＷ３０が入力される。
【００４９】
行選択トランジスタＭ１３と回路切り換え用トランジスタＭ３１との接続点は、定電流源３０１に接続されているとともに、外部に対する出力端子となっている。
【００５０】
回路切り換え用トランジスタＭ３１のドレイン電極は、増幅用トランジスタＭ１２とほぼ同一特性を有する第１差動トランジスタＭ３２のソース電極に接続されている。この第１差動トランジスタＭ３２のゲート電極には、リセット信号ＲＳＴの入力に同期してリセット電圧ＶＲが印加される。また、第１差動トランジスタＭ３２のドレイン電極は、例えばＰチャネルＭＯＳ型であるトランジスタＭ３３のドレイン電極に接続されている。さらに、このトランジスタＭ３３のソース電極には、電源電圧ＶＤＤが印加されている。
【００５１】
一方、画素回路１０ａ内のリセットトランジスタＭ１１および増幅用トランジスタＭ１２の各ドレイン電極は、例えばＰチャネルＭＯＳ型であるトランジスタＭ３４のドレイン電極に接続されている。このトランジスタＭ３４のソース電極には、電源電圧ＶＤＤが印加されている。なお、リセットトランジスタＭ１１および増幅用トランジスタＭ１２の各ドレイン電極と、トランジスタＭ３４とを接続する配線は、画素回路１０ａの形成領域の外部で、列選択信号線Ｌ１４に沿って形成される。
【００５２】
トランジスタＭ３３およびＭ３４の各ゲート電極は、共通接続されている。また、第１差動トランジスタＭ３２とトランジスタＭ３３との接続点と、共通接続されたトランジスタＭ３３およびＭ３４の各ゲート電極との間には、回路切り換え用トランジスタＭ３５が設けられている。この回路切り換え用トランジスタＭ３５のゲート電極には、回路切り換え信号ＳＷ３０が入力される。また、トランジスタＭ３３およびＭ３４のゲート電極は、さらに、回路切り換え用トランジスタＭ３６のドレイン電極に接続されている。この回路切り換え用トランジスタＭ３６のソース電極は接地され、ゲート電極には、上記の回路切り換え信号ＳＷ３０と逆極性の回路切り換え信号ＳＷＸ３０が入力される。
【００５３】
このような構成において、行選択トランジスタＭ１３および回路切り換え用トランジスタＭ３５をともにオン状態とし、回路切り換え用トランジスタＭ３６をオフ状態とすることにより、ゲート電極が共通接続されたトランジスタＭ３３およびＭ３４は、カレントミラー回路を構成する。従って、行選択トランジスタＭ１３、回路切り換え用トランジスタＭ３１およびＭ３５をすべてオン状態とし、回路切り換え用トランジスタＭ３６をオフ状態とした場合に、画素回路１０ａ内の増幅用トランジスタＭ１２を、第１差動トランジスタＭ３２との差動対をなす第２差動トランジスタと見ることにより、負荷抵抗としてカレントミラー回路を具備する差動増幅器３０ａが動作することになる。
【００５４】
なお、上記の差動増幅器３０ａの出力側には、リセットオフ時に発生する雑音を除去するための相関二重サンプリング（Corelated Double Sampling：以下、ＣＤＳと略称する）回路３０ｂがさらに設けられている。このＣＤＳ回路３０ｂの内部構成については、後の図６において説明する。
【００５５】
次に、上記の差動増幅器３０ａを用いてｋＴＣ雑音を低減させる動作について説明する。
光電変換素子Ｄ１１のリセット期間が終了して、リセット信号ＲＳＴの入力が非活性レベルにある状態では、回路切り換え用トランジスタＭ３１およびＭ３５はオフ状態となり、また回路切り換え用トランジスタＭ３６はオン状態となる。これにより、差動増幅器３０ａの主要部が画素回路１０ａ内の素子と電気的に分離され、差動増幅器３０ａは機能していない状態となる。このとき、光電変換素子Ｄ１１では、入射光に応じた信号蓄積動作が行われる。
【００５６】
次に、所定時間後に回路切り換え用トランジスタＭ３６をオフ状態にするとともに、回路切り換え用トランジスタＭ３１およびＭ３５をオン状態とする。また、このとき、行選択トランジスタＭ１３もオン状態となっている。これにより、差動増幅器３０ａの動作が開始される。この状態で、リセットトランジスタＭ１１のゲート電極にリセット信号ＲＳＴが入力されるとともに、第１差動トランジスタＭ３２のゲート電極にリセット電圧ＶＲが印加される。
【００５７】
差動増幅器３０ａは、リセット信号ＲＳＴがオン状態となっている間、カレントミラー回路の出力側であるトランジスタＭ３４の出力電圧を制御して、光電変換素子Ｄ１１のカソード側の電位を常にリセット電圧ＶＲに維持する。このように、差動増幅器３０ａはリセット期間において増幅率が１のオペアンプとして動作する。このような動作により、差動増幅器３０ａは、リセット期間において発生するｋＴＣ雑音を常に一定のレベルまで低減させる。
【００５８】
なお、上記の差動増幅器３０ａの回路構成によれば、その回路主要部が画素回路１０ａの形成領域の外部に配置される。また、差動増幅器３０ａの動作時においては、画素回路１０ａ内の素子を回路構成の一部として回路を構成するようになっている。従って、画素の開口率を低下させることなく、ｋＴＣ雑音を低減することができる。
【００５９】
ところで、この差動増幅器３０ａでは、動作する周波数帯域が限られており、高周波の成分についてはｋＴＣ雑音を低減する能力を持たない。そのため、電圧制御回路２０ａによるリセット信号ＲＳＴに対する電圧制御により、画素回路１０ａ内のリセットトランジスタＭ１１のオン抵抗と光電変換素子Ｄ１１の寄生容量とによって構成されるローパスフィルタを機能させて、ｋＴＣ雑音の高周波成分を低減する。このとき、電圧制御回路２０ａは、ローパスフィルタのカットオフ周波数が、差動増幅器３０ａの動作する周波数帯域の上限の値以下となるように、リセット信号ＲＳＴの電圧を制御する。これによって、広い周波数帯域にわたって発生するｋＴＣ雑音を低減することが可能となる。
【００６０】
また、差動増幅器３０ａの出力側にＣＤＳ回路３０ｂを設けることにより、リセット信号ＲＳＴのオフ時においてリセットトランジスタＭ１１で発生するリセット雑音を除去することが可能となる。このリセット雑音は、リセットトランジスタＭ１１の有するしきい値電圧のばらつきにより、各画素回路１０ａで一定のレベルとならない。このため、ＣＤＳ回路３０ｂにより、まず画素回路１０ａからのリセット雑音が重畳された画像信号をサンプリングした後、リセット時の出力電圧を再びサンプリングしてその差信号を得ることにより、リセット雑音を除去する。
【００６１】
図６は、本発明に適用可能なＣＤＳ回路３０ｂの回路構成例を示す図である。図６では例として、１画素分の画素回路１０ａ、および１列分の差動増幅器３０ａの一部ととともに、この差動増幅器３０ａに対応する１列分のＣＤＳ回路３０ｂの構成を示している。
【００６２】
図６に示すように、ＣＤＳ回路３０ｂでは、差動増幅器３０ａから出力された画像信号の入力を制御するサンプルホールド用スイッチ３０２が設けられている。サンプルホールド用スイッチ３０２の出力側には、信号を保持するためのサンプルホールド用容量Ｃ３１が接続されている。サンプルホールド用容量Ｃ３１の他端には、基準電圧ＶＲＥＦを供給する基準電圧源３０３が接続されている。
【００６３】
また、サンプルホールド用スイッチ３０２とサンプルホールド用容量Ｃ３１との接続点は、アンプ３０４の入力端子に接続されている。アンプ３０４の出力端子には、ＣＤＳ容量Ｃ３２が接続され、ＣＤＳ容量Ｃ３２の他端はアンプ３０５の入力端子に接続されている。
【００６４】
また、サンプルホールド用容量Ｃ３１と基準電圧源３０３との接続点は、クランプスイッチ３０６を介して、ＣＤＳ容量Ｃ３２とアンプ３０５との接続点に接続されている。クランプスイッチ３０６の開閉により、ＣＤＳ容量Ｃ３２のアンプ３０５側の端子の電位を、基準電圧源３０３による基準電圧ＶＲＥＦから切り離したり、あるいは基準電圧ＶＲＥＦに固定することができるようになっている。また、アンプ３０５の出力端子は、列選択トランジスタＭ４１を介して出力バスＬ４１に接続されている。
【００６５】
次に、このＣＤＳ回路３０ｂの動作を、画素回路１０ａおよび差動増幅器３０ａにおける動作と関連させて説明する。
まず、差動増幅器３０ａ内の行選択トランジスタＭ１３、回路切り換え用トランジスタＭ３１およびＭ３５をオン状態とし、また回路切り換え用トランジスタＭ３６をオフ状態として、差動増幅器３０ａによるｋＴＣ雑音の低減動作が開始される。そして、これと同時あるいはその後に、行選択トランジスタＭ１３をオン状態に維持したまま、リセットトランジスタＭ１１をオン状態にする。これにより、光電変換素子Ｄ１１をリセット電圧ＶＲにリセットするとともに、このリセット電圧ＶＲを列選択信号線Ｌ１４に出力する。以上の動作は、水平ブランキング期間において行われる。
【００６６】
次に、リセット期間が終了すると、差動増幅器３０ａと画素回路１０ａとが電気的に分離されるとともに、光電変換素子Ｄ１１による積分が開始される。このとき、光電変換素子Ｄ１１によって蓄積された電荷量に応じた増幅用トランジスタＭ１２の電圧変動が、画像信号の電圧として列選択信号線Ｌ１４に出力される。
【００６７】
その後、クランプスイッチ３０６およびサンプルホールド用スイッチ３０２をオン状態にする。これにより、サンプルホールド用容量Ｃ３１とアンプ３０４との接続点に画像信号の電圧が印加され、サンプルホールド用容量Ｃ３１とＣＤＳ容量Ｃ３２の双方に、積分時間に応じた画像信号が電荷として蓄積される。このとき蓄積された信号には、リセット雑音成分が重畳されている。一定時間の経過後に、クランプスイッチ３０６およびサンプルホールド用スイッチ３０２をオフにして、サンプリングした画像信号をホールドする。
【００６８】
次に、リセット雑音成分のみをサンプルホールド用容量Ｃ３１に蓄積するために、差動増幅器３０ａの動作を再び開始させるとともに、これと同時またはこの直後に再度リセットトランジスタＭ１１をオン状態にする。これにより、光電変換素子Ｄ１１はリセット電圧ＶＲにリセットされ、列選択信号線Ｌ１４にはリセット電圧ＶＲが出力される。このとき、サンプルホールド用スイッチ３０２をオンにした後、リセット信号ＲＳＴをオフにして、さらに所定時間後にサンプルホールド用スイッチ３０２もオフにする。
【００６９】
この動作により、ＣＤＳ容量Ｃ３２とアンプ３０５との接続点には、基準電圧ＶＲＥＦと、リセット雑音成分のみが除去された画像信号との差電圧が現れる。従って、その後に水平走査シフトレジスタ４０からの列選択信号に同期して、列選択トランジスタＭ４１をオン状態にし、クランプスイッチ３０６をオンにすることにより、リセット雑音成分が除去された画像信号が出力バスＬ４１に転送される。
【００７０】
次に、上記の差動増幅器３０ａが設けられた場合のＣＭＯＳイメージセンサ回路に適用可能な電圧制御回路２０ａの回路構成例について説明する。図７は、本発明に適用可能な電圧制御回路２０ａの第２の回路構成例を示す図である。
【００７１】
図７では、図を簡略化するために、差動増幅器３０ａの回路構成の詳細を省略して、１つのブロックとして示している。また、図４に対応する構成要素には同じ符号を付して示しており、その説明は省略する。また、差動増幅器３０ａ内の第１差動トランジスタＭ３２のゲート電極には、リセット電圧源３０７よりリセット電圧ＶＲが印加されるものとしている。
【００７２】
この図７に示す電圧制御回路２２ａは、差動増幅器３０ａが構成されない場合の回路構成例として図４に示した電圧制御回路２１ａと、基本的に同様の回路構成を有している。すなわち、図７に示す電圧制御回路２２ａは、ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２２の間に、ブルーミング制御用トランジスタＭ２３が挿入された構成を有し、共通接続されたブルーミング制御用トランジスタＭ２３のドレイン電極およびゲート電極に、リセット信号ＲＳＴを出力するリセット信号線Ｌ１１が接続されている。
【００７３】
また、回路接続用トランジスタＭ２４は、ＮＭＯＳトランジスタＭ２２とブルーミング制御用トランジスタＭ２３との接続点と、リセット電圧源３０７の出力側との間に設けられる。回路接続用トランジスタＭ２４は、入力される回路接続信号ＳＷ２４に応じて、これらの間の接続を調節する機能を果たす。
【００７４】
この電圧制御回路２２ａは、図４の電圧制御回路２１ａと同様に動作する。すなわち、まず、リセット制御信号Ｖｒｓ２１がローレベル、リセット制御信号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４がローレベルになると、ＰＭＯＳトランジスタＭ２１がオン状態となって、リセット信号ＲＳＴとして電源電圧ＶＤＤが出力される。これによりリセット期間が開始され、光電変換素子Ｄ１１のカソード側がリセット電圧ＶＲによりリセットされる。
【００７５】
所定時間の経過後、リセット制御信号Ｖｒｓ２１および回路接続信号ＳＷ２４がともにハイレベルに変化すると、ＰＭＯＳトランジスタＭ２１がオフ状態、回路接続用トランジスタＭ２４がオン状態となって、リセット電圧ＶＲを基準として、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈが出力される。この状態が、リセットトランジスタＭ１１および光電変換素子Ｄ１１により構成されるローパスフィルタのカットオフ周波数を設定するための制御電圧Ｖｃｏｎｔの出力状態となる。
【００７６】
さらに、所定時間の経過後、リセット制御信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４がローレベルに変化して、ＮＭＯＳトランジスタＭ２２がオン状態、回路用接続トランジスタＭ２４がオフ状態となって、リセット期間が終了する。この状態では、リセット信号ＲＳＴノードは、ＧＮＤ電位を基準として、ブルーミング制御用トランジスタＭ２３のしきい値電圧Ｖｔｈ付近の電位となり、ブルーミング現象を抑制するように動作される。
【００７７】
以上の電圧制御回路２２ａでは、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈに応じて、リセット信号ＲＳＴとして出力する制御電圧Ｖｃｏｎｔの値を制御することにより、リセットトランジスタＭ１１および光電変換素子Ｄ１１によるローパスフィルタのカットオフ周波数を任意に設定することが可能となる。この際に、カットオフ周波数が、差動増幅器３０ａの動作する周波数帯域の上限以下の値となるように、ブルーミング制御用トランジスタＭ２３を選択することにより、広い周波数帯域にわたってｋＴＣ雑音を漏れなく低減することが可能となる。
【００７８】
また、図４の場合と同様に、ブルーミング制御用トランジスタＭ２３の選択の際には、プロセスばらつきによるカットオフ周波数の誤差の発生を防止するために、リセットトランジスタＭ１１とブルーミング制御用トランジスタＭ２３の各しきい値電圧の比に応じて選択することが望ましい。
【００７９】
ところで、上述したように、画素回路１０ａ内の素子を共通に使用して動作する差動増幅器３０ａが設けられた場合には、電圧制御回路２０ａにより、リセットトランジスタＭ１１および光電変換素子Ｄ１１によるローパスフィルタのカットオフ周波数を、差動増幅器３０ａの動作する周波数帯域の上限以下に設定することにより、広帯域なｋＴＣ雑音の低減を可能としている。しかし、差動増幅器３０ａの動作する周波数帯域の上限付近では、ｋＴＣ雑音に対して必ずしも安定的な低減効果が得られない場合がある。
【００８０】
これに対して、差動増幅器３０ａに対して付与するバイアス電流を増加させて、差動増幅器３０ａの動作可能な周波数帯域の上限を上昇させることで、この上限付近の周波数帯域でもｋＴＣ雑音を安定的に低減することが可能となる。以下、このようにバイアス電流を増加させることが可能な回路構成例について説明する。
【００８１】
図８は、本発明に適用可能なバイアス電流発生回路の回路構成例を示す図である。なお、図８では、図７と同様に図を簡略化するために、差動増幅器３０ａの回路構成の詳細を省略して１つのブロックとして示している。
【００８２】
図８に示すバイアス電流発生回路３０ｃは、図５に示した差動増幅器３０ａの回路構成上における定電流源３０１に対応し、アンプ／ノイズキャンセル回路３０の内部に配置される。このバイアス電流発生回路３０ｃは、定電流供給用として大きさの異なるトランジスタＭ３７およびＭ３８を具備している。トランジスタＭ３８は、トランジスタＭ３７と比較して例えば１０倍といった電流増幅率を有している。
【００８３】
各トランジスタＭ３７およびＭ３８のドレイン電極は、列選択信号線Ｌ１４に接続されている。また、トランジスタＭ３７のゲート電極には、バイアス電流発生用の基準電圧ＶＢが供給される。一方、トランジスタＭ３８のゲート電極は、回路切り換えスイッチ３０８をオン状態とすることにより基準電圧ＶＢが印加され、回路切り換えスイッチ３０９をオン状態とすることにより接地される。
【００８４】
回路切り換えスイッチ３０８は、差動増幅器３０ａ内の回路切り換え用トランジスタＭ３１およびＭ３５に入力される回路切り換え信号ＳＷ３０に同期して開閉される。また、回路切り換えスイッチ３０９は、この回路切り換え信号ＳＷ３０の逆極性で開閉される。従って、このバイアス電流発生回路３０ｃでは、差動増幅器３０ａの動作中にのみトランジスタＭ３８がオン状態となり、差動増幅器３０ａに対するバイアス電流を増加させる。
【００８５】
これにより、差動増幅器３０ａの動作可能な周波数帯域が広げられ、この周波数帯域の上限が、電圧制御回路２０ａにより設定されたローパスフィルタのカットオフ周波数を常に十分大きく上回る状態となる。従って、低減可能なｋＴＣ雑音の周波数帯域に漏れが生じることがなくなり、ｋＴＣ雑音の低減を広帯域にわたって安定的に行うことが可能となる。
【００８６】
また、回路切り換えスイッチ３０８および３０９を設けたことにより、差動増幅器３０ａの動作停止時にはトランジスタＭ３８の動作も停止され、大きなバイアス電流が発生されないので、消費電力が抑制される。
【００８７】
なお、上記の差動増幅器３０ａの回路構成例では、第１差動トランジスタＭ３２として、画素回路１０ａ内の増幅用トランジスタＭ１２と同じ特性を有するものを用いたが、これらの間のトランジスタ比をずらし、第１差動トランジスタＭ３２としてしきい値電圧の大きなものを使用してもよい。これにより、リセットトランジスタＭ１１のドレイン電極側の電位が高まり、リセットトランジスタＭ１１のオン抵抗が高められることから、リセットトランジスタＭ１１および光電変換素子Ｄ１１によるローパスフィルタのカットオフ周波数をより低下させることが可能となり、電圧制御回路２０ａによるカットオフ周波数の設定の自由度が増す。
【００８８】
（付記１） マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、
入射光を光電変換する光電変換素子と、前記光電変換素子のカソード電極を初期電圧にリセットするリセットトランジスタと、前記光電変換素子に蓄積された電荷を電圧に変換する増幅用トランジスタと、行方向に並列された前記画素領域からの信号出力を選択するための行選択信号に基づいて、前記増幅用トランジスタの出力電圧を１画素分の画像信号として出力する行選択トランジスタとを具備する画素回路と、
前記光電変換素子に対するリセット期間中に、前記リセットトランジスタのゲート電位を制御して、前記リセットトランジスタのオン抵抗と前記光電変換素子のカソードに生じる寄生容量とで構成されるローパスフィルタのカットオフ周波数を制御する電圧制御回路と、
を有することを特徴とするＣＭＯＳイメージセンサ。
【００８９】
（付記２） 前記電圧制御回路は、前記リセット期間中において、前記リセットトランジスタの前記ゲート電位を電源電位に設定して前記光電変換素子のカソード電極を前記初期電圧にリセットした後、前記ゲート電位を前記カットオフ周波数を制御するための周波数制御電位に設定することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９０】
（付記３） 前記電圧制御回路は、
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを具備して前記リセットトランジスタのゲート電極を駆動するインバータ回路と、
前記ＰチャネルＭＯＳトランジスタのドレイン電極と、前記ＮチャネルＭＯＳトランジスタのドレイン電極との間に設けられるブルーミング制御用トランジスタと、
を有することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９１】
（付記４） 前記ブルーミング制御用トランジスタは、ゲート電極とドレイン電極とが前記リセットトランジスタのゲート電極と接続されたＭＯＳトランジスタであることを特徴とする付記３記載のＣＭＯＳイメージセンサ。
【００９２】
（付記５） 前記カットオフ周波数の制御時において、前記ブルーミング制御用トランジスタのドレイン電極に接続された前記ＰチャネルＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタがオン状態とされ、前記ブルーミング制御用トランジスタのソース電極に接続された前記ＮチャネルＭＯＳトランジスタまたは前記ＰチャネルＭＯＳトランジスタがオフ状態とされるとともに、前記ブルーミング制御用トランジスタのソース電極に前記初期電圧が供給されることを特徴とする付記４記載のＣＭＯＳイメージセンサ。
【００９３】
（付記６） 前記電圧制御回路は、前記リセットトランジスタの有するしきい値電圧と、前記ブルーミング制御用トランジスタの有するしきい値電圧との比に応じて、前記カットオフ周波数の制御時における前記リセットトランジスタのゲート電位を設定することを特徴とする付記４記載のＣＭＯＳイメージセンサ。
【００９４】
（付記７） 前記電圧制御回路は、前記リセット期間以外の期間において、前記リセットトランジスタが完全にオフ状態とならないように前記リセットトランジスタの前記ゲート電位を制御することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９５】
（付記８） 前記リセット期間の開始時またはその直前から、終了時までの間、前記増幅用トランジスタおよび前記行選択トランジスタを回路構成の一部として用いることにより動作する差動増幅器をさらに有することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９６】
（付記９） 前記電圧制御回路は、前記カットオフ周波数が、前記差動増幅器の動作する周波数帯域の上限値以下となるように、前記リセットトランジスタのゲート電位を制御することを特徴とする付記８記載のＣＭＯＳイメージセンサ。
【００９７】
（付記１０） 前記差動増幅器は、前記差動増幅器の動作期間中において前記初期電圧が供給される第１の差動トランジスタを具備し、
前記増幅用トランジスタは、前記動作期間中において、前記第１の差動トランジスタと対をなす第２の差動トランジスタとして用いられることを特徴とする付記８記載のＣＭＯＳイメージセンサ。
【００９８】
（付記１１） 前記差動増幅器は、前記動作期間中において、前記増幅用トランジスタおよび前記行選択トランジスタと前記第１の差動トランジスタとを電気的に接続し、前記リセット期間以外において、前記増幅用トランジスタおよび前記行選択トランジスタと前記第１の差動トランジスタとを電気的に分離する回路切り換え用トランジスタを具備していることを特徴とする付記１０記載のＣＭＯＳイメージセンサ。
【００９９】
（付記１２） 前記差動増幅器において、前記第１の差動トランジスタの有するしきい値電圧は、前記増幅用トランジスタの有するしきい値電圧より高いことを特徴とする付記１０記載のＣＭＯＳイメージセンサ。
【０１００】
（付記１３） 前記差動増幅器の動作時において、前記差動増幅器に対するバイアス電流を増加させるバイアス制御回路をさらに有することを特徴とする付記８記載のＣＭＯＳイメージセンサ。
【０１０１】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサでは、電圧制御回路が、光電変換素子のリセット期間中に、リセットトランジスタのゲート電位を制御して、リセットトランジスタの有するオン抵抗を変化させる。これによって、画素回路の内部において、リセットトランジスタのオン抵抗と光電変換素子のカソードに生じる寄生容量とにより構成されるローパスフィルタのカットオフ周波数が制御される。従って、画素回路から出力される画像信号から、任意の周波数以上の成分が遮断され、ｋＴＣ雑音の高周波成分を低減することが可能となる。
【０１０２】
また、例えば、増幅用トランジスタと行選択トランジスタを回路構成の一部として用いることにより動作する差動増幅器をさらに設けてもよい。この差動増幅器は、リセット期間の開始時またはその直前から、終了時までの間のみ動作して、所定の周波数以下のｋＴＣ雑音の成分を低減する。従って、上記のローパスフィルタの特性と合わせて、広帯域のｋＴＣ雑音を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳイメージセンサが具備する単一の画素回路を示す拡大図である。
【図２】本発明のＣＭＯＳイメージセンサの全体構成を示す図である。
【図３】電圧制御回路より出力されるリセット信号のパルス形状例を示す図である。
【図４】本発明に適用可能な電圧制御回路の第１の回路構成例を示す図である。
【図５】本発明に適用可能な差動増幅器の回路構成例を示す図である。
【図６】本発明に適用可能なＣＤＳ回路の回路構成例を示す図である。
【図７】本発明に適用可能な電圧制御回路の第２の回路構成例を示す図である。
【図８】本発明に適用可能なバイアス電流発生回路の回路構成例を示す図である。
【図９】従来のＣＭＯＳイメージセンサにおける単一の画素回路とその周辺の回路構成例を示す図である。
【符号の説明】
１０ａ 画素回路
２０ａ 電圧制御回路
Ｄ１１ 光電変換素子
Ｍ１１ リセットトランジスタ
Ｍ１２ 増幅用トランジスタ
Ｍ１３ 行選択トランジスタ
Ｌ１１ リセット信号線
Ｌ１２ 行選択信号線
Ｌ１３ リセット電圧供給線
Ｌ１４ 列選択信号線
【発明の属する技術分野】
本発明は、マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサおよびその制御方法に関し、特に、ｋＴＣ雑音を低減することが可能なＣＭＯＳイメージセンサおよびその制御方法に関する。
【０００２】
【従来の技術】
近年、デジタルスチルカメラやデジタルビデオカメラの普及や、携帯電話へのカメラ機能の搭載等に伴い、固体撮像素子に対する需要が高まっている。現在、固体撮像素子としてはＣＣＤ（Charge Coupled Device）が最も広く普及しているが、このＣＣＤは、複数の電源回路が必要とされ、駆動電圧が高く、消費電力が大きいという欠点を有している。このため、最近では、低電圧動作が可能で、消費電力が少なく、かつ工程単価が低廉であるＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスにより製造が可能なＣＭＯＳイメージセンサに対する注目が高まっている。
【０００３】
ＣＭＯＳイメージセンサは、１画素分の画像を撮像する画素回路をマトリクス状に配置し、垂直走査シフトレジスタおよび水平走査シフトレジスタによって各画素回路の出力を順に選択することにより、１枚分の画像信号を出力する。
【０００４】
図９は、従来のＣＭＯＳイメージセンサにおける単一の画素回路とその周辺の回路構成例を示す図である。
図９に示す画素回路５０は、フォトダイオードまたはフォトゲート等によってなる光電変換素子Ｄ５１を具備し、また、例えばＮチャネルＭＯＳＦＥＴ（ＭＯＳ Field-Effect Transistor）によりそれぞれ形成されるリセットトランジスタＭ５１、増幅用トランジスタＭ５２、および行選択トランジスタＭ５３が配置されたＡＰＳ（Active Pixel Sensor）構成を有している。さらに、リセットトランジスタＭ５１のゲート電極には、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）Ｍ６１およびＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略称する）Ｍ６２によって構成されるインバータ回路６０が接続されている。
【０００５】
光電変換素子Ｄ５１のアノード側は接地され、カソード側はリセットトランジスタＭ５１のソース電極、および増幅用トランジスタＭ５２のゲート電極に接続されている。また、リセットトランジスタＭ５１のドレイン電極と、増幅用トランジスタＭ５２のドレイン電極は、リセット電圧ＶＲが供給される電源供給線Ｌ５３に接続されている。さらに、リセットトランジスタＭ５１のゲート電極は、リセット信号線Ｌ５１を介してインバータ回路６０の出力電極に接続され、リセット信号ＲＳＴの供給を受ける。
【０００６】
増幅用トランジスタＭ５２のソース電極は、行選択トランジスタＭ５３のドレイン電極に接続されている。行選択トランジスタＭ５３のゲート電極は、行方向の画素回路５０を選択するための行選択信号ＳＬＣＴが供給される行選択信号線Ｌ５２に接続されている。また、ソース電極は、列方向の画素回路５０を選択するための列選択信号線Ｌ５４に接続されている。
【０００７】
インバータ回路６０では、ＰＭＯＳトランジスタＭ６１のソース電極には電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭ６２のソース電極は接地されている。ＰＭＯＳトランジスタＭ６１およびＮＭＯＳトランジスタＭ６２の各ゲート電極にはリセット制御信号Ｖｒｓｔが入力され、また各ドレイン電極はリセット信号線Ｌ５１に接続されて、リセット信号ＲＳＴを出力する。
【０００８】
次に、この従来の画素回路５０における動作を簡単に説明する。
インバータ回路６０にローレベルのリセット制御信号Ｖｒｓｔが入力されると、ＰＭＯＳトランジスタＭ６１がオン状態、ＮＭＯＳトランジスタＭ６２がオフ状態となり、リセットトランジスタＭ５１のゲート電極にハイレベルのリセット信号ＲＳＴが入力される。これによりリセットトランジスタＭ５１がオン状態になると、光電変換素子Ｄ５１がリセット電圧ＶＲにより充電される。
【０００９】
次いで、リセット制御信号Ｖｒｓｔがハイレベルとなるのに伴い、リセット信号ＲＳＴがローレベルとなる。この状態で、光の入射に伴って光電変換素子Ｄ５１の放電が始まり、リセット電圧ＶＲから電位が低下する。増幅用トランジスタＭ５２はソースフォロアアンプとして機能し、光電変換素子Ｄ５１のカソード電圧を増幅する。所定時間の経過後に行選択信号ＳＬＣＴが行選択トランジスタＭ５３のゲート電極に入力され、この行選択トランジスタＭ５３がオンになると、増幅用トランジスタＭ５２のソース電圧が信号電圧として列選択信号線Ｌ５４を介して取り出される。
【００１０】
列選択信号線Ｌ５４は、例えば、アンプ／ノイズキャンセル回路を介して列選択トランジスタ（ともに図示せず）のドレイン電極に接続されている。ＣＭＯＳイメージセンサでは、行選択信号ＳＬＣＴにより水平方向に並列された各画素回路５０が選択され、さらに各列選択信号線Ｌ５４に接続された列選択トランジスタが順にオンにされることにより、１画素分の画像信号が順次出力される。
【００１１】
【発明が解決しようとする課題】
ところで、上記の構成の画素回路５０では、光電変換素子Ｄ５１に対するリセット時に生じるｋＴＣ雑音により、出力された画像信号のＳ／Ｎ比が劣化するという問題があった。ｋＴＣ雑音は、リセットトランジスタＭ５１がオン状態となり、光電変換素子Ｄ５１が初期電位にリセットされた状態において発生し、υｋＴＣ＝（ｋＴ／Ｃ）1/2で表されるランダムな熱雑音である。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃは光電変換素子Ｄ５１の全容量である。
【００１２】
このｋＴＣ雑音は、ランダムに発生するために、画像信号から除去することが比較的困難である。特に、高周波のｋＴＣ雑音は除去できないことが多い。
例えば、差動増幅器を用いてリセット時における光電変換素子Ｄ５１のカソード電圧を一定に保持することにより、ｋＴＣ雑音を低減することが提案されている。しかしこの場合、差動増幅器が動作する周波数帯域内のｋＴＣ雑音成分については低減することができるが、それより高周波のｋＴＣ雑音成分については低減することができない。
【００１３】
また、ｋＴＣ雑音を低減するための回路は比較的大きな回路構成となることが多い。このような回路では、構成要素となる素子や配線が画素領域に形成されると、受光部の開口率（フィルファクタ）が低下してしまうことも問題となる。
【００１４】
本発明はこのような課題に鑑みてなされたものであり、広帯域のｋＴＣ雑音を低減することが可能なＣＭＯＳイメージセンサおよびその制御方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明では上記課題を解決するために、図１に示すように、マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、入射光を光電変換する光電変換素子Ｄ１１と、前記光電変換素子Ｄ１１のカソード電極を初期電圧にリセットするリセットトランジスタＭ１１と、前記光電変換素子Ｄ１１に蓄積された電荷を電圧に変換する増幅用トランジスタＭ１２と、行方向に並列された前記画素領域からの信号出力を選択するための行選択信号に基づいて、前記増幅用トランジスタＭ１２の出力電圧を１画素分の画像信号として出力する行選択トランジスタＭ１３とを具備する画素回路１０ａと、前記光電変換素子Ｄ１１に対するリセット期間中に、前記リセットトランジスタＭ１１のゲート電位を制御して、前記リセットトランジスタＭ１１のオン抵抗と前記光電変換素子Ｄ１１のカソードに生じる寄生容量とで構成されるローパスフィルタのカットオフ周波数を制御する電圧制御回路２０ａと、を有し、前記電圧制御回路２０ａは、前記リセット期間中において、前記リセットトランジスタＭ１１のゲート電位を電源電位に設定して前記カソード電極を前記初期電圧にリセットした後、前記リセットトランジスタＭ１１のゲート電位を前記カットオフ周波数を制御するための周波数制御電位に設定して、所定時間固定し、その後に前記リセットトランジスタＭ１１をオフして前記リセット期間を終了し、前記リセット期間の終了後に、当該リセット期間中の前記電圧制御回路２０ａの制御による前記カソード電極の電圧に基づき、前記光電変換素子Ｄ１１から前記入射光に応じた電荷を前記カソード電極に読み出すことを特徴とするＣＭＯＳイメージセンサが提供される。
【００１６】
このようなＣＭＯＳイメージセンサでは、リセットトランジスタＭ１１がオン状態となることにより、光電変換素子Ｄ１１のカソード電極の電位が初期電圧とされ、光電変換素子Ｄ１１に蓄積された電荷がリセットされる。電圧制御回路２０ａは、光電変換素子Ｄ１１のリセット期間中に、リセットトランジスタＭ１１のゲート電位を初期電圧から周波数制御電位に制御して、リセットトランジスタＭ１１の有するオン抵抗を変化させる。これにより、画素回路１０ａの内部において、リセットトランジスタＭ１１のオン抵抗と光電変換素子Ｄ１１のカソードに生じる寄生容量とにより構成されるローパスフィルタのカットオフ周波数が制御される。従って、画素回路１０ａから出力される画像信号から、任意の周波数以上のｋＴＣ雑音の成分が低減される。リセットトランジスタＭ１１のゲート電位は、上記の周波数制御電位に所定時間固定される。そして、リセット期間の終了後に、このリセット期間において上記のように制御されたカソード電極の電圧に基づき、光電変換素子Ｄ１１から入射光に応じた電荷がカソード電極に読み出される。
【００１７】
また、例えば、増幅用トランジスタＭ１２と行選択トランジスタＭ１３を回路構成の一部として用いることにより動作する差動増幅器をさらに設けてもよい。この差動増幅器は、リセット期間の開始時またはその直前から、終了時までの間のみ動作して、所定の周波数以下のｋＴＣ雑音の成分を低減する。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図２は、本発明のＣＭＯＳイメージセンサの全体構成を示す図である。
【００１９】
図２に示すように、本発明のＣＭＯＳイメージセンサ１の全体構成は、画素回路１０ａがマトリクス状に配置された画素部１０と、垂直方向の画素回路１０ａの指定やリセット信号の電圧制御を行うための垂直走査シフトレジスタ／電圧制御回路２０と、各列の画素回路１０ａから出力される画像信号の増幅およびノイズ低減処理を行うアンプ／ノイズキャンセル回路３０と、列選択トランジスタＭ４１によって水平方向の画素回路１０ａからの出力を指定する水平走査シフトレジスタ４０によって構成される。また、各列選択トランジスタＭ４１からの出力信号を受ける出力バスＬ４１には、アンプ４１ａが接続されている。
【００２０】
なお、図２では、アンプ／ノイズキャンセル回路３０が１つの機能ブロックとして示されているが、実際には画素回路１０ａが配置された列ごとに１つずつ配置されている。また、図２では、画素部１０において４行４列の画素回路１０ａが配列された様子を示しているが、実際にはこれより多くの画素回路１０ａが配列されていることとする。
【００２１】
各画素回路１０ａは、フォトダイオードまたはフォトゲート等によってなる光電変換素子Ｄ１１を具備し、また、例えばＮチャネルＭＯＳＦＥＴによりそれぞれ形成されるリセットトランジスタＭ１１、増幅用トランジスタＭ１２、および行選択トランジスタＭ１３が配置されたＡＰＳ（Active Pixel Sensor）構成を有している。
【００２２】
光電変換素子Ｄ１１のアノード側は接地され、カソード側はリセットトランジスタＭ１１のソース電極、および増幅用トランジスタＭ１２のゲート電極に接続されている。また、増幅用トランジスタＭ１２のソース電極は、行選択トランジスタＭ１３のドレイン電極に接続されている。
【００２３】
垂直走査シフトレジスタ／電圧制御回路２０からは、光電変換素子Ｄ１１をリセットするためのリセット信号線Ｌ１１と、行方向の画素回路１０ａを選択するための行選択信号線Ｌ１２が、各行に対して水平方向に配線されている。リセット信号線Ｌ１１は、リセットトランジスタＭ１１のゲート電極に接続されて、リセット信号を供給する。また、行選択信号線Ｌ１２は、行選択トランジスタＭ１３のゲート電極に接続されて、行選択信号を供給する。リセットトランジスタＭ１１のドレイン電極、および増幅用トランジスタＭ１２のドレイン電極は、ともにリセット電圧供給線Ｌ１３に接続されている。
【００２４】
行選択トランジスタＭ１３のソース電極は、列方向の画素回路１０ａを選択するための列選択信号線Ｌ１４に接続されている。各列の列選択信号線Ｌ１４は、アンプ／ノイズキャンセル回路３０を介して列選択トランジスタＭ４１のドレイン電極に接続されている。
【００２５】
各列選択トランジスタＭ４１のソース電極は、出力バスＬ４１に接続されている。また、各列選択トランジスタＭ４１のゲート電極には、水平走査シフトレジスタ４０から列選択信号が所定のタイミングで順次入力される。これにより、アンプ／ノイズキャンセル回路３０において増幅およびノイズ低減処理が施された画像信号が、出力バスＬ４１に順次出力され、アンプ４１ａを介して外部のシステムに送出される。
【００２６】
次に、図１は、単一の画素回路１０ａを拡大して示した図である。なお、この図１では、画素回路１０ａとともに、リセットトランジスタＭ１１のゲート電極にリセット信号ＲＳＴを供給する電圧制御回路２０ａも示している。
【００２７】
ここで、図１を用いて、画素回路１０ａの基本的な動作について説明する。
まず、電圧制御回路２０ａより、リセット信号線Ｌ１１を通じてリセット信号ＲＳＴが供給され、リセットトランジスタＭ１１が所定のタイミングでオンになると、光電変換素子Ｄ１１が初期電圧としてリセット電位ＶＲに充電される。次いで、リセット信号ＲＳＴがオフにされると、外部からの入射光に応じて光電変換素子Ｄ１１に電荷が蓄積され、これに伴い、光電変換素子Ｄ１１のカソード側の電位が低下する。増幅用トランジスタＭ１２はソースフォロアアンプとして機能し、光電変換素子Ｄ１１のカソード側の電位を増幅する。
【００２８】
このように信号電荷の蓄積が開始され、所定時間の経過後に行選択信号線Ｌ１２より行選択信号ＳＬＣＴが、行選択トランジスタＭ１３のゲート電極に入力されると、増幅用トランジスタＭ１２の出力電圧が、画像信号として列選択信号線Ｌ１４に出力される。この後、リセット信号ＲＳＴの入力によりリセットトランジスタＭ１１がオン状態に変わり、光電変換素子Ｄ１１に蓄積された信号電荷がリセットされる
ところで、このような構成の画素回路１０ａでは、リセット信号ＲＳＴが入力されている間にｋＴＣ雑音が発生し、光電変換素子Ｄ１１における蓄積電荷に応じた信号電圧にｋＴＣ雑音の成分が重畳する。このｋＴＣ雑音は、υｋＴＣ＝（ｋＴ／Ｃ）1/2で表されるランダムな熱雑音である。ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃは光電変換素子Ｄ１１の全容量である。
【００２９】
本発明のＣＭＯＳイメージセンサ１では、このｋＴＣ雑音の高周波成分を低減するために、リセットトランジスタＭ１１のゲート電極に供給するリセット信号ＲＳＴの電圧を、電圧制御回路２０ａにより制御する。リセット信号ＲＳＴの電圧を制御することにより、リセットトランジスタＭ１１のオン抵抗が変化する。ここで、画素回路１０ａの回路構成において、リセットトランジスタＭ１１の有するオン抵抗と、光電変換素子Ｄ１１のカソード側に生じる寄生容量とにより、信号電圧に対するローパスフィルタが構成されていることから、リセット時におけるリセットトランジスタＭ１１のオン抵抗を変化させることにより、このローパスフィルタのカットオフ周波数を制御することが可能となる。従って、リセット信号ＲＳＴの電圧を制御することにより、任意の周波数以上のｋＴＣ雑音成分を低減することができる。
【００３０】
次に、図３は、電圧制御回路２０ａより出力されるリセット信号ＲＳＴのパルス形状例を示す図である。
図３において、電圧制御回路２０ａは、リセットトランジスタＭ１１のゲート電極に対して、タイミングＴ３０１からタイミングＴ３０３までの間、リセット信号ＲＳＴを出力する。従って、タイミングＴ３０１〜Ｔ３０３までが、リセットトランジスタＭ１１がオン状態となり、光電変換素子Ｄ１１における蓄積電荷がリセットされるリセット期間となる。
【００３１】
電圧制御回路２０ａは、このリセット期間を２分割して、リセット信号の電圧制御を行う。まずタイミングＴ３０１において、電圧制御回路２０ａは出力電圧を電源電圧ＶＤＤとする。これにより、リセットトランジスタＭ１１はオン状態となるが、このとき、電源電圧ＶＤＤによってリセットトランジスタＭ１１のオン抵抗ができるだけ低い状態とすることで、光電変換素子Ｄ１１における蓄積電荷を確実にリセットする。
【００３２】
次に、所定時間後のタイミングＴ３０２において、電圧制御回路２０ａは、上記のローパスフィルタのカットオフ周波数を制御するための制御電圧Ｖｃｏｎｔを出力する。この制御電圧Ｖｃｏｎｔは、リセットトランジスタＭ１１の有するしきい値電圧以上とされ、通常、図３に示すように電源電圧ＶＤＤより低い電圧となる。このように、リセットトランジスタＭ１１のゲート電位が低下することによって、リセットトランジスタＭ１１のオン抵抗が増加して、ローパスフィルタのカットオフ周波数が低下する。従って、制御電圧Ｖｃｏｎｔの大きさにより、ローパスフィルタのカットオフ周波数を任意に設定することが可能となり、この期間において、カットオフ周波数以上のｋＴＣ雑音の成分が低減される。
【００３３】
次に、タイミングＴ３０３において、制御電圧Ｖｃｏｎｔの出力が停止されて出力電圧がＧＮＤ電位となり、光電変換素子Ｄ１１における積分が開始される。以上のように、リセット信号ＲＳＴの電圧を制御電圧Ｖｃｏｎｔに制御することにより、ｋＴＣ雑音の低減が可能な周波数の下限の値を任意に設定することが可能となる。また、この制御電圧Ｖｃｏｎｔの出力に先立って、電源電圧ＶＤＤを出力することにより、光電変換素子Ｄ１１に対するリセットを確実に行うことが可能となる。
【００３４】
次に、電圧制御回路２０ａの具体的な回路構成の例について説明する。図４は、電圧制御回路２０ａの第１の回路構成例を示す図である。なお、図４では参考のため、上述した画素回路１０ａの回路構成も同時に示している。
【００３５】
図４に示す電圧制御回路２１ａは、ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと略称する）Ｍ２１およびＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと略称する）Ｍ２２によって構成されるＣＭＯＳインバータ回路と、これらの各トランジスタの間に挿入されたブルーミング制御用トランジスタＭ２３と、リセット電圧供給線Ｌ１３との接続を調節するための回路接続用トランジスタＭ２４によって構成される。なお、この例では、ブルーミング制御用トランジスタＭ２３および回路接続用トランジスタＭ２４としてＮチャネルＭＯＳトランジスタを使用しているが、ともにＰチャネルＭＯＳトランジスタを使用してもよい。
【００３６】
ＰＭＯＳトランジスタＭ２１のソース電極には電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＭ２２のソース電極は接地されている。ＰＭＯＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２２のゲート電極には、リセット制御信号Ｖｒｓ２１およびＶｒｓ２２がそれぞれ入力される。また、ブルーミング制御用トランジスタＭ２３のドレイン電極は、ＰＭＯＳトランジスタＭ２１のドレイン電極およびリセット信号線Ｌ１１に接続され、ソース電極は、ＮＭＯＳトランジスタＭ２２のドレイン電極に接続されている。さらにブルーミング制御用トランジスタＭ２３のゲート電極は、ドレイン電極と共通接続されている。
【００３７】
また、回路接続用トランジスタＭ２４のドレイン電極は、リセット電圧供給線Ｌ１３に接続され、ソース電極は、ＮＭＯＳトランジスタＭ２２とブルーミング制御用トランジスタＭ２３との接続点に接続されている。さらに、ゲート電極には、回路接続信号ＳＷ２４が入力される。
【００３８】
次に、この電圧制御回路２１ａの動作を、画素回路１０ａの動作と関連させて説明する。
まず、リセット制御信号Ｖｒｓ２１がローレベル、リセット制御信号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４がローレベルになると、ＰＭＯＳトランジスタＭ２１がオン状態となって、リセット信号ＲＳＴとして電源電圧ＶＤＤが出力される。これによりリセット期間が開始され、光電変換素子Ｄ１１のカソード側がリセット電圧ＶＲによりリセットされる。
【００３９】
所定時間の経過後、リセット制御信号Ｖｒｓ２１および回路接続信号ＳＷ２４がともにハイレベルに変化すると、ＰＭＯＳトランジスタＭ２１がオフ状態になるとともに、回路接続用トランジスタＭ２４がオン状態となる。この状態がリセット信号ＲＳＴとして制御電圧Ｖｃｏｎｔが出力されている状態となり、リセット電圧ＶＲを基準として、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈが出力される。これにより、リセットトランジスタＭ１１のオン抵抗が上昇し、リセットトランジスタＭ１１および光電変換素子Ｄ１１により構成されるローパスフィルタのカットオフ周波数が設定される。
【００４０】
さらに、所定時間の経過後、リセット制御信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４がローレベルに変化して、ＮＭＯＳトランジスタＭ２２がオン状態に、また回路用接続トランジスタＭ２４がオフ状態となる。このとき、リセット期間の終了となる。この状態では、リセット信号ＲＳＴノードは、ＧＮＤ電位を基準として、ブルーミング制御用トランジスタＭ２３のしきい値電圧Ｖｔｈ付近の電位となり、リセットトランジスタＭ１１が完全にオフ状態とならない。このため、光電変換素子Ｄ１１に対して強い光が入射した場合に、発生される余剰電荷を、リセットトランジスタＭ１１を通してリセット電圧供給線Ｌ１３側に逃がすことができ、ブルーミング現象が抑制される。
【００４１】
なお、ブルーミング現象を抑制している期間においては、リセットトランジスタＭ１１のゲート電極に電源電圧ＶＤＤを用いて定電流を流し込み、リセット信号ＲＳＴノードを、ブルーミング制御用トランジスタＭ２３のしきい値電圧Ｖｔｈによって確実にクランプさせるようにしてもよい。
【００４２】
ところで、この図４に示した電圧制御回路２１ａでは、ローパスフィルタのカットオフ周波数を設定するための制御電圧Ｖｃｏｎｔが、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈに応じて決定される。このブルーミング制御用トランジスタＭ２３については、リセットトランジスタＭ１１とブルーミング制御用トランジスタＭ２３の各しきい値電圧の比を考慮し、所望のカットオフ周波数に制御可能なものをこのしきい値電圧の比に応じて選択することが望ましい。これにより、リセットトランジスタＭ１１とブルーミング制御用トランジスタＭ２３との間のプロセスばらつきによって、リセットトランジスタＭ１１のオン抵抗に対する制御に誤差が生じることが少なくなり、カットオフ周波数を設定値に対してより確実に近づけることが可能となる。
【００４３】
なお、ブルーミング制御用トランジスタＭ２３としては、例えば、リセットトランジスタＭ１１と比較して１０倍等といったしきい値電圧Ｖｔｈの高いものが選択されることが多い。
【００４４】
以上の電圧制御回路２１ａでは、リセット期間において、リセット信号ＲＳＴの電位を所望の制御電圧Ｖｃｏｎｔに確実に制御することができるとともに、光電変換素子Ｄ１１による積分期間において、ブルーミング現象の発生を抑制することが可能となる。
【００４５】
次に、上記の構成に加えて、画素回路１０ａを構成する素子の一部を用いた差動増幅器をさらに設けることにより、全周波数帯域にわたってｋＴＣ雑音を低減することが可能な回路構成例について説明する。この差動増幅器は、画素回路１０ａ内の構成要素以外は、アンプ／ノイズキャンセル回路３０の内部に形成される。
【００４６】
図５は、本発明に適用可能な差動増幅器の回路構成例を示す図である。なお、図５では、上記の図１、図２および図４で示したＣＭＯＳイメージセンサ１と対応する構成要素には同じ符号を付して示しており、その説明は省略する。
【００４７】
図５に示す差動増幅器３０ａを構成する素子のうち、画素回路１０ａの内部に形成される素子以外は、アンプ／ノイズキャンセル回路３０の内部において、列ごとに形成される。なお、図５では説明を簡略化するために、画素回路１０ａについては列方向に並設されたうちの１画素分のみを示している。
【００４８】
図５に示すように、ｋＴＣ雑音を低減するための差動増幅器３０ａは、画素回路１０ａ内の増幅用トランジスタＭ１２および行選択トランジスタＭ１３をその構成要素の一部として具備している。行選択トランジスタＭ１３のソース電極は、列選択信号線Ｌ１４を介して、この行選択トランジスタＭ１３とほぼ同一特性を有する回路切り換え用トランジスタＭ３１のソース電極に接続されている。また、回路切り換え用トランジスタＭ３１のゲート電極には、回路切り換え信号ＳＷ３０が入力される。
【００４９】
行選択トランジスタＭ１３と回路切り換え用トランジスタＭ３１との接続点は、定電流源３０１に接続されているとともに、外部に対する出力端子となっている。
【００５０】
回路切り換え用トランジスタＭ３１のドレイン電極は、増幅用トランジスタＭ１２とほぼ同一特性を有する第１差動トランジスタＭ３２のソース電極に接続されている。この第１差動トランジスタＭ３２のゲート電極には、リセット信号ＲＳＴの入力に同期してリセット電圧ＶＲが印加される。また、第１差動トランジスタＭ３２のドレイン電極は、例えばＰチャネルＭＯＳ型であるトランジスタＭ３３のドレイン電極に接続されている。さらに、このトランジスタＭ３３のソース電極には、電源電圧ＶＤＤが印加されている。
【００５１】
一方、画素回路１０ａ内のリセットトランジスタＭ１１および増幅用トランジスタＭ１２の各ドレイン電極は、例えばＰチャネルＭＯＳ型であるトランジスタＭ３４のドレイン電極に接続されている。このトランジスタＭ３４のソース電極には、電源電圧ＶＤＤが印加されている。なお、リセットトランジスタＭ１１および増幅用トランジスタＭ１２の各ドレイン電極と、トランジスタＭ３４とを接続する配線は、画素回路１０ａの形成領域の外部で、列選択信号線Ｌ１４に沿って形成される。
【００５２】
トランジスタＭ３３およびＭ３４の各ゲート電極は、共通接続されている。また、第１差動トランジスタＭ３２とトランジスタＭ３３との接続点と、共通接続されたトランジスタＭ３３およびＭ３４の各ゲート電極との間には、回路切り換え用トランジスタＭ３５が設けられている。この回路切り換え用トランジスタＭ３５のゲート電極には、回路切り換え信号ＳＷ３０が入力される。また、トランジスタＭ３３およびＭ３４のゲート電極は、さらに、回路切り換え用トランジスタＭ３６のドレイン電極に接続されている。この回路切り換え用トランジスタＭ３６のソース電極は接地され、ゲート電極には、上記の回路切り換え信号ＳＷ３０と逆極性の回路切り換え信号ＳＷＸ３０が入力される。
【００５３】
このような構成において、行選択トランジスタＭ１３および回路切り換え用トランジスタＭ３５をともにオン状態とし、回路切り換え用トランジスタＭ３６をオフ状態とすることにより、ゲート電極が共通接続されたトランジスタＭ３３およびＭ３４は、カレントミラー回路を構成する。従って、行選択トランジスタＭ１３、回路切り換え用トランジスタＭ３１およびＭ３５をすべてオン状態とし、回路切り換え用トランジスタＭ３６をオフ状態とした場合に、画素回路１０ａ内の増幅用トランジスタＭ１２を、第１差動トランジスタＭ３２との差動対をなす第２差動トランジスタと見ることにより、負荷抵抗としてカレントミラー回路を具備する差動増幅器３０ａが動作することになる。
【００５４】
なお、上記の差動増幅器３０ａの出力側には、リセットオフ時に発生する雑音を除去するための相関二重サンプリング（Corelated Double Sampling：以下、ＣＤＳと略称する）回路３０ｂがさらに設けられている。このＣＤＳ回路３０ｂの内部構成については、後の図６において説明する。
【００５５】
次に、上記の差動増幅器３０ａを用いてｋＴＣ雑音を低減させる動作について説明する。
光電変換素子Ｄ１１のリセット期間が終了して、リセット信号ＲＳＴの入力が非活性レベルにある状態では、回路切り換え用トランジスタＭ３１およびＭ３５はオフ状態となり、また回路切り換え用トランジスタＭ３６はオン状態となる。これにより、差動増幅器３０ａの主要部が画素回路１０ａ内の素子と電気的に分離され、差動増幅器３０ａは機能していない状態となる。このとき、光電変換素子Ｄ１１では、入射光に応じた信号蓄積動作が行われる。
【００５６】
次に、所定時間後に回路切り換え用トランジスタＭ３６をオフ状態にするとともに、回路切り換え用トランジスタＭ３１およびＭ３５をオン状態とする。また、このとき、行選択トランジスタＭ１３もオン状態となっている。これにより、差動増幅器３０ａの動作が開始される。この状態で、リセットトランジスタＭ１１のゲート電極にリセット信号ＲＳＴが入力されるとともに、第１差動トランジスタＭ３２のゲート電極にリセット電圧ＶＲが印加される。
【００５７】
差動増幅器３０ａは、リセット信号ＲＳＴがオン状態となっている間、カレントミラー回路の出力側であるトランジスタＭ３４の出力電圧を制御して、光電変換素子Ｄ１１のカソード側の電位を常にリセット電圧ＶＲに維持する。このように、差動増幅器３０ａはリセット期間において増幅率が１のオペアンプとして動作する。このような動作により、差動増幅器３０ａは、リセット期間において発生するｋＴＣ雑音を常に一定のレベルまで低減させる。
【００５８】
なお、上記の差動増幅器３０ａの回路構成によれば、その回路主要部が画素回路１０ａの形成領域の外部に配置される。また、差動増幅器３０ａの動作時においては、画素回路１０ａ内の素子を回路構成の一部として回路を構成するようになっている。従って、画素の開口率を低下させることなく、ｋＴＣ雑音を低減することができる。
【００５９】
ところで、この差動増幅器３０ａでは、動作する周波数帯域が限られており、高周波の成分についてはｋＴＣ雑音を低減する能力を持たない。そのため、電圧制御回路２０ａによるリセット信号ＲＳＴに対する電圧制御により、画素回路１０ａ内のリセットトランジスタＭ１１のオン抵抗と光電変換素子Ｄ１１の寄生容量とによって構成されるローパスフィルタを機能させて、ｋＴＣ雑音の高周波成分を低減する。このとき、電圧制御回路２０ａは、ローパスフィルタのカットオフ周波数が、差動増幅器３０ａの動作する周波数帯域の上限の値以下となるように、リセット信号ＲＳＴの電圧を制御する。これによって、広い周波数帯域にわたって発生するｋＴＣ雑音を低減することが可能となる。
【００６０】
また、差動増幅器３０ａの出力側にＣＤＳ回路３０ｂを設けることにより、リセット信号ＲＳＴのオフ時においてリセットトランジスタＭ１１で発生するリセット雑音を除去することが可能となる。このリセット雑音は、リセットトランジスタＭ１１の有するしきい値電圧のばらつきにより、各画素回路１０ａで一定のレベルとならない。このため、ＣＤＳ回路３０ｂにより、まず画素回路１０ａからのリセット雑音が重畳された画像信号をサンプリングした後、リセット時の出力電圧を再びサンプリングしてその差信号を得ることにより、リセット雑音を除去する。
【００６１】
図６は、本発明に適用可能なＣＤＳ回路３０ｂの回路構成例を示す図である。図６では例として、１画素分の画素回路１０ａ、および１列分の差動増幅器３０ａの一部ととともに、この差動増幅器３０ａに対応する１列分のＣＤＳ回路３０ｂの構成を示している。
【００６２】
図６に示すように、ＣＤＳ回路３０ｂでは、差動増幅器３０ａから出力された画像信号の入力を制御するサンプルホールド用スイッチ３０２が設けられている。サンプルホールド用スイッチ３０２の出力側には、信号を保持するためのサンプルホールド用容量Ｃ３１が接続されている。サンプルホールド用容量Ｃ３１の他端には、基準電圧ＶＲＥＦを供給する基準電圧源３０３が接続されている。
【００６３】
また、サンプルホールド用スイッチ３０２とサンプルホールド用容量Ｃ３１との接続点は、アンプ３０４の入力端子に接続されている。アンプ３０４の出力端子には、ＣＤＳ容量Ｃ３２が接続され、ＣＤＳ容量Ｃ３２の他端はアンプ３０５の入力端子に接続されている。
【００６４】
また、サンプルホールド用容量Ｃ３１と基準電圧源３０３との接続点は、クランプスイッチ３０６を介して、ＣＤＳ容量Ｃ３２とアンプ３０５との接続点に接続されている。クランプスイッチ３０６の開閉により、ＣＤＳ容量Ｃ３２のアンプ３０５側の端子の電位を、基準電圧源３０３による基準電圧ＶＲＥＦから切り離したり、あるいは基準電圧ＶＲＥＦに固定することができるようになっている。また、アンプ３０５の出力端子は、列選択トランジスタＭ４１を介して出力バスＬ４１に接続されている。
【００６５】
次に、このＣＤＳ回路３０ｂの動作を、画素回路１０ａおよび差動増幅器３０ａにおける動作と関連させて説明する。
まず、差動増幅器３０ａ内の行選択トランジスタＭ１３、回路切り換え用トランジスタＭ３１およびＭ３５をオン状態とし、また回路切り換え用トランジスタＭ３６をオフ状態として、差動増幅器３０ａによるｋＴＣ雑音の低減動作が開始される。そして、これと同時あるいはその後に、行選択トランジスタＭ１３をオン状態に維持したまま、リセットトランジスタＭ１１をオン状態にする。これにより、光電変換素子Ｄ１１をリセット電圧ＶＲにリセットするとともに、このリセット電圧ＶＲを列選択信号線Ｌ１４に出力する。以上の動作は、水平ブランキング期間において行われる。
【００６６】
次に、リセット期間が終了すると、差動増幅器３０ａと画素回路１０ａとが電気的に分離されるとともに、光電変換素子Ｄ１１による積分が開始される。このとき、光電変換素子Ｄ１１によって蓄積された電荷量に応じた増幅用トランジスタＭ１２の電圧変動が、画像信号の電圧として列選択信号線Ｌ１４に出力される。
【００６７】
その後、クランプスイッチ３０６およびサンプルホールド用スイッチ３０２をオン状態にする。これにより、サンプルホールド用容量Ｃ３１とアンプ３０４との接続点に画像信号の電圧が印加され、サンプルホールド用容量Ｃ３１とＣＤＳ容量Ｃ３２の双方に、積分時間に応じた画像信号が電荷として蓄積される。このとき蓄積された信号には、リセット雑音成分が重畳されている。一定時間の経過後に、クランプスイッチ３０６およびサンプルホールド用スイッチ３０２をオフにして、サンプリングした画像信号をホールドする。
【００６８】
次に、リセット雑音成分のみをサンプルホールド用容量Ｃ３１に蓄積するために、差動増幅器３０ａの動作を再び開始させるとともに、これと同時またはこの直後に再度リセットトランジスタＭ１１をオン状態にする。これにより、光電変換素子Ｄ１１はリセット電圧ＶＲにリセットされ、列選択信号線Ｌ１４にはリセット電圧ＶＲが出力される。このとき、サンプルホールド用スイッチ３０２をオンにした後、リセット信号ＲＳＴをオフにして、さらに所定時間後にサンプルホールド用スイッチ３０２もオフにする。
【００６９】
この動作により、ＣＤＳ容量Ｃ３２とアンプ３０５との接続点には、基準電圧ＶＲＥＦと、リセット雑音成分のみが除去された画像信号との差電圧が現れる。従って、その後に水平走査シフトレジスタ４０からの列選択信号に同期して、列選択トランジスタＭ４１をオン状態にし、クランプスイッチ３０６をオンにすることにより、リセット雑音成分が除去された画像信号が出力バスＬ４１に転送される。
【００７０】
次に、上記の差動増幅器３０ａが設けられた場合のＣＭＯＳイメージセンサ回路に適用可能な電圧制御回路２０ａの回路構成例について説明する。図７は、本発明に適用可能な電圧制御回路２０ａの第２の回路構成例を示す図である。
【００７１】
図７では、図を簡略化するために、差動増幅器３０ａの回路構成の詳細を省略して、１つのブロックとして示している。また、図４に対応する構成要素には同じ符号を付して示しており、その説明は省略する。また、差動増幅器３０ａ内の第１差動トランジスタＭ３２のゲート電極には、リセット電圧源３０７よりリセット電圧ＶＲが印加されるものとしている。
【００７２】
この図７に示す電圧制御回路２２ａは、差動増幅器３０ａが構成されない場合の回路構成例として図４に示した電圧制御回路２１ａと、基本的に同様の回路構成を有している。すなわち、図７に示す電圧制御回路２２ａは、ＣＭＯＳインバータ回路を構成するＰＭＯＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２２の間に、ブルーミング制御用トランジスタＭ２３が挿入された構成を有し、共通接続されたブルーミング制御用トランジスタＭ２３のドレイン電極およびゲート電極に、リセット信号ＲＳＴを出力するリセット信号線Ｌ１１が接続されている。
【００７３】
また、回路接続用トランジスタＭ２４は、ＮＭＯＳトランジスタＭ２２とブルーミング制御用トランジスタＭ２３との接続点と、リセット電圧源３０７の出力側との間に設けられる。回路接続用トランジスタＭ２４は、入力される回路接続信号ＳＷ２４に応じて、これらの間の接続を調節する機能を果たす。
【００７４】
この電圧制御回路２２ａは、図４の電圧制御回路２１ａと同様に動作する。すなわち、まず、リセット制御信号Ｖｒｓ２１がローレベル、リセット制御信号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４がローレベルになると、ＰＭＯＳトランジスタＭ２１がオン状態となって、リセット信号ＲＳＴとして電源電圧ＶＤＤが出力される。これによりリセット期間が開始され、光電変換素子Ｄ１１のカソード側がリセット電圧ＶＲによりリセットされる。
【００７５】
所定時間の経過後、リセット制御信号Ｖｒｓ２１および回路接続信号ＳＷ２４がともにハイレベルに変化すると、ＰＭＯＳトランジスタＭ２１がオフ状態、回路接続用トランジスタＭ２４がオン状態となって、リセット電圧ＶＲを基準として、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈが出力される。この状態が、リセットトランジスタＭ１１および光電変換素子Ｄ１１により構成されるローパスフィルタのカットオフ周波数を設定するための制御電圧Ｖｃｏｎｔの出力状態となる。
【００７６】
さらに、所定時間の経過後、リセット制御信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４がローレベルに変化して、ＮＭＯＳトランジスタＭ２２がオン状態、回路用接続トランジスタＭ２４がオフ状態となって、リセット期間が終了する。この状態では、リセット信号ＲＳＴノードは、ＧＮＤ電位を基準として、ブルーミング制御用トランジスタＭ２３のしきい値電圧Ｖｔｈ付近の電位となり、ブルーミング現象を抑制するように動作される。
【００７７】
以上の電圧制御回路２２ａでは、ブルーミング制御用トランジスタＭ２３の有するしきい値電圧Ｖｔｈに応じて、リセット信号ＲＳＴとして出力する制御電圧Ｖｃｏｎｔの値を制御することにより、リセットトランジスタＭ１１および光電変換素子Ｄ１１によるローパスフィルタのカットオフ周波数を任意に設定することが可能となる。この際に、カットオフ周波数が、差動増幅器３０ａの動作する周波数帯域の上限以下の値となるように、ブルーミング制御用トランジスタＭ２３を選択することにより、広い周波数帯域にわたってｋＴＣ雑音を漏れなく低減することが可能となる。
【００７８】
また、図４の場合と同様に、ブルーミング制御用トランジスタＭ２３の選択の際には、プロセスばらつきによるカットオフ周波数の誤差の発生を防止するために、リセットトランジスタＭ１１とブルーミング制御用トランジスタＭ２３の各しきい値電圧の比に応じて選択することが望ましい。
【００７９】
ところで、上述したように、画素回路１０ａ内の素子を共通に使用して動作する差動増幅器３０ａが設けられた場合には、電圧制御回路２０ａにより、リセットトランジスタＭ１１および光電変換素子Ｄ１１によるローパスフィルタのカットオフ周波数を、差動増幅器３０ａの動作する周波数帯域の上限以下に設定することにより、広帯域なｋＴＣ雑音の低減を可能としている。しかし、差動増幅器３０ａの動作する周波数帯域の上限付近では、ｋＴＣ雑音に対して必ずしも安定的な低減効果が得られない場合がある。
【００８０】
これに対して、差動増幅器３０ａに対して付与するバイアス電流を増加させて、差動増幅器３０ａの動作可能な周波数帯域の上限を上昇させることで、この上限付近の周波数帯域でもｋＴＣ雑音を安定的に低減することが可能となる。以下、このようにバイアス電流を増加させることが可能な回路構成例について説明する。
【００８１】
図８は、本発明に適用可能なバイアス電流発生回路の回路構成例を示す図である。なお、図８では、図７と同様に図を簡略化するために、差動増幅器３０ａの回路構成の詳細を省略して１つのブロックとして示している。
【００８２】
図８に示すバイアス電流発生回路３０ｃは、図５に示した差動増幅器３０ａの回路構成上における定電流源３０１に対応し、アンプ／ノイズキャンセル回路３０の内部に配置される。このバイアス電流発生回路３０ｃは、定電流供給用として大きさの異なるトランジスタＭ３７およびＭ３８を具備している。トランジスタＭ３８は、トランジスタＭ３７と比較して例えば１０倍といった電流増幅率を有している。
【００８３】
各トランジスタＭ３７およびＭ３８のドレイン電極は、列選択信号線Ｌ１４に接続されている。また、トランジスタＭ３７のゲート電極には、バイアス電流発生用の基準電圧ＶＢが供給される。一方、トランジスタＭ３８のゲート電極は、回路切り換えスイッチ３０８をオン状態とすることにより基準電圧ＶＢが印加され、回路切り換えスイッチ３０９をオン状態とすることにより接地される。
【００８４】
回路切り換えスイッチ３０８は、差動増幅器３０ａ内の回路切り換え用トランジスタＭ３１およびＭ３５に入力される回路切り換え信号ＳＷ３０に同期して開閉される。また、回路切り換えスイッチ３０９は、この回路切り換え信号ＳＷ３０の逆極性で開閉される。従って、このバイアス電流発生回路３０ｃでは、差動増幅器３０ａの動作中にのみトランジスタＭ３８がオン状態となり、差動増幅器３０ａに対するバイアス電流を増加させる。
【００８５】
これにより、差動増幅器３０ａの動作可能な周波数帯域が広げられ、この周波数帯域の上限が、電圧制御回路２０ａにより設定されたローパスフィルタのカットオフ周波数を常に十分大きく上回る状態となる。従って、低減可能なｋＴＣ雑音の周波数帯域に漏れが生じることがなくなり、ｋＴＣ雑音の低減を広帯域にわたって安定的に行うことが可能となる。
【００８６】
また、回路切り換えスイッチ３０８および３０９を設けたことにより、差動増幅器３０ａの動作停止時にはトランジスタＭ３８の動作も停止され、大きなバイアス電流が発生されないので、消費電力が抑制される。
【００８７】
なお、上記の差動増幅器３０ａの回路構成例では、第１差動トランジスタＭ３２として、画素回路１０ａ内の増幅用トランジスタＭ１２と同じ特性を有するものを用いたが、これらの間のトランジスタ比をずらし、第１差動トランジスタＭ３２としてしきい値電圧の大きなものを使用してもよい。これにより、リセットトランジスタＭ１１のドレイン電極側の電位が高まり、リセットトランジスタＭ１１のオン抵抗が高められることから、リセットトランジスタＭ１１および光電変換素子Ｄ１１によるローパスフィルタのカットオフ周波数をより低下させることが可能となり、電圧制御回路２０ａによるカットオフ周波数の設定の自由度が増す。
【００８８】
（付記１） マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、
入射光を光電変換する光電変換素子と、前記光電変換素子のカソード電極を初期電圧にリセットするリセットトランジスタと、前記光電変換素子に蓄積された電荷を電圧に変換する増幅用トランジスタと、行方向に並列された前記画素領域からの信号出力を選択するための行選択信号に基づいて、前記増幅用トランジスタの出力電圧を１画素分の画像信号として出力する行選択トランジスタとを具備する画素回路と、
前記光電変換素子に対するリセット期間中に、前記リセットトランジスタのゲート電位を制御して、前記リセットトランジスタのオン抵抗と前記光電変換素子のカソードに生じる寄生容量とで構成されるローパスフィルタのカットオフ周波数を制御する電圧制御回路と、
を有することを特徴とするＣＭＯＳイメージセンサ。
【００８９】
（付記２） 前記電圧制御回路は、前記リセット期間中において、前記リセットトランジスタの前記ゲート電位を電源電位に設定して前記光電変換素子のカソード電極を前記初期電圧にリセットした後、前記ゲート電位を前記カットオフ周波数を制御するための周波数制御電位に設定することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９０】
（付記３） 前記電圧制御回路は、
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを具備して前記リセットトランジスタのゲート電極を駆動するインバータ回路と、
前記ＰチャネルＭＯＳトランジスタのドレイン電極と、前記ＮチャネルＭＯＳトランジスタのドレイン電極との間に設けられるブルーミング制御用トランジスタと、
を有することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９１】
（付記４） 前記ブルーミング制御用トランジスタは、ゲート電極とドレイン電極とが前記リセットトランジスタのゲート電極と接続されたＭＯＳトランジスタであることを特徴とする付記３記載のＣＭＯＳイメージセンサ。
【００９２】
（付記５） 前記カットオフ周波数の制御時において、前記ブルーミング制御用トランジスタのドレイン電極に接続された前記ＰチャネルＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタがオン状態とされ、前記ブルーミング制御用トランジスタのソース電極に接続された前記ＮチャネルＭＯＳトランジスタまたは前記ＰチャネルＭＯＳトランジスタがオフ状態とされるとともに、前記ブルーミング制御用トランジスタのソース電極に前記初期電圧が供給されることを特徴とする付記４記載のＣＭＯＳイメージセンサ。
【００９３】
（付記６） 前記電圧制御回路は、前記リセットトランジスタの有するしきい値電圧と、前記ブルーミング制御用トランジスタの有するしきい値電圧との比に応じて、前記カットオフ周波数の制御時における前記リセットトランジスタのゲート電位を設定することを特徴とする付記４記載のＣＭＯＳイメージセンサ。
【００９４】
（付記７） 前記電圧制御回路は、前記リセット期間以外の期間において、前記リセットトランジスタが完全にオフ状態とならないように前記リセットトランジスタの前記ゲート電位を制御することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９５】
（付記８） 前記リセット期間の開始時またはその直前から、終了時までの間、前記増幅用トランジスタおよび前記行選択トランジスタを回路構成の一部として用いることにより動作する差動増幅器をさらに有することを特徴とする付記１記載のＣＭＯＳイメージセンサ。
【００９６】
（付記９） 前記電圧制御回路は、前記カットオフ周波数が、前記差動増幅器の動作する周波数帯域の上限値以下となるように、前記リセットトランジスタのゲート電位を制御することを特徴とする付記８記載のＣＭＯＳイメージセンサ。
【００９７】
（付記１０） 前記差動増幅器は、前記差動増幅器の動作期間中において前記初期電圧が供給される第１の差動トランジスタを具備し、
前記増幅用トランジスタは、前記動作期間中において、前記第１の差動トランジスタと対をなす第２の差動トランジスタとして用いられることを特徴とする付記８記載のＣＭＯＳイメージセンサ。
【００９８】
（付記１１） 前記差動増幅器は、前記動作期間中において、前記増幅用トランジスタおよび前記行選択トランジスタと前記第１の差動トランジスタとを電気的に接続し、前記リセット期間以外において、前記増幅用トランジスタおよび前記行選択トランジスタと前記第１の差動トランジスタとを電気的に分離する回路切り換え用トランジスタを具備していることを特徴とする付記１０記載のＣＭＯＳイメージセンサ。
【００９９】
（付記１２） 前記差動増幅器において、前記第１の差動トランジスタの有するしきい値電圧は、前記増幅用トランジスタの有するしきい値電圧より高いことを特徴とする付記１０記載のＣＭＯＳイメージセンサ。
【０１００】
（付記１３） 前記差動増幅器の動作時において、前記差動増幅器に対するバイアス電流を増加させるバイアス制御回路をさらに有することを特徴とする付記８記載のＣＭＯＳイメージセンサ。
【０１０１】
【発明の効果】
以上説明したように、本発明のＣＭＯＳイメージセンサでは、電圧制御回路が、光電変換素子のリセット期間中に、リセットトランジスタのゲート電位を制御して、リセットトランジスタの有するオン抵抗を変化させる。これによって、画素回路の内部において、リセットトランジスタのオン抵抗と光電変換素子のカソードに生じる寄生容量とにより構成されるローパスフィルタのカットオフ周波数が制御される。従って、画素回路から出力される画像信号から、任意の周波数以上の成分が遮断され、ｋＴＣ雑音の高周波成分を低減することが可能となる。
【０１０２】
また、例えば、増幅用トランジスタと行選択トランジスタを回路構成の一部として用いることにより動作する差動増幅器をさらに設けてもよい。この差動増幅器は、リセット期間の開始時またはその直前から、終了時までの間のみ動作して、所定の周波数以下のｋＴＣ雑音の成分を低減する。従って、上記のローパスフィルタの特性と合わせて、広帯域のｋＴＣ雑音を低減することが可能となる。
【図面の簡単な説明】
【図１】本発明のＣＭＯＳイメージセンサが具備する単一の画素回路を示す拡大図である。
【図２】本発明のＣＭＯＳイメージセンサの全体構成を示す図である。
【図３】電圧制御回路より出力されるリセット信号のパルス形状例を示す図である。
【図４】本発明に適用可能な電圧制御回路の第１の回路構成例を示す図である。
【図５】本発明に適用可能な差動増幅器の回路構成例を示す図である。
【図６】本発明に適用可能なＣＤＳ回路の回路構成例を示す図である。
【図７】本発明に適用可能な電圧制御回路の第２の回路構成例を示す図である。
【図８】本発明に適用可能なバイアス電流発生回路の回路構成例を示す図である。
【図９】従来のＣＭＯＳイメージセンサにおける単一の画素回路とその周辺の回路構成例を示す図である。
【符号の説明】
１０ａ 画素回路
２０ａ 電圧制御回路
Ｄ１１ 光電変換素子
Ｍ１１ リセットトランジスタ
Ｍ１２ 増幅用トランジスタ
Ｍ１３ 行選択トランジスタ
Ｌ１１ リセット信号線
Ｌ１２ 行選択信号線
Ｌ１３ リセット電圧供給線
Ｌ１４ 列選択信号線
Claims (10)
- マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、
入射光を光電変換する光電変換素子と、前記光電変換素子のカソード電極を初期電圧にリセットするリセットトランジスタと、前記光電変換素子に蓄積された電荷を電圧に変換する増幅用トランジスタと、行方向に並列された前記画素領域からの信号出力を選択するための行選択信号に基づいて、前記増幅用トランジスタの出力電圧を１画素分の画像信号として出力する行選択トランジスタとを具備する画素回路と、
前記光電変換素子に対するリセット期間中に、前記リセットトランジスタのゲート電位を制御して、前記リセットトランジスタのオン抵抗と前記光電変換素子のカソードに生じる寄生容量とで構成されるローパスフィルタのカットオフ周波数を制御する電圧制御回路と、
を有し、
前記電圧制御回路は、前記リセット期間中において、前記リセットトランジスタのゲート電位を電源電位に設定して前記カソード電極を前記初期電圧にリセットした後、前記リセットトランジスタのゲート電位を前記カットオフ周波数を制御するための周波数制御電位に設定して、所定時間固定し、その後に前記リセットトランジスタをオフして前記リセット期間を終了し、
前記リセット期間の終了後に、当該リセット期間中の前記電圧制御回路の制御による前記カソード電極の電圧に基づき、前記光電変換素子から前記入射光に応じた電荷を前記カソード電極に読み出すことを特徴とするＣＭＯＳイメージセンサ。 - マトリクス状に配置された各画素領域において感知された画像信号をＸ−Ｙアドレスの指定に基づいて順に出力することにより画像を撮像するＣＭＯＳイメージセンサにおいて、
入射光を光電変換する光電変換素子と、前記光電変換素子のカソード電極を初期電圧にリセットするリセットトランジスタと、前記光電変換素子に蓄積された電荷を電圧に変換する増幅用トランジスタと、行方向に並列された前記画素領域からの信号出力を選択するための行選択信号に基づいて、前記増幅用トランジスタの出力電圧を１画素分の画像信号として出力する行選択トランジスタとを具備する画素回路と、
前記光電変換素子に対するリセット期間中に、前記リセットトランジスタのゲート電位を制御して、前記リセットトランジスタのオン抵抗と前記光電変換素子のカソードに生じる寄生容量とで構成されるローパスフィルタのカットオフ周波数を制御する電圧制御回路と、
を有し、
前記電圧制御回路は、
ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを具備して前記リセットトランジスタのゲート電極を駆動するインバータ回路と、
前記ＰチャネルＭＯＳトランジスタのドレイン電極と、前記ＮチャネルＭＯＳトランジスタのドレイン電極との間に設けられるブルーミング制御用トランジスタと、
を有することを特徴とするＣＭＯＳイメージセンサ。 - 前記ブルーミング制御用トランジスタは、ゲート電極とドレイン電極とが前記リセットトランジスタのゲート電極と接続されたＭＯＳトランジスタであることを特徴とする請求項２記載のＣＭＯＳイメージセンサ。
- 前記カットオフ周波数の制御時において、前記ブルーミング制御用トランジスタのドレイン電極に接続された前記ＰチャネルＭＯＳトランジスタまたは前記ＮチャネルＭＯＳトランジスタがオン状態とされ、前記ブルーミング制御用トランジスタのソース電極に接続された前記ＮチャネルＭＯＳトランジスタまたは前記ＰチャネルＭＯＳトランジスタがオフ状態とされるとともに、前記ブルーミング制御用トランジスタのソース電極に前記初期電圧が供給されることを特徴とする請求項３記載のＣＭＯＳイメージセ ンサ。
- 前記電圧制御回路は、前記リセットトランジスタの有するしきい値電圧と、前記ブルーミング制御用トランジスタの有するしきい値電圧との比に応じて、前記カットオフ周波数の制御時における前記リセットトランジスタのゲート電位を設定することを特徴とする請求項３記載のＣＭＯＳイメージセンサ。
- 前記リセット期間の開始時またはその直前から、終了時までの間、前記増幅用トランジスタおよび前記行選択トランジスタを回路構成の一部として用いることにより動作する差動増幅器をさらに有することを特徴とする請求項１または２に記載のＣＭＯＳイメージセンサ。
- 前記電圧制御回路は、前記カットオフ周波数が、前記差動増幅器の動作する周波数帯域の上限値以下となるように、前記リセットトランジスタのゲート電位を制御することを特徴とする請求項６記載のＣＭＯＳイメージセンサ。
- 前記差動増幅器は、前記差動増幅器の動作期間中において前記初期電圧が供給される第１の差動トランジスタを具備し、
前記増幅用トランジスタは、前記動作期間中において、前記第１の差動トランジスタと対をなす第２の差動トランジスタとして用いられることを特徴とする請求項６記載のＣＭＯＳイメージセンサ。 - 前記差動増幅器の動作時において、前記差動増幅器に対するバイアス電流を増加させるバイアス制御回路をさらに有することを特徴とする請求項６記載のＣＭＯＳイメージセンサ。
- 入射光を光電変換する光電変換素子のカソード電極の電圧を初期電圧にリセットするリセットトランジスタを備えたＣＭＯＳイメージセンサの制御方法において、
前記カソード電極の電圧を、前記リセットトランジスタのゲート電位を制御して前記初期電圧にリセットし、
前記リセットトランジスタのゲート電位を、前記リセットトランジスタのオン抵抗と前記光電変換素子のカソードに生じる寄生容量とで構成されるローパスフィルタのカットオフ周波数を制御する周波数制御電位に設定して、所定時間固定し、
ゲート電位が前記周波数制御電位に設定された前記リセットトランジスタをオフし、
前記光電変換素子から前記入射光に応じた電荷を前記カソード電極に読み出すことを特徴とするＣＭＯＳイメージセンサの制御方法。
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