JP2003234959A - Ｃｍｏｓイメージセンサ - Google Patents
ＣｍｏｓイメージセンサInfo
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- H04N25/70—SSIS architectures; Circuits associated therewith
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- H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
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- Solid State Image Pick-Up Elements (AREA)
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Abstract
(57)【要約】
【課題】 ＣＭＯＳイメージセンサにおいて、広帯域に
わたってｋＴＣ雑音を低減する。 【解決手段】 １画素分の画素回路１０ａは、入射光を
光電変換する光電変換素子Ｄ１１と、光電変換素子Ｄ１
１のカソード電極を初期電圧にリセットするリセットト
ランジスタＭ１１と、光電変換素子Ｄ１１に蓄積された
電荷を電圧に変換する増幅用トランジスタＭ１２と、行
方向に並列された画素領域からの信号出力を選択するた
めの行選択トランジスタＭ１３によって構成される。電
圧制御回路２０ａは、光電変換素子Ｄ１１のリセット期
間中に、リセットトランジスタＭ１１のゲート電位を制
御して、リセットトランジスタＭ１１の有するオン抵抗
を変化させる。これにより、画素回路１０ａの内部にお
いて、リセットトランジスタＭ１１のオン抵抗と光電変
換素子Ｄ１１のカソードに生じる寄生容量とにより構成
されるローパスフィルタのカットオフ周波数が制御され
る。
わたってｋＴＣ雑音を低減する。 【解決手段】 １画素分の画素回路１０ａは、入射光を
光電変換する光電変換素子Ｄ１１と、光電変換素子Ｄ１
１のカソード電極を初期電圧にリセットするリセットト
ランジスタＭ１１と、光電変換素子Ｄ１１に蓄積された
電荷を電圧に変換する増幅用トランジスタＭ１２と、行
方向に並列された画素領域からの信号出力を選択するた
めの行選択トランジスタＭ１３によって構成される。電
圧制御回路２０ａは、光電変換素子Ｄ１１のリセット期
間中に、リセットトランジスタＭ１１のゲート電位を制
御して、リセットトランジスタＭ１１の有するオン抵抗
を変化させる。これにより、画素回路１０ａの内部にお
いて、リセットトランジスタＭ１１のオン抵抗と光電変
換素子Ｄ１１のカソードに生じる寄生容量とにより構成
されるローパスフィルタのカットオフ周波数が制御され
る。
Description
【０００１】
【発明の属する技術分野】本発明は、マトリクス状に配
置された各画素領域において感知された画像信号をＸ−
Ｙアドレスの指定に基づいて順に出力することにより画
像を撮像するＣＭＯＳイメージセンサに関し、特に、ｋ
ＴＣ雑音を低減することが可能なＣＭＯＳイメージセン
サに関する。
置された各画素領域において感知された画像信号をＸ−
Ｙアドレスの指定に基づいて順に出力することにより画
像を撮像するＣＭＯＳイメージセンサに関し、特に、ｋ
ＴＣ雑音を低減することが可能なＣＭＯＳイメージセン
サに関する。
【０００２】
【従来の技術】近年、デジタルスチルカメラやデジタル
ビデオカメラの普及や、携帯電話へのカメラ機能の搭載
等に伴い、固体撮像素子に対する需要が高まっている。
現在、固体撮像素子としてはＣＣＤ（Charge Coupled D
evice）が最も広く普及しているが、このＣＣＤは、複
数の電源回路が必要とされ、駆動電圧が高く、消費電力
が大きいという欠点を有している。このため、最近で
は、低電圧動作が可能で、消費電力が少なく、かつ工程
単価が低廉であるＣＭＯＳ（Complementary Metal-Oxid
e Semiconductor）プロセスにより製造が可能なＣＭＯ
Ｓイメージセンサに対する注目が高まっている。
ビデオカメラの普及や、携帯電話へのカメラ機能の搭載
等に伴い、固体撮像素子に対する需要が高まっている。
現在、固体撮像素子としてはＣＣＤ（Charge Coupled D
evice）が最も広く普及しているが、このＣＣＤは、複
数の電源回路が必要とされ、駆動電圧が高く、消費電力
が大きいという欠点を有している。このため、最近で
は、低電圧動作が可能で、消費電力が少なく、かつ工程
単価が低廉であるＣＭＯＳ（Complementary Metal-Oxid
e Semiconductor）プロセスにより製造が可能なＣＭＯ
Ｓイメージセンサに対する注目が高まっている。
【０００３】ＣＭＯＳイメージセンサは、１画素分の画
像を撮像する画素回路をマトリクス状に配置し、垂直走
査シフトレジスタおよび水平走査シフトレジスタによっ
て各画素回路の出力を順に選択することにより、１枚分
の画像信号を出力する。
像を撮像する画素回路をマトリクス状に配置し、垂直走
査シフトレジスタおよび水平走査シフトレジスタによっ
て各画素回路の出力を順に選択することにより、１枚分
の画像信号を出力する。
【０００４】図９は、従来のＣＭＯＳイメージセンサに
おける単一の画素回路とその周辺の回路構成例を示す図
である。図９に示す画素回路５０は、フォトダイオード
またはフォトゲート等によってなる光電変換素子Ｄ５１
を具備し、また、例えばＮチャネルＭＯＳＦＥＴ（ＭＯ
Ｓ Field-Effect Transistor）によりそれぞれ形成さ
れるリセットトランジスタＭ５１、増幅用トランジスタ
Ｍ５２、および行選択トランジスタＭ５３が配置された
ＡＰＳ（Active Pixel Sensor）構成を有している。さ
らに、リセットトランジスタＭ５１のゲート電極には、
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトラン
ジスタと略称する）Ｍ６１およびＮチャネルＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタと略称する）Ｍ
６２によって構成されるインバータ回路６０が接続され
ている。
おける単一の画素回路とその周辺の回路構成例を示す図
である。図９に示す画素回路５０は、フォトダイオード
またはフォトゲート等によってなる光電変換素子Ｄ５１
を具備し、また、例えばＮチャネルＭＯＳＦＥＴ（ＭＯ
Ｓ Field-Effect Transistor）によりそれぞれ形成さ
れるリセットトランジスタＭ５１、増幅用トランジスタ
Ｍ５２、および行選択トランジスタＭ５３が配置された
ＡＰＳ（Active Pixel Sensor）構成を有している。さ
らに、リセットトランジスタＭ５１のゲート電極には、
ＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトラン
ジスタと略称する）Ｍ６１およびＮチャネルＭＯＳトラ
ンジスタ（以下、ＮＭＯＳトランジスタと略称する）Ｍ
６２によって構成されるインバータ回路６０が接続され
ている。
【０００５】光電変換素子Ｄ５１のアノード側は接地さ
れ、カソード側はリセットトランジスタＭ５１のソース
電極、および増幅用トランジスタＭ５２のゲート電極に
接続されている。また、リセットトランジスタＭ５１の
ドレイン電極と、増幅用トランジスタＭ５２のドレイン
電極は、リセット電圧ＶＲが供給される電源供給線Ｌ５
３に接続されている。さらに、リセットトランジスタＭ
５１のゲート電極は、リセット信号線Ｌ５１を介してイ
ンバータ回路６０の出力電極に接続され、リセット信号
ＲＳＴの供給を受ける。
れ、カソード側はリセットトランジスタＭ５１のソース
電極、および増幅用トランジスタＭ５２のゲート電極に
接続されている。また、リセットトランジスタＭ５１の
ドレイン電極と、増幅用トランジスタＭ５２のドレイン
電極は、リセット電圧ＶＲが供給される電源供給線Ｌ５
３に接続されている。さらに、リセットトランジスタＭ
５１のゲート電極は、リセット信号線Ｌ５１を介してイ
ンバータ回路６０の出力電極に接続され、リセット信号
ＲＳＴの供給を受ける。
【０００６】増幅用トランジスタＭ５２のソース電極
は、行選択トランジスタＭ５３のドレイン電極に接続さ
れている。行選択トランジスタＭ５３のゲート電極は、
列方向の画素回路５０を選択するための行選択信号ＳＬ
ＣＴが供給される行選択信号線Ｌ５２に接続されてい
る。また、ソース電極は、列方向の画素回路５０を選択
するための列選択信号線Ｌ５４に接続されている。
は、行選択トランジスタＭ５３のドレイン電極に接続さ
れている。行選択トランジスタＭ５３のゲート電極は、
列方向の画素回路５０を選択するための行選択信号ＳＬ
ＣＴが供給される行選択信号線Ｌ５２に接続されてい
る。また、ソース電極は、列方向の画素回路５０を選択
するための列選択信号線Ｌ５４に接続されている。
【０００７】インバータ回路６０では、ＰＭＯＳトラン
ジスタＭ６１のソース電極には電源電圧ＶＤＤが供給さ
れ、ＮＭＯＳトランジスタＭ６２のソース電極は接地さ
れている。ＰＭＯＳトランジスタＭ６１およびＮＭＯＳ
トランジスタＭ６２の各ゲート電極にはリセット制御信
号Ｖｒｓｔが入力され、また各ドレイン電極はリセット
信号線Ｌ５１に接続されて、リセット信号ＲＳＴを出力
する。
ジスタＭ６１のソース電極には電源電圧ＶＤＤが供給さ
れ、ＮＭＯＳトランジスタＭ６２のソース電極は接地さ
れている。ＰＭＯＳトランジスタＭ６１およびＮＭＯＳ
トランジスタＭ６２の各ゲート電極にはリセット制御信
号Ｖｒｓｔが入力され、また各ドレイン電極はリセット
信号線Ｌ５１に接続されて、リセット信号ＲＳＴを出力
する。
【０００８】次に、この従来の画素回路５０における動
作を簡単に説明する。インバータ回路６０にローレベル
のリセット制御信号Ｖｒｓｔが入力されると、ＰＭＯＳ
トランジスタＭ６１がオン状態、ＮＭＯＳトランジスタ
Ｍ６２がオフ状態となり、リセットトランジスタＭ５１
のゲート電極にハイレベルのリセット信号ＲＳＴが入力
される。これによりリセットトランジスタＭ５１がオン
状態になると、光電変換素子Ｄ５１がリセット電圧ＶＲ
により充電される。
作を簡単に説明する。インバータ回路６０にローレベル
のリセット制御信号Ｖｒｓｔが入力されると、ＰＭＯＳ
トランジスタＭ６１がオン状態、ＮＭＯＳトランジスタ
Ｍ６２がオフ状態となり、リセットトランジスタＭ５１
のゲート電極にハイレベルのリセット信号ＲＳＴが入力
される。これによりリセットトランジスタＭ５１がオン
状態になると、光電変換素子Ｄ５１がリセット電圧ＶＲ
により充電される。
【０００９】次いで、リセット制御信号Ｖｒｓｔがハイ
レベルとなるのに伴い、リセット信号ＲＳＴがローレベ
ルとなる。この状態で、光の入射に伴って光電変換素子
Ｄ５１の放電が始まり、リセット電圧ＶＲから電位が低
下する。増幅用トランジスタＭ５２はソースフォロアア
ンプとして機能し、光電変換素子Ｄ５１のカソード電圧
を増幅する。所定時間の経過後に行選択信号ＳＬＣＴが
行選択トランジスタＭ５３のゲート電極に入力され、こ
の行選択トランジスタＭ５３がオンになると、増幅用ト
ランジスタＭ５２のソース電圧が信号電圧として列選択
信号線Ｌ５４を介して取り出される。
レベルとなるのに伴い、リセット信号ＲＳＴがローレベ
ルとなる。この状態で、光の入射に伴って光電変換素子
Ｄ５１の放電が始まり、リセット電圧ＶＲから電位が低
下する。増幅用トランジスタＭ５２はソースフォロアア
ンプとして機能し、光電変換素子Ｄ５１のカソード電圧
を増幅する。所定時間の経過後に行選択信号ＳＬＣＴが
行選択トランジスタＭ５３のゲート電極に入力され、こ
の行選択トランジスタＭ５３がオンになると、増幅用ト
ランジスタＭ５２のソース電圧が信号電圧として列選択
信号線Ｌ５４を介して取り出される。
【００１０】列選択信号線Ｌ５４は、例えば、アンプ／
ノイズキャンセル回路を介して列選択トランジスタ（と
もに図示せず）のドレイン電極に接続されている。ＣＭ
ＯＳイメージセンサでは、行選択信号ＳＬＣＴにより水
平方向に並列された各画素回路５０が選択され、さらに
各列選択信号線Ｌ５４に接続された列選択トランジスタ
が順にオンにされることにより、１画素分の画像信号が
順次出力される。
ノイズキャンセル回路を介して列選択トランジスタ（と
もに図示せず）のドレイン電極に接続されている。ＣＭ
ＯＳイメージセンサでは、行選択信号ＳＬＣＴにより水
平方向に並列された各画素回路５０が選択され、さらに
各列選択信号線Ｌ５４に接続された列選択トランジスタ
が順にオンにされることにより、１画素分の画像信号が
順次出力される。
【００１１】
【発明が解決しようとする課題】ところで、上記の構成
の画素回路５０では、光電変換素子Ｄ５１に対するリセ
ット時に生じるｋＴＣ雑音により、出力された画像信号
のＳ／Ｎ比が劣化するという問題があった。ｋＴＣ雑音
は、リセットトランジスタＭ５１がオン状態となり、光
電変換素子Ｄ５１が初期電位にリセットされた状態にお
いて発生し、υｋＴＣ＝（ｋＴ／Ｃ）1/2で表されるラ
ンダムな熱雑音である。ここで、ｋはボルツマン定数、
Ｔは絶対温度、Ｃは光電変換素子Ｄ５１の全容量であ
る。
の画素回路５０では、光電変換素子Ｄ５１に対するリセ
ット時に生じるｋＴＣ雑音により、出力された画像信号
のＳ／Ｎ比が劣化するという問題があった。ｋＴＣ雑音
は、リセットトランジスタＭ５１がオン状態となり、光
電変換素子Ｄ５１が初期電位にリセットされた状態にお
いて発生し、υｋＴＣ＝（ｋＴ／Ｃ）1/2で表されるラ
ンダムな熱雑音である。ここで、ｋはボルツマン定数、
Ｔは絶対温度、Ｃは光電変換素子Ｄ５１の全容量であ
る。
【００１２】このｋＴＣ雑音は、ランダムに発生するた
めに、画像信号から除去することが比較的困難である。
特に、高周波のｋＴＣ雑音は除去できないことが多い。
例えば、差動増幅器を用いてリセット時における光電変
換素子Ｄ５１のカソード電圧を一定に保持することによ
り、ｋＴＣ雑音を低減することが提案されている。しか
しこの場合、差動増幅器が動作する周波数帯域内のｋＴ
Ｃ雑音成分については低減することができるが、それよ
り高周波のｋＴＣ雑音成分については低減することがで
きない。
めに、画像信号から除去することが比較的困難である。
特に、高周波のｋＴＣ雑音は除去できないことが多い。
例えば、差動増幅器を用いてリセット時における光電変
換素子Ｄ５１のカソード電圧を一定に保持することによ
り、ｋＴＣ雑音を低減することが提案されている。しか
しこの場合、差動増幅器が動作する周波数帯域内のｋＴ
Ｃ雑音成分については低減することができるが、それよ
り高周波のｋＴＣ雑音成分については低減することがで
きない。
【００１３】また、ｋＴＣ雑音を低減するための回路は
比較的大きな回路構成となることが多い。このような回
路では、構成要素となる素子や配線が画素領域に形成さ
れると、受光部の開口率（フィルファクタ）が低下して
しまうことも問題となる。
比較的大きな回路構成となることが多い。このような回
路では、構成要素となる素子や配線が画素領域に形成さ
れると、受光部の開口率（フィルファクタ）が低下して
しまうことも問題となる。
【００１４】本発明はこのような課題に鑑みてなされた
ものであり、広帯域のｋＴＣ雑音を低減することが可能
なＣＭＯＳイメージセンサを提供することを目的とす
る。
ものであり、広帯域のｋＴＣ雑音を低減することが可能
なＣＭＯＳイメージセンサを提供することを目的とす
る。
【００１５】
【課題を解決するための手段】本発明では上記課題を解
決するために、図１に示すように、マトリクス状に配置
された各画素領域において感知された画像信号をＸ−Ｙ
アドレスの指定に基づいて順に出力することにより画像
を撮像するＣＭＯＳイメージセンサにおいて、入射光を
光電変換する光電変換素子Ｄ１１と、前記光電変換素子
Ｄ１１のカソード電極を初期電圧にリセットするリセッ
トトランジスタＭ１１と、前記光電変換素子Ｄ１１に蓄
積された電荷を電圧に変換する増幅用トランジスタＭ１
２と、行方向に並列された前記画素領域からの信号出力
を選択するための行選択信号に基づいて、前記増幅用ト
ランジスタＭ１２の出力電圧を１画素分の画像信号とし
て出力する行選択トランジスタＭ１３とを具備する画素
回路１０ａと、前記光電変換素子Ｄ１１に対するリセッ
ト期間中に、前記リセットトランジスタＭ１１のゲート
電位を制御して、前記リセットトランジスタＭ１１のオ
ン抵抗と前記光電変換素子Ｄ１１のカソードに生じる寄
生容量とで構成されるローパスフィルタのカットオフ周
波数を制御する電圧制御回路２０ａとを有することを特
徴とするＣＭＯＳイメージセンサが提供される。
決するために、図１に示すように、マトリクス状に配置
された各画素領域において感知された画像信号をＸ−Ｙ
アドレスの指定に基づいて順に出力することにより画像
を撮像するＣＭＯＳイメージセンサにおいて、入射光を
光電変換する光電変換素子Ｄ１１と、前記光電変換素子
Ｄ１１のカソード電極を初期電圧にリセットするリセッ
トトランジスタＭ１１と、前記光電変換素子Ｄ１１に蓄
積された電荷を電圧に変換する増幅用トランジスタＭ１
２と、行方向に並列された前記画素領域からの信号出力
を選択するための行選択信号に基づいて、前記増幅用ト
ランジスタＭ１２の出力電圧を１画素分の画像信号とし
て出力する行選択トランジスタＭ１３とを具備する画素
回路１０ａと、前記光電変換素子Ｄ１１に対するリセッ
ト期間中に、前記リセットトランジスタＭ１１のゲート
電位を制御して、前記リセットトランジスタＭ１１のオ
ン抵抗と前記光電変換素子Ｄ１１のカソードに生じる寄
生容量とで構成されるローパスフィルタのカットオフ周
波数を制御する電圧制御回路２０ａとを有することを特
徴とするＣＭＯＳイメージセンサが提供される。
【００１６】このようなＣＭＯＳイメージセンサでは、
リセットトランジスタＭ１１がオン状態となることによ
り、光電変換素子Ｄ１１のカソード電極の電位が初期電
圧とされ、光電変換素子Ｄ１１に蓄積された電荷がリセ
ットされる。電圧制御回路２０ａは、光電変換素子Ｄ１
１のリセット期間中に、リセットトランジスタＭ１１の
ゲート電位を制御して、リセットトランジスタＭ１１の
有するオン抵抗を変化させる。これにより、画素回路１
０ａの内部において、リセットトランジスタＭ１１のオ
ン抵抗と光電変換素子Ｄ１１のカソードに生じる寄生容
量とにより構成されるローパスフィルタのカットオフ周
波数が制御される。従って、画素回路１０ａから出力さ
れる画像信号から、任意の周波数以上のｋＴＣ雑音の成
分が低減される。
リセットトランジスタＭ１１がオン状態となることによ
り、光電変換素子Ｄ１１のカソード電極の電位が初期電
圧とされ、光電変換素子Ｄ１１に蓄積された電荷がリセ
ットされる。電圧制御回路２０ａは、光電変換素子Ｄ１
１のリセット期間中に、リセットトランジスタＭ１１の
ゲート電位を制御して、リセットトランジスタＭ１１の
有するオン抵抗を変化させる。これにより、画素回路１
０ａの内部において、リセットトランジスタＭ１１のオ
ン抵抗と光電変換素子Ｄ１１のカソードに生じる寄生容
量とにより構成されるローパスフィルタのカットオフ周
波数が制御される。従って、画素回路１０ａから出力さ
れる画像信号から、任意の周波数以上のｋＴＣ雑音の成
分が低減される。
【００１７】また、例えば、増幅用トランジスタＭ１２
と行選択トランジスタＭ１３を回路構成の一部として用
いることにより動作する差動増幅器をさらに設けてもよ
い。この差動増幅器は、リセット期間の開始時またはそ
の直前から、終了時までの間のみ動作して、所定の周波
数以下のｋＴＣ雑音の成分を低減する。
と行選択トランジスタＭ１３を回路構成の一部として用
いることにより動作する差動増幅器をさらに設けてもよ
い。この差動増幅器は、リセット期間の開始時またはそ
の直前から、終了時までの間のみ動作して、所定の周波
数以下のｋＴＣ雑音の成分を低減する。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図２は、本発明のＣＭＯＳイメー
ジセンサの全体構成を示す図である。
を参照して説明する。図２は、本発明のＣＭＯＳイメー
ジセンサの全体構成を示す図である。
【００１９】図２に示すように、本発明のＣＭＯＳイメ
ージセンサ１の全体構成は、画素回路１０ａがマトリク
ス状に配置された画素部１０と、垂直方向の画素回路１
０ａの指定やリセット信号の電圧制御を行うための垂直
走査シフトレジスタ／電圧制御回路２０と、各列の画素
回路１０ａから出力される画像信号の増幅およびノイズ
低減処理を行うアンプ／ノイズキャンセル回路３０と、
列選択トランジスタＭ４１によって水平方向の画素回路
１０ａからの出力を指定する水平走査シフトレジスタ４
０によって構成される。また、各列選択トランジスタＭ
４１からの出力信号を受ける出力バスＬ４１には、アン
プ４１ａが接続されている。
ージセンサ１の全体構成は、画素回路１０ａがマトリク
ス状に配置された画素部１０と、垂直方向の画素回路１
０ａの指定やリセット信号の電圧制御を行うための垂直
走査シフトレジスタ／電圧制御回路２０と、各列の画素
回路１０ａから出力される画像信号の増幅およびノイズ
低減処理を行うアンプ／ノイズキャンセル回路３０と、
列選択トランジスタＭ４１によって水平方向の画素回路
１０ａからの出力を指定する水平走査シフトレジスタ４
０によって構成される。また、各列選択トランジスタＭ
４１からの出力信号を受ける出力バスＬ４１には、アン
プ４１ａが接続されている。
【００２０】なお、図２では、アンプ／ノイズキャンセ
ル回路３０が１つの機能ブロックとして示されている
が、実際には画素回路１０ａが配置された列ごとに１つ
ずつ配置されている。また、図２では、画素部１０にお
いて４行４列の画素回路１０ａが配列された様子を示し
ているが、実際にはこれより多くの画素回路１０ａが配
列されていることとする。
ル回路３０が１つの機能ブロックとして示されている
が、実際には画素回路１０ａが配置された列ごとに１つ
ずつ配置されている。また、図２では、画素部１０にお
いて４行４列の画素回路１０ａが配列された様子を示し
ているが、実際にはこれより多くの画素回路１０ａが配
列されていることとする。
【００２１】各画素回路１０ａは、フォトダイオードま
たはフォトゲート等によってなる光電変換素子Ｄ１１を
具備し、また、例えばＮチャネルＭＯＳＦＥＴによりそ
れぞれ形成されるリセットトランジスタＭ１１、増幅用
トランジスタＭ１２、および行選択トランジスタＭ１３
が配置されたＡＰＳ（Active Pixel Sensor）構成を有
している。
たはフォトゲート等によってなる光電変換素子Ｄ１１を
具備し、また、例えばＮチャネルＭＯＳＦＥＴによりそ
れぞれ形成されるリセットトランジスタＭ１１、増幅用
トランジスタＭ１２、および行選択トランジスタＭ１３
が配置されたＡＰＳ（Active Pixel Sensor）構成を有
している。
【００２２】光電変換素子Ｄ１１のアノード側は接地さ
れ、カソード側はリセットトランジスタＭ１１のソース
電極、および増幅用トランジスタＭ１２のゲート電極に
接続されている。また、増幅用トランジスタＭ１２のソ
ース電極は、行選択トランジスタＭ１３のドレイン電極
に接続されている。
れ、カソード側はリセットトランジスタＭ１１のソース
電極、および増幅用トランジスタＭ１２のゲート電極に
接続されている。また、増幅用トランジスタＭ１２のソ
ース電極は、行選択トランジスタＭ１３のドレイン電極
に接続されている。
【００２３】垂直走査シフトレジスタ／電圧制御回路２
０からは、光電変換素子Ｄ１１をリセットするためのリ
セット信号線Ｌ１１と、行方向の画素回路１０ａを選択
するための行選択信号線Ｌ１２が、各行に対して水平方
向に配線されている。リセット信号線Ｌ１１は、リセッ
トトランジスタＭ１１のゲート電極に接続されて、リセ
ット信号を供給する。また、行選択信号線Ｌ１２は、行
選択トランジスタＭ１３のゲート電極に接続されて、行
選択信号を供給する。リセットトランジスタＭ１１のド
レイン電極、および増幅用トランジスタＭ１２のドレイ
ン電極は、ともにリセット電圧供給線Ｌ１３に接続され
ている。
０からは、光電変換素子Ｄ１１をリセットするためのリ
セット信号線Ｌ１１と、行方向の画素回路１０ａを選択
するための行選択信号線Ｌ１２が、各行に対して水平方
向に配線されている。リセット信号線Ｌ１１は、リセッ
トトランジスタＭ１１のゲート電極に接続されて、リセ
ット信号を供給する。また、行選択信号線Ｌ１２は、行
選択トランジスタＭ１３のゲート電極に接続されて、行
選択信号を供給する。リセットトランジスタＭ１１のド
レイン電極、および増幅用トランジスタＭ１２のドレイ
ン電極は、ともにリセット電圧供給線Ｌ１３に接続され
ている。
【００２４】行選択トランジスタＭ１３のソース電極
は、列方向の画素回路１０ａを選択するための列選択信
号線Ｌ１４に接続されている。各列の列選択信号線Ｌ１
４は、アンプ／ノイズキャンセル回路３０を介して列選
択トランジスタＭ４１のドレイン電極に接続されてい
る。
は、列方向の画素回路１０ａを選択するための列選択信
号線Ｌ１４に接続されている。各列の列選択信号線Ｌ１
４は、アンプ／ノイズキャンセル回路３０を介して列選
択トランジスタＭ４１のドレイン電極に接続されてい
る。
【００２５】各列選択トランジスタＭ４１のソース電極
は、出力バスＬ４１に接続されている。また、各列選択
トランジスタＭ４１のゲート電極には、水平走査シフト
レジスタ４０から列選択信号が所定のタイミングで順次
入力される。これにより、アンプ／ノイズキャンセル回
路３０において増幅およびノイズ低減処理が施された画
像信号が、出力バスＬ４１に順次出力され、アンプ４１
ａを介して外部のシステムに送出される。
は、出力バスＬ４１に接続されている。また、各列選択
トランジスタＭ４１のゲート電極には、水平走査シフト
レジスタ４０から列選択信号が所定のタイミングで順次
入力される。これにより、アンプ／ノイズキャンセル回
路３０において増幅およびノイズ低減処理が施された画
像信号が、出力バスＬ４１に順次出力され、アンプ４１
ａを介して外部のシステムに送出される。
【００２６】次に、図１は、単一の画素回路１０ａを拡
大して示した図である。なお、この図１では、画素回路
１０ａとともに、リセットトランジスタＭ１１のゲート
電極にリセット信号ＲＳＴを供給する電圧制御回路２０
ａも示している。
大して示した図である。なお、この図１では、画素回路
１０ａとともに、リセットトランジスタＭ１１のゲート
電極にリセット信号ＲＳＴを供給する電圧制御回路２０
ａも示している。
【００２７】ここで、図１を用いて、画素回路１０ａの
基本的な動作について説明する。まず、電圧制御回路２
０ａより、リセット信号線Ｌ１１を通じてリセット信号
ＲＳＴが供給され、リセットトランジスタＭ１１が所定
のタイミングでオンになると、光電変換素子Ｄ１１が初
期電圧としてリセット電位ＶＲに充電される。次いで、
リセット信号ＲＳＴがオフにされると、外部からの入射
光に応じて光電変換素子Ｄ１１に電荷が蓄積され、これ
に伴い、光電変換素子Ｄ１１のカソード側の電位が低下
する。増幅用トランジスタＭ１２はソースフォロアアン
プとして機能し、光電変換素子Ｄ１１のカソード側の電
位を増幅する。
基本的な動作について説明する。まず、電圧制御回路２
０ａより、リセット信号線Ｌ１１を通じてリセット信号
ＲＳＴが供給され、リセットトランジスタＭ１１が所定
のタイミングでオンになると、光電変換素子Ｄ１１が初
期電圧としてリセット電位ＶＲに充電される。次いで、
リセット信号ＲＳＴがオフにされると、外部からの入射
光に応じて光電変換素子Ｄ１１に電荷が蓄積され、これ
に伴い、光電変換素子Ｄ１１のカソード側の電位が低下
する。増幅用トランジスタＭ１２はソースフォロアアン
プとして機能し、光電変換素子Ｄ１１のカソード側の電
位を増幅する。
【００２８】このように信号電荷の蓄積が開始され、所
定時間の経過後に行選択信号線Ｌ１２より行選択信号Ｓ
ＬＣＴが、行選択トランジスタＭ１３のゲート電極に入
力されると、増幅用トランジスタＭ１２の出力電圧が、
画像信号として列選択信号線Ｌ１４に出力される。この
後、リセット信号ＲＳＴの入力によりリセットトランジ
スタＭ１１がオン状態に変わり、光電変換素子Ｄ１１に
蓄積された信号電荷がリセットされるところで、このよ
うな構成の画素回路１０ａでは、リセット信号ＲＳＴが
入力されている間にｋＴＣ雑音が発生し、光電変換素子
Ｄ１１における蓄積電荷に応じた信号電圧にｋＴＣ雑音
の成分が重畳する。このｋＴＣ雑音は、υｋＴＣ＝（ｋ
Ｔ／Ｃ）1/2で表されるランダムな熱雑音である。ここ
で、ｋはボルツマン定数、Ｔは絶対温度、Ｃは光電変換
素子Ｄ１１の全容量である。
定時間の経過後に行選択信号線Ｌ１２より行選択信号Ｓ
ＬＣＴが、行選択トランジスタＭ１３のゲート電極に入
力されると、増幅用トランジスタＭ１２の出力電圧が、
画像信号として列選択信号線Ｌ１４に出力される。この
後、リセット信号ＲＳＴの入力によりリセットトランジ
スタＭ１１がオン状態に変わり、光電変換素子Ｄ１１に
蓄積された信号電荷がリセットされるところで、このよ
うな構成の画素回路１０ａでは、リセット信号ＲＳＴが
入力されている間にｋＴＣ雑音が発生し、光電変換素子
Ｄ１１における蓄積電荷に応じた信号電圧にｋＴＣ雑音
の成分が重畳する。このｋＴＣ雑音は、υｋＴＣ＝（ｋ
Ｔ／Ｃ）1/2で表されるランダムな熱雑音である。ここ
で、ｋはボルツマン定数、Ｔは絶対温度、Ｃは光電変換
素子Ｄ１１の全容量である。
【００２９】本発明のＣＭＯＳイメージセンサ１では、
このｋＴＣ雑音の高周波成分を低減するために、リセッ
トトランジスタＭ１１のゲート電極に供給するリセット
信号ＲＳＴの電圧を、電圧制御回路２０ａにより制御す
る。リセット信号ＲＳＴの電圧を制御することにより、
リセットトランジスタＭ１１のオン抵抗が変化する。こ
こで、画素回路１０ａの回路構成において、リセットト
ランジスタＭ１１の有するオン抵抗と、光電変換素子Ｄ
１１のカソード側に生じる寄生容量とにより、信号電圧
に対するローパスフィルタが構成されていることから、
リセット時におけるリセットトランジスタＭ１１のオン
抵抗を変化させることにより、このローパスフィルタの
カットオフ周波数を制御することが可能となる。従っ
て、リセット信号ＲＳＴの電圧を制御することにより、
任意の周波数以上のｋＴＣ雑音成分を低減することがで
きる。
このｋＴＣ雑音の高周波成分を低減するために、リセッ
トトランジスタＭ１１のゲート電極に供給するリセット
信号ＲＳＴの電圧を、電圧制御回路２０ａにより制御す
る。リセット信号ＲＳＴの電圧を制御することにより、
リセットトランジスタＭ１１のオン抵抗が変化する。こ
こで、画素回路１０ａの回路構成において、リセットト
ランジスタＭ１１の有するオン抵抗と、光電変換素子Ｄ
１１のカソード側に生じる寄生容量とにより、信号電圧
に対するローパスフィルタが構成されていることから、
リセット時におけるリセットトランジスタＭ１１のオン
抵抗を変化させることにより、このローパスフィルタの
カットオフ周波数を制御することが可能となる。従っ
て、リセット信号ＲＳＴの電圧を制御することにより、
任意の周波数以上のｋＴＣ雑音成分を低減することがで
きる。
【００３０】次に、図３は、電圧制御回路２０ａより出
力されるリセット信号ＲＳＴのパルス形状例を示す図で
ある。図３において、電圧制御回路２０ａは、リセット
トランジスタＭ１１のゲート電極に対して、タイミング
Ｔ３０１からタイミングＴ３０３までの間、リセット信
号ＲＳＴを出力する。従って、タイミングＴ３０１〜Ｔ
３０３までが、リセットトランジスタＭ１１がオン状態
となり、光電変換素子Ｄ１１における蓄積電荷がリセッ
トされるリセット期間となる。
力されるリセット信号ＲＳＴのパルス形状例を示す図で
ある。図３において、電圧制御回路２０ａは、リセット
トランジスタＭ１１のゲート電極に対して、タイミング
Ｔ３０１からタイミングＴ３０３までの間、リセット信
号ＲＳＴを出力する。従って、タイミングＴ３０１〜Ｔ
３０３までが、リセットトランジスタＭ１１がオン状態
となり、光電変換素子Ｄ１１における蓄積電荷がリセッ
トされるリセット期間となる。
【００３１】電圧制御回路２０ａは、このリセット期間
を２分割して、リセット信号の電圧制御を行う。まずタ
イミングＴ３０１において、電圧制御回路２０ａは出力
電圧を電源電圧ＶＤＤとする。これにより、リセットト
ランジスタＭ１１はオン状態となるが、このとき、電源
電圧ＶＤＤによってリセットトランジスタＭ１１のオン
抵抗ができるだけ低い状態とすることで、光電変換素子
Ｄ１１における蓄積電荷を確実にリセットする。
を２分割して、リセット信号の電圧制御を行う。まずタ
イミングＴ３０１において、電圧制御回路２０ａは出力
電圧を電源電圧ＶＤＤとする。これにより、リセットト
ランジスタＭ１１はオン状態となるが、このとき、電源
電圧ＶＤＤによってリセットトランジスタＭ１１のオン
抵抗ができるだけ低い状態とすることで、光電変換素子
Ｄ１１における蓄積電荷を確実にリセットする。
【００３２】次に、所定時間後のタイミングＴ３０２に
おいて、電圧制御回路２０ａは、上記のローパスフィル
タのカットオフ周波数を制御するための制御電圧Ｖｃｏ
ｎｔを出力する。この制御電圧Ｖｃｏｎｔは、リセット
トランジスタＭ１１の有するしきい値電圧以上とされ、
通常、図３に示すように電源電圧ＶＤＤより低い電圧と
なる。このように、リセットトランジスタＭ１１のゲー
ト電位が低下することによって、リセットトランジスタ
Ｍ１１のオン抵抗が増加して、ローパスフィルタのカッ
トオフ周波数が低下する。従って、制御電圧Ｖｃｏｎｔ
の大きさにより、ローパスフィルタのカットオフ周波数
を任意に設定することが可能となり、この期間におい
て、カットオフ周波数以上のｋＴＣ雑音の成分が低減さ
れる。
おいて、電圧制御回路２０ａは、上記のローパスフィル
タのカットオフ周波数を制御するための制御電圧Ｖｃｏ
ｎｔを出力する。この制御電圧Ｖｃｏｎｔは、リセット
トランジスタＭ１１の有するしきい値電圧以上とされ、
通常、図３に示すように電源電圧ＶＤＤより低い電圧と
なる。このように、リセットトランジスタＭ１１のゲー
ト電位が低下することによって、リセットトランジスタ
Ｍ１１のオン抵抗が増加して、ローパスフィルタのカッ
トオフ周波数が低下する。従って、制御電圧Ｖｃｏｎｔ
の大きさにより、ローパスフィルタのカットオフ周波数
を任意に設定することが可能となり、この期間におい
て、カットオフ周波数以上のｋＴＣ雑音の成分が低減さ
れる。
【００３３】次に、タイミングＴ３０３において、制御
電圧Ｖｃｏｎｔの出力が停止されて出力電圧がＧＮＤ電
位となり、光電変換素子Ｄ１１における積分が開始され
る。以上のように、リセット信号ＲＳＴの電圧を制御電
圧Ｖｃｏｎｔに制御することにより、ｋＴＣ雑音の低減
が可能な周波数の下限の値を任意に設定することが可能
となる。また、この制御電圧Ｖｃｏｎｔの出力に先立っ
て、電源電圧ＶＤＤを出力することにより、光電変換素
子Ｄ１１に対するリセットを確実に行うことが可能とな
る。
電圧Ｖｃｏｎｔの出力が停止されて出力電圧がＧＮＤ電
位となり、光電変換素子Ｄ１１における積分が開始され
る。以上のように、リセット信号ＲＳＴの電圧を制御電
圧Ｖｃｏｎｔに制御することにより、ｋＴＣ雑音の低減
が可能な周波数の下限の値を任意に設定することが可能
となる。また、この制御電圧Ｖｃｏｎｔの出力に先立っ
て、電源電圧ＶＤＤを出力することにより、光電変換素
子Ｄ１１に対するリセットを確実に行うことが可能とな
る。
【００３４】次に、電圧制御回路２０ａの具体的な回路
構成の例について説明する。図４は、電圧制御回路２０
ａの第１の回路構成例を示す図である。なお、図４では
参考のため、上述した画素回路１０ａの回路構成も同時
に示している。
構成の例について説明する。図４は、電圧制御回路２０
ａの第１の回路構成例を示す図である。なお、図４では
参考のため、上述した画素回路１０ａの回路構成も同時
に示している。
【００３５】図４に示す電圧制御回路２１ａは、Ｐチャ
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と略称する）Ｍ２１およびＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと略称する）Ｍ２２に
よって構成されるＣＭＯＳインバータ回路と、これらの
各トランジスタの間に挿入されたブルーミング制御用ト
ランジスタＭ２３と、リセット電圧供給線Ｌ１３との接
続を調節するための回路接続用トランジスタＭ２４によ
って構成される。なお、この例では、ブルーミング制御
用トランジスタＭ２３および回路接続用トランジスタＭ
２４としてＮチャネルＭＯＳトランジスタを使用してい
るが、ともにＰチャネルＭＯＳトランジスタを使用して
もよい。
ネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタ
と略称する）Ｍ２１およびＮチャネルＭＯＳトランジス
タ（以下、ＮＭＯＳトランジスタと略称する）Ｍ２２に
よって構成されるＣＭＯＳインバータ回路と、これらの
各トランジスタの間に挿入されたブルーミング制御用ト
ランジスタＭ２３と、リセット電圧供給線Ｌ１３との接
続を調節するための回路接続用トランジスタＭ２４によ
って構成される。なお、この例では、ブルーミング制御
用トランジスタＭ２３および回路接続用トランジスタＭ
２４としてＮチャネルＭＯＳトランジスタを使用してい
るが、ともにＰチャネルＭＯＳトランジスタを使用して
もよい。
【００３６】ＰＭＯＳトランジスタＭ２１のソース電極
には電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタ
Ｍ２２のソース電極は接地されている。ＰＭＯＳトラン
ジスタＭ２１およびＮＭＯＳトランジスタＭ２２のゲー
ト電極には、リセット制御信号Ｖｒｓ２１およびＶｒｓ
２２がそれぞれ入力される。また、ブルーミング制御用
トランジスタＭ２３のドレイン電極は、ＰＭＯＳトラン
ジスタＭ２１のドレイン電極およびリセット信号線Ｌ１
１に接続され、ソース電極は、ＮＭＯＳトランジスタＭ
２２のソース電極に接続されている。さらにブルーミン
グ制御用トランジスタＭ２３のゲート電極は、ドレイン
電極と共通接続されている。
には電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタ
Ｍ２２のソース電極は接地されている。ＰＭＯＳトラン
ジスタＭ２１およびＮＭＯＳトランジスタＭ２２のゲー
ト電極には、リセット制御信号Ｖｒｓ２１およびＶｒｓ
２２がそれぞれ入力される。また、ブルーミング制御用
トランジスタＭ２３のドレイン電極は、ＰＭＯＳトラン
ジスタＭ２１のドレイン電極およびリセット信号線Ｌ１
１に接続され、ソース電極は、ＮＭＯＳトランジスタＭ
２２のソース電極に接続されている。さらにブルーミン
グ制御用トランジスタＭ２３のゲート電極は、ドレイン
電極と共通接続されている。
【００３７】また、回路接続用トランジスタＭ２４のド
レイン電極は、リセット電圧供給線Ｌ１３に接続され、
ソース電極は、ＮＭＯＳトランジスタＭ２２とブルーミ
ング制御用トランジスタＭ２３との接続点に接続されて
いる。さらに、ゲート電極には、回路接続信号ＳＷ２４
が入力される。
レイン電極は、リセット電圧供給線Ｌ１３に接続され、
ソース電極は、ＮＭＯＳトランジスタＭ２２とブルーミ
ング制御用トランジスタＭ２３との接続点に接続されて
いる。さらに、ゲート電極には、回路接続信号ＳＷ２４
が入力される。
【００３８】次に、この電圧制御回路２１ａの動作を、
画素回路１０ａの動作と関連させて説明する。まず、リ
セット制御信号Ｖｒｓ２１がローレベル、リセット制御
信号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４が
ローレベルになると、ＰＭＯＳトランジスタＭ２１がオ
ン状態となって、リセット信号ＲＳＴとして電源電圧Ｖ
ＤＤが出力される。これによりリセット期間が開始さ
れ、光電変換素子Ｄ１１のカソード側がリセット電圧Ｖ
Ｒによりリセットされる。
画素回路１０ａの動作と関連させて説明する。まず、リ
セット制御信号Ｖｒｓ２１がローレベル、リセット制御
信号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４が
ローレベルになると、ＰＭＯＳトランジスタＭ２１がオ
ン状態となって、リセット信号ＲＳＴとして電源電圧Ｖ
ＤＤが出力される。これによりリセット期間が開始さ
れ、光電変換素子Ｄ１１のカソード側がリセット電圧Ｖ
Ｒによりリセットされる。
【００３９】所定時間の経過後、リセット制御信号Ｖｒ
ｓ２１および回路接続信号ＳＷ２４がともにハイレベル
に変化すると、ＰＭＯＳトランジスタＭ２１がオフ状態
になるとともに、回路接続用トランジスタＭ２４がオン
状態となる。この状態がリセット信号ＲＳＴとして制御
電圧Ｖｃｏｎｔが出力されている状態となり、リセット
電圧ＶＲを基準として、ブルーミング制御用トランジス
タＭ２３の有するしきい値電圧Ｖｔｈが出力される。こ
れにより、リセットトランジスタＭ１１のオン抵抗が上
昇し、リセットトランジスタＭ１１および光電変換素子
Ｄ１１により構成されるローパスフィルタのカットオフ
周波数が設定される。
ｓ２１および回路接続信号ＳＷ２４がともにハイレベル
に変化すると、ＰＭＯＳトランジスタＭ２１がオフ状態
になるとともに、回路接続用トランジスタＭ２４がオン
状態となる。この状態がリセット信号ＲＳＴとして制御
電圧Ｖｃｏｎｔが出力されている状態となり、リセット
電圧ＶＲを基準として、ブルーミング制御用トランジス
タＭ２３の有するしきい値電圧Ｖｔｈが出力される。こ
れにより、リセットトランジスタＭ１１のオン抵抗が上
昇し、リセットトランジスタＭ１１および光電変換素子
Ｄ１１により構成されるローパスフィルタのカットオフ
周波数が設定される。
【００４０】さらに、所定時間の経過後、リセット制御
信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４が
ローレベルに変化して、ＮＭＯＳトランジスタＭ２２が
オン状態に、また回路用接続トランジスタＭ２４がオフ
状態となる。このとき、リセット期間の終了となる。こ
の状態では、リセット信号ＲＳＴノードは、ＧＮＤ電位
を基準として、ブルーミング制御用トランジスタＭ２３
のしきい値電圧Ｖｔｈ付近の電位となり、リセットトラ
ンジスタＭ１１が完全にオフ状態とならない。このた
め、光電変換素子Ｄ１１に対して強い光が入射した場合
に、発生される余剰電荷を、リセットトランジスタＭ１
１を通してリセット電圧供給線Ｌ１３側に逃がすことが
でき、ブルーミング現象が抑制される。
信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４が
ローレベルに変化して、ＮＭＯＳトランジスタＭ２２が
オン状態に、また回路用接続トランジスタＭ２４がオフ
状態となる。このとき、リセット期間の終了となる。こ
の状態では、リセット信号ＲＳＴノードは、ＧＮＤ電位
を基準として、ブルーミング制御用トランジスタＭ２３
のしきい値電圧Ｖｔｈ付近の電位となり、リセットトラ
ンジスタＭ１１が完全にオフ状態とならない。このた
め、光電変換素子Ｄ１１に対して強い光が入射した場合
に、発生される余剰電荷を、リセットトランジスタＭ１
１を通してリセット電圧供給線Ｌ１３側に逃がすことが
でき、ブルーミング現象が抑制される。
【００４１】なお、ブルーミング現象を抑制している期
間においては、リセットトランジスタＭ１１のゲート電
極に電源電圧ＶＤＤを用いて定電流を流し込み、リセッ
ト信号ＲＳＴノードを、ブルーミング制御用トランジス
タＭ２３のしきい値電圧Ｖｔｈによって確実にクランプ
させるようにしてもよい。
間においては、リセットトランジスタＭ１１のゲート電
極に電源電圧ＶＤＤを用いて定電流を流し込み、リセッ
ト信号ＲＳＴノードを、ブルーミング制御用トランジス
タＭ２３のしきい値電圧Ｖｔｈによって確実にクランプ
させるようにしてもよい。
【００４２】ところで、この図４に示した電圧制御回路
２１ａでは、ローパスフィルタのカットオフ周波数を設
定するための制御電圧Ｖｃｏｎｔが、ブルーミング制御
用トランジスタＭ２３の有するしきい値電圧Ｖｔｈに応
じて決定される。このブルーミング制御用トランジスタ
Ｍ２３については、リセットトランジスタＭ１１とブル
ーミング制御用トランジスタＭ２３の各しきい値電圧の
比を考慮し、所望のカットオフ周波数に制御可能なもの
をこのしきい値電圧の比に応じて選択することが望まし
い。これにより、リセットトランジスタＭ１１とブルー
ミング制御用トランジスタＭ２３との間のプロセスばら
つきによって、リセットトランジスタＭ１１のオン抵抗
に対する制御に誤差が生じることが少なくなり、カット
オフ周波数を設定値に対してより確実に近づけることが
可能となる。
２１ａでは、ローパスフィルタのカットオフ周波数を設
定するための制御電圧Ｖｃｏｎｔが、ブルーミング制御
用トランジスタＭ２３の有するしきい値電圧Ｖｔｈに応
じて決定される。このブルーミング制御用トランジスタ
Ｍ２３については、リセットトランジスタＭ１１とブル
ーミング制御用トランジスタＭ２３の各しきい値電圧の
比を考慮し、所望のカットオフ周波数に制御可能なもの
をこのしきい値電圧の比に応じて選択することが望まし
い。これにより、リセットトランジスタＭ１１とブルー
ミング制御用トランジスタＭ２３との間のプロセスばら
つきによって、リセットトランジスタＭ１１のオン抵抗
に対する制御に誤差が生じることが少なくなり、カット
オフ周波数を設定値に対してより確実に近づけることが
可能となる。
【００４３】なお、ブルーミング制御用トランジスタＭ
２３としては、例えば、リセットトランジスタＭ１１と
比較して１０倍等といったしきい値電圧Ｖｔｈの高いも
のが選択されることが多い。
２３としては、例えば、リセットトランジスタＭ１１と
比較して１０倍等といったしきい値電圧Ｖｔｈの高いも
のが選択されることが多い。
【００４４】以上の電圧制御回路２１ａでは、リセット
期間において、リセット信号ＲＳＴの電位を所望の制御
電圧Ｖｃｏｎｔに確実に制御することができるととも
に、光電変換素子Ｄ１１による積分期間において、ブル
ーミング現象の発生を抑制することが可能となる。
期間において、リセット信号ＲＳＴの電位を所望の制御
電圧Ｖｃｏｎｔに確実に制御することができるととも
に、光電変換素子Ｄ１１による積分期間において、ブル
ーミング現象の発生を抑制することが可能となる。
【００４５】次に、上記の構成に加えて、画素回路１０
ａを構成する素子の一部を用いた差動増幅器をさらに設
けることにより、全周波数帯域にわたってｋＴＣ雑音を
低減することが可能な回路構成例について説明する。こ
の差動増幅器は、画素回路１０ａ内の構成要素以外は、
アンプ／ノイズキャンセル回路３０の内部に形成され
る。
ａを構成する素子の一部を用いた差動増幅器をさらに設
けることにより、全周波数帯域にわたってｋＴＣ雑音を
低減することが可能な回路構成例について説明する。こ
の差動増幅器は、画素回路１０ａ内の構成要素以外は、
アンプ／ノイズキャンセル回路３０の内部に形成され
る。
【００４６】図５は、本発明に適用可能な差動増幅器の
回路構成例を示す図である。なお、図５では、上記の図
１、図２および図４で示したＣＭＯＳイメージセンサ１
と対応する構成要素には同じ符号を付して示しており、
その説明は省略する。
回路構成例を示す図である。なお、図５では、上記の図
１、図２および図４で示したＣＭＯＳイメージセンサ１
と対応する構成要素には同じ符号を付して示しており、
その説明は省略する。
【００４７】図５に示す差動増幅器３０ａを構成する素
子のうち、画素回路１０ａの内部に形成される素子以外
は、アンプ／ノイズキャンセル回路３０の内部におい
て、列ごとに形成される。なお、図５では説明を簡略化
するために、画素回路１０ａについては列方向に並設さ
れたうちの１画素分のみを示している。
子のうち、画素回路１０ａの内部に形成される素子以外
は、アンプ／ノイズキャンセル回路３０の内部におい
て、列ごとに形成される。なお、図５では説明を簡略化
するために、画素回路１０ａについては列方向に並設さ
れたうちの１画素分のみを示している。
【００４８】図５に示すように、ｋＴＣ雑音を低減する
ための差動増幅器３０ａは、画素回路１０ａ内の増幅用
トランジスタＭ１２および行選択トランジスタＭ１３を
その構成要素の一部として具備している。行選択トラン
ジスタＭ１３のソース電極は、列選択信号線Ｌ１４を介
して、この行選択トランジスタＭ１３とほぼ同一特性を
有する回路切り換え用トランジスタＭ３１のソース電極
に接続されている。また、回路切り換え用トランジスタ
Ｍ３１のゲート電極には、回路切り換え信号ＳＷ３０が
入力される。
ための差動増幅器３０ａは、画素回路１０ａ内の増幅用
トランジスタＭ１２および行選択トランジスタＭ１３を
その構成要素の一部として具備している。行選択トラン
ジスタＭ１３のソース電極は、列選択信号線Ｌ１４を介
して、この行選択トランジスタＭ１３とほぼ同一特性を
有する回路切り換え用トランジスタＭ３１のソース電極
に接続されている。また、回路切り換え用トランジスタ
Ｍ３１のゲート電極には、回路切り換え信号ＳＷ３０が
入力される。
【００４９】行選択トランジスタＭ１３と回路切り換え
用トランジスタＭ３１との接続点は、定電流源３０１に
接続されているとともに、外部に対する出力端子となっ
ている。
用トランジスタＭ３１との接続点は、定電流源３０１に
接続されているとともに、外部に対する出力端子となっ
ている。
【００５０】回路切り換え用トランジスタＭ３１のドレ
イン電極は、増幅用トランジスタＭ１２とほぼ同一特性
を有する第１差動トランジスタＭ３２のソース電極に接
続されている。この第１差動トランジスタＭ３２のゲー
ト電極には、リセット信号ＲＳＴの入力に同期してリセ
ット電圧ＶＲが印加される。また、第１差動トランジス
タＭ３２のドレイン電極は、例えばＰチャネルＭＯＳ型
であるトランジスタＭ３３のドレイン電極に接続されて
いる。さらに、このトランジスタＭ３３のソース電極に
は、電源電圧ＶＤＤが印加されている。
イン電極は、増幅用トランジスタＭ１２とほぼ同一特性
を有する第１差動トランジスタＭ３２のソース電極に接
続されている。この第１差動トランジスタＭ３２のゲー
ト電極には、リセット信号ＲＳＴの入力に同期してリセ
ット電圧ＶＲが印加される。また、第１差動トランジス
タＭ３２のドレイン電極は、例えばＰチャネルＭＯＳ型
であるトランジスタＭ３３のドレイン電極に接続されて
いる。さらに、このトランジスタＭ３３のソース電極に
は、電源電圧ＶＤＤが印加されている。
【００５１】一方、画素回路１０ａ内のリセットトラン
ジスタＭ１１および増幅用トランジスタＭ１２の各ドレ
イン電極は、例えばＰチャネルＭＯＳ型であるトランジ
スタＭ３４のドレイン電極に接続されている。このトラ
ンジスタＭ３４のソース電極には、電源電圧ＶＤＤが印
加されている。なお、リセットトランジスタＭ１１およ
び増幅用トランジスタＭ１２の各ドレイン電極と、トラ
ンジスタＭ３４とを接続する配線は、画素回路１０ａの
形成領域の外部で、列選択信号線Ｌ１４に沿って形成さ
れる。
ジスタＭ１１および増幅用トランジスタＭ１２の各ドレ
イン電極は、例えばＰチャネルＭＯＳ型であるトランジ
スタＭ３４のドレイン電極に接続されている。このトラ
ンジスタＭ３４のソース電極には、電源電圧ＶＤＤが印
加されている。なお、リセットトランジスタＭ１１およ
び増幅用トランジスタＭ１２の各ドレイン電極と、トラ
ンジスタＭ３４とを接続する配線は、画素回路１０ａの
形成領域の外部で、列選択信号線Ｌ１４に沿って形成さ
れる。
【００５２】トランジスタＭ３３およびＭ３４の各ゲー
ト電極は、共通接続されている。また、第１差動トラン
ジスタＭ３２とトランジスタＭ３３との接続点と、共通
接続されたトランジスタＭ３３およびＭ３４の各ゲート
電極との間には、回路切り換え用トランジスタＭ３５が
設けられている。この回路切り換え用トランジスタＭ３
５のゲート電極には、回路切り換え信号ＳＷ３０が入力
される。また、トランジスタＭ３３およびＭ３４のゲー
ト電極は、さらに、回路切り換え用トランジスタＭ３６
のドレイン電極に接続されている。この回路切り換え用
トランジスタＭ３６のソース電極は接地され、ゲート電
極には、上記の回路切り換え信号ＳＷ３０と逆極性の回
路切り換え信号ＳＷＸ３０が入力される。
ト電極は、共通接続されている。また、第１差動トラン
ジスタＭ３２とトランジスタＭ３３との接続点と、共通
接続されたトランジスタＭ３３およびＭ３４の各ゲート
電極との間には、回路切り換え用トランジスタＭ３５が
設けられている。この回路切り換え用トランジスタＭ３
５のゲート電極には、回路切り換え信号ＳＷ３０が入力
される。また、トランジスタＭ３３およびＭ３４のゲー
ト電極は、さらに、回路切り換え用トランジスタＭ３６
のドレイン電極に接続されている。この回路切り換え用
トランジスタＭ３６のソース電極は接地され、ゲート電
極には、上記の回路切り換え信号ＳＷ３０と逆極性の回
路切り換え信号ＳＷＸ３０が入力される。
【００５３】このような構成において、行選択トランジ
スタＭ１３および回路切り換え用トランジスタＭ３５を
ともにオン状態とし、回路切り換え用トランジスタＭ３
６をオフ状態とすることにより、ゲート電極が共通接続
されたトランジスタＭ３３およびＭ３４は、カレントミ
ラー回路を構成する。従って、行選択トランジスタＭ１
３、回路切り換え用トランジスタＭ３１およびＭ３５を
すべてオン状態とし、回路切り換え用トランジスタＭ３
６をオフ状態とした場合に、画素回路１０ａ内の増幅用
トランジスタＭ１２を、第１差動トランジスタＭ３２と
の差動対をなす第２差動トランジスタと見ることによ
り、付加抵抗としてカレントミラー回路を具備する差動
増幅器３０ａが動作することになる。
スタＭ１３および回路切り換え用トランジスタＭ３５を
ともにオン状態とし、回路切り換え用トランジスタＭ３
６をオフ状態とすることにより、ゲート電極が共通接続
されたトランジスタＭ３３およびＭ３４は、カレントミ
ラー回路を構成する。従って、行選択トランジスタＭ１
３、回路切り換え用トランジスタＭ３１およびＭ３５を
すべてオン状態とし、回路切り換え用トランジスタＭ３
６をオフ状態とした場合に、画素回路１０ａ内の増幅用
トランジスタＭ１２を、第１差動トランジスタＭ３２と
の差動対をなす第２差動トランジスタと見ることによ
り、付加抵抗としてカレントミラー回路を具備する差動
増幅器３０ａが動作することになる。
【００５４】なお、上記の差動増幅器３０ａの出力側に
は、リセットオフ時に発生する雑音を除去するための相
関二重サンプリング（Corelated Double Sampling：以
下、ＣＤＳと略称する）回路３０ｂがさらに設けられて
いる。このＣＤＳ回路３０ｂの内部構成については、後
の図６において説明する。
は、リセットオフ時に発生する雑音を除去するための相
関二重サンプリング（Corelated Double Sampling：以
下、ＣＤＳと略称する）回路３０ｂがさらに設けられて
いる。このＣＤＳ回路３０ｂの内部構成については、後
の図６において説明する。
【００５５】次に、上記の差動増幅器３０ａを用いてｋ
ＴＣ雑音を低減させる動作について説明する。光電変換
素子Ｄ１１のリセット期間が終了して、リセット信号Ｒ
ＳＴの入力が非活性レベルにある状態では、回路切り換
え用トランジスタＭ３１およびＭ３５はオフ状態とな
り、また回路切り換え用トランジスタＭ３６はオン状態
となる。これにより、差動増幅器３０ａの主要部が画素
回路１０ａ内の素子と電気的に分離され、差動増幅器３
０ａは機能していない状態となる。このとき、光電変換
素子Ｄ１１では、入射光に応じた信号蓄積動作が行われ
る。
ＴＣ雑音を低減させる動作について説明する。光電変換
素子Ｄ１１のリセット期間が終了して、リセット信号Ｒ
ＳＴの入力が非活性レベルにある状態では、回路切り換
え用トランジスタＭ３１およびＭ３５はオフ状態とな
り、また回路切り換え用トランジスタＭ３６はオン状態
となる。これにより、差動増幅器３０ａの主要部が画素
回路１０ａ内の素子と電気的に分離され、差動増幅器３
０ａは機能していない状態となる。このとき、光電変換
素子Ｄ１１では、入射光に応じた信号蓄積動作が行われ
る。
【００５６】次に、所定時間後に回路切り換え用トラン
ジスタＭ３６をオフ状態にするとともに、回路切り換え
用トランジスタＭ３１およびＭ３５をオン状態とする。
また、このとき、行選択トランジスタＭ１３もオン状態
となっている。これにより、差動増幅器３０ａの動作が
開始される。この状態で、リセットトランジスタＭ１１
のゲート電極にリセット信号ＲＳＴが入力されるととも
に、第１差動トランジスタＭ３２のゲート電極にリセッ
ト電圧ＶＲが印加される。
ジスタＭ３６をオフ状態にするとともに、回路切り換え
用トランジスタＭ３１およびＭ３５をオン状態とする。
また、このとき、行選択トランジスタＭ１３もオン状態
となっている。これにより、差動増幅器３０ａの動作が
開始される。この状態で、リセットトランジスタＭ１１
のゲート電極にリセット信号ＲＳＴが入力されるととも
に、第１差動トランジスタＭ３２のゲート電極にリセッ
ト電圧ＶＲが印加される。
【００５７】差動増幅器３０ａは、リセット信号ＲＳＴ
がオン状態となっている間、カレントミラー回路の出力
側であるトランジスタＭ３４の出力電圧を制御して、光
電変換素子Ｄ１１のカソード側の電位を常にリセット電
圧ＶＲに維持する。このように、差動増幅器３０ａはリ
セット期間において増幅率が１のオペアンプとして動作
する。このような動作により、差動増幅器３０ａは、リ
セット期間において発生するｋＴＣ雑音を常に一定のレ
ベルまで低減させる。
がオン状態となっている間、カレントミラー回路の出力
側であるトランジスタＭ３４の出力電圧を制御して、光
電変換素子Ｄ１１のカソード側の電位を常にリセット電
圧ＶＲに維持する。このように、差動増幅器３０ａはリ
セット期間において増幅率が１のオペアンプとして動作
する。このような動作により、差動増幅器３０ａは、リ
セット期間において発生するｋＴＣ雑音を常に一定のレ
ベルまで低減させる。
【００５８】なお、上記の差動増幅器３０ａの回路構成
によれば、その回路主要部が画素回路１０ａの形成領域
の外部に配置される。また、差動増幅器３０ａの動作時
においては、画素回路１０ａ内の素子を回路構成の一部
として回路を構成するようになっている。従って、画素
の開口率を低下させることなく、ｋＴＣ雑音を低減する
ことができる。
によれば、その回路主要部が画素回路１０ａの形成領域
の外部に配置される。また、差動増幅器３０ａの動作時
においては、画素回路１０ａ内の素子を回路構成の一部
として回路を構成するようになっている。従って、画素
の開口率を低下させることなく、ｋＴＣ雑音を低減する
ことができる。
【００５９】ところで、この差動増幅器３０ａでは、動
作する周波数帯域が限られており、高周波の成分につい
てはｋＴＣ雑音を低減する能力を持たない。そのため、
電圧制御回路２０ａによるリセット信号ＲＳＴに対する
電圧制御により、画素回路１０ａ内のリセットトランジ
スタＭ１１のオン抵抗と光電変換素子Ｄ１１の寄生容量
とによって構成されるローパスフィルタを機能させて、
ｋＴＣ雑音の高周波成分を低減する。このとき、電圧制
御回路２０ａは、ローパスフィルタのカットオフ周波数
が、差動増幅器３０ａの動作する周波数帯域の上限の値
以下となるように、リセット信号ＲＳＴの電圧を制御す
る。これによって、広い周波数帯域にわたって発生する
ｋＴＣ雑音を低減することが可能となる。
作する周波数帯域が限られており、高周波の成分につい
てはｋＴＣ雑音を低減する能力を持たない。そのため、
電圧制御回路２０ａによるリセット信号ＲＳＴに対する
電圧制御により、画素回路１０ａ内のリセットトランジ
スタＭ１１のオン抵抗と光電変換素子Ｄ１１の寄生容量
とによって構成されるローパスフィルタを機能させて、
ｋＴＣ雑音の高周波成分を低減する。このとき、電圧制
御回路２０ａは、ローパスフィルタのカットオフ周波数
が、差動増幅器３０ａの動作する周波数帯域の上限の値
以下となるように、リセット信号ＲＳＴの電圧を制御す
る。これによって、広い周波数帯域にわたって発生する
ｋＴＣ雑音を低減することが可能となる。
【００６０】また、差動増幅器３０ａの出力側にＣＤＳ
回路３０ｂを設けることにより、リセット信号ＲＳＴの
オフ時においてリセットトランジスタＭ１１で発生する
リセット雑音を除去することが可能となる。このリセッ
ト雑音は、リセットトランジスタＭ１１の有するしきい
値電圧のばらつきにより、各画素回路１０ａで一定のレ
ベルとならない。このため、ＣＤＳ回路３０ｂにより、
まず画素回路１０ａからのリセット雑音が重畳された画
像信号をサンプリングした後、リセット時の出力電圧を
再びサンプリングしてその差信号を得ることにより、リ
セット雑音を除去する。
回路３０ｂを設けることにより、リセット信号ＲＳＴの
オフ時においてリセットトランジスタＭ１１で発生する
リセット雑音を除去することが可能となる。このリセッ
ト雑音は、リセットトランジスタＭ１１の有するしきい
値電圧のばらつきにより、各画素回路１０ａで一定のレ
ベルとならない。このため、ＣＤＳ回路３０ｂにより、
まず画素回路１０ａからのリセット雑音が重畳された画
像信号をサンプリングした後、リセット時の出力電圧を
再びサンプリングしてその差信号を得ることにより、リ
セット雑音を除去する。
【００６１】図６は、本発明に適用可能なＣＤＳ回路３
０ｂの回路構成例を示す図である。図６では例として、
１画素分の画素回路１０ａ、および１列分の差動増幅器
３０ａの一部ととともに、この差動増幅器３０ａに対応
する１列分のＣＤＳ回路３０ｂの構成を示している。
０ｂの回路構成例を示す図である。図６では例として、
１画素分の画素回路１０ａ、および１列分の差動増幅器
３０ａの一部ととともに、この差動増幅器３０ａに対応
する１列分のＣＤＳ回路３０ｂの構成を示している。
【００６２】図６に示すように、ＣＤＳ回路３０ｂで
は、差動増幅器３０ａから出力された画像信号の入力を
制御するサンプルホールド用スイッチ３０２が設けられ
ている。サンプルホールド用スイッチ３０２の出力側に
は、信号を保持するためのサンプルホールド用容量Ｃ３
１が接続されている。サンプルホールド用容量Ｃ３１の
他端には、基準電圧ＶＲＥＦを供給する基準電圧源３０
３が接続されている。
は、差動増幅器３０ａから出力された画像信号の入力を
制御するサンプルホールド用スイッチ３０２が設けられ
ている。サンプルホールド用スイッチ３０２の出力側に
は、信号を保持するためのサンプルホールド用容量Ｃ３
１が接続されている。サンプルホールド用容量Ｃ３１の
他端には、基準電圧ＶＲＥＦを供給する基準電圧源３０
３が接続されている。
【００６３】また、サンプルホールド用スイッチ３０２
とサンプルホールド用容量Ｃ３１との接続点は、アンプ
３０４の入力端子に接続されている。アンプ３０４の出
力端子には、ＣＤＳ容量Ｃ３２が接続され、ＣＤＳ容量
Ｃ３２の他端はアンプ３０５の入力端子に接続されてい
る。
とサンプルホールド用容量Ｃ３１との接続点は、アンプ
３０４の入力端子に接続されている。アンプ３０４の出
力端子には、ＣＤＳ容量Ｃ３２が接続され、ＣＤＳ容量
Ｃ３２の他端はアンプ３０５の入力端子に接続されてい
る。
【００６４】また、サンプルホールド用容量Ｃ３１と基
準電圧源３０３との接続点は、クランプスイッチ３０６
を介して、ＣＤＳ容量Ｃ３２とアンプ３０５との接続点
に接続されている。クランプスイッチ３０６の開閉によ
り、ＣＤＳ容量Ｃ３２のアンプ３０５側の端子の電位
を、基準電圧源３０３による基準電圧ＶＲＥＦから切り
離したり、あるいは基準電圧ＶＲＥＦに固定することが
できるようになっている。また、アンプ３０５の出力端
子は、列選択トランジスタＭ４１を介して出力バスＬ４
１に接続されている。
準電圧源３０３との接続点は、クランプスイッチ３０６
を介して、ＣＤＳ容量Ｃ３２とアンプ３０５との接続点
に接続されている。クランプスイッチ３０６の開閉によ
り、ＣＤＳ容量Ｃ３２のアンプ３０５側の端子の電位
を、基準電圧源３０３による基準電圧ＶＲＥＦから切り
離したり、あるいは基準電圧ＶＲＥＦに固定することが
できるようになっている。また、アンプ３０５の出力端
子は、列選択トランジスタＭ４１を介して出力バスＬ４
１に接続されている。
【００６５】次に、このＣＤＳ回路３０ｂの動作を、画
素回路１０ａおよび差動増幅器３０ａにおける動作と関
連させて説明する。まず、差動増幅器３０ａ内の行選択
トランジスタＭ１３、回路切り換え用トランジスタＭ３
１およびＭ３５をオン状態とし、また回路切り換え用ト
ランジスタＭ３６をオフ状態として、差動増幅器３０ａ
によるｋＴＣ雑音の低減動作が開始される。そして、こ
れと同時あるいはその後に、行選択トランジスタＭ１３
をオン状態に維持したまま、リセットトランジスタＭ１
１をオン状態にする。これにより、光電変換素子Ｄ１１
をリセット電圧ＶＲにリセットするとともに、このリセ
ット電圧ＶＲを列選択信号線Ｌ１４に出力する。以上の
動作は、水平ブランキング期間において行われる。
素回路１０ａおよび差動増幅器３０ａにおける動作と関
連させて説明する。まず、差動増幅器３０ａ内の行選択
トランジスタＭ１３、回路切り換え用トランジスタＭ３
１およびＭ３５をオン状態とし、また回路切り換え用ト
ランジスタＭ３６をオフ状態として、差動増幅器３０ａ
によるｋＴＣ雑音の低減動作が開始される。そして、こ
れと同時あるいはその後に、行選択トランジスタＭ１３
をオン状態に維持したまま、リセットトランジスタＭ１
１をオン状態にする。これにより、光電変換素子Ｄ１１
をリセット電圧ＶＲにリセットするとともに、このリセ
ット電圧ＶＲを列選択信号線Ｌ１４に出力する。以上の
動作は、水平ブランキング期間において行われる。
【００６６】次に、リセット期間が終了すると、差動増
幅器３０ａと画素回路１０ａとが電気的に分離されると
ともに、光電変換素子Ｄ１１による積分が開始される。
このとき、光電変換素子Ｄ１１によって蓄積された電荷
量に応じた増幅用トランジスタＭ１２の電圧変動が、画
像信号の電圧として列選択信号線Ｌ１４に出力される。
幅器３０ａと画素回路１０ａとが電気的に分離されると
ともに、光電変換素子Ｄ１１による積分が開始される。
このとき、光電変換素子Ｄ１１によって蓄積された電荷
量に応じた増幅用トランジスタＭ１２の電圧変動が、画
像信号の電圧として列選択信号線Ｌ１４に出力される。
【００６７】その後、クランプスイッチ３０６およびサ
ンプルホールド用スイッチ３０２をオン状態にする。こ
れにより、サンプルホールド用容量Ｃ３１とアンプ３０
４との接続点に画像信号の電圧が印加され、サンプルホ
ールド用容量Ｃ３１とＣＤＳ容量Ｃ３２の双方に、積分
時間に応じた画像信号が電荷として蓄積される。このと
き蓄積された信号には、リセット雑音成分が重畳されて
いる。一定時間の経過後に、クランプスイッチ３０６お
よびサンプルホールド用スイッチ３０２をオフにして、
サンプリングした画像信号をホールドする。
ンプルホールド用スイッチ３０２をオン状態にする。こ
れにより、サンプルホールド用容量Ｃ３１とアンプ３０
４との接続点に画像信号の電圧が印加され、サンプルホ
ールド用容量Ｃ３１とＣＤＳ容量Ｃ３２の双方に、積分
時間に応じた画像信号が電荷として蓄積される。このと
き蓄積された信号には、リセット雑音成分が重畳されて
いる。一定時間の経過後に、クランプスイッチ３０６お
よびサンプルホールド用スイッチ３０２をオフにして、
サンプリングした画像信号をホールドする。
【００６８】次に、リセット雑音成分のみをサンプルホ
ールド用容量Ｃ３１に蓄積するために、差動増幅器３０
ａの動作を再び開始させるとともに、これと同時または
この直後に再度リセットトランジスタＭ１１をオン状態
にする。これにより、光電変換素子Ｄ１１はリセット電
圧ＶＲにリセットされ、列選択信号線Ｌ１４にはリセッ
ト電圧ＶＲが出力される。このとき、サンプルホールド
用スイッチ３０２をオンにした後、リセット信号ＲＳＴ
をオフにして、さらに所定時間後にサンプルホールド用
スイッチ３０２もオフにする。
ールド用容量Ｃ３１に蓄積するために、差動増幅器３０
ａの動作を再び開始させるとともに、これと同時または
この直後に再度リセットトランジスタＭ１１をオン状態
にする。これにより、光電変換素子Ｄ１１はリセット電
圧ＶＲにリセットされ、列選択信号線Ｌ１４にはリセッ
ト電圧ＶＲが出力される。このとき、サンプルホールド
用スイッチ３０２をオンにした後、リセット信号ＲＳＴ
をオフにして、さらに所定時間後にサンプルホールド用
スイッチ３０２もオフにする。
【００６９】この動作により、ＣＤＳ容量Ｃ３２とアン
プ３０５との接続点には、基準電圧ＶＲＥＦと、リセッ
ト雑音成分のみが除去された画像信号との差電圧が現れ
る。従って、その後に水平走査シフトレジスタ４０から
の列選択信号に同期して、列選択トランジスタＭ４１を
オン状態にし、クランプスイッチ３０６をオンにするこ
とにより、リセット雑音成分が除去された画像信号が出
力バスＬ４１に転送される。
プ３０５との接続点には、基準電圧ＶＲＥＦと、リセッ
ト雑音成分のみが除去された画像信号との差電圧が現れ
る。従って、その後に水平走査シフトレジスタ４０から
の列選択信号に同期して、列選択トランジスタＭ４１を
オン状態にし、クランプスイッチ３０６をオンにするこ
とにより、リセット雑音成分が除去された画像信号が出
力バスＬ４１に転送される。
【００７０】次に、上記の差動増幅器３０ａが設けられ
た場合のＣＭＯＳイメージセンサ回路に適用可能な電圧
制御回路２０ａの回路構成例について説明する。図７
は、本発明に適用可能な電圧制御回路２０ａの第２の回
路構成例を示す図である。
た場合のＣＭＯＳイメージセンサ回路に適用可能な電圧
制御回路２０ａの回路構成例について説明する。図７
は、本発明に適用可能な電圧制御回路２０ａの第２の回
路構成例を示す図である。
【００７１】図７では、図を簡略化するために、差動増
幅器３０ａの回路構成の詳細を省略して、１つのブロッ
クとして示している。また、図４に対応する構成要素に
は同じ符号を付して示しており、その説明は省略する。
また、差動増幅器３０ａ内の第１差動トランジスタＭ３
２のゲート電極には、リセット電圧源３０７よりリセッ
ト電圧ＶＲが印加されるものとしている。
幅器３０ａの回路構成の詳細を省略して、１つのブロッ
クとして示している。また、図４に対応する構成要素に
は同じ符号を付して示しており、その説明は省略する。
また、差動増幅器３０ａ内の第１差動トランジスタＭ３
２のゲート電極には、リセット電圧源３０７よりリセッ
ト電圧ＶＲが印加されるものとしている。
【００７２】この図７に示す電圧制御回路２２ａは、差
動増幅器３０ａが構成されない場合の回路構成例として
図４に示した電圧制御回路２１ａと、基本的に同様の回
路構成を有している。すなわち、図７に示す電圧制御回
路２２ａは、ＣＭＯＳインバータ回路を構成するＰＭＯ
ＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２
２の間に、ブルーミング制御用トランジスタＭ２３が挿
入された構成を有し、共通接続されたブルーミング制御
用トランジスタＭ２３のドレイン電極およびゲート電極
に、リセット信号ＲＳＴを出力するリセット信号線Ｌ１
１が接続されている。
動増幅器３０ａが構成されない場合の回路構成例として
図４に示した電圧制御回路２１ａと、基本的に同様の回
路構成を有している。すなわち、図７に示す電圧制御回
路２２ａは、ＣＭＯＳインバータ回路を構成するＰＭＯ
ＳトランジスタＭ２１およびＮＭＯＳトランジスタＭ２
２の間に、ブルーミング制御用トランジスタＭ２３が挿
入された構成を有し、共通接続されたブルーミング制御
用トランジスタＭ２３のドレイン電極およびゲート電極
に、リセット信号ＲＳＴを出力するリセット信号線Ｌ１
１が接続されている。
【００７３】また、回路接続用トランジスタＭ２４は、
ＮＭＯＳトランジスタＭ２２とブルーミング制御用トラ
ンジスタＭ２３との接続点と、リセット電圧源３０７の
出力側との間に設けられる。回路接続用トランジスタＭ
２４は、入力される回路接続信号ＳＷ２４に応じて、こ
れらの間の接続を調節する機能を果たす。
ＮＭＯＳトランジスタＭ２２とブルーミング制御用トラ
ンジスタＭ２３との接続点と、リセット電圧源３０７の
出力側との間に設けられる。回路接続用トランジスタＭ
２４は、入力される回路接続信号ＳＷ２４に応じて、こ
れらの間の接続を調節する機能を果たす。
【００７４】この電圧制御回路２２ａは、図４の電圧制
御回路２１ａと同様に動作する。すなわち、まず、リセ
ット制御信号Ｖｒｓ２１がローレベル、リセット制御信
号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４がロ
ーレベルになると、ＰＭＯＳトランジスタＭ２１がオン
状態となって、リセット信号ＲＳＴとして電源電圧ＶＤ
Ｄが出力される。これによりリセット期間が開始され、
光電変換素子Ｄ１１のカソード側がリセット電圧ＶＲに
よりリセットされる。
御回路２１ａと同様に動作する。すなわち、まず、リセ
ット制御信号Ｖｒｓ２１がローレベル、リセット制御信
号Ｖｒｓ２２がローレベル、回路接続信号ＳＷ２４がロ
ーレベルになると、ＰＭＯＳトランジスタＭ２１がオン
状態となって、リセット信号ＲＳＴとして電源電圧ＶＤ
Ｄが出力される。これによりリセット期間が開始され、
光電変換素子Ｄ１１のカソード側がリセット電圧ＶＲに
よりリセットされる。
【００７５】所定時間の経過後、リセット制御信号Ｖｒ
ｓ２１および回路接続信号ＳＷ２４がともにハイレベル
に変化すると、ＰＭＯＳトランジスタＭ２１がオフ状
態、回路接続用トランジスタＭ２４がオン状態となっ
て、リセット電圧ＶＲを基準として、ブルーミング制御
用トランジスタＭ２３の有するしきい値電圧Ｖｔｈが出
力される。この状態が、リセットトランジスタＭ１１お
よび光電変換素子Ｄ１１により構成されるローパスフィ
ルタのカットオフ周波数を設定するための制御電圧Ｖｃ
ｏｎｔの出力状態となる。
ｓ２１および回路接続信号ＳＷ２４がともにハイレベル
に変化すると、ＰＭＯＳトランジスタＭ２１がオフ状
態、回路接続用トランジスタＭ２４がオン状態となっ
て、リセット電圧ＶＲを基準として、ブルーミング制御
用トランジスタＭ２３の有するしきい値電圧Ｖｔｈが出
力される。この状態が、リセットトランジスタＭ１１お
よび光電変換素子Ｄ１１により構成されるローパスフィ
ルタのカットオフ周波数を設定するための制御電圧Ｖｃ
ｏｎｔの出力状態となる。
【００７６】さらに、所定時間の経過後、リセット制御
信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４が
ローレベルに変化して、ＮＭＯＳトランジスタＭ２２が
オン状態、回路用接続トランジスタＭ２４がオフ状態と
なって、リセット期間が終了する。この状態では、リセ
ット信号ＲＳＴノードは、ＧＮＤ電位を基準として、ブ
ルーミング制御用トランジスタＭ２３のしきい値電圧Ｖ
ｔｈ付近の電位となり、ブルーミング現象を抑制するよ
うに動作される。
信号Ｖｒｓ２２がハイレベル、回路接続信号ＳＷ２４が
ローレベルに変化して、ＮＭＯＳトランジスタＭ２２が
オン状態、回路用接続トランジスタＭ２４がオフ状態と
なって、リセット期間が終了する。この状態では、リセ
ット信号ＲＳＴノードは、ＧＮＤ電位を基準として、ブ
ルーミング制御用トランジスタＭ２３のしきい値電圧Ｖ
ｔｈ付近の電位となり、ブルーミング現象を抑制するよ
うに動作される。
【００７７】以上の電圧制御回路２２ａでは、ブルーミ
ング制御用トランジスタＭ２３の有するしきい値電圧Ｖ
ｔｈに応じて、リセット信号ＲＳＴとして出力する制御
電圧Ｖｃｏｎｔの値を制御することにより、リセットト
ランジスタＭ１１および光電変換素子Ｄ１１によるロー
パスフィルタのカットオフ周波数を任意に設定すること
が可能となる。この際に、カットオフ周波数が、差動増
幅器３０ａの動作する周波数帯域の上限以下の値となる
ように、ブルーミング制御用トランジスタＭ２３を選択
することにより、広い周波数帯域にわたってｋＴＣ雑音
を漏れなく低減することが可能となる。
ング制御用トランジスタＭ２３の有するしきい値電圧Ｖ
ｔｈに応じて、リセット信号ＲＳＴとして出力する制御
電圧Ｖｃｏｎｔの値を制御することにより、リセットト
ランジスタＭ１１および光電変換素子Ｄ１１によるロー
パスフィルタのカットオフ周波数を任意に設定すること
が可能となる。この際に、カットオフ周波数が、差動増
幅器３０ａの動作する周波数帯域の上限以下の値となる
ように、ブルーミング制御用トランジスタＭ２３を選択
することにより、広い周波数帯域にわたってｋＴＣ雑音
を漏れなく低減することが可能となる。
【００７８】また、図４の場合と同様に、ブルーミング
制御用トランジスタＭ２３の選択の際には、プロセスば
らつきによるカットオフ周波数の誤差の発生を防止する
ために、リセットトランジスタＭ１１とブルーミング制
御用トランジスタＭ２３の各しきい値電圧の比に応じて
選択することが望ましい。
制御用トランジスタＭ２３の選択の際には、プロセスば
らつきによるカットオフ周波数の誤差の発生を防止する
ために、リセットトランジスタＭ１１とブルーミング制
御用トランジスタＭ２３の各しきい値電圧の比に応じて
選択することが望ましい。
【００７９】ところで、上述したように、画素回路１０
ａ内の素子を共通に使用して動作する差動増幅器３０ａ
が設けられた場合には、電圧制御回路２０ａにより、リ
セットトランジスタＭ１１および光電変換素子Ｄ１１に
よるローパスフィルタのカットオフ周波数を、差動増幅
器３０ａの動作する周波数帯域の上限以下に設定するこ
とにより、広帯域なｋＴＣ雑音の低減を可能としてい
る。しかし、差動増幅器３０ａの動作する周波数帯域の
上限付近では、ｋＴＣ雑音に対して必ずしも安定的な低
減効果が得られない場合がある。
ａ内の素子を共通に使用して動作する差動増幅器３０ａ
が設けられた場合には、電圧制御回路２０ａにより、リ
セットトランジスタＭ１１および光電変換素子Ｄ１１に
よるローパスフィルタのカットオフ周波数を、差動増幅
器３０ａの動作する周波数帯域の上限以下に設定するこ
とにより、広帯域なｋＴＣ雑音の低減を可能としてい
る。しかし、差動増幅器３０ａの動作する周波数帯域の
上限付近では、ｋＴＣ雑音に対して必ずしも安定的な低
減効果が得られない場合がある。
【００８０】これに対して、差動増幅器３０ａに対して
付与するバイアス電流を増加させて、差動増幅器３０ａ
の動作可能な周波数帯域の上限を上昇させることで、こ
の上限付近の周波数帯域でもｋＴＣ雑音を安定的に低減
することが可能となる。以下、このようにバイアス電流
を増加させることが可能な回路構成例について説明す
る。
付与するバイアス電流を増加させて、差動増幅器３０ａ
の動作可能な周波数帯域の上限を上昇させることで、こ
の上限付近の周波数帯域でもｋＴＣ雑音を安定的に低減
することが可能となる。以下、このようにバイアス電流
を増加させることが可能な回路構成例について説明す
る。
【００８１】図８は、本発明に適用可能なバイアス電流
発生回路の回路構成例を示す図である。なお、図８で
は、図７と同様に図を簡略化するために、差動増幅器３
０ａの回路構成の詳細を省略して１つのブロックとして
示している。
発生回路の回路構成例を示す図である。なお、図８で
は、図７と同様に図を簡略化するために、差動増幅器３
０ａの回路構成の詳細を省略して１つのブロックとして
示している。
【００８２】図８に示すバイアス電流発生回路３０ｃ
は、図５に示した差動増幅器３０ａの回路構成上におけ
る定電流源３０１に対応し、アンプ／ノイズキャンセル
回路３０の内部に配置される。このバイアス電流発生回
路３０ｃは、定電流供給用として大きさの異なるトラン
ジスタＭ３７およびＭ３８を具備している。トランジス
タＭ３８は、トランジスタＭ３７と比較して例えば１０
倍といった電流増幅率を有している。
は、図５に示した差動増幅器３０ａの回路構成上におけ
る定電流源３０１に対応し、アンプ／ノイズキャンセル
回路３０の内部に配置される。このバイアス電流発生回
路３０ｃは、定電流供給用として大きさの異なるトラン
ジスタＭ３７およびＭ３８を具備している。トランジス
タＭ３８は、トランジスタＭ３７と比較して例えば１０
倍といった電流増幅率を有している。
【００８３】各トランジスタＭ３７およびＭ３８のドレ
イン電極は、列選択信号線Ｌ１４に接続されている。ま
た、トランジスタＭ３７のゲート電極には、バイアス電
流発生用の基準電圧ＶＢが供給される。一方、トランジ
スタＭ３８のゲート電極は、回路切り換えスイッチ３０
８をオン状態とすることにより基準電圧ＶＢが印加さ
れ、回路切り換えスイッチ３０９をオン状態とすること
により接地される。
イン電極は、列選択信号線Ｌ１４に接続されている。ま
た、トランジスタＭ３７のゲート電極には、バイアス電
流発生用の基準電圧ＶＢが供給される。一方、トランジ
スタＭ３８のゲート電極は、回路切り換えスイッチ３０
８をオン状態とすることにより基準電圧ＶＢが印加さ
れ、回路切り換えスイッチ３０９をオン状態とすること
により接地される。
【００８４】回路切り換えスイッチ３０８は、差動増幅
器３０ａ内の回路接続用トランジスタＭ３１およびＭ３
５に入力される回路接続信号ＳＷ３０に同期して開閉さ
れる。また、回路切り換えスイッチ３０９は、この回路
接続信号ＳＷ３０の逆極性で開閉される。従って、この
バイアス電流発生回路３０ｃでは、差動増幅器３０ａの
動作中にのみトランジスタＭ３８がオン状態となり、差
動増幅器３０ａに対するバイアス電流を増加させる。
器３０ａ内の回路接続用トランジスタＭ３１およびＭ３
５に入力される回路接続信号ＳＷ３０に同期して開閉さ
れる。また、回路切り換えスイッチ３０９は、この回路
接続信号ＳＷ３０の逆極性で開閉される。従って、この
バイアス電流発生回路３０ｃでは、差動増幅器３０ａの
動作中にのみトランジスタＭ３８がオン状態となり、差
動増幅器３０ａに対するバイアス電流を増加させる。
【００８５】これにより、差動増幅器３０ａの動作可能
な周波数帯域が広げられ、この周波数帯域の上限が、電
圧制御回路２０ａにより設定されたローパスフィルタの
カットオフ周波数を常に十分大きく上回る状態となる。
従って、低減可能なｋＴＣ雑音の周波数帯域に漏れが生
じることがなくなり、ｋＴＣ雑音の低減を広帯域にわた
って安定的に行うことが可能となる。
な周波数帯域が広げられ、この周波数帯域の上限が、電
圧制御回路２０ａにより設定されたローパスフィルタの
カットオフ周波数を常に十分大きく上回る状態となる。
従って、低減可能なｋＴＣ雑音の周波数帯域に漏れが生
じることがなくなり、ｋＴＣ雑音の低減を広帯域にわた
って安定的に行うことが可能となる。
【００８６】また、回路切り換えスイッチ３０８および
３０９を設けたことにより、差動増幅器３０ａの動作停
止時にはトランジスタＭ３８の動作も停止され、大きな
バイアス電流が発生されないので、消費電力が抑制され
る。
３０９を設けたことにより、差動増幅器３０ａの動作停
止時にはトランジスタＭ３８の動作も停止され、大きな
バイアス電流が発生されないので、消費電力が抑制され
る。
【００８７】なお、上記の差動増幅器３０ａの回路構成
例では、第１差動トランジスタＭ３２として、画素回路
１０ａ内の増幅用トランジスタＭ１２と同じ特性を有す
るものを用いたが、これらの間のトランジスタ比をずら
し、第１差動トランジスタＭ３２としてしきい値電圧の
大きなものを使用してもよい。これにより、リセットト
ランジスタＭ１１のドレイン電極側の電位が高まり、リ
セットトランジスタＭ１１のオン抵抗が高められること
から、リセットトランジスタＭ１１および光電変換素子
Ｄ１１によるローパスフィルタのカットオフ周波数をよ
り低下させることが可能となり、電圧制御回路２０ａに
よるカットオフ周波数の設定の自由度が増す。
例では、第１差動トランジスタＭ３２として、画素回路
１０ａ内の増幅用トランジスタＭ１２と同じ特性を有す
るものを用いたが、これらの間のトランジスタ比をずら
し、第１差動トランジスタＭ３２としてしきい値電圧の
大きなものを使用してもよい。これにより、リセットト
ランジスタＭ１１のドレイン電極側の電位が高まり、リ
セットトランジスタＭ１１のオン抵抗が高められること
から、リセットトランジスタＭ１１および光電変換素子
Ｄ１１によるローパスフィルタのカットオフ周波数をよ
り低下させることが可能となり、電圧制御回路２０ａに
よるカットオフ周波数の設定の自由度が増す。
【００８８】（付記１） マトリクス状に配置された各
画素領域において感知された画像信号をＸ−Ｙアドレス
の指定に基づいて順に出力することにより画像を撮像す
るＣＭＯＳイメージセンサにおいて、入射光を光電変換
する光電変換素子と、前記光電変換素子のカソード電極
を初期電圧にリセットするリセットトランジスタと、前
記光電変換素子に蓄積された電荷を電圧に変換する増幅
用トランジスタと、行方向に並列された前記画素領域か
らの信号出力を選択するための行選択信号に基づいて、
前記増幅用トランジスタの出力電圧を１画素分の画像信
号として出力する行選択トランジスタとを具備する画素
回路と、前記光電変換素子に対するリセット期間中に、
前記リセットトランジスタのゲート電位を制御して、前
記リセットトランジスタのオン抵抗と前記光電変換素子
のカソードに生じる寄生容量とで構成されるローパスフ
ィルタのカットオフ周波数を制御する電圧制御回路と、
を有することを特徴とするＣＭＯＳイメージセンサ。
画素領域において感知された画像信号をＸ−Ｙアドレス
の指定に基づいて順に出力することにより画像を撮像す
るＣＭＯＳイメージセンサにおいて、入射光を光電変換
する光電変換素子と、前記光電変換素子のカソード電極
を初期電圧にリセットするリセットトランジスタと、前
記光電変換素子に蓄積された電荷を電圧に変換する増幅
用トランジスタと、行方向に並列された前記画素領域か
らの信号出力を選択するための行選択信号に基づいて、
前記増幅用トランジスタの出力電圧を１画素分の画像信
号として出力する行選択トランジスタとを具備する画素
回路と、前記光電変換素子に対するリセット期間中に、
前記リセットトランジスタのゲート電位を制御して、前
記リセットトランジスタのオン抵抗と前記光電変換素子
のカソードに生じる寄生容量とで構成されるローパスフ
ィルタのカットオフ周波数を制御する電圧制御回路と、
を有することを特徴とするＣＭＯＳイメージセンサ。
【００８９】（付記２） 前記電圧制御回路は、前記リ
セット期間中において、前記リセットトランジスタの前
記ゲート電位を電源電位に設定して前記光電変換素子の
カソード電極を前記初期電圧にリセットした後、前記ゲ
ート電位を前記カットオフ周波数を制御するための周波
数制御電位に設定することを特徴とする付記１記載のＣ
ＭＯＳイメージセンサ。
セット期間中において、前記リセットトランジスタの前
記ゲート電位を電源電位に設定して前記光電変換素子の
カソード電極を前記初期電圧にリセットした後、前記ゲ
ート電位を前記カットオフ周波数を制御するための周波
数制御電位に設定することを特徴とする付記１記載のＣ
ＭＯＳイメージセンサ。
【００９０】（付記３） 前記電圧制御回路は、Ｐチャ
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタを具備して前記リセットトランジスタのゲート電
極を駆動するインバータ回路と、前記ＰチャネルＭＯＳ
トランジスタのドレイン電極と、前記ＮチャネルＭＯＳ
トランジスタのドレイン電極との間に設けられるブルー
ミング制御用トランジスタと、を有することを特徴とす
る付記１記載のＣＭＯＳイメージセンサ。
ネルＭＯＳトランジスタおよびＮチャネルＭＯＳトラン
ジスタを具備して前記リセットトランジスタのゲート電
極を駆動するインバータ回路と、前記ＰチャネルＭＯＳ
トランジスタのドレイン電極と、前記ＮチャネルＭＯＳ
トランジスタのドレイン電極との間に設けられるブルー
ミング制御用トランジスタと、を有することを特徴とす
る付記１記載のＣＭＯＳイメージセンサ。
【００９１】（付記４） 前記ブルーミング制御用トラ
ンジスタは、ゲート電極とドレイン電極とが前記リセッ
トトランジスタのゲート電極と接続されたＭＯＳトラン
ジスタであることを特徴とする付記３記載のＣＭＯＳイ
メージセンサ。
ンジスタは、ゲート電極とドレイン電極とが前記リセッ
トトランジスタのゲート電極と接続されたＭＯＳトラン
ジスタであることを特徴とする付記３記載のＣＭＯＳイ
メージセンサ。
【００９２】（付記５） 前記カットオフ周波数の制御
時において、前記ブルーミング制御用トランジスタのド
レイン電極に接続された前記ＰチャネルＭＯＳトランジ
スタまたは前記ＮチャネルＭＯＳトランジスタがオン状
態とされ、前記ブルーミング制御用トランジスタのソー
ス電極に接続された前記ＮチャネルＭＯＳトランジスタ
または前記ＰチャネルＭＯＳトランジスタがオフ状態と
されるとともに、前記ブルーミング制御用トランジスタ
のソース電極に前記初期電圧が供給されることを特徴と
する付記４記載のＣＭＯＳイメージセンサ。
時において、前記ブルーミング制御用トランジスタのド
レイン電極に接続された前記ＰチャネルＭＯＳトランジ
スタまたは前記ＮチャネルＭＯＳトランジスタがオン状
態とされ、前記ブルーミング制御用トランジスタのソー
ス電極に接続された前記ＮチャネルＭＯＳトランジスタ
または前記ＰチャネルＭＯＳトランジスタがオフ状態と
されるとともに、前記ブルーミング制御用トランジスタ
のソース電極に前記初期電圧が供給されることを特徴と
する付記４記載のＣＭＯＳイメージセンサ。
【００９３】（付記６） 前記電圧制御回路は、前記リ
セットトランジスタの有するしきい値電圧と、前記ブル
ーミング制御用トランジスタの有するしきい値電圧との
比に応じて、前記カットオフ周波数の制御時における前
記リセットトランジスタのゲート電位を設定することを
特徴とする付記４記載のＣＭＯＳイメージセンサ。
セットトランジスタの有するしきい値電圧と、前記ブル
ーミング制御用トランジスタの有するしきい値電圧との
比に応じて、前記カットオフ周波数の制御時における前
記リセットトランジスタのゲート電位を設定することを
特徴とする付記４記載のＣＭＯＳイメージセンサ。
【００９４】（付記７） 前記電圧制御回路は、前記リ
セット期間以外の期間において、前記リセットトランジ
スタが完全にオフ状態とならないように前記リセットト
ランジスタの前記ゲート電位を制御することを特徴とす
る付記１記載のＣＭＯＳイメージセンサ。
セット期間以外の期間において、前記リセットトランジ
スタが完全にオフ状態とならないように前記リセットト
ランジスタの前記ゲート電位を制御することを特徴とす
る付記１記載のＣＭＯＳイメージセンサ。
【００９５】（付記８） 前記リセット期間の開始時ま
たはその直前から、終了時までの間、前記増幅用トラン
ジスタおよび前記行選択トランジスタを回路構成の一部
として用いることにより動作する差動増幅器をさらに有
することを特徴とする付記１記載のＣＭＯＳイメージセ
ンサ。
たはその直前から、終了時までの間、前記増幅用トラン
ジスタおよび前記行選択トランジスタを回路構成の一部
として用いることにより動作する差動増幅器をさらに有
することを特徴とする付記１記載のＣＭＯＳイメージセ
ンサ。
【００９６】（付記９） 前記電圧制御回路は、前記カ
ットオフ周波数が、前記差動増幅器の動作する周波数帯
域の上限値以下となるように、前記リセットトランジス
タのゲート電位を制御することを特徴とする付記８記載
のＣＭＯＳイメージセンサ。
ットオフ周波数が、前記差動増幅器の動作する周波数帯
域の上限値以下となるように、前記リセットトランジス
タのゲート電位を制御することを特徴とする付記８記載
のＣＭＯＳイメージセンサ。
【００９７】（付記１０） 前記差動増幅器は、前記差
動増幅器の動作期間中において前記初期電圧が供給され
る第１の差動トランジスタを具備し、前記増幅用トラン
ジスタは、前記動作期間中において、前記第１の差動ト
ランジスタと対をなす第２の差動トランジスタとして用
いられることを特徴とする付記８記載のＣＭＯＳイメー
ジセンサ。
動増幅器の動作期間中において前記初期電圧が供給され
る第１の差動トランジスタを具備し、前記増幅用トラン
ジスタは、前記動作期間中において、前記第１の差動ト
ランジスタと対をなす第２の差動トランジスタとして用
いられることを特徴とする付記８記載のＣＭＯＳイメー
ジセンサ。
【００９８】（付記１１） 前記差動増幅器は、前記動
作期間中において、前記増幅用トランジスタおよび前記
行選択トランジスタと前記第１の差動トランジスタとを
電気的に接続し、前記リセット期間以外において、前記
増幅用トランジスタおよび前記行選択トランジスタと前
記第１の差動トランジスタとを電気的に分離する回路切
り換え用トランジスタを具備していることを特徴とする
付記１０記載のＣＭＯＳイメージセンサ。
作期間中において、前記増幅用トランジスタおよび前記
行選択トランジスタと前記第１の差動トランジスタとを
電気的に接続し、前記リセット期間以外において、前記
増幅用トランジスタおよび前記行選択トランジスタと前
記第１の差動トランジスタとを電気的に分離する回路切
り換え用トランジスタを具備していることを特徴とする
付記１０記載のＣＭＯＳイメージセンサ。
【００９９】（付記１２） 前記差動増幅器において、
前記第１の差動トランジスタの有するしきい値電圧は、
前記増幅用トランジスタの有するしきい値電圧より高い
ことを特徴とする付記１０記載のＣＭＯＳイメージセン
サ。
前記第１の差動トランジスタの有するしきい値電圧は、
前記増幅用トランジスタの有するしきい値電圧より高い
ことを特徴とする付記１０記載のＣＭＯＳイメージセン
サ。
【０１００】（付記１３） 前記差動増幅器の動作時に
おいて、前記差動増幅器に対するバイアス電流を増加さ
せるバイアス制御回路をさらに有することを特徴とする
付記８記載のＣＭＯＳイメージセンサ。
おいて、前記差動増幅器に対するバイアス電流を増加さ
せるバイアス制御回路をさらに有することを特徴とする
付記８記載のＣＭＯＳイメージセンサ。
【０１０１】
【発明の効果】以上説明したように、本発明のＣＭＯＳ
イメージセンサでは、電圧制御回路が、光電変換素子の
リセット期間中に、リセットトランジスタのゲート電位
を制御して、リセットトランジスタの有するオン抵抗を
変化させる。これによって、画素回路の内部において、
リセットトランジスタのオン抵抗と光電変換素子のカソ
ードに生じる寄生容量とにより構成されるローパスフィ
ルタのカットオフ周波数が制御される。従って、画素回
路から出力される画像信号から、任意の周波数以上の成
分が遮断され、ｋＴＣ雑音の高周波成分を低減すること
が可能となる。
イメージセンサでは、電圧制御回路が、光電変換素子の
リセット期間中に、リセットトランジスタのゲート電位
を制御して、リセットトランジスタの有するオン抵抗を
変化させる。これによって、画素回路の内部において、
リセットトランジスタのオン抵抗と光電変換素子のカソ
ードに生じる寄生容量とにより構成されるローパスフィ
ルタのカットオフ周波数が制御される。従って、画素回
路から出力される画像信号から、任意の周波数以上の成
分が遮断され、ｋＴＣ雑音の高周波成分を低減すること
が可能となる。
【０１０２】また、例えば、増幅用トランジスタと行選
択トランジスタを回路構成の一部として用いることによ
り動作する差動増幅器をさらに設けてもよい。この差動
増幅器は、リセット期間の開始時またはその直前から、
終了時までの間のみ動作して、所定の周波数以下のｋＴ
Ｃ雑音の成分を低減する。従って、上記のローパスフィ
ルタの特性と合わせて、広帯域のｋＴＣ雑音を低減する
ことが可能となる。
択トランジスタを回路構成の一部として用いることによ
り動作する差動増幅器をさらに設けてもよい。この差動
増幅器は、リセット期間の開始時またはその直前から、
終了時までの間のみ動作して、所定の周波数以下のｋＴ
Ｃ雑音の成分を低減する。従って、上記のローパスフィ
ルタの特性と合わせて、広帯域のｋＴＣ雑音を低減する
ことが可能となる。
【図１】本発明のＣＭＯＳイメージセンサが具備する単
一の画素回路を示す拡大図である。
一の画素回路を示す拡大図である。
【図２】本発明のＣＭＯＳイメージセンサの全体構成を
示す図である。
示す図である。
【図３】電圧制御回路より出力されるリセット信号のパ
ルス形状例を示す図である。
ルス形状例を示す図である。
【図４】本発明に適用可能な電圧制御回路の第１の回路
構成例を示す図である。
構成例を示す図である。
【図５】本発明に適用可能な差動増幅器の回路構成例を
示す図である。
示す図である。
【図６】本発明に適用可能なＣＤＳ回路の回路構成例を
示す図である。
示す図である。
【図７】本発明に適用可能な電圧制御回路の第２の回路
構成例を示す図である。
構成例を示す図である。
【図８】本発明に適用可能なバイアス電流発生回路の回
路構成例を示す図である。
路構成例を示す図である。
【図９】従来のＣＭＯＳイメージセンサにおける単一の
画素回路とその周辺の回路構成例を示す図である。
画素回路とその周辺の回路構成例を示す図である。
１０ａ 画素回路
２０ａ 電圧制御回路
Ｄ１１ 光電変換素子
Ｍ１１ リセットトランジスタ
Ｍ１２ 増幅用トランジスタ
Ｍ１３ 行選択トランジスタ
Ｌ１１ リセット信号線
Ｌ１２ 行選択信号線
Ｌ１３ リセット電圧供給線
Ｌ１４ 列選択信号線
フロントページの続き
Ｆターム(参考） 4M118 AA04 AA05 AB01 BA14 CA02
CA09 DB11 DD10 DD12 FA06
FA11 FA33 FA42
5C024 AX01 CX05 GX03 GX18 GY31
GY38 HX05 HX29 HX35 HX40
Claims (10)
- 【請求項１】 マトリクス状に配置された各画素領域に
おいて感知された画像信号をＸ−Ｙアドレスの指定に基
づいて順に出力することにより画像を撮像するＣＭＯＳ
イメージセンサにおいて、 入射光を光電変換する光電変換素子と、前記光電変換素
子のカソード電極を初期電圧にリセットするリセットト
ランジスタと、前記光電変換素子に蓄積された電荷を電
圧に変換する増幅用トランジスタと、行方向に並列され
た前記画素領域からの信号出力を選択するための行選択
信号に基づいて、前記増幅用トランジスタの出力電圧を
１画素分の画像信号として出力する行選択トランジスタ
とを具備する画素回路と、 前記光電変換素子に対するリセット期間中に、前記リセ
ットトランジスタのゲート電位を制御して、前記リセッ
トトランジスタのオン抵抗と前記光電変換素子のカソー
ドに生じる寄生容量とで構成されるローパスフィルタの
カットオフ周波数を制御する電圧制御回路と、 を有することを特徴とするＣＭＯＳイメージセンサ。 - 【請求項２】 前記電圧制御回路は、前記リセット期間
中において、前記リセットトランジスタの前記ゲート電
位を電源電位に設定して前記光電変換素子のカソード電
極を前記初期電圧にリセットした後、前記ゲート電位を
前記カットオフ周波数を制御するための周波数制御電位
に設定することを特徴とする請求項１記載のＣＭＯＳイ
メージセンサ。 - 【請求項３】 前記電圧制御回路は、 ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳ
トランジスタを具備して前記リセットトランジスタのゲ
ート電極を駆動するインバータ回路と、 前記ＰチャネルＭＯＳトランジスタのドレイン電極と、
前記ＮチャネルＭＯＳトランジスタのドレイン電極との
間に設けられるブルーミング制御用トランジスタと、 を有することを特徴とする請求項１記載のＣＭＯＳイメ
ージセンサ。 - 【請求項４】 前記ブルーミング制御用トランジスタ
は、ゲート電極とドレイン電極とが前記リセットトラン
ジスタのゲート電極と接続されたＭＯＳトランジスタで
あることを特徴とする請求項３記載のＣＭＯＳイメージ
センサ。 - 【請求項５】 前記カットオフ周波数の制御時におい
て、前記ブルーミング制御用トランジスタのドレイン電
極に接続された前記ＰチャネルＭＯＳトランジスタまた
は前記ＮチャネルＭＯＳトランジスタがオン状態とさ
れ、前記ブルーミング制御用トランジスタのソース電極
に接続された前記ＮチャネルＭＯＳトランジスタまたは
前記ＰチャネルＭＯＳトランジスタがオフ状態とされる
とともに、前記ブルーミング制御用トランジスタのソー
ス電極に前記初期電圧が供給されることを特徴とする請
求項４記載のＣＭＯＳイメージセンサ。 - 【請求項６】 前記電圧制御回路は、前記リセットトラ
ンジスタの有するしきい値電圧と、前記ブルーミング制
御用トランジスタの有するしきい値電圧との比に応じ
て、前記カットオフ周波数の制御時における前記リセッ
トトランジスタのゲート電位を設定することを特徴とす
る請求項４記載のＣＭＯＳイメージセンサ。 - 【請求項７】 前記リセット期間の開始時またはその直
前から、終了時までの間、前記増幅用トランジスタおよ
び前記行選択トランジスタを回路構成の一部として用い
ることにより動作する差動増幅器をさらに有することを
特徴とする請求項１記載のＣＭＯＳイメージセンサ。 - 【請求項８】 前記電圧制御回路は、前記カットオフ周
波数が、前記差動増幅器の動作する周波数帯域の上限値
以下となるように、前記リセットトランジスタのゲート
電位を制御することを特徴とする請求項７記載のＣＭＯ
Ｓイメージセンサ。 - 【請求項９】 前記差動増幅器は、前記差動増幅器の動
作期間中において前記初期電圧が供給される第１の差動
トランジスタを具備し、 前記増幅用トランジスタは、前記動作期間中において、
前記第１の差動トランジスタと対をなす第２の差動トラ
ンジスタとして用いられることを特徴とする請求項７記
載のＣＭＯＳイメージセンサ。 - 【請求項１０】 前記差動増幅器の動作時において、前
記差動増幅器に対するバイアス電流を増加させるバイア
ス制御回路をさらに有することを特徴とする請求項７記
載のＣＭＯＳイメージセンサ。
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