WO2005027511A1 - 固体撮像装置およびカメラシステム - Google Patents

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WO2005027511A1
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Tetsuo Nomoto
Eiji Makino
Keiji Mabuchi
Tsutomu Haruta
Shinjiro Kameda
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Sony Corporation
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    • H04N3/15—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices for picture signal generation
    • H04N3/155—Control of the image-sensor operation, e.g. image processing within the image-sensor

Definitions

  • the present invention relates to a solid-state imaging device and a camera system, and more particularly to an XY address type solid-state imaging device represented by a MOS type solid-state imaging device and a power camera system using the same as an imaging device.
  • An X-Y address type solid-state image pickup device for example, a MOS type solid-state image pickup device, has a configuration in which a unit pixel has a three-transistor power and a large number of unit pixels are arranged in a matrix.
  • Figure 1 shows the configuration of the unit pixel in this case.
  • the unit pixel 100 includes a photodiode (PD) 101, a transfer transistor 102, an amplification transistor 103, and a reset transistor 104.
  • PD photodiode
  • the potential of the floating node N101 is set to a low level (hereinafter referred to as L level) from the drain line 105 through the reset transistor 104 during a period when the row is not selected.
  • L level low level
  • H level high level
  • the reset transistor 104 is a delay type. This is because when the reset transistor 104 is turned on, the drain voltage serving as the power source of the pixel portion and the potential of the floating node 101 are made to match without variation. Therefore, the floating node potential when reset transistor 104 is on matches the potential level of the drain line. Specifically, as described in Patent Document 1, for example, the H level is the power supply potential VDD, and the L level is 0.4-0.7 V (the L level force). Moyo! /,).
  • the reset transistor and transfer transistor are turned off ⁇ on ⁇ off in sequence, and the reset phase potential and data phase potential are output.
  • the difference of this signal is output as an optical signal via a correlated double sampling (CDS) circuit.
  • CDS correlated double sampling
  • Patent Document 1 JP 2002-51263 A
  • the reset transistor adopts a delay structure, the floating node potential is increased by the leak current even when the reset transistor is in the off state (non-selected row).
  • the floating node potential is about IV when the threshold voltage is Vth IV.
  • the floating node potential in the data phase is lower than the floating node potential in the reset phase.
  • the voltage is greatly changed (decreased), and the potential difference from the floating node of the unselected row is reduced.
  • the one that reads the potential signal from the selected row that should be set to a high potential with respect to the non-selected row is not clear, so the noise of the non-selected row power becomes large, and as a result There was a problem that vertical stripes occurred in a bright scene.
  • the drain wiring drive circuit can see the influence of the capacitance component of the floating node via the reset transistor. If the drain wiring is connected to all the pixels in common, it is necessary to charge the floating node capacitance including the floating node capacitance via the reset transistor that is connected only by the drain wiring capacitance of all the pixels. From the point of view of high speed, it became a problem!
  • An object of the present invention is to reduce the noise of non-selective power, and to make vertical lines in a bright scene.
  • a solid-state image pickup device that can prevent the increase in the driver size of the drain line that does not need to be charged including the floating node capacitance via the reset transistor, and can ensure high-speed operation, and this as an image pickup device The purpose is to provide the camera system used.
  • the solid-state imaging device has a plurality of unit pixels formed in an imaging region, and the unit pixels charge according to the amount of incident light.
  • a solid-state imaging device includes a plurality of unit pixels formed in an imaging region, and the unit pixels include a photoelectric conversion unit that generates a charge according to an incident light amount.
  • a transfer transistor that transfers a signal of the photoelectric conversion unit to a floating node, an amplification transistor that outputs a signal of the floating node to a signal line, a reset transistor that resets the floating node, and a gate of the reset transistor And means capable of supplying three or more potentials to the electrode.
  • At least one potential among at least three potentials supplied to the gate electrode of the reset transistor is a negative potential.
  • means capable of setting a gate potential when the reset transistor is turned on and off to a negative power supply potential from a positive high level power supply potential through a ground level power supply potential.
  • the gate potential of the reset transistor is set to the ground potential at the timing of both the precharge phase and the data phase sample and hold.
  • the gate potential of the reset transistor of the non-selected pixel is a negative potential while the gate potential of the reset transistor of the selected pixel is set to the ground potential.
  • a camera system includes a photoelectric conversion unit that generates charges according to unit pixel force incident light amount, a transfer transistor that transfers a signal of the photoelectric conversion unit to a floating node, An amplifying transistor that outputs a signal of the floating node to a signal line; and a reset transistor that resets the floating node; and at least one of a plurality of potentials supplied to the gate electrode of the reset transistor is a negative potential
  • a camera system includes a photoelectric conversion unit that generates electric charge according to unit pixel force incident light amount, a transfer transistor that transfers a signal of the photoelectric conversion unit to a floating node, and A solid-state imaging device having an amplifying transistor that outputs a signal of the floating node to a signal line, a reset transistor that resets the floating node, and means capable of supplying three or more kinds of potentials to the gate electrode of the reset transistor And an optical system that guides incident light to the imaging unit of the solid-state imaging device, and a signal processing circuit that processes an output signal of the solid-state imaging device.
  • a negative potential is applied to the gate electrode of the reset transistor when not selected.
  • the rise time force of the common drain power supply is not affected by the floating node capacitance via the delay type reset transistor.
  • the gate voltage of the reset transistor is controlled by the three values of the power supply potential, the ground potential, and the negative power supply potential.
  • the voltage of the gate electrode when turning the reset transistor from on to off is held at the ground potential once from the power supply potential, Charge / discharge the ground potential once, then set the potential to the negative power supply potential.
  • FIG. 1 is a block diagram of a unit pixel for explaining a problem of a conventional technique.
  • FIG. 2 is a circuit diagram showing a configuration example of, for example, a MOS type solid-state imaging device according to an embodiment of the present invention.
  • FIG.3 Reset transistor gate potential, transfer transistor gate potential, common drain power supply potential, floating in selected and non-selected rows when reset transistor gate voltage is operated at VRST + (positive side) It is a figure which shows node potential.
  • FIG.4 Reset transistor gate potential and transfer transistor on the selected and non-selected rows when the reset transistor gate voltage is operated with two values of VRST + (positive side) and VRST- (minus side).
  • FIG. 6 is a diagram showing a gate potential, a common drain power supply potential, and a floating node potential.
  • FIG. 5 is a diagram for explaining a method of driving a gate voltage of a reset transistor in three values.
  • FIG. 6 is a diagram for explaining a method of driving the gate voltage of the reset transistor in three values, and explaining a method for setting the precharge phase and the data phase sample hold to the ground potential while using a negative potential. It is a figure for doing.
  • FIG. 7 is a diagram for explaining a method of combining a method of setting a negative potential via the ground level when turning off the reset transistor and a method of setting the sample hold timing to the ground level. .
  • FIG. 8 is a block diagram showing an example of the configuration of a camera system according to the present invention.
  • 10 Unit pixel, 11 ... Photodiode, 12 ... Transfer transistor, 13 ... Amplification transistor, 14 ... Reset transistor, 22 ... Vertical signal line, 23 ... Drain line, 24 ... Reset line, 25 ••• V shift register, 26 ⁇ MOS transistor, 31 ⁇ Sample hold / CDS circuit, 32 ⁇ Horizontal signal line, 34 ⁇ “H shift register.
  • FIG. 2 is a circuit diagram showing a configuration example of, for example, a MOS solid-state imaging device according to an embodiment of the present invention.
  • MOS type solid-state imaging device a large number of unit pixels are arranged in a matrix, but here, for simplification of the drawing, it is drawn as a pixel array of 2 rows ⁇ 2 columns. .
  • the unit pixel 10 forms a photoelectric conversion unit.
  • the unit pixel 10 has three N-type MOS transistors including a transfer transistor 12, an amplification transistor 13, and a reset transistor 14. It has become.
  • the photodiode 11 photoelectrically converts incident light into signal charges (for example, electrons) having a charge amount corresponding to the amount of light, and accumulates the signal light.
  • signal charges for example, electrons
  • the transfer transistor 12 is connected between the force sword of the photodiode 11 and the floating node Ni l, and the gate is connected to the vertical selection line 21, which is turned on to turn on the photodiode 11. Has the function of transferring the signal charge accumulated in the floating node Nl 1 to the floating node Nl 1.
  • the amplification transistor 13 is connected between the vertical signal line 22 and the power supply Vdd, the gate is connected to the floating node Nl 1, and the potential of the floating node Nl 1 is output to the vertical signal line 22 Has function.
  • the reset transistor 14 has a drain (one main electrode) connected to the drain line (wiring) 23, a source (the other main electrode) connected to the floating node Nil, and a gate connected to the reset line 24. It has a function to reset the potential of Ni l.
  • the vertical selection line 21, the drain line 23, and the reset line 24 are provided for each row of the pixel array.
  • the vertical signal line 22 is wired in the vertical (V) direction (up and down direction in the figure) for each column.
  • VDR V vertical drive circuit
  • the vertical selection line 21 and the reset line 24 are directly connected to each output terminal for outputting the vertical selection pulse T and the reset pulse R of the V shift register 25 for each row.
  • Drain wire 23 is connected to the reset voltage output terminal of the V shift register 25 through a P-type MOS transistor 26 for each row! The gate of P-type MOS transistor 26 is grounded!
  • the V shift register 25 drives the reset transistor 14 through the drain line 23 with three values (or four values or more), thereby selecting the selected row and the non-selected row.
  • a potential difference is set in the potential of the floating node ND11 to clarify the operation of the two selected rows and the non-selected rows.
  • one of the potentials supplied to the gate electrode of the reset transistor 14 is at least a negative potential.
  • the V shift register 25 supplies at least one kind of potential among the at least three kinds of potentials supplied to the gate electrode of the reset transistor 14 as a negative potential.
  • the V shift register 25 can set the gate potential when the reset transistor 14 is turned off to the negative power supply potential from the positive high level power supply potential to the ground level power supply potential. is there.
  • the gate potential of the reset transistor 14 is set to the ground potential at the timing of both the precharge phase and the data phase sample and hold.
  • the gate potential of the reset transistor 14 of the non-selected pixel is set to a negative potential while the gate potential of the reset transistor 14 of the selected pixel is set to the ground potential.
  • the load transistor 27 is connected.
  • the load transistor 27 has its gate connected to a load line 28 and serves as a constant current source.
  • a sample hold (SH) switch 29 made of an N-type MOS transistor is connected to the other end of the vertical signal line 22. Has been.
  • the control end (gate) of the sample hold switch 29 is connected to the SH line 30.
  • An input end of a sample hold (SH) / CDS (Correlated Double Sampling) circuit 31 is connected to the other end (the other main electrode) of the sample hold switch 29.
  • the sample and hold ZCDS circuit 31 is a circuit that samples and holds the potential Vsig of the vertical signal line 22 and performs correlated double sampling (CDS).
  • correlated double sampling refers to the process of sampling two voltage signals input in time series and outputting the difference between them.
  • a horizontal selection switch 33 having N-type MOS transistor power is connected.
  • horizontal scanning pulses H (H1, H2,9) Sequentially output during horizontal scanning from the H shift register (HSFR) 34 constituting the horizontal driving circuit (HDRV). Is given.
  • the read signal Hsig is derived as an output signal Vout from the output terminal 36 through the output amplifier 35 connected to one end of the horizontal signal line 35.
  • the conventional problem can be solved by applying a negative potential to the gate electrode of the reset transistor 14 when not selected.
  • Fig. 3 (A) One (G) and Fig. 4 (A) One (G) show the case where the gate voltage of the reset transistor is operated with two values of VRST + (positive side) and VRST- (minus side).
  • Reset transistor gate potential (RST line) V24, transfer transistor 12 gate potential (TR line) V21, common drain power supply potential V23, floating node potential VN in selected and non-selected rows FIG.
  • Fig. 3 (A)-1 (G) shows the gate voltage of the reset transistor VRST + (plus side).
  • Fig. 4 (A)-1 (G) shows the gate voltage of the reset transistor according to this embodiment as VRS T The case where it is operated on the (minus side) is shown.
  • the figure also shows the floating node potential in the binary operation of the reset (transistor gate voltage VRST + (positive side) and VRSTO (zero potential)) as before.
  • the rise time tl of the common drain power supply is shortened. Or, the size of the drain power supply driver is reduced. As a result, high speed operation and low chip size can be realized.
  • the floating node potential of the non-selected row is affected by the leak through the delay type reset transistor. Under the influence of the power supply, the sampling time of the data phase increased, and the potential difference between the selected and unselected rows was reduced.
  • the electrical coupling through the depletion type reset transistor 14 can be suppressed.
  • the floating node potential does not fluctuate (rise) with the potential of the common drain line. Therefore, the difference between the floating node potentials of the selected row and the unselected row is clarified at the data phase sampling timing. be able to.
  • the gate voltage of the reset transistor 14 is controlled by the function of controlling three values: power supply potential (for example, 3V), ground potential (OV), and negative power supply potential (for example, -IV).
  • power supply potential for example, 3V
  • OV ground potential
  • -IV negative power supply potential
  • a MOS type solid-state imaging device uses a dispersion type as a reset transistor. This has the advantage of reducing reset variations when the reset transistor is on.
  • the L level potential of the reset transistor in the non-selected row is set to a negative potential.
  • the amplitude of the gate of the conventional reset transistor (the amplitude of the power supply potential and the ground potential)
  • the amplitude becomes larger.
  • the potential generator (or power supply) may be burdened.
  • the gate voltage of the reset transistor 14 is a three-valued power supply potential (for example, 3V), a ground potential (OV), and a negative power supply potential (for example, ⁇ IV). Equipped with a function to control.
  • the function of setting the potential to the negative power supply potential after holding the power supply potential to the ground potential once, charging and discharging to the ground potential once is mounted.
  • the previous problem can be solved.
  • the power supply potential is 3V
  • the ground potential is 0V
  • the negative power supply potential is IV
  • the potential fluctuation of the ground potential is small with respect to the fluctuation of the negative power supply potential generated in the internal circuit.
  • the reset gate is set to ov for the selected row and negative potential for the non-selected row, there is always a significant difference between the floating node potentials of the selected row and the non-selected row. Can be prevented.
  • FIGS. 7 (A)-(G) for example, the method associated with FIGS. 5 (A)-(G) and the method associated with FIGS. 6 (A)-(G).
  • the driving that combines the method of setting the negative potential via the ground level (0) and the method of setting the timing of the sample hold to the ground level further increases the Two effects can be obtained at the same time.
  • the gate voltage of the reset transistor 14 is set to the power supply potential (for example, 3 V), the ground potential (OV), the negative power supply potential (for example, ⁇ IV
  • the power supply potential for example, 3 V
  • the ground potential for example, OV
  • the negative power supply potential for example, ⁇ IV
  • the potential of the floating node Nil is 0.5V.
  • the power supply voltage dd for example, 3.OV, is output as the reset voltage B1 from the V shift register 25, and the potential of the drain line 23 is also the power supply voltage Vdd.
  • the load signal applied to the load line 28 is set to 1.0 V, for example, and then the H-level reset signal R1 is output from the V shift register 25. Then, since the reset transistor 14 becomes conductive, the floating node Nil is connected to the drain line 23 through the reset transistor 14, and the potential is reset to the H level determined by the channel voltage of the reset transistor 14, for example, 2.5V. As a result, the gate potential of the amplification transistor 13 is also 2.5 V.
  • the potential Vsigl of the vertical signal line 22 is determined by the amplification transistor having the highest gate voltage among the amplification transistors of a plurality of pixels connected to the vertical signal line 22, and as a result, the vertical signal is determined by the potential of the floating node Ni l.
  • the potential Vsigl on line 22 is determined.
  • the amplification transistor 13 forms a load follower 27 and a source follower, and the output voltage appears on the vertical signal line 22 as the pixel potential Vsig 1.
  • the potential at this time is Vsig 1 force S reset level voltage. This reset level voltage is input to the sample and hold ZCDS circuit 31 through the sample and hold switch 29.
  • the vertical selection pulse Tl output from the V shift register 25 is set to the H level.
  • the transfer transistor 12 becomes conductive, photoelectrically converted by the photodiode 11, and the accumulated signal charge (electrons in this example) is transferred (read out) to the floating node Nil.
  • the gate potential force of the amplification transistor 13 changes in the negative direction according to the signal amount of the signal charge read from the photodiode 11 to the floating node N 11, and the potential Vsigl of the vertical signal line 22 accordingly. Also changes.
  • the potential Vsigl at this time becomes the voltage of the original signal level.
  • the voltage at this signal level is input to the sample and hold ZCDS circuit 31 through the sample and hold switch 29. Then, in the sample and hold ZCDS circuit 31, a difference between the previous reset level voltage and the current signal level voltage is obtained, and processing for holding this differential voltage is performed.
  • the reset voltage B1 output from the V shift register 25 is set to OV.
  • the reset voltage B1 ′ applied to the pixel 10 through the drain line 23 is determined by the channel voltage of the P-type MOS transistor, which is not OV, and is, for example, 0.5V.
  • the gate of the reset transistor 14 has a power supply potential that does not directly change the gate potential from the power supply potential 3V to the negative power supply potential when the reset transistor 14 is turned on and off through the reset line 24.
  • charge / discharge once to ground potential, then set to negative power supply potential to potential IV.
  • the potential difference required to pull out the negative power supply generation circuit is IV, and the charge / discharge charge is reduced, reducing the burden on the circuit.
  • the H shift register 34 starts a horizontal scanning operation and sequentially outputs horizontal scanning pulses HI, H2,.
  • the horizontal selection switch 33 is sequentially turned on, and the signals held in the sample and hold ZCDS circuit 31 are sequentially led to the horizontal signal line 32.
  • the pixel signals of the pixels in the second row are read out. Thereafter, the pixel signals of all rows can be read out by sequentially performing vertical scanning with the V shift register 25, and the signals of all pixels can be read out by sequentially performing horizontal scanning with the H shift register 34 for each row.
  • the gate voltage of the reset transistor 14 is set to the power supply potential ( (For example, 3V), ground potential (OV), and negative power supply potential (for example, -IV) are used for control, so noise from unselected rows can be reduced and vertical stripes can be suppressed in bright scenes.
  • the power supply potential for example, 3V
  • OV ground potential
  • -IV negative power supply potential
  • FIG. 8 is a block diagram showing an outline of the configuration of the camera system according to the present invention.
  • the camera system 40 drives an imaging device 41, an optical system that guides incident light to the pixel area of the imaging device 41, for example, a lens 42 that forms incident light (image light) on the imaging surface, and the imaging device 41. And a signal processing circuit 44 for processing the output signal of the imaging device 41.
  • the solid-state imaging device 41 the solid-state imaging device according to the above-described embodiment, that is, the potential of the unit pixel 10 supplied to the transfer transistor 12 and the gate electrode of the amplification transistor in addition to the photodiode 11 is used.
  • the drive circuit 43 has a timing generator (not shown) that generates various timing signals including a start pulse and a clock pulse that drive the V shift register 25 and the H shift register 34 in FIG.
  • the image pickup device (MOS type solid-state image pickup device) 41 that realizes the drive described in the operation example described above is driven.
  • the signal processing circuit 44 performs various signal processing on the output signal Vout of the MOS type solid-state imaging device 41 and outputs it as a video signal.
  • the MOS solid-state imaging device can reduce noise from non-selected rows. Since vertical lines in bright scenes can be suppressed, and the drain line driver size does not need to be charged via the reset transistor, including the floating node capacitance, it is possible to prevent the increase in drain line driver size and ensure high-speed operation. Small circuit scale 'Low power consumption and low noise, high-quality captured images can be obtained.
  • the fixed imaging device of the present invention may be a solid-state imaging device formed as one chip or a module type fixed imaging device formed as an assembly of a plurality of chips.
  • the imaging device is divided into a sensor chip that performs imaging, a signal processing chip that performs digital signal processing, and the like, and may further include an optical system.
  • the present invention can reduce noise from unselected rows, suppress the occurrence of vertical stripes in a bright scene, and can eliminate the need for charging including the floating node capacitance via a reset transistor. Since the increase in driver size can be prevented and high-speed operation can be ensured, it can be applied to electronic devices such as digital cameras and video cameras.

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Abstract

　非選択行からのノイズを小さくでき、明るいシーンにおける縦筋の発生を抑止でき、また、リセットトランジスタを介してフローティングノード容量を含めて充電をする必要がなく、ドレイン線のドライバサイズの増大を防止でき、高速動作を確保できる固体撮像装置およびこれを撮像デバイスとして用いたカメラシステムを提供する。 　フォトダイオード１１、フォトダイオード１１の信号をフローティングノードＮ１１に転送する転送トランジスタ１２、フローティングノードＮ１１の信号を垂直信号線２２に出力する増幅トランジスタ１３およびフローティングノードＮ１１をリセットするリセットトランジスタ１４を有する単位画素１０が行列状に配列したＭＯＳ型固体撮像装置において、リセットトランジスタ１４のゲート電圧を電源電位（たとえば３Ｖ）、グランド電位（０Ｖ）、負電源電位（たとえば、−１Ｖ）の３値により制御する。

Description

明 細 書
固体撮像装置およびカメラシステム
技術分野
[0001] 本発明は、固体撮像装置およびカメラシステムに関し、特に MOS型固体撮像装置 に代表される X-Yアドレス型固体撮像装置およびこれを撮像デバイスとして用いた力 メラシステムに関するものである。
背景技術
[0002] X-Yアドレス型固体撮像装置、たとえば MOS型固体撮像装置として、単位画素が 3トランジスタ力もなり、この単位画素が行列状に多数配列されてなる構成のものが知 られている。
この場合の単位画素の構成を図 1に示す。同図から明らかなように、単位画素 100 は、フォトダイオード（PD) 101、転送トランジスタ 102、増幅トランジスタ 103およびリ セットトランジスタ 104を有する。
[0003] 上記の画素構成を採る MOS型固体撮像装置では、行が非選択の期間はドレイン 線 105からリセットトランジスタ 104を通してフローティングノード N101の電位を低レ ベル (以下、 Lレベルと記す）にしておき、行を選択するときはフローティングノード N1 01の電位を高レベル（以下、 Hレベルと記す）にする動作が行われる。
[0004] このような MOS型固体撮像装置では、リセットトランジスタ 104はデイブレツシヨン型 を用いている。これは、リセットトランジスタ 104がオン時に、画素部の電源となるドレ イン電圧とフローティングノード 101の電位をバラツキなく一致させるためである。 したがって、リセットトランジスタ 104がオン時のフローティングノード電位は、ドレイ ン線の電位レベルに一致する。ドレイン線の電位レベルとして、具体的にはたとえば に特許文献 1にあるように、 Hレベルが電源電位 VDDであり、 Lレベルが 0. 4-0. 7 Vになる（Lレベル力 であってもよ!/、）。
[0005] ここで、フローティングノードの電位にっ ヽて、選択行と非選択行につ!ヽてそれぞれ 考える。
[0006] まず、選択行の動作について考える。 ドレイン線が Hレベルに設定された後、リセットトランジスタ、転送トランジスタを順次 オフ→オン→オフとし、リセット相電位とデータ相電位を出力する。相関 2重サンプリ ング (CDS)回路を介してこの信号の差分を光信号として出力する。
データ相電位の取得に際して、フォトダイオードの電荷をフローティングノードへ転 送すると、フローティングノード電位が低下する。
[0007] 次に、非選択行について考える。
リセットトランジスタおよび転送トランジスタの両方がオフ状態のままであり、ドレイン 線だけが Hレベルと Lレベルの値を繰りかえす。
特許文献 1：特開 2002-51263号公報
発明の開示
発明が解決しょうとする課題
[0008] ところが、従来の MOS型固体撮像装置では、リセットトランジスタがデイブレツシヨン 構造を採用するために、リセットトランジスタがオフ状態 (非選択行）においても、リー ク電流によって、フローティングノード電位が上昇する（しきい値電圧 Vthカ IVのと き、フローティングノード電位は IV程度)。
一方、選択行にぉ 、てデータ相のフローティングノード電位はリセット相のフローテ イングノード電位の電位に比べて低くなる。これが特に光量が大きい場合には電圧が 大きく変化 (低下)し、非選択行のフローティングノードとの電位差が小さくなる。 その結果、非選択行に対して高 ヽ電位に設定されるべき選択行からの電位信号を 読み取るものが、この電位差が明確でなくなるために、非選択行力ものノイズが大きく なり、結果として、明るいシーンにおける縦筋が発生するという問題があった。
[0009] また、同じくリセットトランジスタがデイブレツシヨン構造を採用することに起因して、ド レイン配線の駆動回路からは、リセットトランジスタを介してフローティングノードの容 量成分の影響が見える。ドレイン配線が全画素共通に接続されている場合には、全 画素のドレイン配線容量だけでなぐリセットトランジスタを介してフローティングノード 容量を含めて充電をする必要が発生し、ドレイン線のドライバサイズの点からも、高速 '性の点からも問題となって!/ヽた。
[0010] 本発明の目的は、非選択行力ものノイズを小さくでき、明るいシーンにおける縦筋 の発生を抑止でき、また、リセットトランジスタを介してフローティングノード容量を含め て充電をする必要がなぐドレイン線のドライバサイズの増大を防止でき、高速動作を 確保できる固体撮像装置およびこれを撮像デバイスとして用いたカメラシステムを提 供することにある。
課題を解決するための手段
[0011] 上記目的を達成するため、本発明の第 1の観点の固体撮像装置は、撮像領域内に 形成された複数の単位画素を有し、前記単位画素は、入射光量に応じて電荷を生 成する光電変換部と、前記光電変換部の信号をフローティングノードに転送する転 送トランジスタと、前記フローティングノードの信号を信号線に出力する増幅トランジス タと、前記フローティングノードをリセットするリセットトランジスタとを有し、前記リセット トランジスタのゲート電極に供給される複数の電位の少なくとも 1つ力 負電位である
[0012] 本発明の第 2の観点の固体撮像装置は、撮像領域内に形成された複数の単位画 素を有し、前記単位画素は、入射光量に応じて電荷を生成する光電変換部と、前記 光電変換部の信号をフローティングノードに転送する転送トランジスタと、前記フロー ティングノードの信号を信号線に出力する増幅トランジスタと、前記フローティングノ ードをリセットするリセットトランジスタと、前記リセットトランジスタのゲート電極に 3種類 以上の電位を供給可能な手段とを有する。
[0013] 好適には、前記リセットトランジスタのゲート電極に供給する少なくとも 3種類以上の 電位のうち少なくとも 1種類の電位の電圧が負電位である。
[0014] 好適には、前記リセットトランジスタをオン状態力もオフ状態にする際のゲート電位 を、正のハイレベル電源電位から、グランドレベル電源電位を経て、負電源電位に設 定可能な手段を有する。
[0015] また、好適には、プリチャージ相およびデータ相のサンプルホールドの両方のタイミ ングで、前記リセットトランジスタのゲート電位がグランド電位に設定されて 、る。 また、好適には、この選択画素の前記リセットトランジスタのゲート電位がグランド電 位に設定されている期間、非選択の画素のリセットトランジスタのゲート電位は負電位 である [0016] 好適には、前記信号線を経由して出力された信号を処理するチップを有する。
[0017] 本発明の第 3の観点のカメラシステムは、単位画素力 入射光量に応じて電荷を生 成する光電変換部と、前記光電変換部の信号をフローティングノードに転送する転 送トランジスタと、前記フローティングノードの信号を信号線に出力する増幅トランジス タと、前記フローティングノードをリセットするリセットトランジスタとを有し、前記リセット トランジスタのゲート電極に供給される複数の電位の少なくとも 1つ力 負電位である 固体撮像装置と、前記固体撮像装置の撮像部に入射光を導く光学系と、前記固体 撮像装置の出力信号を処理する信号処理回路とを有する。
[0018] 本発明の第 4の観点のカメラシステムは、単位画素力 入射光量に応じて電荷を生 成する光電変換部と、前記光電変換部の信号をフローティングノードに転送する転 送トランジスタと、前記フローティングノードの信号を信号線に出力する増幅トランジス タと、前記フローティングノードをリセットするリセットトランジスタと、前記リセットトランジ スタのゲート電極に 3種類以上の電位を供給可能な手段とを有する固体撮像装置と 、前記固体撮像装置の撮像部に入射光を導く光学系と、前記固体撮像装置の出力 信号を処理する信号処理回路とを有する。
[0019] 本発明によれば、非選択時のリセットトランジスタのゲート電極に負電位を印加する 。 これにより、共通ドレイン電源の立ち上がり時間力 デイブレツシヨン型のリセットト ランジスタを介したフローティングノード容量の影響を受けることがなくなる。
また、本発明によれば、リセットトランジスタのゲート電圧を電源電位、グランド電位、 負電源電位の 3値により制御する。
たとえば、リセットトランジスタをオン→オフする際のゲート電極の電圧を、電源電位 力ゝら負電源電位に直接的にゲート電位を変化させる代わりに、電源電位カゝら一度グ ランド電位に保持し、グランド電位に充放電を一度行った後、負電源電位に電位を 設定する。
発明の効果
[0020] 本発明によれば、非選択行力ものノイズを小さくでき、明る 、シーンにおける縦筋の 発生を抑止できる。
また、リセットトランジスタを介してフローティングノード容量を含めて充電をする必要 がなぐドレイン線のドライバサイズの増大を防止でき、高速動作を確保できる利点が ある。
図面の簡単な説明
[0021] [図 1]従来技術の課題を説明するための単位画素の構成図である。
[図 2]本発明の一実施形態に係るたとえば MOS型固体撮像装置の構成例を示す回 路図である。
[図 3]リセットトランジスタのゲート電圧を VRST+ (プラス側）で動作させた場合の、選 択行および非選択行におけるリセットトランジスタのゲート電位、転送トランジスタのゲ ート電位、共通ドレイン電源電位、フローティングノード電位を示す図である。
[図 4]リセットトランジスタのゲート電圧を VRST+ (プラス側）と VRST- (マイナス側） の 2値で動作させた場合の、選択行および非選択行におけるリセットトランジスタのゲ ート電位、転送トランジスタのゲート電位、共通ドレイン電源電位、フローティングノー ド電位を示す図である。
[図 5]リセットトランジスタのゲート電圧を 3値駆動する方法を説明するための図である
[図 6]リセットトランジスタのゲート電圧を 3値駆動する方法を説明するための図であつ て、負電位を利用しつつプリチャージ相とデータ相のサンプルホールドがグランド電 位に設定する方法を説明するための図である。
[図 7]リセットトランジスタをオフにする際に、グランドレベルを経由して負電位とする方 法と、サンプルホールドのタイミングをグランドレベルとする方法を複合した方法を説 明するための図である。
[図 8]本発明に係るカメラシステムの構成の一例を示すブロック図である。
符号の説明
[0022] 10…単位画素、 11…フォトダイオード、 12…転送トランジスタ、 13…増幅トランジス タ、 14· ··リセットトランジスタ、 22· ··垂直信号線、 23· ··ドレイン線、 24· ··リセット線、 25 •••Vシフトレジスタ、 26· ··Ρ型 MOSトランジスタ、 31…サンプルホールド/ CDS回路 、 32· ··水平信号線、 34· "Hシフトレジスタ。
発明を実施するための最良の形態 [0023] 以下、本発明の実施の形態について図面を参照して詳細に説明する。
[0024] 図 2は、本発明の一実施形態に係るたとえば MOS型固体撮像装置の構成例を示 す回路図である。なお、 MOS型固体撮像装置では、多数の単位画素が行列状に配 列されることになるが、ここでは、図面の簡略化のために、 2行 X 2列の画素配列とし て描いている。
[0025] 図 2において、単位画素 10は、光電変換部を形成する、たとえばフォトダイオード 1 1以外に、転送トランジスタ 12、増幅トランジスタ 13およびリセットトランジスタ 14の 3 つの N型 MOSトランジスタを有する 3トランジスタ構成となっている。
[0026] この画素構成において、フォトダイオード 11は、入射光をその光量に応じた電荷量 の信号電荷 (たとえば、電子）に光電変換して蓄積する。
[0027] 転送トランジスタ 12は、フォトダイオード 11の力ソードとフローティングノード Ni lと の間に接続され、ゲートが垂直選択線 21に接続されており、導通 (オン)することによ つてフォトダイオード 11に蓄積されて 、る信号電荷をフローティングノード Nl 1に転 送する機能を持っている。
[0028] 増幅トランジスタ 13は、垂直信号線 22と電源 Vddとの間に接続され、ゲートがフロ 一ティングノード Nl 1に接続されており、フローティングノード Nl 1の電位を垂直信号 線 22に出力する機能を持っている。
リセットトランジスタ 14は、ドレイン（一方の主電極）がドレイン線（配線） 23に、ソース (他方の主電極）がフローティングノード Ni lに、ゲートがリセット線 24にそれぞれ接 続されており、フローティングノード Ni lの電位をリセットする機能を持っている。
[0029] この単位画素 10が行列状に配置されてなる画素領域 (撮像領域）にお 、て、垂直 選択線 21、ドレイン線 23およびリセット線 24の 3本の線は、画素配列の各行ごとに水 平 (H)方向（図の左右方向）に配線されており、垂直信号線 22は各列ごとに垂直 (V )方向（図の上下方向）に配線されている。
そして、垂直選択線 21、ドレイン線 23およびリセット線 24は、垂直駆動回路 (VDR V)を構成する Vシフトレジスタ（VSFR) 25によって駆動される。
[0030] 垂直選択線 21およびリセット線 24は、 Vシフトレジスタ 25の垂直選択パルス Tおよ びリセットパルス Rを出力する各出力端に各行ごとに直接接続されている。ドレイン線 23は、 Vシフトレジスタ 25のリセット電圧出力端に対して各行ごとに P型 MOSトランジ スタ 26を介して接続されて!、る。 P型 MOSトランジスタ 26のゲートは接地されて!、る
[0031] 本実施形態においては、 Vシフトレジスタ 25は、ドレイン線 23を通してリセットトラン ジスタ 14を 3値 (4値以上であってもよ ヽ）で駆動することにより、選択行と非選択行の フローティングノード ND11の電位に電位差を設け、 2つの選択行と非選択行の動作 が明確にする。
たとえば本実施形態においては、リセットトランジスタ 14のゲート電極に供給する電 位の 1つ力 少なくとも負電位である。
また、たとえば、 Vシフトレジスタ 25は、リセットトランジスタ 14のゲート電極に供給す る少なくとも 3種類以上の電位のうち少なくとも 1種類の電位の電圧が負電位として供 給する。
また、 Vシフトレジスタ 25は、リセットトランジスタ 14をオン状態力もオフ状態にする 際のゲート電位を、正のハイレベル電源電位から、グランドレベル電源電位を経て、 負電源電位に設定することが可能である。
また、本実施形態においては、プリチャージ相およびデータ相のサンプルホールド の両方のタイミングで、リセットトランジスタ 14のゲート電位がグランド電位に設定され ている。
そして、 Vシフトレジスタ 25は、選択画素のリセットトランジスタ 14のゲート電位がグ ランド電位に設定されている期間、非選択の画素のリセットトランジスタ 14のゲート電 位は負電位とする。
[0032] このリセットトランジスタ 14の駆動動作については後でさらに詳述する。
[0033] 上記画素領域の垂直方向（図中の上下方向）に一方側において、各列ごとに、垂 直信号線 22の一端とグランドとの間に N型 MOSトランジスタ力もなる負荷トランジスタ
27が接続されている。この負荷トランジスタ 27は、そのゲートがロード（Load)線 28に 接続されて定電流源の役目をする。
[0034] 画素領域の垂直方向の他方側において、垂直信号線 22の他端には、 N型 MOSト ランジスタからなるサンプルホールド（SH)スィッチ 29の一端（一方の主電極）が接続 されている。このサンプルホールドスィッチ 29の制御端 (ゲート）は SH線 30に接続さ れている。
[0035] サンプルホールドスィッチ 29の他端（他方の主電極）には、サンプルホールド (SH) /CDS(Correlated Double Sampling)回路 31の入力端が接続されている。
サンプルホールド ZCDS回路 31は、垂直信号線 22の電位 Vsigをサンプルホール ドし、相関二重サンプリング (CDS)を行う回路である。
ここで、相関二重サンプリングとは、時系列で入力される 2つの電圧信号をサンプリ ングしてその差分を出力する処理を言う。
[0036] サンプルホールド ZCDS回路 31の出力端と水平信号線 32との間には、 N型 MOS トランジスタ力もなる水平選択スィッチ 33が接続されている。
この水平選択スィッチ 33の制御端 (ゲート）には、水平駆動回路 (HDRV)を構成 する Hシフトレジスタ（HSFR) 34から水平走査時に順次出力される水平走査パルス H (H1, H2,…；)が与えられる。
[0037] 水平走査パルス Hが与えられ、水平選択スィッチ 33がオンすることで、サンプルホ 一ルド ZCDS回路 31で相関二重サンプリング (CDS)された信号が水平選択スイツ チ 33を通して水平信号線 32に読み出される。
この読み出された信号 Hsigは、水平信号線 35の一端に接続された出力アンプ 35 を通して出力端子 36から出力信号 Voutとして導出される。
[0038] 以下に、本実施形態における、リセットトランジスタ 14の駆動電位 (ゲート電位)の幾 つかの設定方法、並びにそれらの効果について、従来回路との比較を含めて説明す る。
[0039] (設定方法 1)
この方法では、非選択時のリセットトランジスタ 14のゲート電極に負電位を印加でき るよう〖こすることで、従来の課題を解決することができる。
図 3 (A)一 (G)および図 4 (A)一 (G)は、リセットトランジスタのゲート電圧を VRST + (プラス側）と VRST— (マイナス側）の 2値で動作させた場合の，選択行および非選 択行におけるリセットトランジスタのゲート電位 (RST線) V24、転送トランジスタ 12の ゲート電位 (TR線) V21、共通ドレイン電源電位 V23、フローティングノード電位 VN 11を示す図である。
図 3 (A)一 (G)がリセットトランジスタのゲート電圧を VRST+ (プラス側）で動作させ た場合、図 4 (A)一 (G)が本実施形態に係るリセットトランジスタのゲート電圧を VRS T (マイナス側)で動作させた場合を示す。
また、図において、比較のために、従来どおり（リセット 'トランジスタのゲート電圧を VRST+ (プラス側）と VRSTO (ゼロ電位） )の 2値動作におけるフローティングノード 電位もあわせて示す。
[0040] 従来回路では、図 3 (A)一 (G)に示すように、共通ドレイン電源の立ち上がり時間 t 1力 デイブレツシヨン型のリセットトランジスタ 14を介したフローティングノード容量の 影響を受け、長いものとなっていた。
ところが、本実施形態に係る方法によれば、図 4 (A)—（G)に示すように、ディプレ ッシヨン型リセットトランジスタ 14を用いた場合においても、そのリセットトランジスタ 14 を介した電気的な接続力 、さく抑えられる。
このために、共通ドレイン電源の立ち上がり時間 tlが短くなる。または、ドレイン電 源のドライバのサイズが小さくなる。これにより、高速動作と低チップサイズィ匕を実現 できる。
[0041] また、従来回路では、図 3 (A)一 (G)に示すように、非選択行のフローティングノー ド電位は、デイブレツシヨン型のリセットトランジスタを介したリークの影響により、共通 ドレイン電源の影響を受けてデータ相のサンプリング時間にお 、て上昇し、選択行と 非選択行の電位差が小さくなる方向へ作用していた。
ところが、本実施形態に係る方法によれば、図 4 (A)—（G)に示すように、ディプレ ッシヨン型のリセットトランジスタ 14を介した電気的な結合を抑えられるために、非選 択行のフローティングノード電位が共通ドレイン線の電位に伴って変動（上昇）しな ヽ したがって、データ相のサンプリングのタイミングにお 、て選択行と非選択行のフロ 一ティングノード電位の差異を明確にすることができる。
その結果として、光量が大きいときにも飽和たて筋の発生を抑制させることができる [0042] (設定方法 2)
この方法では、リセットトランジスタ 14のゲート電圧を電源電位 (たとえば、 3V)、グ ランド電位 (OV)、負電源電位 (たとえば、 -IV)の 3値を制御する機能を搭載すること で、従来の課題を解決することができる。
[0043] 前述したように、 MOS型固体撮像装置ではリセットトランジスタとしてはデイブレツシ ヨン型を用いている。これにより、リセットトランジスタがオン時にそのリセットバラツキを 低減できるメリットがある。
一方、このとき、第 1に非選択行と選択行のフローティングノード電位の差異が明確 でなくなること、第 2に共通ドレイン電源の立場からは、高速性およびチップサイズの 問題があった。
そこで、本実施形態においては、非選択行のリセットトランジスタの Lレベル電位を 負電位に設定する。
[0044] MOS型固体撮像装置に負電位を供給するためには、外部電源カゝら供給する方法 と、内部回路で負電位を発生させる方法の 2種類が考えられる。
従来のリセットトランジスタのゲートの振幅（電源電位とグランド電位の振幅）に比べ て、上記方法による負電位を用いる場合にはその振幅が大きくなるために、回路の 充放電の電荷量が大きぐ各電位発生回路 (または電源）に負担がかかるおそれが ある。
また、そのために負電位を内部生成する回路では、振幅分だけの電荷供給能力を 大きくする必要があり、そのためにチップサイズが増大する。
特に、内部回路で発生させる負電源の場合には、発生電位に回路ノイズが重畳す る。負電源電位の供給先であるリセットトランジスタ 14のゲートは、フローティングノー ド Nl 1と容量結合して 、るために、負電源電位の変動がそのままセンサ ·ノイズとなつ て現れる。
[0045] これらの問題を解決するために、本実施形態においては、リセットトランジスタ 14の ゲート電圧を電源電位 (たとえば 3V)、グランド電位 (OV)、負電源電位 (たとえば、 - IV)の 3値を制御する機能を搭載する。
[0046] たとえば、図 5 (A)—（G)に示すように、電荷供給能力の問題については、リセットト ランジスタ 14のゲート電位を 3値駆動することにより負電源発生回路の負担を低減で きる。
これまでは、リセットトランジスタをオン→オフする際のゲート電極の電圧は、電源電 位力ゝら負電源電位に直接的にゲート電位を変化させていた。
本実施形態に係る 3値駆動機能を可能にすることにより、電源電位から一度グラン ド電位に保持し、グランド電位に充放電を一度行った後、負電源電位に電位を設定 する機能を搭載することで、先の問題を解決することができる。
簡単には、電源電位が 3V、グランド電位を 0V、負電源電位を IVとすると、以下 の効果を得ることができる。
従来の電源電位から負電源電位にダイレクトに電圧変化する場合には、回路容量 を C[F]とすると、その充放電電荷量は Q = C (V1— V2) =4Cとなり、負電源発生回 路には 4Cの負担が発生する。
一方、グランド電位を一度経由する場合には、負電源発生回路が引き抜くのに必 要な電位差は IVだから充放電電荷量は 1Cになり、従来の方法の 4分の 1の負担に 低減される。
また、内部回路で発生させる負電源の場合には、発生電位に回路ノイズが重畳す る。負電源電位の供給先であるリセットトランジスタ 14のゲートはフローティングノード Nl 1と容量結合して 、るために、負電源電位の変動がそのままセンサ ·ノイズとなつ て現れる。
ところで、内部回路にて生成する負電源電位の変動に対して、グランド電位の電位 変動は小さい。
これを利用して、たとえば図 6 (A)—（G)に示すように、選択行において、プリチヤ ージ相およびデータ相のサンプル ·ホールドのタイミング期間にグランド電位にリセッ ト ·トランジスタのゲート電極電位を固定する（非選択行のリセット ·トランジスタのゲート 電位は常に負電位に固定される)。
これにより、負電位への変化回数が少なくなるため、負電荷の供給負担が低減され るだけでなぐ負電源発生回路の電位変動によるフローティングノード電位の容量結 合性の変動によるノイズ影響が抑えられる。 さらに、リセットゲートを選択行は ov、非選択行は負電位とすることで、選択行と非 選択行のフローティングノード電位に必ず有為な差がつくので、明るいシーンにおい ても、縦筋を防止することができる。
[0048] さらにまた、たとえば図 7 (A)—（G)に示すように、図 5 (A)—（G)に関連つ付けた 方法と図 6 (A)—（G)に関連付けた方法、すなわち、リセットトランジスタ 14をオフに する際に、グランドレベル (0)を経由して負電位とする方法と、サンプルホールドのタ イミングをグランドレベルとする方法を複合した駆動によれば、さらに 2つの効果が同 時に得られる。
[0049] 次に、上記構成の本実施形態に係る MOS型固体撮像装置の動作例につ ヽて、説 明する。ここでは、図 2の左下の画素に着目して説明するものとし、一例としてリセット トランジスタ 14のゲート電圧を電源電位（たとえば、 3 V)、グランド電位（OV)、負電源 電位 (たとえば、 -IV)の 3値を制御する方法を採用する場合を例として説明する。
[0050] 先ず、非選択時は、フローティングノード Ni lの電位は 0. 5Vとなっている。このとき 、 Vシフトレジスタ 25からリセット電圧 B1として電源電圧 dd、たとえば 3. OVが出力さ れておりドレイン線 23の電位も電源電圧 Vddになっている。
[0051] ロード線 28に与えるロード (Load)信号をたとえば 1. 0Vとし、次に Vシフトレジスタ 25から Hレベルのリセット信号 R1を出力する。すると、リセットトランジスタ 14が導通 するため、フローティングノード Ni lはリセットトランジスタ 14を通してドレイン線 23と つながり、その電位がリセットトランジスタ 14のチャネル電圧で決まる Hレベル、たとえ ば 2. 5Vにリセットされる。これにより、増幅トランジスタ 13のゲート電位も 2. 5Vとなる
[0052] 垂直信号線 22の電位 Vsiglは、垂直信号線 22につながる複数の画素の増幅トラ ンジスタのうち最もゲート電圧の高いものによって決まり、その結果、フローティングノ ード Ni lの電位によって垂直信号線 22の電位 Vsiglが決まる。具体的には、増幅ト ランジスタ 13が負荷トランジスタ 27とソースフォロアを形成し、その出力電圧が画素 電位 Vsig 1として垂直信号線 22上に現れる。このときの電位 Vsig 1力 Sリセットレベル の電圧となる。このリセットレベルの電圧は、サンプルホールドスィッチ 29を通してサ ンプルホールド ZCDS回路 31に入力される。 [0053] 次に、 Vシフトレジスタ 25から出力される垂直選択パルス Tlを Hレベルにする。す ると、転送トランジスタ 12が導通し、フォトダイオード 11で光電変換され、蓄積された 信号電荷 (本例では、電子）をフローティングノード Ni lに転送する（読み出す)。こ れにより、増幅トランジスタ 13のゲート電位力 フォトダイオード 11からフローティング ノード N 11に読み出された信号電荷の信号量に応じて負の方向に変化し、それに応 じて垂直信号線 22の電位 Vsiglも変化する。
[0054] このときの電位 Vsiglが本来の信号レベルの電圧となる。この信号レベルの電圧は 、サンプルホールドスィッチ 29を通してサンプルホールド ZCDS回路 31に入力され る。そして、サンプルホールド ZCDS回路 31では、先のリセットレベルの電圧と今回 の信号レベルの電圧との差分をとり、この差分電圧を保持する処理が行われる。
[0055] 次に、 Vシフトレジスタ 25から出力されるリセット電圧 B1を OVにする。このとき、ドレ イン線 23を通して画素 10に与えられるリセット電圧 B1 'は OVではなぐ P型 MOSトラ ンジスタのチャネル電圧で決まり、たとえば 0. 5Vになる。
その状態において、 Vシフトレジスタ 25から Hレベルのリセット信号 R1を出力すると 、リセットトランジスタ 14が導通するため、フローティングノード Ni lはリセットトランジス タ 14を通してドレイン線 23とつながり、その電位がドレイン線 23の電位、即ち 0. 5V になり、画素 10が非選択の状態に復帰する。
このとき、リセットトランジスタ 14のゲートには、リセット線 24を通してリセットトランジス タ 14をオン→オフする際に、電源電位 3V力ゝら負電源電位に直接的にゲート電位を 変化させるのではなぐ電源電位から一度グランド電位 OVに保持し、グランド電位に 充放電を一度行った後、負電源電位に電位 IVに設定する。これにより、負電源発 生回路が引き抜くのに必要な電位差は IVとなり、充放電電荷量が少なくなり回路の 負担が低減される。
[0056] この非選択状態では、フローティングノード Ni lの電位力 ではなく 0. 5Vなので 、転送トランジスタ 12を通して電子がフォトダイオード 11にリークすることが防止される 。ここで、フローティングノード Ni lの電位が 0. 5Vとなるのは、 Vシフトレジスタ 25の リセット電圧出力端とドレイン線 23との間に接続された P型 MOSトランジスタ 26の作 用による。 [0057] 上述した一連の動作で 1行目の画素が全て同時に駆動され、 1行分の信号がサン プルホールド/ CDS回路 31に同時に保持 (記憶）される。その後、フォトダイオード 1 1での光電変換 (露光)および光電子の蓄積期間に入る。
そして、この光電子蓄積期間に Hシフトレジスタ 34が水平走査の動作を開始し、水 平走査パルス HI, H2,…を順次出力する。これにより、水平選択スィッチ 33が順次 導通し、サンプルホールド ZCDS回路 31に保持されて 、た信号を順に水平信号線 32に導出する。
[0058] 同様の動作を次には 2行目の画素について行えば、 2行目の画素の画素信号が読 み出される。以降、 Vシフトレジスタ 25で順次垂直走査することによって全ての行の 画素信号を読み出すことができ、また各行ごとに Hシフトレジスタ 34で順次水平走査 することによって全画素の信号を読み出すことができる。
[0059] 上述したように、単位画素 10が転送トランジスタ 12、増幅トランジスタ 13およびリセ ットトランジスタ 14を有する 3トランジスタ構成の MOS型固体撮像装置において、リセ ットトランジスタ 14のゲート電圧を電源電位 (たとえば 3V)、グランド電位 (OV)、負電 源電位 (たとえば、—IV)の 3値により制御するようにしたので、非選択行からのノイズ を小さくでき、明るいシーンにおける縦筋の発生を抑止できる。
また、リセットトランジスタを介してフローティングノード容量を含めて充電をする必要 がなぐドレイン線のドライバサイズの増大を防止でき、高速動作を確保できる利点が ある。
[0060] 図 8は、本発明に係るカメラシステムの構成の概略を示すブロック図である。
本カメラシステム 40は、撮像デバイス 41と、この撮像デバイス 41の画素領域に入射 光を導く光学系、たとえば入射光 (像光)を撮像面上に結像させるレンズ 42と、撮像 デバイス 41を駆動する駆動回路 43と、撮像デバイス 41の出力信号を処理する信号 処理回路 44などを有する構成となって 、る。
[0061] このカメラシステムにおいて、撮像デバイス 41として、上記実施形態に係る固体撮 像装置、即ち単位画素 10がフォトダイオード 11の外に、転送トランジスタ 12、増幅ト トランジスタのゲート電極に供給する電位の 1つ力 少なくとも負電位であり、あるいは リセットトランジスタのゲート電極に 3種類以上の電位を供給可能な構成を有する MO S型固体撮像装置が用いられる。
[0062] 駆動回路 43は、図 2における Vシフトレジスタ 25や Hシフトレジスタ 34を駆動するス タートパルスやクロックパルスを含む各種のタイミング信号を発生するタイミングジエネ レータ（図示せず)を有し、先述した動作例で説明した駆動を実現すベぐ撮像デバ イス (MOS型固体撮像装置) 41を駆動する。信号処理回路 44は、 MOS型固体撮 像装置 41の出力信号 Voutに対して種々の信号処理を施して映像信号として出力 する。
[0063] このように、本カメラシステムによれば、先述した実施形態に係る MOS型固体撮像 装置を撮像デバイス 41として用いることにより、当該 MOS型固体撮像装置が非選択 行からのノイズを小さくでき、明るいシーンにおける縦筋の発生を抑止でき、また、リ セットトランジスタを介してフローティングノード容量を含めて充電をする必要がなぐ ドレイン線のドライバサイズの増大を防止でき、高速動作を確保できることから、小回 路規模'低消費電力にて雑音の少ない、高画質の撮像画像を得ることができる。
[0064] なお、本発明の固定撮像装置は、 1チップとして形成された固体撮像装置であって も、複数のチップの集合体として形成されたモジュールタイプの固定撮像装置であつ てもよい。複数チップの集合体として形成された固体撮像装置である場合、撮像を行 うセンサチップ、デジタル信号処理を行う信号処理チップなどに分かれて形成され、 さらに、光学系を含むこともある。
産業上の利用可能性
[0065] 本発明は、非選択行からのノイズを小さくでき、明るいシーンにおける縦筋の発生を 抑止でき、また、リセットトランジスタを介してフローティングノード容量を含めて充電を する必要がなぐドレイン線のドライバサイズの増大を防止でき、高速動作を確保でき ることから、デジタルカメラ、ビデオカメラ等の電子機器に適用可能である。

Claims

請求の範囲
[1] 撮像領域内に形成された複数の単位画素を有し、
前記単位画素は、
入射光量に応じて電荷を生成する光電変換部と、
前記光電変換部の信号をフローティングノードに転送する転送トランジスタと、 前記フローティングノードの信号を信号線に出力する増幅トランジスタと、 前記フローティングノードをリセットするリセットトランジスタとを有し、
前記リセットトランジスタのゲート電極に供給される複数の電位の少なくとも 1つが、 負電位である
固体撮像装置。
[2] 単位画素が、
入射光量に応じて電荷を生成する光電変換部と、
前記光電変換部の信号をフローティングノードに転送する転送トランジスタと、 前記フローティングノードの信号を信号線に出力する増幅トランジスタと、 前記フローティングノードをリセットするリセットトランジスタと、
前記リセットトランジスタのゲート電極に 3種類以上の電位を供給可能な手段と を有する固体撮像装置。
[3] 前記リセットトランジスタのゲート電極に供給する少なくとも 3種類以上の電位のうち 少なくとも 1種類の電位の電圧が負電位である
請求項 2記載の固体撮像装置。
[4] 前記リセットトランジスタをオン状態力もオフ状態にする際のゲート電位を、正のハイ レベル電源電位から、グランドレベル電源電位を経て、負電源電位に設定可能な手 段を有する
請求項 3記載の固体撮像装置。
[5] プリチャージ相およびデータ相のサンプルホールドの両方のタイミングで、前記リセ ットトランジスタのゲート電位がグランド電位に設定されている
請求項 3記載の固体撮像装置。
[6] 選択画素の前記リセットトランジスタのゲート電位がグランド電位に設定されて!、る 期間、非選択の画素のリセットトランジスタのゲート電位は負電位である 請求項 5記載の固体撮像装置。
[7] 前記信号線を経由して出力された信号を処理するチップを有する
請求項 1記載の固定撮像装置。
[8] 撮像領域内に形成された複数の単位画素を有し、
前記単位画素は、入射光量に応じて電荷を生成する光電変換部と、前記光電変換 部の信号をフローティングノードに転送する転送トランジスタと、前記フローティングノ ードの信号を信号線に出力する増幅トランジスタと、前記フローティングノードをリセッ トするリセットトランジスタとを有し、前記リセットトランジスタのゲート電極に供給される 複数の電位の少なくとも 1つが、負電位である固体撮像装置と、
前記固体撮像装置の撮像部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路と
を有するカメラシステム。
[9] 単位画素が、入射光量に応じて電荷を生成する光電変換部と、前記光電変換部の 信号をフローティングノードに転送する転送トランジスタと、前記フローティングノード の信号を信号線に出力する増幅トランジスタと、前記フローティングノードをリセットす るリセットトランジスタと、前記リセットトランジスタのゲート電極に 3種類以上の電位を 供給可能な手段とを有する固体撮像装置と、
前記固体撮像装置の撮像部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路と
を有するカメラシステム。
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