WO2013088644A1 - 固体撮像装置及び撮像装置 - Google Patents

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WO2013088644A1
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terminal
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switch element
hold circuit
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光治 彦坂
生熊　誠
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パナソニック株式会社
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Definitions

  • the present invention relates to a solid-state imaging device and an imaging device, and more particularly to a technique for reducing noise.
  • MOS Metal Oxide Semiconductor
  • CMOS Complementary Metal Oxide Semiconductor
  • Patent Document 1 In the MOS type solid-state imaging device, a technique such as Patent Document 1 is considered in order to keep the load current supplied to the amplification transistor in the pixel circuit constant.
  • FIG. 22 is a circuit block diagram of the solid-state imaging device disclosed in Patent Document 1.
  • a load current supply circuit 610 arranged for each pixel column supplies a load current to the amplification transistor of the pixel circuit via the vertical signal line VSL.
  • the setting transistor 611 sets a certain holding voltage in the holding capacitor 613 based on the maintenance control signal from the maintenance control signal line. Further, since the gate voltage of the load transistor 614 becomes constant due to the constant holding voltage held in the holding capacitor 613, the load transistor 614 supplies the constant load current to the vertical signal line.
  • the load current supplied to the amplification transistor in the pixel circuit can be kept constant to some extent.
  • an object of the present invention is to provide a solid-state imaging device and an imaging device that can maintain a constant current supplied to an amplification transistor of a pixel circuit while achieving miniaturization and area reduction. .
  • a solid-state imaging device includes a pixel portion in which a plurality of pixels are arranged in a matrix, and a signal of a corresponding pixel provided for each column of the plurality of pixels. And a column constant current source for supplying current to the plurality of vertical common signal lines, wherein one of a source terminal and a drain terminal of the column constant current source is the plurality of vertical common signal lines.
  • a plurality of load transistors connected to one of the communication signal lines, the other being grounded, a constant voltage unit for supplying a voltage to the gate terminals of the plurality of load transistors, and a plurality of sample and hold circuits for sampling and holding the voltage
  • a first multi-stage sample-and-hold circuit connected in stages and configured to stabilize a voltage supplied to the gate terminals of the plurality of load transistors.
  • the gate terminals of one or more load transistors of the plurality of load transistors and the constant voltage unit may be connected via the first multi-stage sample and hold circuit.
  • the first multi-stage sample and hold circuit includes a first sample and hold circuit and a second sample and hold circuit, and the first sample and hold circuit has one electrode connected to a reference potential supply circuit.
  • a first storage capacitor having the other electrode connected to the gate terminal of the load transistor and a first switching element having one terminal connected to the gate terminal of the load transistor,
  • the sample hold circuit has a second holding capacitor in which one electrode is connected to the reference potential supply circuit, the other electrode is connected to the other terminal of the first switch element, and one terminal is the first terminal.
  • a second switch element connected to the other terminal of the switch element, the other terminal being connected to the constant voltage section.
  • the first holding capacitor may have a larger capacity value than the second holding capacitor.
  • the second switch element may be turned off after the first switch element is turned off.
  • the column constant current source further includes a column constant current source transistor connected in series with the load transistor, and a plurality of sample hold circuits connected to the gate terminal of the column constant current source transistor to sample and hold the voltage.
  • a second multi-stage sample-and-hold circuit connected in stages.
  • the first multi-stage sample and hold circuit includes a first sample and hold circuit and a second sample and hold circuit, and the first sample and hold circuit has one electrode connected to a reference potential supply circuit.
  • a first storage capacitor having the other electrode connected to the gate terminal of the load transistor and a first switching element having one terminal connected to the gate terminal of the load transistor,
  • the sample hold circuit has a second holding capacitor in which one electrode is connected to the reference potential supply circuit, the other electrode is connected to the other terminal of the first switch element, and one terminal is the first terminal.
  • a second switch element connected to the other terminal of the switch element, and the other terminal connected to the constant voltage unit, the second multi-stage sample and hold circuit, 3 and a fourth sample and hold circuit, wherein the third sample and hold circuit has one electrode connected to the reference potential supply circuit and the other electrode connected to the column constant current source transistor.
  • a third holding capacitor connected to the gate terminal; and a third switch element having one terminal connected to the gate terminal of the column constant current source transistor.
  • a fourth storage capacitor having an electrode connected to the reference potential supply circuit, the other electrode connected to the other terminal of the third switch element, and one terminal connected to the other of the third switch element. And a fourth switch element connected to the terminal.
  • the first storage capacitor may have a larger capacitance value than the second storage capacitor, and the third storage capacitor may have a larger capacitance value than the fourth storage capacitor. .
  • the reference voltage source further supplies a voltage to the gate terminal of the current source transistor included in the constant voltage unit, and the gate terminal of the current source transistor and the reference voltage source include the first plurality of stages. It may be connected via a sample and hold circuit.
  • the first multi-stage sample and hold circuit includes a first sample and hold circuit and a second sample and hold circuit, and the first sample and hold circuit has one electrode connected to a reference potential supply circuit.
  • a first storage capacitor having the other electrode connected to the gate terminal of the current source transistor and a first switch element having one terminal connected to the gate terminal of the current source transistor
  • the second sample holding circuit has one electrode connected to the reference potential supply circuit, the other electrode connected to the other terminal of the first switch element, and one terminal connected to the reference potential supply circuit.
  • a second switch element connected to the other terminal of the first switch element, the other terminal being connected to the reference voltage source.
  • the column constant current source further includes a constant current source transistor connected in series with the current source transistor, and a plurality of sample hold circuits connected to the gate terminal of the constant current source transistor to sample and hold the voltage.
  • a second multi-stage sample and hold circuit connected may be provided.
  • the first multi-stage sample and hold circuit includes a first sample and hold circuit and a second sample and hold circuit, and the first sample and hold circuit has one electrode connected to a reference potential supply circuit.
  • a first storage capacitor having the other electrode connected to the gate terminal of the current source transistor and a first switch element having one terminal connected to the gate terminal of the current source transistor,
  • the second sample holding circuit has one electrode connected to the reference potential supply circuit, the other electrode connected to the other terminal of the first switch element, and one terminal connected to the reference potential supply circuit.
  • a second switch element connected to the other terminal of the first switch element, the other terminal connected to the reference voltage source, and the second multi-stage sample and hold circuit.
  • a third holding capacitor connected to the gate terminal of the transistor; and a third switch element having one terminal connected to the gate terminal of the constant current source transistor.
  • the third switch element one electrode connected to the reference potential supply circuit, the other electrode connected to the other terminal of the third switch element, and the other terminal of the third switch element.
  • a fourth switch element connected to the terminal.
  • the present invention can be realized not only as a solid-state imaging device having the above-described features, but also as an imaging device including such a solid-state imaging device, has the same configuration and effects as described above.
  • the voltage at the gate terminal of the load transistor that supplies a constant current to the amplifying transistor of the pixel can be made constant while suppressing an increase in circuit area. Therefore, it is possible to reduce the noise and area of the solid-state imaging device.
  • FIG. 1 is a functional block diagram of a solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a first example of a pixel according to the first embodiment.
  • FIG. 3 is a circuit diagram illustrating a second example of the pixel according to the first embodiment.
  • FIG. 4 is a circuit diagram showing an example of a column constant current source according to the first embodiment.
  • FIG. 5 is a timing chart illustrating a first driving example of the solid-state imaging device according to the first embodiment.
  • FIG. 6 is a timing chart illustrating a second driving example of the solid-state imaging device according to the first embodiment.
  • FIG. 7 is a timing chart illustrating a third driving example of the solid-state imaging device according to the first embodiment.
  • FIG. 1 is a functional block diagram of a solid-state imaging device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram illustrating a first example of a pixel according to the first embodiment.
  • FIG. 8 is a block diagram illustrating a first configuration example of the column readout unit according to the first embodiment.
  • FIG. 9 is a circuit diagram illustrating a configuration example of the output column selection switch unit according to the first embodiment.
  • FIG. 10 is a block diagram illustrating a second configuration example of the column reading unit according to the first embodiment.
  • FIG. 11 is a block diagram illustrating a configuration example of the column AD conversion unit included in the column reading unit.
  • FIG. 12 is a circuit diagram showing a column constant current source according to a first modification of the first embodiment.
  • FIG. 13 is a circuit diagram illustrating an example of a column constant current source according to the second embodiment.
  • FIG. 14 is a circuit diagram showing a column constant current source according to a first modification of the second embodiment.
  • FIG. 15 is a circuit diagram showing a column constant current source according to a second modification of the first and second embodiments.
  • FIG. 16 is a circuit diagram showing a column constant current source according to a third modification of the first and second embodiments.
  • FIG. 17 is a circuit diagram showing an example of a column constant current source according to the third embodiment.
  • FIG. 18 is a circuit diagram showing a column constant current source according to a first modification of the third embodiment.
  • FIG. 19 is a circuit diagram showing a column constant current source according to a second modification of the third embodiment.
  • FIG. 20A is an external view illustrating an example of a video camera.
  • FIG. 20B is an external view illustrating an example of a digital still camera.
  • FIG. 21 is a block diagram illustrating an example of the configuration of the imaging apparatus.
  • FIG. 22 is a circuit block diagram of the solid-state imaging device disclosed in Patent Document 1.
  • the solid-state imaging device includes voltage holding means for making the voltage of the gate terminal of the load transistor constant at the gate terminal of the load transistor that supplies current to the amplification transistors of the pixels in each column.
  • the voltage holding means has a configuration in which a so-called sample hold circuit (S / H circuit) composed of a switch element and a holding capacitor is connected in two stages. With such a configuration, it is possible to reduce noise and area.
  • FIG. 1 is a functional block diagram of a solid-state imaging device according to the first embodiment of the present invention.
  • the solid-state imaging device according to this embodiment includes a pixel block 100 that is a pixel unit in which pixels 110 are arranged in a matrix, and a peripheral circuit in which a peripheral circuit that drives the pixel block 100 is formed. And a block 101.
  • the peripheral circuit block 101 includes a column constant current source 102, a column reading unit 103, a horizontal scanning unit 104, a digital signal processor (DSP) 105, a vertical scanning unit 106, and a timing generator 107.
  • the peripheral circuit block 101 is arranged only on one side of the pixel block 100, but it may be arranged in any way.
  • FIG. 2 is a circuit diagram showing a first example of a pixel according to the first embodiment.
  • the pixel 110 includes a photodiode 111, a transfer transistor 112, a reset transistor 113, an amplification transistor 114, and a row selection transistor 115, and is a so-called four-transistor type one-pixel one-cell type pixel. is there.
  • FIG. 2 shows a pixel of one pixel and one cell type
  • the pixel may have any configuration as long as the signal voltage from the photodiode can be output to the vertical common signal line 134.
  • it may be an n-pixel 1-cell pixel in which a plurality of photodiodes are provided for one amplification transistor.
  • FIG. 3 shows a 2-pixel 1-cell pixel.
  • FIG. 3 is a circuit diagram showing a second example of the pixel according to the first embodiment. Specifically, it has a two-pixel one-cell configuration in which two photodiodes 111A and 111B are connected to one amplification transistor 114. The value of n can be arbitrarily selected. Further, instead of the 4-transistor pixel, a 3-transistor pixel in which the row selection transistor is omitted may be used. Each transistor constituting the pixel may be either an NMOS transistor or a PMOS transistor. A plurality of vertical common signal lines may exist for one column.
  • the amplification transistor 114 is connected to the vertical common signal line 134 provided in each column via the row selection transistor 115.
  • a source follower circuit (hereinafter referred to as pixel source follower) is constituted by a column constant current source 102 that supplies current to the amplification transistors 114 in each column via the vertical common signal line 134 and an amplification transistor 114 in a row in which the row selection transistor 115 is conducted. Called). Timing signals are supplied from the vertical scanning unit 106 to the transfer transistor 112, the reset transistor 113, and the row selection transistor 115 via the transfer control line 130, the reset control line 131, and the row selection control line 132, respectively.
  • the vertical scanning unit 106 Based on the signal from the timing generator 107, the vertical scanning unit 106 activates the transfer control line 130, the reset control line 131, and the row selection control line 132 sequentially, and selects the pixels 110 sequentially for each row. Scan.
  • the signal voltage of the pixel 110 belonging to the selected row is transmitted to the column readout unit 103 via the pixel source follower for each column.
  • FIG. 4 is a circuit diagram showing an example of a column constant current source according to the first embodiment.
  • the vertical common signal line 134 is connected to the amplification transistor 114 in the pixel 110 arranged in the same column via the row selection transistor 115.
  • the vertical common signal line 134 is provided for each column of the plurality of pixels 110 and has a function of reading a signal of a corresponding pixel.
  • the vertical common signal line 134 is connected to one of the source terminal and the drain terminal of the load transistor 222.
  • the other terminal of the load transistor 222 is grounded.
  • the term “ground” refers to being connected to a ground voltage (hereinafter referred to as “GND voltage”) supply circuit.
  • the vertical common signal line 134 is also connected to the column readout unit 103 at the subsequent stage.
  • the gate terminal of the load transistor 222 in each column is connected to a common bias voltage line bias1 in each column via a voltage holding circuit 230 arranged in each column.
  • the bias voltage line bias1 is connected to the constant voltage unit 229.
  • the constant voltage unit 229 is a bias circuit that supplies a constant voltage to the gate terminal of the load transistor 222, and includes a load transistor driving transistor 221 and a reference current source Iref1.
  • the voltage holding circuit 230 includes switch elements SW1 and SW2 and holding capacitors C1 and C2.
  • a plurality of sample and hold circuits that sample and hold the voltage are connected in stages, and the voltage supplied to the gate terminals of the plurality of load transistors 222 is supplied.
  • the holding capacitor C1 has one electrode connected to one terminal of the switch element SW1 and the gate terminal of the load transistor 222 via the voltage holding line SHV1, and the other electrode grounded.
  • the holding capacitor C2 has one electrode connected to the other terminal of the switch element SW1 and one terminal of the switch element SW2 via the voltage holding line SHV2, and the other electrode is grounded.
  • the other terminal of the switch element SW2 is connected to the bias voltage line bias1.
  • the switch element SW1 is controlled by the timing generator 107 via the switch element control line 108, and the switch element SW2 is controlled by the timing generator 107 via the switch element control line 109. .
  • the switch elements SW1 and SW2 are both turned on, and the switch elements SW1 and SW2 are connected to the bias voltage line bias1.
  • the potentials of the voltage holding line SHV1 and the voltage holding line SHV2 are made equal to each other.
  • the switch elements SW1 and SW2 are turned on.
  • the potentials of the voltage holding lines SHV1 and SHV2 are made equal to each other.
  • the switch element SW2 is turned off to insulate between the bias voltage line bias1 and the voltage holding line SHV2.
  • the switch elements SW1 and SW2 are turned off.
  • the voltage holding lines SHV1 and SHV2 are insulated from each other.
  • the switch element SW2 is turned on to make the potentials of the bias voltage line bias1 and the voltage holding line SHV2 equal to each other.
  • the switch elements SW1 and SW2 make the voltage of the gate terminal of the load transistor 222 constant based on the control signal from the timing generator 107. That is, the switch elements SW1 and SW2 hold a constant voltage in the holding capacitors C1 and C2 based on the control signal. That is, the switch element SW1 and the holding capacitor C1 constitute a first sample and hold circuit (hereinafter referred to as an S / H circuit). Further, the switch element SW2 and the storage capacitor C2 constitute a second S / H circuit.
  • the voltage holding circuit 230 By configuring the voltage holding circuit 230 with a two-stage S / H circuit, the noise of the bias voltage line bias1 that could not be cut off in one stage can be cut off, and the voltage at the gate terminal of the load transistor 222 can be held constant. Therefore, low noise can be realized. Furthermore, by configuring the voltage holding circuit 230 with a two-stage S / H circuit, the holding capacity area of the voltage holding circuit 230 can be reduced as compared with the conventional circuit.
  • the noise of the bias voltage line bias1 is reduced to 1/100 times.
  • the area of the storage capacitor of the voltage holding circuit 230 at this time is 100.
  • the capacitance values of the storage capacitor C1 and the storage capacitor C2 may be larger, but it is preferable that C1> C2. This is because, during the hold period, the charge charged in the storage capacitor C1 gradually decreases due to transistor gate leakage or the like, and the voltage between the storage capacitors C1, that is, the voltage at the gate terminal of the load transistor 222 varies. As a result, the current supplied to the amplification transistor 114 fluctuates and becomes noise. Therefore, it is necessary to increase the capacity of the storage capacitor C1 as much as possible within a limited area, and to reduce the amount of voltage change at the gate terminal of the load transistor 222 with respect to leakage.
  • the capacity of the storage capacitor C2 may be reduced to such an extent that the noise reduction effect is not impaired, and leakage of the charge charged in the storage capacitor C1 is increased by increasing the storage capacitor C1 by the amount that the storage capacitor C2 is reduced. This is because the amount of change in voltage at the gate terminal of the load transistor 222 is reduced.
  • FIG. 5 is a timing chart showing a first driving example of the solid-state imaging device according to the first embodiment. In the figure, a specific example of vertical scanning is shown.
  • the switch elements SW1 and SW2 are in an on state, and a constant voltage is supplied from the constant voltage unit 229 to the holding capacitors C1 and C2.
  • the switch element control line 108 is set to a non-connection voltage (hereinafter, the non-connection voltage is set to a low level in the figure and the connection voltage is set to a high level).
  • the switch element SW1 is turned off, and the voltage holding lines SHV1 and SHV2 are insulated.
  • the switch element control line 109 is set to a non-connection voltage.
  • the switch element SW2 is turned off, and the voltage holding line SHV2 and the bias voltage line bias1 are insulated.
  • the switch elements SW1 and SW2 are turned off, so that noise from the bias voltage line bias1 can be reduced, and the voltage holding line SHV1 at the gate terminal of the load transistor 222 can be held constant. .
  • the row selection control line 132 is turned on. Thereby, the row selection transistor 115 becomes conductive.
  • the reset control line 131 is turned on.
  • the reset transistor 113 is turned on, and the reset voltage of the FD unit 116 is output as the reset voltage Vrst of the pixel 110 to the vertical common signal line 134 via the amplifying transistor 114. Further, the column readout unit in the subsequent stage 103.
  • the photodiode 111 accumulates electric charges obtained by photoelectrically converting light received during the exposure time.
  • the transfer control line 130 is turned on. As a result, the transfer transistor 112 becomes conductive, and the charge accumulated in the photodiode 111 is transferred to the FD unit 116.
  • the transferred charge is output to the vertical common signal line 134 via the amplification transistor 114 as a superimposed voltage (Vrst + Vsig) obtained by superimposing the signal voltage Vsig corresponding to the amount of received light on the reset voltage Vrst of the pixel 110, and further to the subsequent stage.
  • Vrst + Vsig superimposed voltage
  • the signal voltage of the pixel 110 corresponding to the amount of received light can be obtained by performing a so-called double sampling operation for extracting a difference between signals generated by the two output results.
  • the switch element control line 109 is first set to the connection voltage. As a result, the switch element SW2 is turned on, and the potentials of the voltage holding line SHV2 and the bias voltage line bias1 are equal to each other.
  • the switch element control line 108 is set to a connection voltage.
  • the switch element SW1 is turned on, and the potentials of the voltage holding line SHV1 and the voltage holding line SHV2 are equal to each other.
  • the transfer transistor 112 may be connected to each of the photodiodes 111A and 111B and controlled by the two transfer control lines 130A and 130B. In this case, the driving at the timing as shown in FIG. 6 may be performed.
  • FIG. 6 is a timing chart showing a second driving example of the solid-state imaging device according to the first embodiment. Also in the figure, each time the signal voltage of the pixels 110 in one row is read, the voltage holding period of the gate terminal of the load transistor 222 and the bias voltage sampling period are repeated. Note that the voltage holding line SHV1 of the gate terminal of the load transistor 222 may be held constant in the reading period from the reading of the reset voltage Vrst to the reading of the signal voltage Vsig, and thus after the reset transistor 113 is turned off.
  • the switch elements SW1 and SW2 may be in a conductive (off) state.
  • FIG. 7 is a timing chart showing a third driving example of the solid-state imaging device according to the first embodiment.
  • the intervals at which the switch elements SW1 and SW2 are turned on may be every plural rows or every plural frames. That is, a period in which a plurality of rows are read is a hold period, and a driving method having a bias voltage sample period at least once after reading a plurality of rows may be used.
  • the plurality of rows may be one frame or a plurality of frames.
  • the timing at which the switch elements SW1 and SW2 are turned on again after the pixel signal is read out may be either the switch element SW1 or SW2 turned on first or simultaneously.
  • the switch element connected to the gate terminal of the load transistor 222 is sequentially turned on from the switch element close to the bias voltage line bias1 side. It is better to go. For example, in the present embodiment, it is preferable to turn on the switch element SW2 first and then turn on the switch element SW1.
  • any driving method that can transmit the reset voltage Vrst of the pixel 110 and the signal voltage Vsig corresponding to the amount of received light to the column reading unit 103 is not limited to the driving method shown in FIGS. A driving method may be used.
  • the storage capacitors C1 and C2 need to be sufficiently charged before reading is started.
  • the driving methods of FIGS. 5 to 7 are shown as an example on the assumption that the storage capacitors C1 and C2 are sufficiently charged before the start of reading.
  • FIG. 8 is a block diagram illustrating a first configuration example of the column reading unit according to the first embodiment.
  • the column reading unit 103 includes a column amplifier 141, a column CDS (Correlated Double Sampling) unit 142, an output column selection switch unit 143, an output unit 144, and an analog / digital (AD) conversion unit. 145.
  • An output signal from the pixel source follower is input to the column amplifier 141 via the vertical common signal line 134.
  • Vrst and the superimposed voltage (Vrst + Vsig) amplified by the column amplifier 141 From the reset voltage Vrst and the superimposed voltage (Vrst + Vsig) amplified by the column amplifier 141, a differential signal is extracted by the double sampling operation in the column CDS unit 142.
  • a difference signal which is an analog signal of the pixel 110 corresponding to the received light amount, is transmitted to the output column selection switch unit 143 at the subsequent stage.
  • FIG. 9 is a circuit diagram illustrating a configuration example of the output column selection switch unit according to the first embodiment.
  • the output column selection switch unit 143 shown in the figure includes a column selection transistor 331.
  • the signal voltage extracted in the column CDS unit 142 is input to the output unit 144 common to each column via the output column selection switch unit 143, and then AD converted in the AD conversion unit 145 and transmitted to the DSP 105.
  • the horizontal scanning unit 104 sequentially activates the column selection control lines 135 based on the signal from the timing generator 107. Thereby, the column selection transistors 331 are sequentially selected and horizontal scanning is performed. The signal voltage of the column selected by the horizontal scanning is transmitted to the output unit 144.
  • the column reading unit 103 sequentially supplies analog signals to the single AD conversion unit 145 by column selection, performs AD conversion, and outputs the digital signal values to the outside.
  • Any configuration may be used as long as it is a driving method.
  • the analog signal may be simultaneously AD converted in an AD conversion unit provided for each column, and then a digital signal value may be output to the outside by sequentially selecting the column.
  • FIG. 10 is a block diagram illustrating a second configuration example of the column reading unit according to the first embodiment.
  • a configuration having a column amplifier 141 and a column AD conversion unit 146 may be adopted.
  • the column AD converter 146 is provided corresponding to the vertical common signal line 134 and converts the voltage transmitted from the corresponding vertical common signal line 134 via the column amplifier 141 into a digital signal.
  • FIG. 11 is a block diagram illustrating a configuration example of a column AD conversion unit included in the column reading unit.
  • the column AD conversion unit 146 is a so-called single slope AD conversion unit will be described, but it may be an AD conversion unit of another AD conversion method such as successive approximation.
  • the column AD conversion unit 146 includes a reference signal generation unit 361, a comparator unit 362, a count unit (counter) 363, and a memory unit 364.
  • the reference signal generator 361 generates a reference signal voltage (ramp waveform signal voltage) Vramp that gradually changes over time.
  • the reference signal voltage Vramp may be a smooth slope waveform or a stepped waveform, and the waveform is not particularly limited as long as the waveform changes with a certain slope.
  • the slope of the reference signal voltage Vramp may be either positive or negative.
  • the reference signal generation unit 361 may have another configuration as long as it can generate a waveform that changes with a certain inclination.
  • the DAC output may be filtered by giving an increasing or decreasing code value to a digital analog converter (DAC).
  • DAC digital analog converter
  • the comparator unit 362 compares the signal voltage amplified from the vertical common signal line 134 via the column amplifier circuit with the reference signal voltage Vramp generated by the reference signal generation unit 361.
  • the comparator unit 362 may be a differential comparator having a known offset cancel function. However, as long as the comparator unit 362 can compare the signal voltage amplified from the vertical common signal line 134 via the column amplifier circuit with the reference signal voltage Vramp generated by the reference signal generation unit 361, any configuration can be used. Good. For example, a so-called chopper comparator may be used.
  • the counter 363 includes a time from when the comparator unit 362 starts comparison until the comparison result of the comparator unit 362 changes, that is, a signal voltage amplified from the vertical common signal line 134 via the column amplifier circuit, and a reference signal.
  • a / D conversion is performed by counting the time until the magnitude relationship with the reference signal voltage Vramp generated by the generation unit 361 changes (until the output of the comparator unit 362 is inverted).
  • the counter 363 performs AD conversion by counting the clocks that are input after the comparison is started until the magnitude relationship between the signal voltage and the reference signal voltage Vramp changes. After AD conversion, the counter 363 transmits the digital signal value (count value) to the memory unit 364, and the memory unit 364 stores the transmitted digital signal value.
  • AD conversion is performed on the reset voltage Vrst and the superimposed voltage (Vrst + Vsig), respectively, and the signal voltage of the pixel 110 is obtained by taking the difference between the two.
  • Vrst the reset voltage
  • Vrst + Vsig the superimposed voltage
  • movement using the column AD conversion part 146 was demonstrated, it is good also as a structure which performs AD conversion only about signal voltage Vsig.
  • the digital signal values stored in the memory unit 364 for each column are sequentially transmitted to the output unit 147. Transmission of the digital signal value from the memory unit 364 to the output unit 147 is performed by the horizontal scanning unit 104 sequentially activating a plurality of column selection control lines 135 based on a signal from the timing generator 107.
  • the output unit 147 outputs the transmitted digital signal value to the outside.
  • the output unit 147 may be a high-speed transmission circuit using LVDS (Low Voltage Differential Signaling) or the like. However, it is only necessary to be able to output digital signal values, and the circuit and configuration of the output unit 147 may be any method.
  • the output format of the output unit 147 may be any type, the output type may be serial output or parallel output, and the number of output ports is not particularly limited.
  • the column amplifier 141 and the column CDS unit 142 are provided, but one or both of the column amplifier 141 and the column CDS unit 142 may be omitted. .
  • the column amplifier 141 is provided, but the column amplifier 141 may not be provided.
  • the signal voltage transmitted to the subsequent stage can be increased by providing the column amplifier 141. For this reason, input conversion S / N in AD conversion can be improved, and the image quality of a solid-state imaging device can be improved.
  • the column amplifier 141 may be a so-called single-ended inverter amplifier that drives a constant current load with a common source amplifier circuit.
  • any configuration may be used as long as it is a signal amplifying means, for example, a differential amplifier circuit or the like.
  • sample hold means for sample holding the signal input to the AD conversion unit may be provided.
  • sample-and-hold unit for a signal input to the AD conversion unit, so-called pipeline processing is possible in which AD conversion operation and signal readout from the pixel 110 to the vertical common signal line 134 are operated in parallel. Thereby, the frame rate of a solid-state imaging device can be improved.
  • the voltage holding circuit 230 includes a S / H circuit composed of a switch element and a storage capacitor as a two-stage connection S / H circuit, but a S / H circuit connected in multiple stages of two or more stages.
  • An H circuit may be used.
  • FIG. 12 is a circuit diagram showing a column constant current source according to a first modification of the first embodiment.
  • the column constant current source 102 shown in the figure can accurately maintain the current supplied to the amplification transistor 114 of the pixel 110 even when the voltage of the vertical common signal line 134 fluctuates, and noise of the bias circuit. It has the function to reduce. With this configuration, higher image quality can be realized.
  • the difference between the column constant current source shown in FIG. 12 and the column constant current source shown in FIG. 4 is that between the vertical common signal line 134 and one of the source terminal and the drain terminal of the load transistor 222, A column constant current source transistor 223 is added, and a voltage holding circuit 231 is additionally arranged at the gate terminal of the column constant current source transistor 223 in each column.
  • the voltage holding circuit 231 has the same configuration as the voltage holding circuit 230, has switch elements SW3 and SW4, and holding capacitors C3 and C4, and is connected to the gate terminal of the column constant current source transistor 223 to sample the voltage.
  • This is a second multi-stage sample-and-hold circuit in which a plurality of sample-and-hold circuits to be held are connected.
  • the holding capacitor C3 has one electrode connected to one terminal of the switch element SW3 and the gate terminal of the column constant current source transistor 223, and the other electrode grounded.
  • the holding capacitor C4 has one electrode connected to the other terminal of the switch element SW3 and one terminal of the switch element SW4, and the other electrode grounded.
  • the other terminal of the switch element SW4 is connected to the voltage input terminal Tb.
  • the switch element SW3 is controlled by the timing generator 107 via the switch element control line 108
  • the switch element SW4 is controlled by the timing generator 107 via the switch element control line 109.
  • the gate terminal of the column constant current source transistor 223 in each column is connected to at least one common voltage input terminal Tb via the voltage holding circuit 231 in each column.
  • a constant voltage is supplied to the voltage input terminal Tb by a bias circuit or the like. Since the operation and timing of the voltage holding circuit 231 are the same as those of the voltage holding circuit 230 described with reference to FIG. 4, detailed description thereof is omitted here.
  • the switch element SW3 and the holding capacitor C3 constitute a third sample-and-hold circuit
  • the switch element SW4 and the holding capacitor C4 constitute a second sample-and-hold circuit.
  • the capacity values of the storage capacitor C3 and the storage capacitor C4 may be larger, but it is preferable that C3> C4. This is because the charge charged in the storage capacitor C3 during the hold period gradually decreases due to transistor gate leakage or the like, and the voltage across the storage capacitor C3, that is, the voltage at the gate terminal of the load transistor 222 varies. As a result, the current supplied to the amplification transistor 114 fluctuates and becomes noise. Therefore, it is necessary to increase the capacity of the storage capacitor C3 as much as possible within a limited area, and to decrease the voltage change amount of the gate terminal of the load transistor 222 with respect to leakage.
  • the capacity of the storage capacitor C4 may be reduced to such an extent that the noise reduction effect is not impaired. Leakage of charges charged in the storage capacitor C3 by increasing the storage capacitor C3 correspondingly to the reduction of the storage capacitor C4. This is because the amount of change in voltage at the gate terminal of the load transistor 222 is reduced.
  • the voltage of the vertical common signal line 134 varies.
  • the current supplied to the amplification transistor 114 of the pixel 110 can be accurately maintained, and noise from the voltage input terminal Tb to which the bias circuit or the like is connected to the gate terminal of the column constant current source transistor 223 is reduced. Therefore, further high image quality can be realized.
  • FIG. 13 is a circuit diagram showing an example of a column constant current source according to the second embodiment.
  • the same components as those of the column constant current source 102 of the first embodiment are denoted by the same reference numerals. Further, detailed description of matters overlapping with the description of the first embodiment is omitted.
  • the difference between the column constant current source according to the present embodiment and the column constant current source according to the first embodiment is that the gate terminal of the load transistor 222 in each column is the gate of the load transistor 222 in other columns.
  • the gate terminals of the load transistors 222 in the plurality of columns are connected to the common bias voltage line bias1 via the common voltage holding circuit 232.
  • the voltage holding circuit 232 has the same configuration as that of the voltage holding circuit 230 shown in the first embodiment, a detailed description thereof is omitted here.
  • the gate terminals of the load transistors 222 in each column are connected to the gate terminals of the load transistors 222 in other columns, and are connected to the bias voltage line bias1 of the constant voltage unit 229 through one common voltage holding circuit 232.
  • the constant voltage unit 229 has the same configuration as that shown in the first embodiment, detailed description thereof is omitted here.
  • the operation and timing of the voltage holding circuit 232 are the same as those of the voltage holding circuit 230 according to the first embodiment, and thus detailed description thereof is omitted here.
  • FIG. 14 is a circuit diagram showing a column constant current source according to a first modification of the second embodiment.
  • the column constant current source 102 shown in the figure can accurately maintain the current supplied to the amplification transistor 114 of the pixel 110 even when the voltage of the vertical common signal line 134 fluctuates, and noise of the bias circuit. It has the function to reduce. With this configuration, higher image quality can be realized.
  • the difference between the column constant current source shown in FIG. 14 and the column constant current source shown in FIG. 13 is that between the vertical common signal line 134 and one of the source terminal and drain terminal of the load transistor 222, A column constant current source transistor 223 is added, the gate terminals of the column constant current source transistors 223 of a plurality of columns are connected to each other, and a voltage holding circuit 233 is additionally arranged at the gate terminal of the column constant current source transistor 223. is there.
  • the voltage holding circuit 233 has the same configuration as that of the voltage holding circuit 231 shown in the first embodiment, detailed description thereof is omitted here.
  • the gate terminals of the column constant current source transistors 223 in each column are connected to the gate terminals of the column constant current source transistors 223 in the other columns, and are connected to at least one common voltage holding circuit 233 via one common voltage holding circuit 233.
  • the voltage input terminal Tb is connected.
  • a constant voltage is supplied to the voltage input terminal Tb by a bias circuit or the like.
  • the switch element SW 3 is controlled to be turned on or off from the timing generator 107 via the switch element control line 108 and the switch element SW 4 is controlled via the switch element control line 109. Since the operation and timing of the voltage holding circuit 233 are the same as those of the voltage holding circuit 231 described in the first embodiment, detailed description thereof is omitted here.
  • a column constant current source transistor 223 is provided, and the gate terminals of the column constant current source transistors 223 of each column are connected to the gate terminals of the column constant current source transistors 223 of other columns.
  • the current supplied to the amplification transistor 114 of the pixel 110 can be accurately held even when the voltage of the vertical common signal line 134 fluctuates, and the bias circuit Since the noise from the voltage input terminal Tb connected to the gate terminal of the column constant current source transistor 223 can be reduced, high image quality can be realized. Furthermore, a reduction in area can be realized.
  • the solid-state imaging device according to the first embodiment is configured to include the voltage holding circuits 230 and 231 for each column, whereas the solid-state imaging device according to the second embodiment is for a plurality of columns.
  • a configuration including one common voltage holding circuit 232 and 233 is illustrated, a configuration including one voltage holding circuit for each of a plurality of columns may be employed.
  • FIG. 15 is a circuit diagram showing a column constant current source according to a second modification of the first and second embodiments.
  • FIG. 16 is a circuit diagram showing a column constant current source according to a third modification of the first and second embodiments. As illustrated in FIGS. 15 and 16, for example, a configuration including one common voltage holding circuit for every two columns is illustrated.
  • FIG. 17 is a circuit diagram showing an example of a column constant current source according to the third embodiment.
  • the same components as those of the column constant current source 102 of the first embodiment are denoted by the same reference numerals. Further, detailed description of matters overlapping with the description of the first embodiment is omitted.
  • the noise generation source is not only the constant voltage unit 229 that supplies a constant voltage to the gate terminal of the load transistor 222 but also the gate terminal of the current source transistor 224 that constitutes the constant voltage unit 229. It also occurs in the reference voltage source 239 that supplies the voltage.
  • the reference voltage source 239 is configured by a circuit called a bandgap reference circuit (hereinafter referred to as a BGR circuit).
  • a BGR circuit bandgap reference circuit
  • the reference voltage source 239 and the constant voltage unit 229 have a long wiring (corresponding to the reference voltage line Vref1 and the like in FIG. 17) between the reference voltage source 239 and the constant voltage unit 229 depending on the arrangement in the chip. Sometimes. In such a case, it is difficult to supply a constant voltage to the constant voltage unit 229 due to noise caused by the wiring itself or noise from peripheral circuits. Therefore, it is necessary to suppress the noise of the reference voltage line Vref1.
  • the solid-state imaging device has a configuration in which the voltage of the gate terminal of the current source transistor 224 of the constant voltage unit 229 is made constant by reducing the noise of the reference voltage line Vref1.
  • the difference between the present embodiment and the first embodiment is that a current source transistor 224 constituting a constant voltage unit 229 that supplies a constant voltage to the gate terminal of the load transistor 222 in each column, that is, a so-called bias circuit.
  • the gate terminal is connected to the reference voltage line Vref1 through the voltage holding circuit 234.
  • the voltage holding circuit 234 has one electrode of the holding capacitors C1 and C2 connected to the gate terminal of the current source transistor 224 formed of PMOS. And the other electrode is different in that it is connected to the power supply voltage supply circuit.
  • the holding capacitors C1 and C2 hold a constant voltage between the electrode connected to the gate terminal of the current source transistor and the electrode connected to the reference potential supply circuit (power supply voltage supply circuit or GND voltage supply circuit). Is to do.
  • the reference potential supply circuit indicates a power supply voltage supply circuit when the current source transistor is PMOS, and indicates a GND voltage supply circuit when the current source transistor is NMOS.
  • the gate terminal of the current source transistor 224 constituting the constant voltage unit 229 for supplying a constant voltage to the gate terminal of the load transistor 222 in each column is connected to the reference voltage line Vref1 via the voltage holding circuit 234. .
  • the constant voltage unit 229 includes a load transistor driving transistor 221 and a current source transistor 224.
  • the gate terminal of the current source transistor 224 is connected to the reference voltage line Vref1 through the voltage holding circuit 234.
  • One of the source terminal and the drain terminal of the current source transistor 224 is connected to one of the gate terminal, the source terminal and the drain terminal of the load transistor driving transistor 221 and the gate terminal of the load transistor 225 in each column, and the other is connected to the power source. Has been.
  • the constant voltage generated by the reference voltage source 239 is supplied to the gate terminal of the current source transistor 224 via the reference voltage line Vref1 and the voltage holding circuit. Since the operation and timing of the voltage holding circuit 234 are the same as those of the voltage holding circuit 230 according to the first embodiment, detailed description thereof is omitted here.
  • FIG. 18 is a circuit diagram showing a column constant current source according to a first modification of the third embodiment.
  • the column constant current source 102 further includes a constant current source transistor 226 connected in series with the current source transistor 224, and a voltage holding circuit 235 connected to the gate terminal of the constant current source transistor 226.
  • the constant voltage unit 229 is exemplified as the bias circuit of the load transistor 222.
  • any voltage source circuit that generates a voltage may be, for example, a BGR circuit or a voltage generation circuit using resistance voltage division. Do not deviate from purpose and scope.
  • the reference voltage source 239 is illustrated as the preceding stage of the constant voltage unit 229.
  • the present invention may be applied to, for example, a BGR circuit or a voltage generation circuit using resistance voltage division. Does not deviate from the purpose and scope of
  • FIG. 19 is a circuit diagram showing a column constant current source according to a second modification of the third embodiment.
  • both the gate terminal of the load transistor 222 and the gate terminal of the current source transistor 224 of the constant voltage unit 229 may be provided with a voltage holding circuit.
  • the column constant current source is also provided in the case where at least one of the column constant current source transistor 223 and the constant current source transistor 226 is provided.
  • a voltage holding circuit may be provided at the gate terminal of the transistor 223 and the gate terminal of the constant current source transistor 226. Further, a voltage holding circuit may be provided for the gate terminal of the transistor operating as a current source in the chip.
  • the S / H circuit constituted by the switch element and the holding capacitor is constituted by the two-stage connection S / H circuit. It may be configured by a circuit.
  • the solid-state imaging device includes a video camera shown in FIG. 20A, a digital still camera shown in FIG. 20B, and a camera module for mobile devices such as a mobile phone.
  • the imaging apparatus is suitable for use as the imaging device (image input apparatus).
  • FIG. 21 is a block diagram illustrating an example of the configuration of the imaging apparatus.
  • the imaging apparatus includes an optical system including a lens 61, an imaging device 62, a camera signal processing circuit 63, a system controller 64, and the like.
  • the lens 61 forms image light from the subject on the imaging surface of the imaging device 62.
  • the imaging device 62 outputs an image signal obtained by converting the image light imaged on the imaging surface by the lens 61 into an electrical signal for each pixel.
  • a solid-state imaging device according to any one of the first to third embodiments described above or a modification thereof is used.
  • the camera signal processing circuit 63 performs various signal processing on the image signal output from the imaging device 62.
  • the system controller 64 controls the imaging device 62 and the camera signal processing circuit 63.
  • the imaging apparatus can make the voltage of the gate terminal of the load transistor that supplies a constant current to the amplification transistor of the pixel constant, resulting in low noise and low area.
  • the realized imaging device 62 is provided.
  • the solid-state imaging device of this invention and the imaging device provided with the same have been demonstrated based on embodiment, the solid-state imaging device and imaging device which concern on this invention are not limited to the said embodiment.
  • the solid-state imaging device according to the present invention can be used in a mobile phone, a digital still camera, a movie camera, and the like because the solid-state imaging device can reduce noise and area while suppressing an increase in circuit area.

Abstract

　本発明に係る固体撮像装置は、複数の画素（１１０）が行列状に配置された画素ブロック（１００）と、画素列毎に設けられ、対応する画素（１１０）の信号を読み出す複数の垂直共通信号線（１３４）と、複数の垂直共通信号線（１３４）に電流を供給する列定電流源（１０２）とを備え、列定電流源（１０２）は、ソース端子及びドレイン端子の一方が垂直共通信号線（１３４）に接続され、他方が接地された複数の負荷トランジスタ（２２２）と、複数の負荷トランジスタ（２２２）のゲート端子に電圧を供給する定電圧部（２２９）と、サンプルホールド回路が複数段接続され、複数の負荷トランジスタ（２２２）のゲート端子に供給される電圧を安定させる電圧保持回路（２３０）とを備える。

Description

固体撮像装置及び撮像装置
　本発明は、固体撮像装置及び撮像装置に関し、特に、低ノイズ化のための技術に関する。
　近年、携帯電話、デジタルスチルカメラやムービーカメラの画像情報取得手段として、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型固体撮像装置が注目されている。これは、ＭＯＳ型固体撮像装置がＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）プロセスで製造できるため、既存の設備を利用でき、低コスト化できること、高速読み出しが可能なため、高速化、高解像度化できること、低電圧動作が可能なため、低消費電力化できることなど、多くの利点を有しているためである。
　ＭＯＳ型固体撮像装置においては、画素回路における増幅トランジスタに供給する負荷電流を一定に維持するために、特許文献１のような技術が考えられている。
　図２２は、特許文献１に開示された固体撮像装置の回路ブロック図である。同図において、画素列ごとに配置された負荷電流供給回路６１０は、画素回路の増幅トランジスタに、垂直信号線ＶＳＬを介して負荷電流を供給する。負荷電流供給回路６１０において、設定トランジスタ６１１は、維持制御信号線からの維持制御信号に基づいて、一定の保持電圧を保持容量６１３に設定する。また、負荷トランジスタ６１４は、保持容量６１３に保持された一定の保持電圧により、そのゲート電圧が一定となるため、一定に維持された負荷電流を垂直信号線に供給する。上記回路構成により、画素回路における増幅トランジスタに供給する負荷電流をある程度一定に維持することが可能となる。
特開２０１１－１０９４８６号公報
　しかしながら、さらなる微細化及び低面積化が望まれる近年において、特許文献１に開示された前述の従来技術では、ノイズを低減することが困難となっている。
　特許文献１の上記従来技術では、設定トランジスタ６１１が非導通（オフ）状態となる期間中に、設定トランジスタ６１１の両端には一般的に寄生容量Ｃｐが存在する。このため、基準電流線６０１の高周波ノイズがこの寄生容量Ｃｐを介して、負荷トランジスタ６１４のゲートへ伝達される。この高周波ノイズは、保持容量６１３を大きく設定することで低減することができるが、微細化及び低面積化のためには保持容量６１３を小さくせざるを得ない。そのため、高周波ノイズを十分に低減することができず、画素回路の増幅トランジスタに供給する電流を一定に維持させることが困難となる。
　上記課題を解決するため、本発明は、微細化及び低面積化を達成しつつ画素回路の増幅トランジスタに供給される電流を一定に維持できる固体撮像装置及び撮像装置を提供することを目的とする。
　上記課題を解決するために、本発明の一態様に係る固体撮像装置は、複数の画素が行列状に配置された画素部と、前記複数の画素の列毎に設けられ、対応する画素の信号を読み出す複数の垂直共通信号線と、前記複数の垂直共通信号線に電流を供給する列定電流源とを備え、前記列定電流源は、ソース端子及びドレイン端子の一方が前記複数の垂直共通信号線のうちの一つに接続され、他方が接地された複数の負荷トランジスタと、前記複数の負荷トランジスタのゲート端子に電圧を供給する定電圧部と、電圧をサンプルホールドするサンプルホールド回路が複数段接続され、前記複数の負荷トランジスタのゲート端子に供給される電圧を安定させるための第１の複数段サンプルホールド回路とを備えることを特徴とする。
　また、前記複数の負荷トランジスタのうちの１以上の負荷トランジスタのゲート端子と、前記定電圧部とは、前記第１の複数段サンプルホールド回路を介して接続されてもよい。
　また、前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、前記第１のサンプルホールド回路は、一方の電極が基準電位供給回路に接続され、他方の電極が前記負荷トランジスタのゲート端子に接続された第１の保持容量と、一方の端子が前記負荷トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、前記第２のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記定電圧部に接続された第２のスイッチ素子とを備えてもよい。
　また、前記第１の保持容量は、前記第２の保持容量よりも大きな容量値を有してもよい。
　また、前記第１の複数段サンプルホールド回路が、電圧保持を開始する場合、前記第１のスイッチ素子がオフ状態になった後、前記第２のスイッチ素子がオフ状態となってもよい。
　また、前記列定電流源は、さらに、前記負荷トランジスタと直列に接続された列定電流源トランジスタと、前記列定電流源トランジスタのゲート端子に接続され、電圧をサンプルホールドするサンプルホールド回路が複数段接続された第２の複数段サンプルホールド回路とを備えてもよい。
　また、前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、前記第１のサンプルホールド回路は、一方の電極が基準電位供給回路に接続され、他方の電極が前記負荷トランジスタのゲート端子に接続された第１の保持容量と、一方の端子が前記負荷トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、前記第２のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記定電圧部に接続された第２のスイッチ素子とを備え、前記第２の複数段サンプルホールド回路は、第３のサンプルホールド回路と、第４のサンプルホールド回路とを備え、前記第３のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記列定電流源トランジスタのゲート端子に接続された第３の保持容量と、一方の端子が前記列定電流源トランジスタのゲート端子に接続された第３のスイッチ素子とを備え、前記第４のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第３のスイッチ素子の他方の端子に接続された第４の保持容量と、一方の端子が前記第３のスイッチ素子の前記他方の端子に接続された第４のスイッチ素子とを備えてもよい。
　また、前記第１の保持容量は、前記第２の保持容量よりも大きな容量値を有し、前記第３の保持容量は、前記第４の保持容量よりも大きな容量値を有してもよい。
　また、さらに、前記定電圧部に含まれる電流源トランジスタのゲート端子に電圧を供給する参照電圧源を備え、前記電流源トランジスタのゲート端子と、前記参照電圧源とは、前記第１の複数段サンプルホールド回路を介して接続されてもよい。
　また、前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、前記第１のサンプルホールド回路は、一方の電極が基準電位供給回路に接続され、他方の電極が前記電流源トランジスタのゲート端子に接続された第１の保持容量と、一方の端子が前記電流源トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、前記第２のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記参照電圧源に接続された第２のスイッチ素子とを備えてもよい。
　また、前記列定電流源は、さらに、前記電流源トランジスタと直列に接続された定電流源トランジスタと、前記定電流源トランジスタのゲート端子に接続され、電圧をサンプルホールドするサンプルホールド回路が複数段接続された第２の複数段サンプルホールド回路とを備えてもよい。
　また、前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、前記第１のサンプルホールド回路は、一方の電極が基準電位供給回路に接続され、他方の電極が前記電流源トランジスタのゲート端子に接続された第１の保持容量と、一方の端子が前記電流源トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、前記第２のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記参照電圧源に接続された第２のスイッチ素子とを備え、前記第２の複数段サンプルホールド回路は、第３のサンプルホールド回路と、第４のサンプルホールド回路とを備え、前記第３のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記定電流源トランジスタのゲート端子に接続された第３の保持容量と、一方の端子が前記定電流源トランジスタのゲート端子に接続された第３のスイッチ素子とを備え、前記第４のサンプルホールド回路は、一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第３のスイッチ素子の他方の端子に接続された第４の保持容量と、一方の端子が前記第３のスイッチ素子の前記他方の端子に接続された第４のスイッチ素子とを備えてもよい。
　また、本発明は、上記のような特徴を有する固体撮像装置として実現することができるだけでなく、このような固体撮像装置を備える撮像装置としても、上記と同様の構成と効果がある。
　本発明に係る固体撮像装置によれば、回路面積の増大を抑えつつ、画素の増幅トランジスタに一定の電流を供給する負荷トランジスタのゲート端子の電圧を一定にすることができる。よって、固体撮像装置を低ノイズ化、低面積化することが可能となる。
図１は、本発明の第１の実施形態に係る固体撮像装置の機能ブロック図である。 図２は、第１の実施形態に係る画素の第一の例を示す回路図である。 図３は、第１の実施形態に係る画素の第二の例を示す回路図である。 図４は、第１の実施形態に係る列定電流源の一例を示す回路図である。 図５は、第１の実施形態に係る固体撮像装置の第一の駆動例を示すタイミングチャートである。 図６は、第１の実施形態に係る固体撮像装置の第二の駆動例を示すタイミングチャートである。 図７は、第１の実施形態に係る固体撮像装置の第三の駆動例を示すタイミングチャートである。 図８は、第１の実施形態に係る列読み出し部の第一の構成例を示すブロック図である。 図９は、第１の実施形態に係る出力列選択スイッチ部の構成例を示す回路図である。 図１０は、第１の実施形態に係る列読み出し部の第二の構成例を示すブロック図である。 図１１は、列読み出し部が備える列ＡＤ変換部の構成例を示すブロック図である。 図１２は、第１の実施形態の第１の変形例に係る列定電流源を示す回路図である。 図１３は、第２の実施形態に係る列定電流源の一例を示す回路図である。 図１４は、第２の実施形態の第１の変形例に係る列定電流源を示す回路図である。 図１５は、第１及び第２の実施形態の第２の変形例に係る列定電流源を示す回路図である。 図１６は、第１及び第２の実施形態の第３の変形例に係る列定電流源を示す回路図である。 図１７は、第３の実施形態に係る列定電流源の一例を示す回路図である。 図１８は、第３の実施形態の第１の変形例に係る列定電流源を示す回路図である。 図１９は、第３の実施形態の第２の変形例に係る列定電流源を示す回路図である。 図２０Ａは、ビデオカメラの一例を示す外観図である。 図２０Ｂは、デジタルスチルカメラの一例を示す外観図である。 図２１は、撮像装置の構成の一例を示すブロック図である。 図２２は、特許文献１に開示された固体撮像装置の回路ブロック図である。
　以下、各実施の形態について、図面を参照しながら具体的に説明する。
　なお、以下で説明する各実施の形態は、いずれも包括的または具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、などは、一例であり、本発明を限定する主旨ではない。また、以下の実施の形態における構成要素のうち、最上位概念を示す独立請求項に記載されていない構成要素については、任意の構成要素として説明される。
　（第１の実施形態）
　以下、図面を参照しながら、本実施形態に係る固体撮像装置の構成及び動作について説明する。
　本実施形態に係る固体撮像装置は、各列の画素の増幅トランジスタに電流を供給する負荷トランジスタのゲート端子に、当該負荷トランジスタのゲート端子の電圧を一定にするための電圧保持手段を備える。上記電圧保持手段は、スイッチ素子及び保持容量で構成された、いわゆるサンプルホールド回路（Ｓ／Ｈ回路）が２段に接続された構成である。このような構成により、低ノイズ化及び低面積化を実現できる。
　図１は、本発明の第１の実施形態に係る固体撮像装置の機能ブロック図である。同図に示されるように、本実施形態に係る固体撮像装置は、画素１１０が行列状に配置された画素部である画素ブロック１００と、画素ブロック１００を駆動する周辺回路が形成された周辺回路ブロック１０１とを備えている。
　周辺回路ブロック１０１は、列定電流源１０２と、列読み出し部１０３と、水平走査部１０４と、ディジタルシグナルプロセッサ（ＤＳＰ）１０５と、垂直走査部１０６と、タイミングジェネレータ１０７とを備える。図１においては、周辺回路ブロック１０１を画素ブロック１００の一方の側にのみ配置しているが、どのように配置してもかまわない。
　図２は、第１の実施の形態に係る画素の第一の例を示す回路図である。同図に示されるように、画素１１０は、フォトダイオード１１１、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４及び行選択トランジスタ１１５を有しており、いわゆる４トランジスタ型１画素１セル型の画素である。
　なお、図２では、１画素１セル型の画素を示しているが、フォトダイオードからの信号電圧を垂直共通信号線１３４に出力できる構成であれば、画素をどのような構成としてもよい。例えば、１つの増幅トランジスタに対して複数のフォトダイオードが設けられたｎ画素１セル型の画素であってもよい。図３に、２画素１セル型の画素を示す。
　図３は、第１の実施の形態に係る画素の第二の例を示す回路図である。具体的には、１つの増幅トランジスタ１１４に２つのフォトダイオード１１１Ａ及び１１１Ｂが接続された２画素１セル型の構成である。なお、上記ｎの値は任意に選ぶことができる。また、４トランジスタ型の画素に代えて、行選択トランジスタを省略した３トランジスタ型の画素としてもよい。また、画素を構成する各トランジスタは、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタのいずれであってもよい。また、垂直共通信号線は１つの列に対して複数本存在してもよい。
　各画素１１０において、増幅トランジスタ１１４は、行選択トランジスタ１１５を介して、各列に設けられた垂直共通信号線１３４と接続されている。垂直共通信号線１３４を介して各列の増幅トランジスタ１１４に電流を供給する列定電流源１０２と、行選択トランジスタ１１５が導通した行の増幅トランジスタ１１４とによって、ソースフォロア回路（以降、画素ソースフォロアと呼ぶ）が形成される。転送トランジスタ１１２、リセットトランジスタ１１３及び行選択トランジスタ１１５には、それぞれ、転送制御線１３０、リセット制御線１３１及び行選択制御線１３２を介して垂直走査部１０６からタイミング信号が供給される。
　垂直走査部１０６は、タイミングジェネレータ１０７からの信号に基づいて、転送制御線１３０と、リセット制御線１３１と、行選択制御線１３２とを順次アクティブにして、画素１１０を行毎に順次選択する垂直走査を行う。選択された行に属する画素１１０の信号電圧は、列毎に画素ソースフォロアを介して、列読み出し部１０３へ伝達される。
　図４は、第１の実施の形態に係る列定電流源の一例を示す回路図である。４トランジスタ型の画素１１０の場合、垂直共通信号線１３４には、行選択トランジスタ１１５を介して同じ列に配置された画素１１０中の増幅トランジスタ１１４が接続されている。垂直共通信号線１３４は、複数の画素１１０の列毎に設けられ、対応する画素の信号を読み出す機能を有する。
　また、図４に示されるように、垂直共通信号線１３４は、負荷トランジスタ２２２のソース端子及びドレイン端子の一方と接続されている。負荷トランジスタ２２２の他方の端子は接地されている。ここで、接地とは、グラウンド電圧（以降、ＧＮＤ電圧と称す）供給回路に接続されていることを示す。さらに、垂直共通信号線１３４は、後段の列読み出し部１０３とも接続されている。
　各列の負荷トランジスタ２２２のゲート端子は、各列に配置された電圧保持回路２３０を介して、各列共通のバイアス電圧線ｂｉａｓ１と接続されている。また、バイアス電圧線ｂｉａｓ１は、定電圧部２２９と接続されている。
　定電圧部２２９は、負荷トランジスタ２２２のゲート端子に一定の電圧を供給するバイアス回路であり、負荷トランジスタ駆動用トランジスタ２２１と参照電流源Ｉｒｅｆ１とを有している。
　電圧保持回路２３０は、スイッチ素子ＳＷ１及びＳＷ２と保持容量Ｃ１及びＣ２とを有し、電圧をサンプルホールドするサンプルホールド回路が複数段接続され、複数の負荷トランジスタ２２２のゲート端子に供給される電圧を安定させる第１の複数段サンプルホールド回路である。保持容量Ｃ１は、一方の電極が電圧保持線ＳＨＶ１を介してスイッチ素子ＳＷ１の一方の端子と負荷トランジスタ２２２のゲート端子とに接続され、他方の電極が接地されている。保持容量Ｃ２は、一方の電極が電圧保持線ＳＨＶ２を介してスイッチ素子ＳＷ１の他方の端子とスイッチ素子ＳＷ２の一方の端子と接続され、他方の電極が接地されている。スイッチ素子ＳＷ２の他方の端子は、バイアス電圧線ｂｉａｓ１と接続されている。また、スイッチ素子ＳＷ１は、スイッチ素子制御線１０８を介して、及び、スイッチ素子ＳＷ２はスイッチ素子制御線１０９を介してタイミングジェネレータ１０７から導通（オン）状態または非導通（オフ）状態を制御される。
　スイッチ素子ＳＷ１及びＳＷ２は、例えば、タイミングジェネレータ１０７から接続電圧がスイッチ素子ＳＷ１及びＳＷ２の両方へ供給された場合には、スイッチ素子ＳＷ１及びＳＷ２の両方がオン状態となって、バイアス電圧線ｂｉａｓ１と電圧保持線ＳＨＶ１及び電圧保持線ＳＨＶ２との電位を互いに等しくする。
　また、スイッチ素子ＳＷ１及びＳＷ２は、例えば、タイミングジェネレータ１０７から接続電圧がスイッチ素子ＳＷ１に供給され、非接続電圧がスイッチ素子ＳＷ２に供給される場合には、スイッチ素子ＳＷ１はオン状態となって、電圧保持線ＳＨＶ１とＳＨＶ２との電位を互いに等しくする。一方、スイッチ素子ＳＷ２はオフ状態となって、バイアス電圧線ｂｉａｓ１と電圧保持線ＳＨＶ２との間を絶縁する。
　また、スイッチ素子ＳＷ１及びＳＷ２は、例えば、タイミングジェネレータ１０７から非接続電圧がスイッチ素子ＳＷ１に供給され、接続電圧がスイッチ素子ＳＷ２に供給される場合には、スイッチ素子ＳＷ１はオフ状態となって、電圧保持線ＳＨＶ１とＳＨＶ２との間を絶縁する。一方、スイッチ素子ＳＷ２はオン状態となって、バイアス電圧線ｂｉａｓ１と電圧保持線ＳＨＶ２との電位を互いに等しくする。
　また、スイッチ素子ＳＷ１及びＳＷ２は、例えば、タイミングジェネレータ１０７から非接続電圧がスイッチ素子ＳＷ１とＳＷ２の両方へ供給された場合には、スイッチ素子ＳＷ１及びＳＷ２はオフ状態となって、バイアス電圧線ｂｉａｓ１と電圧保持線ＳＨＶ１とＳＨＶ２との間を絶縁する。
　以上のように、スイッチ素子ＳＷ１及びＳＷ２は、タイミングジェネレータ１０７からの制御信号に基づいて、負荷トランジスタ２２２のゲート端子の電圧を一定にする。すなわち、スイッチ素子ＳＷ１及びＳＷ２は、制御信号に基づいて、保持容量Ｃ１及びＣ２に一定の電圧を保持する。つまり、スイッチ素子ＳＷ１及び保持容量Ｃ１は、第１のサンプルホールド回路（以降、Ｓ／Ｈ回路と呼ぶ）を構成する。また、スイッチ素子ＳＷ２及び保持容量Ｃ２は、第２のＳ／Ｈ回路を構成する。
　電圧保持回路２３０を２段のＳ／Ｈ回路で構成することにより、１段では遮断できなかったバイアス電圧線ｂｉａｓ１のノイズを遮断することができ、負荷トランジスタ２２２のゲート端子の電圧を一定に保持することができるため、低ノイズ化を実現できる。さらに、電圧保持回路２３０を２段のＳ／Ｈ回路で構成することにより、従来回路に比べて電圧保持回路２３０の保持容量面積を低減することができる。例えば、スイッチ素子ＳＷ１及びＳＷ２がオフ状態となっている期間中のスイッチ素子ＳＷ１及びＳＷ２の両端の寄生容量をＣｐとすると、従来回路の、Ｓ／Ｈ回路を１段だけ備える構成（ここでは、保持容量Ｃ２およびスイッチ素子ＳＷ２を備えない構成）において、バイアス電圧線ｂｉａｓ１から電圧保持線ＳＨＶ１までの伝達関数は下記式１のようになる。
Figure JPOXMLDOC01-appb-M000001
　一方、本実施形態の伝達関数は下記式２のようになる。
Figure JPOXMLDOC01-appb-M000002
　まず、従来の構成で保持容量Ｃ１＝１００Ｃｐとしたとき、バイアス電圧線ｂｉａｓ１のノイズは１／１００倍に低減される。このときの電圧保持回路２３０の保持容量の面積を１００とする。一方、本実施形態において、従来と同じ効果を得るように保持容量Ｃ１及びＣ２を考えると、Ｃ１＝Ｃ２＝１０Ｃｐとなる。すなわち、電圧保持回路２３０の保持容量の面積が２０となり、従来の構成と比べて１／５倍の低面積化を実現できる。
　なお、保持容量Ｃ１及び保持容量Ｃ２の容量値は、どちらが大きくても良いが、Ｃ１＞Ｃ２であるのが好ましい。なぜなら、ホールド期間中、保持容量Ｃ１に充電された電荷は、トランジスタのゲートリーク等により徐々に減少し、保持容量Ｃ１間の電圧、すなわち負荷トランジスタ２２２のゲート端子の電圧が変動する。その結果、増幅トランジスタ１１４に供給される電流が変動し、ノイズとなってしまう。そのため、限られた面積の中で、保持容量Ｃ１の容量をできる限り大きくし、リークに対する負荷トランジスタ２２２のゲート端子の電圧変化量を小さくする必要がある。一方で、保持容量Ｃ１及びＣ２の面積には制限があるため、保持容量Ｃ１及びＣ２の両方を大きくすることは困難である。保持容量Ｃ２の容量については、ノイズ低減の効果が損なわれない程度に小さくすればよく、保持容量Ｃ２を小さくした分、保持容量Ｃ１を大きくすることにより、保持容量Ｃ１に充電された電荷のリークに対する負荷トランジスタ２２２のゲート端子の電圧変化量を小さくするという効果を有するからである。
　図５は、第１の実施形態に係る固体撮像装置の第一の駆動例を示すタイミングチャートである。同図には、垂直走査の具体例が示されている。
　まず、スイッチ素子ＳＷ１及びＳＷ２はオン状態で、定電圧部２２９から保持容量Ｃ１及びＣ２へ一定の電圧が供給されている状態とする。
　続いて、スイッチ素子制御線１０８を非接続電圧（以降、非接続電圧は図中のＬｏｗレベルとし、接続電圧はＨｉｇｈレベルとする）にする。これにより、スイッチ素子ＳＷ１がオフ状態となり、電圧保持線ＳＨＶ１とＳＨＶ２との間が絶縁する。
　続いて、スイッチ素子制御線１０９を非接続電圧にする。これにより、スイッチ素子ＳＷ２がオフ状態となり、電圧保持線ＳＨＶ２とバイアス電圧線ｂｉａｓ１との間が絶縁する。読み出し期間中、スイッチ素子ＳＷ１及びＳＷ２がオフ状態となることにより、バイアス電圧線ｂｉａｓ１からのノイズを低減することができ、負荷トランジスタ２２２のゲート端子の電圧保持線ＳＨＶ１を一定に保持することができる。
　続いて、行選択制御線１３２をオン状態とする。これにより、行選択トランジスタ１１５が導通する。
　続いて、リセット制御線１３１をオン状態とする。これにより、リセットトランジスタ１１３が導通し、ＦＤ部１１６のリセット後の電圧が、画素１１０のリセット電圧Ｖｒｓｔとして、増幅トランジスタ１１４を介して、垂直共通信号線１３４へ出力され、さらに後段の列読み出し部１０３へ伝達される。
　続いて、フォトダイオード１１１は、露光時間中に受光した光を光電変換して得られる電荷を蓄積する。
　所定の露光時間終了後に、転送制御線１３０をオン状態とする。これにより、転送トランジスタ１１２が導通し、フォトダイオード１１１の蓄積電荷がＦＤ部１１６へ転送される。転送された電荷は、画素１１０のリセット電圧Ｖｒｓｔに、受光光量に応じた信号電圧Ｖｓｉｇを重畳した重畳電圧（Ｖｒｓｔ＋Ｖｓｉｇ）として、増幅トランジスタ１１４を介して、垂直共通信号線１３４へ出力され、さらに後段の列読み出し部１０３へ伝達される。
　このように、２度の出力結果により生じる信号の差分を抽出する、いわゆる２重サンプリング動作を行うことによって、受光光量に応じた画素１１０の信号電圧を得ることができる。
　信号電圧を得た後、先に、スイッチ素子制御線１０９を接続電圧にする。これにより、スイッチ素子ＳＷ２がオン状態となり、電圧保持線ＳＨＶ２とバイアス電圧線ｂｉａｓ１との電位が互いに等しくなる。
　続いて、スイッチ素子制御線１０８を接続電圧にする。これにより、スイッチ素子ＳＷ１がオン状態となり、電圧保持線ＳＨＶ１と電圧保持線ＳＨＶ２との電位が互いに等しくなる。
　つまり、上述した第１の実施形態に係る固体撮像装置の駆動方法は、１行の画素１１０の信号電圧が読み出される毎に、スイッチ素子制御線１０８が非接続電圧である、負荷トランジスタ２２２のゲート端子の電圧のホールド期間と、スイッチ素子制御線１０８が接続電圧であるバイアス電圧サンプル期間とを含む。
　図３に示された２画素１セルの画素１１０の場合には、フォトダイオード１１１Ａ及び１１１Ｂのそれぞれに転送トランジスタ１１２を接続し、２本の転送制御線１３０Ａ及び１３０Ｂにより制御すればよい。この場合には、図６に示すようなタイミングの駆動を行えばよい。
　図６は、第１の実施形態に係る固体撮像装置の第二の駆動例を示すタイミングチャートである。同図においても、１行の画素１１０の信号電圧が読み出されるたびに、負荷トランジスタ２２２のゲート端子の電圧のホールド期間と、バイアス電圧サンプル期間とが繰り返される。なお、リセット電圧Ｖｒｓｔを読み出してから信号電圧Ｖｓｉｇを読み出す期間までの読み出し期間において、負荷トランジスタ２２２のゲート端子の電圧保持線ＳＨＶ１を一定に保持すればよいため、リセットトランジスタ１１３をオフ状態にした後に、スイッチ素子ＳＷ１及びＳＷ２を導通（オフ）状態にしてもよい。
　図７は、第１の実施形態に係る固体撮像装置の第三の駆動例を示すタイミングチャートである。同図に示されるように、スイッチ素子ＳＷ１及びＳＷ２をオン状態にする間隔は、複数行毎でもよく、複数フレーム毎でもよい。すなわち、複数行を読み出している期間はホールド期間とし、複数行を読み出した後、少なくとも１度バイアス電圧サンプル期間を有する駆動方法でもよく、複数行が１フレームでも、複数フレームでもよい。
　なお、画素信号の読み出し後、スイッチ素子ＳＷ１及びＳＷ２を再びオン状態にするタイミングについては、スイッチ素子ＳＷ１あるいはＳＷ２のどちらを先にオン状態にしてもよく、同時に行ってもよい。但し、保持容量Ｃ１及びＣ２を充電するために流れる電流によるノイズを抑制するために、バイアス電圧線ｂｉａｓ１側に近いスイッチ素子から、負荷トランジスタ２２２のゲート端子に接続されたスイッチ素子へ順にオン状態にしていく方が好ましい。例えば、本実施形態の場合には、スイッチ素子ＳＷ２を先にオン状態にし、続いて、スイッチ素子ＳＷ１をオン状態にする方が好ましい。
　また、画素１１０のリセット電圧Ｖｒｓｔと受光光量に応じた信号電圧Ｖｓｉｇとを列読み出し部１０３へ伝達できる駆動方法であれば、図５～図７に示すような駆動方法に限らず、どのような駆動方法を用いてもよい。
　また、電源投入時やスタンバイ復帰時等の機能を使用する場合は、読み出しを開始するまでに、保持容量Ｃ１及びＣ２は十分に充電されている必要がある。本実施形態では、読み出しを開始するまでに、保持容量Ｃ１及びＣ２は十分に充電されているものとして、図５～図７の駆動方法を一例として示している。
　以下に、本実施形態の固体撮像装置における列定電流源１０２以外の機能ブロックの構成例を示す。
　図８は、第１の実施形態に係る列読み出し部の第一の構成例を示すブロック図である。同図に示されるように、列読み出し部１０３は、列アンプ１４１と、列ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ　Ｄｏｕｂｌｅ　Ｓａｍｐｌｉｎｇ）部１４２と、出力列選択スイッチ部１４３と、出力部１４４と、アナログディジタル（ＡＤ）変換部１４５とを有している。画素ソースフォロアからの出力信号は、垂直共通信号線１３４を介して、列アンプ１４１へ入力される。列アンプ１４１において増幅されたリセット電圧Ｖｒｓｔ及び重畳電圧（Ｖｒｓｔ＋Ｖｓｉｇ）は、列ＣＤＳ部１４２において、２重サンプリング動作によって差分信号が抽出される。この受光光量に応じた画素１１０のアナログ信号である差分信号が、後段の出力列選択スイッチ部１４３に伝達される。
　図９は、第１の実施形態に係る出力列選択スイッチ部の構成例を示す回路図である。同図に示された出力列選択スイッチ部１４３は、列選択トランジスタ３３１で構成されている。列ＣＤＳ部１４２において抽出された信号電圧は、出力列選択スイッチ部１４３を介して、各列共通の出力部１４４に入力された後、ＡＤ変換部１４５においてＡＤ変換されＤＳＰ１０５へ伝達される。
　水平走査部１０４は、タイミングジェネレータ１０７からの信号に基づいて、列選択制御線１３５を順次アクティブにする。これにより、列選択トランジスタ３３１が順次選択され水平走査が行われる。水平走査によって選択された列の信号電圧は、出力部１４４へ伝達される。
　なお、列読み出し部１０３は、図８に示されるように、列選択によりアナログ信号を順次、単一のＡＤ変換部１４５へ供給してＡＤ変換を行い、外部へディジタル信号値として出力する構成及び駆動方法であれば、どのような構成としてもよい。また、アナログ信号を列毎に設けられたＡＤ変換部において同時にＡＤ変換した後、順次、列選択することにより外部へディジタル信号値を出力する構成としてもよい。
　図１０は、第１の実施形態に係る列読み出し部の第二の構成例を示すブロック図である。同図に示されるように、例えば、列アンプ１４１と列ＡＤ変換部１４６とを有する構成としてもよい。列ＡＤ変換部１４６は垂直共通信号線１３４に対応して設けられており、列アンプ１４１を介して対応する垂直共通信号線１３４から伝達された電圧をディジタル信号に変換する。
　図１１は、列読み出し部が備える列ＡＤ変換部の構成例を示すブロック図である。以下において、列ＡＤ変換部１４６が、いわゆるシングルスロープ型ＡＤ変換部である例を説明するが、逐次比較等、他のＡＤ変換方式のＡＤ変換部としてもよい。図１１に示されるように、列ＡＤ変換部１４６は、参照信号生成部３６１と、コンパレータ部３６２と、カウント部（カウンタ）３６３と、メモリ部３６４とを有している。
　参照信号生成部３６１は、時間経過と共に徐々に変化する参照信号電圧（ランプ波形信号電圧）Ｖｒａｍｐを生成する。参照信号電圧Ｖｒａｍｐは、滑らかなスロープ状の波形であっても階段状の波形であってもよく、ある傾きで推移する波形であれば、その波形は特に限定されない。参照信号電圧Ｖｒａｍｐの傾きも、同様に正負のいずれであってもよい。参照信号生成部３６１は、ある傾きで推移する波形を生成できれば他の構成としてもよい。例えば、ディジタルアナログコンバータ（ＤＡＣ）に増加又は減少するコード値を与えＤＡＣ出力をフィルタリングする構成としてもよい。また、容量素子を用いて積分動作させる構成としてもよい。
　コンパレータ部３６２は、垂直共通信号線１３４から列アンプ回路を介して増幅された信号電圧と、参照信号生成部３６１で生成される参照信号電圧Ｖｒａｍｐとの大小を比較する。コンパレータ部３６２は、既知のオフセットキャンセル機能を備えた差動比較器とすればよい。但し、垂直共通信号線１３４から列アンプ回路を介して増幅された信号電圧と、参照信号生成部３６１で生成される参照信号電圧Ｖｒａｍｐとを比較できるコンパレータ部３６２であればどのような構成としてもよい。例えば、いわゆるチョッパコンパレータ等としてもよい。
　カウンタ３６３は、コンパレータ部３６２が比較を開始してからコンパレータ部３６２の比較結果が変化するまでの時間、つまり、垂直共通信号線１３４から列アンプ回路を介して増幅された信号電圧と、参照信号生成部３６１で生成される参照信号電圧Ｖｒａｍｐとの大小関係が変化するまで（コンパレータ部３６２の出力が反転するまで）の時間をカウントしてＡＤ変換を行う。具体的には、カウンタ３６３は、比較を開始してから信号電圧と参照信号電圧Ｖｒａｍｐとの大小関係が変化するまで入力されるクロックをカウントすることによりＡＤ変換を行う。ＡＤ変換後、カウンタ３６３は、ディジタル信号値（カウント値）をメモリ部３６４に伝送し、メモリ部３６４は伝送されたディジタル信号値を記憶する。ＡＤ変換は、リセット電圧Ｖｒｓｔ及び重畳電圧（Ｖｒｓｔ＋Ｖｓｉｇ）に対してそれぞれ行われ、両者の差分を取ることにより画素１１０の信号電圧が得られる。なお、列ＡＤ変換部１４６を用いて２重サンプリング動作を行う例について説明したが、信号電圧ＶｓｉｇについてのみＡＤ変換を行う構成としてもよい。
　列毎にメモリ部３６４に記憶されたディジタル信号値は順次、出力部１４７へ伝達される。メモリ部３６４から出力部１４７へのディジタル信号値の伝達は、タイミングジェネレータ１０７からの信号に基づいて、水平走査部１０４が、複数の列選択制御線１３５を順次アクティブにすることにより行われる。
　出力部１４７は、伝達されたディジタル信号値を外部に出力する。出力部１４７は、ＬＶＤＳ（Ｌｏｗ　Ｖｏｌｔａｇｅ　Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｓｉｇｎａｌｉｎｇ）等を用いた高速伝送回路とすればよい。但し、ディジタル信号値を出力することが可能であればよく、出力部１４７の回路及び構成はどのようにしてもよい。また、出力部１４７の出力形式もどのようなものであってもよく、出力の種別はシリアル出力であってもパラレル出力であってもよく、出力ポート数等も特に限定されない。
　なお、図８に示された列読み出し部１０３においては、列アンプ１４１と列ＣＤＳ部１４２とが設けられているが、列アンプ１４１及び列ＣＤＳ部１４２の一方又は両方が存在しない構成としてもよい。また、図１０に示された列読み出し部１０３においては、列アンプ１４１が設けられているが、列アンプ１４１はなくてもよい。但し、列アンプ１４１を設けることにより後段へ伝送する信号電圧を大きくすることができる。このため、ＡＤ変換における入力換算Ｓ／Ｎを向上させ、固体撮像装置の画質を向上させることが可能となる。
　また、列アンプ１４１は、定電流性の負荷をソース接地増幅回路で駆動する、いわゆるシングルエンドのインバータアンプとすればよい。但し、信号増幅手段であればどのような構成としてもよく、例えば、差動増幅回路等としてもよい。
　また、ＡＤ変換部に入力される信号をサンプルホールドするためのサンプルホールド手段が設けられてもよい。ＡＤ変換部へ入力される信号のサンプルホールド手段を設けることにより、ＡＤ変換動作と、画素１１０から垂直共通信号線１３４への信号読み出しとを並列動作させる、いわゆるパイプライン化が可能となる。これにより、固体撮像装置のフレームレートを向上させることができる。
　なお、本実施形態に係る電圧保持回路２３０は、スイッチ素子と保持容量で構成するＳ／Ｈ回路を２段接続Ｓ／Ｈ回路で構成しているが、２段以上の複数段接続したＳ／Ｈ回路で構成されてもよい。
　（第１の実施形態の変形例）
　図１２は、第１の実施の形態の第１の変形例に係る列定電流源を示す回路図である。同図に示された列定電流源１０２は、垂直共通信号線１３４の電圧が変動しても、画素１１０の増幅トランジスタ１１４に供給する電流を精度よく保持することができ、かつバイアス回路のノイズを低減する機能を有している。この構成により、さらなる高画質化を実現できる。
　図１２に示された列定電流源と、図４に示された列定電流源との相違点は、垂直共通信号線１３４と負荷トランジスタ２２２のソース端子及びドレイン端子の一方との間に、列定電流源トランジスタ２２３が追加され、各列の列定電流源トランジスタ２２３のゲート端子に電圧保持回路２３１が追加配置されている点である。
　電圧保持回路２３１は、電圧保持回路２３０と同様の構成であり、スイッチ素子ＳＷ３及びＳＷ４と、保持容量Ｃ３及びＣ４とを有し、列定電流源トランジスタ２２３のゲート端子に接続され、電圧をサンプルホールドするサンプルホールド回路が複数段接続された第２の複数段サンプルホールド回路である。保持容量Ｃ３は、一方の電極がスイッチ素子ＳＷ３の一方の端子と列定電流源トランジスタ２２３のゲート端子とに接続され、他方の電極が接地されている。保持容量Ｃ４は、一方の電極がスイッチ素子ＳＷ３の他方の端子とスイッチ素子ＳＷ４の一方の端子とに接続され、他方の電極が接地されている。スイッチ素子ＳＷ４の他方の端子は、電圧入力端子Ｔｂと接続されている。また、スイッチ素子ＳＷ３はスイッチ素子制御線１０８を介して、スイッチ素子ＳＷ４はスイッチ素子制御線１０９を介してタイミングジェネレータ１０７から導通（オン）状態または非導通（オフ）状態を制御される。
　各列の列定電流源トランジスタ２２３のゲート端子は、各列の電圧保持回路２３１を介して、少なくとも１つの共通の電圧入力端子Ｔｂと接続されている。電圧入力端子Ｔｂには、バイアス回路等によって一定の電圧が供給される。電圧保持回路２３１の動作やタイミングについては、図４で説明した電圧保持回路２３０と同様のものであるため、ここでの詳細の説明を省略する。
　スイッチ素子ＳＷ３及び保持容量Ｃ３は、第３のサンプルホールド回路を構成し、また、スイッチ素子ＳＷ４及び保持容量Ｃ４は、第２のサンプルホールド回路を構成する。
　なお、保持容量Ｃ３及び保持容量Ｃ４の容量値はどちらが大きくても良いが、Ｃ３＞Ｃ４であるのが好ましい。なぜなら、ホールド期間中、保持容量Ｃ３に充電された電荷は、トランジスタのゲートリーク等により徐々に減少し、保持容量Ｃ３間の電圧、すなわち負荷トランジスタ２２２のゲート端子の電圧が変動する。その結果、増幅トランジスタ１１４に供給される電流が変動し、ノイズとなってしまう。そのため、限られた面積の中で、保持容量Ｃ３の容量をできる限り大きくし、リークに対する負荷トランジスタ２２２のゲート端子の電圧変化量を小さくする必要がある。一方で、保持容量Ｃ３及びＣ４の面積には制限があるため、保持容量Ｃ３及びＣ４の両方を大きくすることは困難である。保持容量Ｃ４の容量については、ノイズ低減の効果が損なわれない程度に小さくすればよく、保持容量Ｃ４を小さくした分、保持容量Ｃ３を大きくすることによって、保持容量Ｃ３に充電された電荷のリークに対する負荷トランジスタ２２２のゲート端子の電圧変化量を小さくするという効果を有するからである。
　図１２に示されるように、列定電流源トランジスタ２２３と、列定電流源トランジスタ２２３のゲート端子に接続された電圧保持回路２３１とを備えることにより、垂直共通信号線１３４の電圧が変動しても、画素１１０の増幅トランジスタ１１４に供給する電流を精度よく保持することができ、かつ、バイアス回路等が接続される電圧入力端子Ｔｂから列定電流源トランジスタ２２３のゲート端子へのノイズを低減することができるため、さらなる、高画質化を実現できる。
　（第２の実施形態）
　次に、本発明の第２の実施形態に係る固体撮像装置の構成及び動作について図面を参照しながら説明する。なお、以下では、第１の実施形態に係る固体撮像装置との相違点についてのみ説明する。本実施形態に係る固体撮像装置の有する構成要素のうち、図１に示された第１の実施形態に係る固体撮像装置と同様の構成については説明を省略する。
　図１３は、第２の実施形態に係る列定電流源の一例を示す回路図である。図１３において、第１の実施形態の列定電流源１０２の構成要素と同一の構成要素には、同一の符号を付して示す。また、第１の実施形態の説明と重複する事項については、その詳細な説明を省略する。
　本実施形態に係る列定電流源と、第１の実施形態に係る列定電流源との相違点は、各列の負荷トランジスタ２２２のゲート端子が、他の複数の列の負荷トランジスタ２２２のゲート端子と互いに接続され、複数の列の負荷トランジスタ２２２のゲート端子が、共通の電圧保持回路２３２を介して、共通のバイアス電圧線ｂｉａｓ１に接続されている点である。このような構成にすることによって、さらなる低面積化を実現できる。
　電圧保持回路２３２は、第１の実施形態に示された電圧保持回路２３０と同様の構成であるため、ここでの詳細の説明を省略する。
　各列の負荷トランジスタ２２２のゲート端子は、他の複数の列の負荷トランジスタ２２２のゲート端子と互いに接続され、１つの共通の電圧保持回路２３２を介して定電圧部２２９のバイアス電圧線ｂｉａｓ１と接続されている。定電圧部２２９は第１の実施形態に示されたものと同様の構成であるため、ここでの詳細の説明を省略する。
　また、電圧保持回路２３２の動作やタイミングについては、第１の実施形態に係る電圧保持回路２３０と同様のものであるため、ここでの詳細の説明を省略する。
　図１３に示されるように、複数の列の負荷トランジスタ２２２のゲート端子に１つの共通の電圧保持回路２３２を備えることにより、さらなる低面積化を実現できる。
　（第２の実施形態の変形例）
　図１４は、第２の実施の形態の第１の変形例に係る列定電流源を示す回路図である。同図に示された列定電流源１０２は、垂直共通信号線１３４の電圧が変動しても、画素１１０の増幅トランジスタ１１４に供給する電流を精度よく保持することができ、かつバイアス回路のノイズを低減する機能を有している。この構成により、さらなる高画質化を実現できる。
　図１４に示された列定電流源と、図１３に示された列定電流源との相違点は、垂直共通信号線１３４と負荷トランジスタ２２２のソース端子及びドレイン端子の一方との間に、列定電流源トランジスタ２２３が追加され、複数の列の列定電流源トランジスタ２２３のゲート端子が互いに接続され、列定電流源トランジスタ２２３のゲート端子に電圧保持回路２３３が追加配置されている点である。
　電圧保持回路２３３は、第１の実施形態に示された電圧保持回路２３１と同様の構成であるため、ここでの詳細の説明を省略する。
　各列の列定電流源トランジスタ２２３のゲート端子は、他の複数の列の列定電流源トランジスタ２２３のゲート端子と互いに接続され、１つの共通の電圧保持回路２３３を介して少なくとも１つの共通の電圧入力端子Ｔｂと接続されている。電圧入力端子Ｔｂにはバイアス回路等によって一定の電圧が供給される。
　また、電圧保持回路２３２と同様に、スイッチ素子ＳＷ３はスイッチ素子制御線１０８を介して、スイッチ素子ＳＷ４はスイッチ素子制御線１０９を介してタイミングジェネレータ１０７からオン状態またはオフ状態を制御される。電圧保持回路２３３の動作やタイミングについては、第１の実施形態に記載の電圧保持回路２３１と同様のものであるため、ここでの詳細の説明を省略する。
　図１４に示されるように、列定電流源トランジスタ２２３を備え、各列の列定電流源トランジスタ２２３のゲート端子が、他の複数の列の列定電流源トランジスタ２２３のゲート端子と互いに接続され、１つの共通の電圧保持回路２３３を備えることにより、垂直共通信号線１３４の電圧が変動しても、画素１１０の増幅トランジスタ１１４に供給する電流を精度よく保持することができ、かつ、バイアス回路等が接続される電圧入力端子Ｔｂから列定電流源トランジスタ２２３のゲート端子へのノイズを低減することができるため、高画質化を実現できる。さらには、低面積化を実現できる。
　なお、第１の実施形態に係る固体撮像装置は、列毎に電圧保持回路２３０及び２３１を備える構成であるのに対し、第２の実施形態に係る固体撮像装置は、複数の列に対して、１つの共通の電圧保持回路２３２及び２３３を備える構成を示しているが、複数列毎に１つの電圧保持回路を備える構成にしてもよい。
　図１５は、第１及び第２の実施形態の第２の変形例に係る列定電流源を示す回路図である。また、図１６は、第１及び第２の実施形態の第３の変形例に係る列定電流源を示す回路図である。図１５及び図１６に示されるように、例えば、２列毎に１つの共通の電圧保持回路を備えている構成が例示される。
　（第３の実施形態）
　次に、本発明の第３の実施形態に係る固体撮像装置の構成及び動作について図面を参照しながら説明する。なお、以下では、第１の実施形態に係る固体撮像装置との相違点についてのみ説明する。本実施形態に係る固体撮像装置の有する構成要素のうち、図１に示された第１の実施形態に係る固体撮像装置と同様の構成についての説明は省略する。
　図１７は、第３の実施形態に係る列定電流源の一例を示す回路図である。図１７において、第１の実施形態の列定電流源１０２の構成要素と同一の構成要素には、同一の符号を付して示す。また、第１の実施形態の説明と重複する事項については、その詳細な説明を省略する。
　第１及び第２の実施形態では、負荷トランジスタ２２２のゲート端子に接続された電圧保持回路を備えることにより、ノイズを低減する方法について説明した。しかしながら、ノイズの発生源は、負荷トランジスタ２２２のゲート端子に一定の電圧を供給している定電圧部２２９だけではなく、定電圧部２２９を構成している電流源トランジスタ２２４のゲート端子に一定の電圧を供給している参照電圧源２３９においても発生する。参照電圧源２３９は例えば、バンドギャップリファレンス回路（以降、ＢＧＲ回路と呼ぶ）と呼ばれる回路等で構成されるが、ＢＧＲ回路の場合、回路を構成する素子の数が比較的多いためノイズが問題となる。また、参照電圧源２３９及び定電圧部２２９は、チップ内での配置によっては、参照電圧源２３９と定電圧部２２９との間の配線（図１７中の参照電圧線Ｖｒｅｆ１等に相当）が長くなることもある。このような場合、配線自身に起因するノイズや、周辺回路からのノイズの影響によって、定電圧部２２９へ一定の電圧を供給することが困難となる。そのため、参照電圧線Ｖｒｅｆ１のノイズについても、抑制する必要がある。
　本実施形態に係る固体撮像装置は、参照電圧線Ｖｒｅｆ１のノイズを低減することにより、定電圧部２２９の電流源トランジスタ２２４のゲート端子の電圧を一定にする構成を有している。本実施形態と第１の実施形態との相違点は、各列の負荷トランジスタ２２２のゲート端子に一定の電圧を供給する定電圧部２２９、いわゆるバイアス回路、を構成している電流源トランジスタ２２４のゲート端子が、電圧保持回路２３４を介して参照電圧線Ｖｒｅｆ１と接続されている点である。
　このような構成にすることにより、参照電圧源２３９によるノイズや、参照電圧源２３９と定電圧部２２９との間の配線が長くなる場合に問題となる参照電圧線Ｖｒｅｆ１のノイズを低減することができ、定電圧部２２９の電流源トランジスタ２２４のゲート端子の電圧を一定にすることができるため、定電圧部２２９の参照電流が一定となり、結果的に負荷トランジスタ２２２のゲート端子に一定の電圧を供給することが可能となる。よって、低ノイズ化と低面積化とを実現できる。
　電圧保持回路２３４の構成は、第１の実施形態に示す電圧保持回路２３０と比較して、保持容量Ｃ１及びＣ２の一方の電極が、ＰＭＯＳで形成された電流源トランジスタ２２４のゲート端子と接続される点で異なり、また他方の電極が、電源電圧供給回路に接続される点で異なる。しかしながら、保持容量Ｃ１及びＣ２は、電流源トランジスタのゲート端子に接続された電極と基準電位供給回路（電源電圧供給回路またはＧＮＤ電圧供給回路）と接続された電極との間の電圧を一定に保持するためのものである。一方、ＮＭＯＳで形成された電流源トランジスタ（例えば、負荷トランジスタ２２２）の場合には、第１の実施形態の電圧保持回路２３０と同様、一方の電極を電流源トランジスタのゲート端子に接続し、他方の電極をＧＮＤ電圧供給回路に接続すればよい。このようなＰＭＯＳとＮＭＯＳとの間の構成の差異のため、ここでの詳細の説明を省略する。つまり、基準電位供給回路とは、電流源トランジスタがＰＭＯＳの場合は電源電圧供給回路を指し、ＮＭＯＳの場合はＧＮＤ電圧供給回路を指す。
　各列の負荷トランジスタ２２２のゲート端子に一定の電圧を供給する定電圧部２２９を構成している電流源トランジスタ２２４のゲート端子が、電圧保持回路２３４を介して参照電圧線Ｖｒｅｆ１と接続されている。定電圧部２２９は、負荷トランジスタ駆動用トランジスタ２２１と電流源トランジスタ２２４とを有している。電流源トランジスタ２２４のゲート端子は、電圧保持回路２３４を介して参照電圧線Ｖｒｅｆ１と接続されている。電流源トランジスタ２２４のソース端子及びドレイン端子の一方は、負荷トランジスタ駆動用トランジスタ２２１のゲート端子及びソース端子及びドレイン端子の一方及び各列の負荷トランジスタ２２５のゲート端子と接続され、他方は電源と接続されている。
　参照電圧源２３９で生成される一定の電圧は、参照電圧線Ｖｒｅｆ１及び電圧保持回路を介して電流源トランジスタ２２４のゲート端子に供給される。電圧保持回路２３４の動作やタイミングについては、第１の実施形態に係る電圧保持回路２３０と同様のものであるため、ここでの詳細の説明を省略する。
　図１８は、第３の実施の形態の第１の変形例に係る列定電流源を示す回路図である。同図に示されるように、列定電流源１０２が、電流源トランジスタ２２４と直列接続された定電流源トランジスタ２２６と、定電流源トランジスタ２２６のゲート端子に接続された電圧保持回路２３５とをさらに備えることにより、垂直共通信号線１３４の電位が変動しても、負荷トランジスタ駆動用トランジスタ２２１に供給する電流を精度よく保持することができ、かつ、バイアス回路等が接続される電圧入力端子Ｔｂから定電流源トランジスタ２２６のゲート端子へのノイズを低減することができるため、さらなる高画質化を実現できる。
　なお、負荷トランジスタ２２２のバイアス回路として定電圧部２２９を例示したが、電圧を生成する電圧源回路であれば、例えば、ＢＧＲ回路や抵抗分圧による電圧生成回路等であっても、本発明の目的と範囲を逸脱しない。また、定電圧部２２９の前段として、参照電圧源２３９を例示したが、電圧を生成する電圧源回路であれば、例えば、ＢＧＲ回路や抵抗分圧による電圧生成回路等であっても、本発明の目的と範囲を逸脱しない。
　図１９は、第３の実施の形態の第２の変形例に係る列定電流源を示す回路図である。同図に示されるように、負荷トランジスタ２２２のゲート端子及び定電圧部２２９の電流源トランジスタ２２４のゲート端子の両方に電圧保持回路を備えてもよい。さらに、図１９において、図１２、図１４、図１６及び図１８に示されるように、列定電流源トランジスタ２２３及び定電流源トランジスタ２２６の少なくともどちらか一方を備える場合についても、列定電流源トランジスタ２２３のゲート端子及び定電流源トランジスタ２２６のゲート端子に電圧保持回路を備えてもよい。さらに、チップ内で電流源として動作するトランジスタのゲート端子に対して、電圧保持回路を備える構成にしてもよい。
　なお、本実施形態に記載の電圧保持回路は、スイッチ素子と保持容量とで構成されたＳ／Ｈ回路を２段接続Ｓ／Ｈ回路で構成しているが、複数段接続されたＳ／Ｈ回路で構成されてもよい。
　（第４の実施形態）
　上記した第１～第３の実施形態及びその変形例に係る固体撮像装置は、図２０Ａに示されるビデオカメラや図２０Ｂに示されるデジタルスチルカメラ、さらには携帯電話等のモバイル機器向けカメラモジュール等の撮像装置において、その撮像デバイス（画像入力装置）として用いて好適なものである。
　図２１は、撮像装置の構成の一例を示すブロック図である。図２１に示されるように、本実施形態に係る撮像装置は、レンズ６１を含む光学系、撮像デバイス６２、カメラ信号処理回路６３およびシステムコントローラ６４等によって構成されている。レンズ６１は、被写体からの像光を撮像デバイス６２の撮像面に結像する。撮像デバイス６２は、レンズ６１によって撮像面に結像された像光を画素単位で電気信号に変換して得られる画像信号を出力する。この撮像デバイス６２として、上述の第１～第３の実施形態のいずれか又はその変形例に係る固体撮像装置が用いられる。
　カメラ信号処理回路６３は、撮像デバイス６２から出力される画像信号に対して種々の信号処理を行う。システムコントローラ６４は、撮像デバイス６２やカメラ信号処理回路６３に対する制御を行う。
　このように、本実施形態に係る撮像装置は、画素の増幅トランジスタに一定の電流を供給する負荷トランジスタのゲート端子の電圧を一定にすることができ、結果として、低ノイズ化及び低面積化を実現した撮像デバイス６２を備える。
　以上、本発明の固体撮像装置及びそれを備えた撮像装置について、実施形態に基づいて説明してきたが、本発明に係る固体撮像装置及び撮像装置は、上記実施形態に限定されるものではない。上記実施形態における任意の構成要素を組み合わせて実現される別の実施形態や、上記実施形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る固体撮像装置を内蔵した各種機器も本発明に含まれる。
　本発明に係る固体撮像装置は、回路面積の増大を抑えつつ、固体撮像装置を低ノイズ化、低面積化することができるため、携帯電話、デジタルスチルカメラやムービーカメラなどに利用可能である。
　６１　　レンズ
　６２　　撮像デバイス
　６３　　カメラ信号処理回路
　６４　　システムコントローラ
　１００　　画素ブロック
　１０１　　周辺回路ブロック
　１０２　　列定電流源
　１０３　　列読み出し部
　１０４　　水平走査部
　１０５　　ディジタルシグナルプロセッサ（ＤＳＰ）
　１０６　　垂直走査部
　１０７　　タイミングジェネレータ
　１０８、１０９　　スイッチ素子制御線
　１１０　　画素
　１１１、１１１Ａ、１１１Ｂ　　フォトダイオード
　１１２　　転送トランジスタ
　１１３　　リセットトランジスタ
　１１４　　増幅トランジスタ
　１１５　　行選択トランジスタ
　１１６　　ＦＤ部
　１３０、１３０Ａ、１３０Ｂ　　転送制御線
　１３１　　リセット制御線
　１３２　　行選択制御線
　１３４　　垂直共通信号線
　１３５　　列選択制御線
　１４１　　列アンプ
　１４２　　列ＣＤＳ部
　１４３　　出力列選択スイッチ部
　１４４、１４７　　出力部
　１４５　　アナログディジタル（ＡＤ）変換部
　１４６　　列ＡＤ変換部
　２２１　　負荷トランジスタ駆動用トランジスタ
　２２２、２２５　　負荷トランジスタ
　２２３　　列定電流源トランジスタ
　２２４　　電流源トランジスタ
　２２６　　定電流源トランジスタ
　２２９　　定電圧部
　２３０、２３１、２３２、２３３、２３４、２３５　　電圧保持回路
　２３９　　参照電圧源
　３３１　　列選択トランジスタ
　３６１　　参照信号生成部
　３６２　　コンパレータ部
　３６３　　カウント部（カウンタ）
　３６４　　メモリ部
　６１０　　負荷電流供給回路
　６１１　　設定トランジスタ
　６１３、Ｃ１、Ｃ２、Ｃ３、Ｃ４　　保持容量
　６１４　　負荷トランジスタ
　Ｉｒｅｆ１、Ｉｒｅｆ２　　参照電流源
　ｂｉａｓ１　　バイアス電圧線
　ＳＷ１、ＳＷ２、ＳＷ３、ＳＷ４　　スイッチ素子
　ＳＨＶ１、ＳＨＶ２　　電圧保持線
　Ｔｂ　　電圧入力端子
　Ｖｒｅｆ１　　参照電圧線

Claims (16)

  1. 　複数の画素が行列状に配置された画素部と、
    　前記複数の画素の列毎に設けられ、対応する画素の信号を読み出す複数の垂直共通信号線と、
    　前記複数の垂直共通信号線に電流を供給する列定電流源とを備え、
    　前記列定電流源は、
    　ソース端子及びドレイン端子の一方が前記複数の垂直共通信号線のうちの一つに接続され、他方が接地された複数の負荷トランジスタと、
    　前記複数の負荷トランジスタのゲート端子に電圧を供給する定電圧部と、
    　電圧をサンプルホールドするサンプルホールド回路が複数段接続され、前記複数の負荷トランジスタのゲート端子に供給される電圧を安定させるための第１の複数段サンプルホールド回路とを備える
    　ことを特徴とする固体撮像装置。
  2. 　前記複数の負荷トランジスタのうちの１以上の負荷トランジスタのゲート端子と、前記定電圧部とは、前記第１の複数段サンプルホールド回路を介して接続される
    　ことを特徴とする請求項１に記載の固体撮像装置。
  3. 　前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、
    　前記第１のサンプルホールド回路は、
    　一方の電極が基準電位供給回路に接続され、他方の電極が前記負荷トランジスタのゲート端子に接続された第１の保持容量と、
    　一方の端子が前記負荷トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、
    　前記第２のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、
    　一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記定電圧部に接続された第２のスイッチ素子とを備える
    　ことを特徴とする請求項２に記載の固体撮像装置。
  4. 　前記第１の保持容量は、前記第２の保持容量よりも大きな容量値を有する
    　ことを特徴とする請求項３に記載の固体撮像装置。
  5. 　前記第１の複数段サンプルホールド回路が、電圧保持を開始する場合、前記第１のスイッチ素子がオフ状態になった後、前記第２のスイッチ素子がオフ状態になる
    　ことを特徴とする請求項３に記載の固体撮像装置。
  6. 　前記列定電流源は、さらに、
    　前記負荷トランジスタと直列に接続された列定電流源トランジスタと、
    　前記列定電流源トランジスタのゲート端子に接続され、電圧をサンプルホールドするサンプルホールド回路が複数段接続された第２の複数段サンプルホールド回路とを備える
    　ことを特徴とする請求項２に記載の固体撮像装置。
  7. 　前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、
    　前記第１のサンプルホールド回路は、
    　一方の電極が基準電位供給回路に接続され、他方の電極が前記負荷トランジスタのゲート端子に接続された第１の保持容量と、
    　一方の端子が前記負荷トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、
    　前記第２のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、
    　一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記定電圧部に接続された第２のスイッチ素子とを備え、
    　前記第２の複数段サンプルホールド回路は、第３のサンプルホールド回路と、第４のサンプルホールド回路とを備え、
    　前記第３のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記列定電流源トランジスタのゲート端子に接続された第３の保持容量と、
    　一方の端子が前記列定電流源トランジスタのゲート端子に接続された第３のスイッチ素子とを備え、
    　前記第４のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第３のスイッチ素子の他方の端子に接続された第４の保持容量と、
    　一方の端子が前記第３のスイッチ素子の前記他方の端子に接続された第４のスイッチ素子とを備える
    　ことを特徴とする請求項６に記載の固体撮像装置。
  8. 　前記第１の保持容量は、前記第２の保持容量よりも大きな容量値を有し、
    　前記第３の保持容量は、前記第４の保持容量よりも大きな容量値を有する
    　ことを特徴とする請求項７に記載の固体撮像装置。
  9. 　さらに、
    　前記定電圧部に含まれる電流源トランジスタのゲート端子に電圧を供給する参照電圧源を備え、
    　前記電流源トランジスタのゲート端子と、前記参照電圧源とは、前記第１の複数段サンプルホールド回路を介して接続される
    　ことを特徴とする請求項１に記載の固体撮像装置。
  10. 　前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、
    　前記第１のサンプルホールド回路は、
    　一方の電極が基準電位供給回路に接続され、他方の電極が前記電流源トランジスタのゲート端子に接続された第１の保持容量と、
    　一方の端子が前記電流源トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、
    　前記第２のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、
    　一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記参照電圧源に接続された第２のスイッチ素子とを備える
    　ことを特徴とする請求項９に記載の固体撮像装置。
  11. 　前記第１の保持容量は、前記第２の保持容量よりも大きな容量値を有する
    　ことを特徴とする請求項１０に記載の固体撮像装置。
  12. 　前記第１の複数段サンプルホールド回路が、電圧保持を開始する場合、前記第１のスイッチ素子がオフ状態になった後、前記第２のスイッチ素子がオフ状態になる
    　ことを特徴とする請求項１０に記載の固体撮像装置。
  13. 　前記列定電流源は、さらに、
    　前記電流源トランジスタと直列に接続された定電流源トランジスタと、
    　前記定電流源トランジスタのゲート端子に接続され、電圧をサンプルホールドするサンプルホールド回路が複数段接続された第２の複数段サンプルホールド回路とを備える
    　ことを特徴とする請求項９に記載の固体撮像装置。
  14. 　前記第１の複数段サンプルホールド回路は、第１のサンプルホールド回路と、第２のサンプルホールド回路とを備え、
    　前記第１のサンプルホールド回路は、
    　一方の電極が基準電位供給回路に接続され、他方の電極が前記電流源トランジスタのゲート端子に接続された第１の保持容量と、
    　一方の端子が前記電流源トランジスタのゲート端子に接続された第１のスイッチ素子とを備え、
    　前記第２のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第１のスイッチ素子の他方の端子に接続された第２の保持容量と、
    　一方の端子が前記第１のスイッチ素子の前記他方の端子に接続され、他方の端子が前記参照電圧源に接続された第２のスイッチ素子とを備え、
    　前記第２の複数段サンプルホールド回路は、第３のサンプルホールド回路と、第４のサンプルホールド回路とを備え、
    　前記第３のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記定電流源トランジスタのゲート端子に接続された第３の保持容量と、
    　一方の端子が前記定電流源トランジスタのゲート端子に接続された第３のスイッチ素子とを備え、
    　前記第４のサンプルホールド回路は、
    　一方の電極が前記基準電位供給回路に接続され、他方の電極が前記第３のスイッチ素子の他方の端子に接続された第４の保持容量と、
    　一方の端子が前記第３のスイッチ素子の前記他方の端子に接続された第４のスイッチ素子とを備える
    　ことを特徴とする請求項１３に記載の固体撮像装置。
  15. 　前記第１の保持容量は、前記第２の保持容量よりも大きな容量値を有し、
    　前記第３の保持容量は、前記第４の保持容量よりも大きな容量値を有する
    　ことを特徴とする請求項１４に記載の固体撮像装置。
  16. 　請求項１～１５のいずれか１項に記載の固体撮像装置を備える
    　撮像装置。
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