JP2002330346A - Ｃｍｏｓセンサ回路 - Google Patents

Ｃｍｏｓセンサ回路

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JP2002330346A
JP2002330346A JP2001135503A JP2001135503A JP2002330346A JP 2002330346 A JP2002330346 A JP 2002330346A JP 2001135503 A JP2001135503 A JP 2001135503A JP 2001135503 A JP2001135503 A JP 2001135503A JP 2002330346 A JP2002330346 A JP 2002330346A
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channel mos
reset
mos transistor
sensor circuit
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Masatoshi Kokubu
政利 國分
Katsuyoshi Yamamoto
克義 山本
Chikara Tsuchiya
主税 土屋
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
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Abstract

(57)【要約】 【課題】 本発明は、画素部の素子数を増やすことな
く、ブルーミングを抑制することが可能なＣＭＯＳセン
サ回路を提供することを目的とする。 【解決手段】 フォトダイオードＰＤと、フォトダイオ
ードＰＤを初期電圧にリセットするリセットトランジス
タＭ１とを少なくとも備えたＣＭＯＳセンサ回路におい
て、ＣＭＯＳセンサ回路は、電圧制御回路２を備え、電
圧制御回路２は、ＰチャネルＭＯＳトランジスタＭ４の
ドレインと、ＮチャネルＭＯＳトランジスタＭ６のドレ
インとの間に、ブルーミング制御用トランジスタＭ５を
挿入したことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳイメージ
センサのブルーミングを抑制するＣＭＯＳセンサ回路に
関する。
【０００２】
【従来の技術】イメージセンサは、テレビカメラ等にお
いて、外部から取り込まれた光学的画像情報を電気信号
に変換するためのセンサとして用いられるものであっ
て、多数のピクセルをマトリクス状に配置した構成を有
する。ＭＯＳ型イメージセンサは、フォトダイオードや
ＭＯＳ型ＦＥＴによって構成したピクセル回路からなる
ものであって、従来多く用いられていたＣＣＤ型イメー
ジセンサとして、低消費電力、低コスト等の特徴を有す
るものである。
【０００３】図１８は、従来例１のＣＭＯＳセンサ回路
の構成図を示している。１００はＣＭＯＳインバータの
基本回路を示している。１１０は画素部であり、単位の
ピクセル回路の構成を示している。ＣＭＯＳインバータ
１００は、ＰＭＯＳトランジスタＭ４、ＮＭＯＳトラン
ジスタＭ６から構成されており、Ｖｒｓは制御電圧を示
している。リセット信号ＲＳＴはＣＭＯＳインバータの
出力であり、リセットトランジスタＭ１に信号を供給す
る。リセット制御信号Ｖｒｓがハイレベル（Ｈ）のと
き、ＰＭＯＳトランジスタＭ４はＯＮ状態、ＮＭＯＳト
ランジスタＭ６はＯＦＦ状態になって、リセット信号は
ローレベル（Ｌ）になる。一方、リセット制御信号Ｖｒ
ｓがローレベル（Ｌ）のときには、ＮＭＯＳトランジス
タＭ６はＯＦＦ状態、ＰＭＯＳトランジスタＭ４はＯＮ
状態になって、リセット信号はハイレベル（Ｈ）にな
る。
【０００４】次に、ピクセル回路１１０は、リセットト
ランジスタＭ１と、ソースホロアトランジスタＭ２と、
セレクトトランジスタＭ３と、フォトダイオードＰＤ
と、電流源１５とから構成されている。そして、リセッ
トトランジスタＭ１のドレインとソースホロアトランジ
スタＭ２のドレインがリセット電圧ＶＲ端子に接続さ
れ、リセットトランジスタＭ１のソースとソースホロア
トランジスタＭ２のゲートは共にフォトダイオードＰＤ
のカソードに接続され、フォトダイオードＰＤのアノー
ドはＧＮＤに接続され、ソースホロアトランジスタＭ２
のソースは、セレクトトランジスタＭ３のドレインに接
続されている。
【０００５】また、リセットトランジスタＭ１は、リセ
ット信号ＲＳＴがハイレベルになったとき、リセット電
圧ＶＲをフォトダイオードＰＤに供給することによっ
て、フォトダイオードＰＤを初期電圧にリセットする作
用を行なう。ソースホロアトランジスタＭ２は、定電流
源１５とともにソースホロア回路を形成して、フォトダ
イオードＰＤのカソード電圧を増幅する作用を行なう。
セレクトトランジスタＭ３は、セレクト制御信号ＳＬＣ
ＴがハイレベルになったときにＯＮして、ソースホロア
トランジスタＭ２を定電流源１５に接続し、ソースホロ
アトランジスタＭ２の出力電圧を選択切換する。
【０００６】次に、この従来のＣＭＯＳセンサ回路の動
作について説明する。ＣＭＯＳインバータ１００にロー
レベルのリセット制御信号Ｖｒｓが入力されると、ＮＭ
ＯＳトランジスタＭ６がＯＦＦ状態、ＰＭＯＳトランジ
スタＭ４はＯＮ状態となり、リセット信号ＲＳＴはハイ
レベルになる。すなわち、リセットトランジスタＭ１の
ゲートにハイレベルの信号が入力されると、リセットト
ランジスタＭ１がＯＮ状態となる。それによって、フォ
トダイオードＰＤのカソードはリセット電圧ＶＲに接続
され、接続点の電位ｖｐｄはリセット電圧ＶＲに等しく
なり、フォトダイオードＰＤに電荷が溜まって、画素部
１１０はリセットされた状態となる。そして、リセット
信号ＲＳＴがローレベルになると、すなわちＮＭＯＳト
ランジスタＭ１のゲート電位がローレベルになると、Ｎ
ＭＯＳトランジスタＭ１はＯＦＦ状態となり、フォトダ
イオードＰＤはリセット電位ＶＲから切り離される。
【０００７】この状態でフォトダイオードＰＤに光が入
力されると、入力光レベルに応じてフォトダイオードＰ
Ｄに生じた光電変換電圧をソースホロアを形成するソー
スホロアトランジスタＭ２によって増幅する。そして、
任意のタイミングでセレクト制御信号ＳＬＣＴをセレク
トトランジスタＭ３に入力して、ソースホロアフォトト
ランジスタＭ２によって増幅された信号を出力（ＯＵ
Ｔ）する。
【０００８】しかしながら、この従来例においては、フ
ォトダイオードＰＤに強い光が入力され、フォトダイオ
ードＰＤの電圧が過度に低下すると（図１８（ｂ）斜線
部）、このフォトダイオードＰＤから電子があふれてし
まい、このあふれた電子は基板を通って画素部１の周辺
の画素部（図示せず）に順次流れ込んで周辺のフォトダ
イオードに影響を及ぼしてしまうというブルーミング現
象が問題となる。
【０００９】次に、図１９は従来例２のＣＭＯＳセンサ
回路の構成図を示している。この画素部１２０は、図１
９（ａ）で示した画素部１１０と基本的には同じである
が、上述したブルーミングを制御するために、トランジ
スタＭ４を設けている点が異なる。このトランジスタＭ
４を設けることで、ＮチャネルＭＯＳトランジスタＭ４
のゲート電位に任意のバイアス電圧ＶＢを印加してトラ
ンジスタＭ４をＯＮ状態にすることにより、フォトダイ
オードＰＤで溢れた電荷を、リセット電圧ＶＲ端子に逃
がすことによりブルーミングを制御している（図１９
（ｂ））。
【００１０】
【発明が解決しようとする課題】しかしながら、この従
来例２の方法では各画素内の素子数が増えることから、
１画素当りの面積が大きくなってしまうため、何万もの
画素を配列すると全画素面積が増加しチップサイズが増
大して、結果的にコストアップになってしまう問題があ
った。また、全画素面積の増加を抑えるために、フォト
ダイオードの面積を小さくすることで、従来例２のよう
に、１つのトランジスタを入れる方法もあるが、この場
合、フォトダイオードが小さくなることにより感度の低
下や、ノイズの影響を受け易くなってしまい、結果的に
画質が悪化してしまうという問題もあった。
【００１１】従って、本発明は上記従来技術の問題点を
解決し、画素部の素子数を増やすことなく、ブルーミン
グを抑制することが可能なＣＭＯＳセンサ回路を提供す
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、フォトダイオ
ードと、該フォトダイオードを初期電圧にリセットする
リセットトランジスタとを少なくとも備えたＣＭＯＳセ
ンサ回路において、前記リセットトランジスタのゲート
電位を、電源電位以外の電位に制御する電圧制御回路を
設けたことを特徴とするＣＭＯＳセンサ回路である。
【００１３】これにより、リセットトランジスタは完全
にＯＦＦすることがないので、フォトダイオード部に強
い光が入った場合に溢れた電荷を、リセットトランジス
タを通してリセット電源に逃がしてやることができ、ブ
ルーミングを抑制することができる。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
【００１５】図１は、ＣＭＯＳセンサの全体構成図を示
している。図１において、４×４画素の画素部３０、そ
れぞれのＸ方向、Ｙ方向の各画素を指定するために、垂
直シフトレジスタ／リセット制御回路４０、水平シフト
レジスタ５０が設けられている。なお、図１において
は、４×４個の単位セル（ピクセル回路）が配列されて
いる様子を示しているが、実際にはこれより多くの単位
セルが配列されている。
【００１６】図２（ａ）に示すように、単位セルを構成
するピクセル回路１は、リセットトランジスタＭ１と、
ソースホロアトランジスタＭ２と、セレクトトランジス
タＭ３と、フォトダイオードＰＤとを有する。垂直走査
シフトレジスタ／リセット制御回路４０から水平方向に
配線されているセレクト制御線ＳＬＣＴは、セレクトト
ランジスタＭ３のゲートに接続されている。同様に、垂
直走査シフトレジスタ／リセット制御回路４０から水平
方向に配線されているリセット信号ＲＳＴは、リセット
トランジスタＭ１のゲートに接続されている。リセット
電圧ＶＲは、ソースホロアトランジスタＭ２のドレイン
に接続されている。セレクトトランジスタＭ３のソース
又はドレインは、列方向に配置された垂直信号線６０に
接続され、その一端はアンプ／ノイズキャンセル回路７
０に接続されている。そして、このアンプ／ノイズキャ
ンセル回路７０は、水平走査シフトレジスタ５０から供
給される選択パルスにより駆動される水平選択トランジ
スタ８０を介して水平信号線９０に接続され、出力アン
プ１００を介して出力される。
【００１７】図２（ａ）に示す電圧制御回路２は、図１
に示す垂直走査シフトレジスタ／リセット制御回路４０
に設けられ、かつ各ライン毎に設けられている。電圧制
御回路２は、図２（ｂ）に示すように、外部からリセッ
ト制御信号Ｖｒｓを受けてリセット信号ＲＳＴを生成す
るとともに、リセット信号ＲＳＴをリセットトランジス
タＭ１のゲート印加してフォトダイオードＰＤを初期電
圧（リセット電圧ＶＲ）にリセットした後は、リセット
トランジスタＭ１のゲート電位を電源電位以外の任意の
電位Ｖｃｏｎｔに制御する。つまり、電圧制御回路２は
リセット電圧印加後、リセットトランジスタＭ１のゲー
トにある一定のバイアス電圧Ｖｃｏｎｔを与えて、リセ
ットトランジスタＭ１を完全にＯＦＦさせない（多少の
電流を流すことができる状態）ようにするために設けら
れている。換言すれば、電圧制御回路２はリセットトラ
ンジスタＭ１のゲート電位をＶｃｏｎｔにクランプす
る。
【００１８】ここで、電源電位Ｖｃｏｎｔとは、リセッ
ト信号ＲＳＴを構成する高電位側電源電位ＶＤＤと、グ
ランド電位に相当する低電位側電源電圧ＶＳＳ以外の電
位である。
【００１９】図２（ｂ）に示すように、電圧制御回路２
は電源電位ＶＤＤにあるリセット信号ＲＳＴをリセット
トランジスタＭ１に印加することで、フォトダイオード
ＰＤのカソード電位ｖｐｄはリセット電圧ＶＲに等しく
なる。その後、電圧制御回路２はリセット信号ＲＳＴを
オフし、所定電位Ｖｃｏｎｔを出力する。これにより、
リセットトランジスタＭ１は完全にオフしない。フォト
ダイオードＰＤは光の強さに応じて電荷を蓄積し始め、
カソード電位ｖｐｄは次第に下がって行く。そして、カ
ソード電位ｖｐｄがリセットトランジスタＭ１のゲート
電位ＶｃｏｎｔよりもリセットトランジスタＭ１のしき
い値電圧Ｖｔｈ分ｖｐｄだけ下がると、リセットトラン
ジスタＭ１は不完全なオフ状態からＯＮ状態となる。よ
って、この時点からフォトダイオードＰＤで発生する電
荷を、リセットトランジスタＭ１を通してリセット電源
ＶＲに逃がすことができる。つまり、同一積分時間内で
任意の画素に強い光が入った場合でも、この効果により
余剰電荷はリセット電源ＶＲ端子に吸い取られ、この強
い光の入った画素周辺に与える影響が減少させることが
できる。これにより、新たなトランジスタを追加するこ
となく、画素単位の面積をそのままにして、ブルーミン
グを抑制することが可能となる。
【００２０】図２に示す構成では、リセット信号ＲＳＴ
を１ショットパルスで形成するものであるが、以下に説
明するように、リセット信号ＲＳＴを２つ又はそれ以上
の連続するパルスで形成して積分動作をより確実にする
こともできる。以下、この構成を図３及び図４を参照し
て説明する。
【００２１】図３（ａ）は、図１に示す垂直走査シフト
レジスタ／リセット制御回路４０の一構成例を示すブロ
ック図である。図３（ａ）に示す垂直走査シフトレジス
タ／リセット制御回路４０は４ｘ４構成に対応するもの
で、従属接続されたフリップフロップＦＦ１、ＦＦ２、
ＦＦ３、ＦＦ４（４ｘ４構成の場合）と、制御信号Ａ、
Ｂ、Ｃを通す信号線に接続された論理回路ＬＧＣ１、Ｌ
ＧＣ２、ＬＧＣ３、ＬＧＣ４（図面を簡略化するため
に、図示を省略してある）とを有する。初段のフリップ
フロップＦＦ１は、外部から制御信号ＣＮＴＬ１を受取
る。各論理回路は、対応するフリップフロップの出力Ｑ
と制御信号Ａ、Ｂ、Ｃとを入力し、セレクト信号ＳＬＣ
Ｔ信号とリセット制御信号Ｖｒｓとを出力する。各論理
回路は、図１の画素部３０の各ラインに対応する。例え
ば、論理回路ＬＧＣ１は第１ラインに対応し、セレクト
信号ＳＬＣＴ信号を出力する信号線がセレクトゲート１
であり、リセット制御信号Ｖｒｓを出力する信号線がリ
セットゲート１である。
【００２２】各論理回路は、図３（ｂ）に示すＮＯＲゲ
ートＧ１、ＮＡＮＤゲートＧ２及びインバータＧ３から
なる回路を２つ具備する。１つはセレクト信号ＳＬＣＴ
を生成する回路で、もう１つはリセット制御信号Ｖｒｓ
を生成する回路である。セレクト信号ＳＬＣＴを生成す
る回路におけるＮＯＲゲートＧ１は信号ＡとＣを入力
し、リセット制御信号Ｖｒｓを生成する回路は信号Ａと
Ｂを入力する。どちらの回路でもゲートＧ２は、ゲート
Ｇ１の出力と対応するフリップフロップの出力（論理回
路ＬＧＣ１ならばフリップフロップＦＦ１の出力Ｑ１）
とを入力する。ＮＡＮＤゲートＧ２の出力はインバータ
Ｇ３を介してセレクト信号ＳＬＣＴ又はリセット制御信
号Ｖｒｓとなる。
【００２３】図４は、図３の構成の動作を示す図であ
る。外部からの制御信号ＣＮＴＬ１を受けて、フリップ
フロップＦＦ１〜ＦＦ３（ＦＦ４は省略）の出力Ｑ１〜
Ｑ３は図示の通り変化する。また、外部からの信号Ａ〜
Ｃは図４に示すとおり変化する。そして、論理回路ＬＧ
Ｃ１〜ＬＧＣ３は図示の通りセレクト信号ＳＬＣＴとリ
セット制御信号Ｖｒｓを出力する。図４に示すように、
リセット制御信号Ｖｒｓは信号ＡとＢの間隔に相当する
時間だけ離間した２つのパルスからなる。この２つのパ
ルスは、図２に示す電圧制御回路２に与えられる。この
時間が積分時間となり、フォトダイオードＰＤを効率的
かつ確実にリセットすることができる。
【００２４】なお、図４には、図１に示す水平走査シフ
トレジスタ５０の走査パルスが図示してある。水平走査
シフトレジスタ５０は、外部からの制御信号ＣＮＴＬ２
（図１７を参照して後述する）を受けて図示する走査パ
ルスを生成する。
【００２５】次に、電圧制御回路２の構成例について説
明する。
【００２６】図５は、電圧制御回路２の構成例１を説明
するための図である。図５において、参照番号３は横１
ライン分のリセットトランジスタＭ１を示している。こ
の構成例においては、電圧制御回路２をＰチャネルＭＯ
ＳトランジスタＭ４と、ＮチャネルＭＯＳトランジスタ
Ｍ６からなるＣＭＯＳインバータで構成している。Ｖｒ
ｓは入力、ＲＳＴは出力、ＶＤＤ、ＶＳＳは電源を示し
ている。そして、ＰチャネルＭＯＳトランジスタＭ４の
ドレインと、ＮチャネルＭＯＳトランジスタＭ６のドレ
インとの間に、ブルーミング制御用のトランジスタとし
てＮチャネルＭＯＳトランジスタＭ５を挿入したことを
特徴としている。
【００２７】次に、図５で示されたＣＭＯＳセンサ回路
の動作について説明する。
【００２８】リセット制御信号Ｖｒｓがローレベルから
ハイレベルになるとＰチャネルＭＯＳトランジスタＭ４
はＯＦＦになり、ＮチャネルＭＯＳトランジスタＭ６は
ＯＮとなる。そして、リセット信号ＲＳＴノードは、Ｎ
チャネルＭＯＳトランジスタＭ５のＶｔｈ（トランジス
タＭ５の閾値電圧）付近の電位となり、これをリセット
トランジスタＭ１のゲートに印加する。この時、リセッ
トトランジスタＭ１がＯＮ状態となるので、フォトダイ
オードＰＤ部でそれ以上発生した電荷はリセットトラン
ジスタＭ１を通して余剰電荷をリセット電源ＶＲ端子へ
逃がすことができ、ブルーミングを制御することができ
る。
【００２９】図６は、図２で示した電圧制御回路２の構
成例２を説明するための図であり、図５と同一の構成に
ついては説明を省略する。この構成例においては、図５
で示したリセット制御信号ＶｒｓをＰチャネルＭＯＳト
ランジスタＭ４とＮチャネルＭＯＳトランジスタＭ６と
でそれぞれ分けて回路構成したことを特徴としている。
図６に示すように、リセット制御信号Ｖｒｓ１はＰチャ
ネルＭＯＳトランジスタＭ４のゲートに入力され、リセ
ット制御信号Ｖｒｓ２はＮチャネルＭＯＳトランジスタ
Ｍ６のゲートに入力されている。
【００３０】ＰチャネルＭＯＳトランジスタＭ４とＮチ
ャネルＭＯＳトランジスタＭ６の入力を別々に設けるこ
とで、それぞれの入力タイミングで両方のトランジスタ
がＯＮ、ＯＮの状態を作ることができ、立ち下がりスピ
ードを上げる工夫をしている。
【００３１】次に、図６で示されたＣＭＯＳセンサ回路
の動作について説明する。
【００３２】リセット制御信号Ｖｒｓ１がハイレベルか
らローレベルになるとＰチャネルＭＯＳトランジスタＭ
４はＯＮ状態になり、リセット制御信号Ｖｒｓ２がロー
レベルからハイレベルになるとＮチャネルＭＯＳトラン
ジスタＭ６はＯＮとなる。これにより、トランジスタＭ
４、Ｍ５のゲート電位をすばやく固定することができ
る。そして、リセット信号ＲＳＴノードは、クランドグ
ランドレベルから電源電位ＶＤＤ+Ｖｔｈ（トランジス
タＭ５の閾値電圧）の電位となり、これをリセットトラ
ンジスタＭ１のゲートに印加する。この時、リセットト
ランジスタＭ１がＯＮ状態となるので、フォトダイオー
ドＰＤ部でそれ以上発生した電荷はリセットトランジス
タＭ１を通して余剰電荷をリセット電源ＶＲ端子へ逃が
すことができ、ブルーミングを制御することができる。
【００３３】図７は、図２で示した電圧制御回路２の構
成例３を説明するための図である。この構成例において
は、リセット制御信号Ｖｒｓ１はＮチャネルＭＯＳトラ
ンジスタのゲート入力を基準に遅延回路（ディレイ回
路）４を設けた回路構成にしたことを特徴としている。
リセット制御信号Ｖｒｓ２を基準として、リセット制御
信号Ｖｒｓ２の入力を遅延回路４を介して遅らせること
により、ＰチャネルＭＯＳトランジスタとＮチャネルＭ
ＯＳトランジスタとをＯＮ、ＯＮ状態にすることができ
る。なお、ブルーミングの抑制原理は図５で説明したの
と同様であるので、ここでは説明を省略する。
【００３４】図８は、図２で示した電圧制御回路２の構
成例４を説明するための図であり、図７で示した遅延回
路の構成例を具体的に示している。この構成例において
は、図７で示した遅延回路４を偶数段のインバータ５、
６を直列に接続して構成したことを特徴としている。
【００３５】図９は、図２で示した電圧制御回路２の構
成例５を説明するための図である。この構成例において
は、図５で説明したブルーミング制御用のトランジスタ
をＰチャネルＭＯＳトランジスタＭ５で構成したことを
特徴としている。
【００３６】図１０は、図２で示した電圧制御回路２の
構成例６を説明するための図である。この構成例におい
ては、図５において、電圧制御回路２の出力ノードであ
るＲＳＴノードに定電流源１５を加えた回路構成とした
ことを特徴としている。この定電流源１５でＮチャネル
ＭＯＳトランジスタＭ５とＮチャネルＭＯＳトランジス
タＭ６をバイアスすることで、固定され、より安定した
電位をＲＳＴノードに印加することが可能となる。
【００３７】図１１は、図２で示した電圧制御回路２の
構成例７を説明するための図である。この構成例におい
ては、図１０で示した定電流源回路１５をＰチャネルＭ
ＯＳトランジスタＭ７のゲート電圧にバイアス電圧ＶＢ
を印加する構成としたことを特徴としている。この定電
流源１５でＮチャネルＭＯＳトランジスタＭ５とＮチャ
ネルＭＯＳトランジスタＭ６をバイアスすることで、安
定した電位をＲＳＴノードに印加することが可能とな
る。
【００３８】図１２は、図２で示した電圧制御回路２の
構成例８を説明するための図である。この構成例におい
ては、図１１で示したＮチャネルＭＯＳトランジスタＭ
５を抵抗素子Ｒ１で構成したことを特徴としている。こ
の場合も電圧降下により安定した電位をＲＳＴノードに
印加することが可能となる。
【００３９】図１３は、図２で示した電圧制御回路２の
構成例９を説明するための図である。この構成例におい
ては、図１１で示したＮチャネルＭＯＳトランジスタＭ
５をダイオード素子Ｄ１で構成したことを特徴としてい
る。この場合も安定した電位をＲＳＴノードに印加する
ことが可能となる。
【００４０】図１４は、図２で示した電圧制御回路２の
構成例１０を説明するための図である。この構成例にお
いては、ＮチャネルＭＯＳトランジスタＭ５のゲート電
位に任意のバイアス電圧ＶＢ２を印加する構成としてい
る。なお、バイアス電圧ＶＢ２は固定電圧としている。
この場合、ＮチャネルＭＯＳトランジスタＭ５のバイア
ス電圧ＶＢ２を印加することにより、電位を別の電位に
固定することができ、安定した電位をＲＳＴノードに印
加することが可能となり、バイアス電圧ＶＢ２を可変す
ることでリセット信号ＲＳＴの電位を任意に変更するこ
とが可能となる。
【００４１】図１５は、図２で示した電圧制御回路２の
構成例１１を説明するための図である。この構成例にお
いては、ＮチャネルＭＯＳトランジスタＭ５とＮチャネ
ルＭＯＳトランジスタＭ６との上下を入れ替えた構成と
している。すなわち、ＮチャネルＭＯＳトランジスタＭ
６のドレイン側にブルーミング制御用のＮチャネルＭＯ
ＳトランジスタＭ５のソースを接続したことを特徴とし
ている。また、この場合、ＮチャネルＭＯＳトランジス
タＭ５に変えて抵抗又はダイオードで構成することもで
きる。
【００４２】図１６は、図２で示した電圧制御回路２の
構成例１２を説明するための図である。この構成例にお
いては、図１５で示したＮチャネルＭＯＳトランジスタ
Ｍ５を２段縦積みにして、構成している。図に示すよう
に、ゲートとドレインが接続されたＮチャネルＭＯＳト
ランジスタＭ５ａと、ゲートとドレインが接続されたチ
ャネルＭＯＳトランジスタＭ５ｂとを直列に接続してい
る。なお、このトランジスタＭ５ａ、Ｍ５ｂ段数は、図
に示すように２段で構成する場合に限らず、複数段で構
成することも可能である。また、トランジスタＭ５ａ、
Ｍ５ｂに変えて、ＰチャネルＭＯＳトランジスタ、抵抗
素子又はダイオード素子で構成することもできる。
【００４３】図１７は、本発明のＣＭＯＳセンサ回路を
搭載したＩＣチップの全体概略構成図を示している。図
１７中、前述した構成要素と同一のものには同一の参照
番号を付してある。チップ２００上に、図１に示す回路
構成に加え、Ａ／Ｄコンバータ１８０、及び外部接続用
の端子１８１〜１８６が設けられたものである。
【００４４】以上本発明の好ましい実施例について詳述
したが、本発明は係る特定の実施形態に限定されるもの
ではなく、特許請求の範囲に記載された本発明の要旨の
範囲内において、種々の変形・変更が可能である。
【００４５】最後に、本発明の特徴の一部を以下にまと
める。 （付記１）フォトダイオードと、該フォトダイオードを
初期電圧にリセットするリセットトランジスタとを少な
くとも備えたＣＭＯＳセンサ回路において、前記リセッ
トトランジスタのゲート電位を、電源電位以外の電位に
制御する電圧制御回路を設けたことを特徴とするＣＭＯ
Ｓセンサ回路。 （付記２）フォトダイオードと、該フォトダイオードを
初期電圧にリセットするリセットトランジスタとを少な
くとも備えたＣＭＯＳセンサ回路において、前記リセッ
トトランジスタのゲート電位が完全にＯＦＦとならない
ように制御する電圧制御回路を設けたことを特徴とする
ＣＭＯＳセンサ回路。 （付記３）付記１又は２記載のＣＭＯＳセンサ回路にお
いて、前記電圧制御回路は、第１のＰチャネルＭＯＳト
ランジスタと、ＮチャネルＭＯＳトランジスタとを有す
る、前記リセットトランジスタのゲートを駆動するイン
バータ回路を備え、前記第１のＰチャネルＭＯＳトラン
ジスタのドレインと、前記ＮチャネルＭＯＳトランジス
タのドレインとの間に、ブルーミング制御用トランジス
タを挿入したことを特徴とするＣＭＯＳセンサ回路。 （付記４）付記１又は２記載のＣＭＯＳセンサ回路にお
いて、前記電圧制御回路は、第１のＰチャネルＭＯＳト
ランジスタと、ＮチャネルＭＯＳトランジスタとを有す
る、前記リセットトランジスタのゲートを駆動するイン
バータ回路を備え、前記第１のＮチャネルＭＯＳトラン
ジスタのドレインに接続されるブルーミング制御用トラ
ンジスタを設けたことを特徴とするＣＭＯＳセンサ回
路。 （付記５）付記３又は４記載のＣＭＯＳセンサ回路にお
いて、前記ブルーミング制御用トランジスタを複数段縦
積みしたことを特徴とするＣＭＯＳセンサ回路。 （付記６）付記３又は５記載のＣＭＯＳセンサ回路にお
いて、前記ブルーミング制御用トランジスタは、Ｐチャ
ネルＭＯＳトランジスタ又はＮチャネルＭＯＳトランジ
スタであることを特徴とするＣＭＯＳセンサ回路。 （付記７）付記３乃至５のいずれかに記載のＣＭＯＳセ
ンサ回路において、前記ブルーミング制御用トランジス
タは、ゲートとドレインが接続されたＰチャネルＭＯＳ
トランジスタ又はＮチャネルＭＯＳトランジスタである
ことを特徴とするＣＭＯＳセンサ回路。 （付記８）付記１又は２記載のＣＭＯＳセンサ回路にお
いて、前記電圧制御回路は、第１のＰチャネルＭＯＳト
ランジスタと、ＮチャネルＭＯＳトランジスタとを有す
る、前記リセットトランジスタのゲートを駆動するイン
バータ回路を備え、前記第１のＰチャネルＭＯＳトラン
ジスタのドレインと、前記ＮチャネルＭＯＳトランジス
タのドレインとの間に、抵抗素子又はダイオード素子の
いずれかを挿入したことを特徴とするＣＭＯＳセンサ回
路。 （付記９）付記１又は２記載のＣＭＯＳセンサ回路にお
いて、前記電圧制御回路は、第１のＰチャネルＭＯＳト
ランジスタと、ＮチャネルＭＯＳトランジスタとを有す
る、前記リセットトランジスタのゲートを駆動するイン
バータ回路を備え、前記ＮチャネルＭＯＳトランジスタ
のドレインに接続される抵抗素子又はダイオード素子の
いずれかを設けたことを特徴とするＣＭＯＳセンサ回
路。 （付記１０）付記８又は９記載のＣＭＯＳセンサ回路に
おいて、前記抵抗素子又は前記ダイオード素子を複数段
縦積みしたことを特徴とするＣＭＯＳセンサ回路。 （付記１１）付記１乃至１０のいずれかに記載のＣＭＯ
Ｓセンサ回路において、前記第１のＰチャネルＭＯＳト
ランジスタのゲートに信号を入力する第１の入力手段
と、前記ＮチャネルＭＯＳトランジスタのゲートに信号
を入力する第２の入力手段とを設けたことを特徴とする
ＣＭＯＳセンサ回路。 （付記１２）付記１１記載のＣＭＯＳセンサ回路におい
て、前記第１の入力手段に入力される信号は、前記第２
の入力手段から供給され、前記第１の入力手段と前記第
２の入力手段との間に設けられた遅延回路を介して入力
されることを特徴とするＣＭＯＳセンサ回路。 （付記１３）付記１２記載のＣＭＯＳセンサ回路におい
て、前記遅延回路は、偶数段のインバータにより構成さ
れることを特徴とするＣＭＯＳセンサ回路。 （付記１４）付記３乃至５のいずれかに記載のＣＭＯＳ
センサ回路において、前記ブルーミング制御用トランジ
スタのゲートに任意のバイアス電圧を印加することを特
徴とするＣＭＯＳセンサ回路。 （付記１５）付記２乃至１４のいずれかに記載のＣＭＯ
Ｓセンサ回路において、前記リセットトランジスタのゲ
ート入力は、前記電圧制御回路の出力ノードに定電流源
を付加したことを特徴とするＣＭＯＳセンサ回路。 （付記１６）付記１５記載のＣＭＯＳセンサ回路におい
て、前記定電流源は、ゲート電圧にバイアス電圧が印加
される第２のＰチャネルＭＯＳトランジスタで構成した
ことを特徴とするＣＭＯＳセンサ回路。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
画素部の素子数を増やすことなしに、ブルーミングを抑
制することが可能である。
【図面の簡単な説明】
【図１】ＣＭＯＳセンサの全体構成図を示した図であ
る。
【図２】本発明に係るＣＭＯＳセンサ回路における単位
ピクセルの構成図を示した図である。
【図３】垂直走査シフトレジスタ／リセット制御回路の
ブロック図である。
【図４】ＭＯＳセンサのタイミングチャートを示した図
である。
【図５】本発明に係るＣＭＯＳセンサ回路の構成例１を
説明するための図である。
【図６】本発明に係るＣＭＯＳセンサ回路の構成例２を
説明するための図である。
【図７】本発明に係るＣＭＯＳセンサ回路の構成例３を
説明するための図である。
【図８】本発明に係るＣＭＯＳセンサ回路の構成例４を
説明するための図である。
【図９】本発明に係るＣＭＯＳセンサ回路の構成例５を
説明するための図である。
【図１０】本発明に係るＣＭＯＳセンサ回路の構成例６
を説明するための図である。
【図１１】本発明に係るＣＭＯＳセンサ回路の構成例７
を説明するための図である。
【図１２】本発明に係るＣＭＯＳセンサ回路の構成例８
を説明するための図である。
【図１３】本発明に係るＣＭＯＳセンサ回路の構成例９
を説明するための図である。
【図１４】本発明に係るＣＭＯＳセンサ回路の構成例１
０を説明するための図である。
【図１５】本発明に係るＣＭＯＳセンサ回路の構成例１
１を説明するための図である
【図１６】本発明に係るＣＭＯＳセンサ回路の構成例１
２を説明するための図である。
【図１７】本発明のＣＭＯＳセンサ回路を搭載したＩＣ
チップの全体概略構成図を示している。
【図１８】従来のＣＭＯＳセンサ回路の構成例１を示し
た図である。
【図１９】従来のＣＭＯＳセンサ回路の構成例２を示し
た図である。
【符号の説明】
１ １画素 ２ 電圧制御回路 ４ ディレイ回路 ５，６ インバータ １５ 定電流源 ３０ 画素部 ４０ 垂直走査シフトレジスタ／リセット制御回路 Ｍ１ リセットトランジスタ Ｍ２ ソースホロアトランジスタ Ｍ３ セレクトトランジスタ Ｍ４ ＰチャネルＭＯＳトランジスタ Ｍ５ ブルーミング用トランジスタ Ｍ６ ＮチャネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 土屋 主税 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5C024 BX00 CX43 GX03 GY31 GZ01 HX02 5F049 MA01 NB05 RA08 RA10 UA20 5J050 AA12 BB00 BB24 CC15 DD08 EE02 EE31 EE36 FF10

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 フォトダイオードと、該フォトダイオー
    ドを初期電圧にリセットするリセットトランジスタとを
    少なくとも備えたＣＭＯＳセンサ回路において、 前記リセットトランジスタのゲート電位を、電源電位以
    外の電位に制御する電圧制御回路を設けたことを特徴と
    するＣＭＯＳセンサ回路。
  2. 【請求項２】 フォトダイオードと、該フォトダイオー
    ドを初期電圧にリセットするリセットトランジスタとを
    少なくとも備えたＣＭＯＳセンサ回路において、 前記リセットトランジスタのゲート電位が完全にＯＦＦ
    とならないように制御する電圧制御回路を設けたことを
    特徴とするＣＭＯＳセンサ回路。
  3. 【請求項３】 請求項１又は２記載のＣＭＯＳセンサ回
    路において、 前記電圧制御回路は、第１のＰチャネルＭＯＳトランジ
    スタと、ＮチャネルＭＯＳトランジスタとを有する、前
    記リセットトランジスタのゲートを駆動するインバータ
    回路を備え、 前記第１のＰチャネルＭＯＳトランジスタのドレイン
    と、前記ＮチャネルＭＯＳトランジスタのドレインとの
    間に、ブルーミング制御用トランジスタを挿入したこと
    を特徴とするＣＭＯＳセンサ回路。
  4. 【請求項４】 請求項１又は２記載のＣＭＯＳセンサ回
    路において、 前記電圧制御回路は、第１のＰチャネルＭＯＳトランジ
    スタと、ＮチャネルＭＯＳトランジスタとを有する、前
    記リセットトランジスタのゲートを駆動するインバータ
    回路を備え、 前記第１のＮチャネルＭＯＳトランジスタのドレインに
    接続されるブルーミング制御用トランジスタを設けたこ
    とを特徴とするＣＭＯＳセンサ回路。
  5. 【請求項５】 請求項３又は４記載のＣＭＯＳセンサ回
    路において、 前記ブルーミング制御用トランジスタを複数段縦積みし
    たことを特徴とするＣＭＯＳセンサ回路。
  6. 【請求項６】 請求項３又は５記載のＣＭＯＳセンサ回
    路において、 前記ブルーミング制御用トランジスタは、ＰチャネルＭ
    ＯＳトランジスタ又はＮチャネルＭＯＳトランジスタで
    あることを特徴とするＣＭＯＳセンサ回路。
  7. 【請求項７】 請求項３乃至５のいずれかに記載のＣＭ
    ＯＳセンサ回路において、 前記ブルーミング制御用トランジスタは、ゲートとドレ
    インが接続されたＰチャネルＭＯＳトランジスタ又はＮ
    チャネルＭＯＳトランジスタであることを特徴とするＣ
    ＭＯＳセンサ回路。
  8. 【請求項８】 請求項１又は２記載のＣＭＯＳセンサ回
    路において、 前記電圧制御回路は、第１のＰチャネルＭＯＳトランジ
    スタと、ＮチャネルＭＯＳトランジスタとを有する、前
    記リセットトランジスタのゲートを駆動するインバータ
    回路を備え、 前記第１のＰチャネルＭＯＳトランジスタのドレイン
    と、前記ＮチャネルＭＯＳトランジスタのドレインとの
    間に、抵抗素子又はダイオード素子のいずれかを挿入し
    たことを特徴とするＣＭＯＳセンサ回路。
  9. 【請求項９】 請求項１又は２記載のＣＭＯＳセンサ回
    路において、 前記電圧制御回路は、第１のＰチャネルＭＯＳトランジ
    スタと、ＮチャネルＭＯＳトランジスタとを有する、前
    記リセットトランジスタのゲートを駆動するインバータ
    回路を備え、 前記ＮチャネルＭＯＳトランジスタのドレインに接続さ
    れる抵抗素子又はダイオード素子のいずれかを設けたこ
    とを特徴とするＣＭＯＳセンサ回路。
  10. 【請求項１０】 請求項１乃至９のいずれかに記載のＣ
    ＭＯＳセンサ回路において、 前記第１のＰチャネルＭＯＳトランジスタのゲートに信
    号を入力する第１の入力手段と、前記ＮチャネルＭＯＳ
    トランジスタのゲートに信号を入力する第２の入力手段
    とを設けたことを特徴とするＣＭＯＳセンサ回路。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224390B2 (en) 2002-02-06 2007-05-29 Fujitsu Limited CMOS image sensor with voltage control circuit
JP2008541564A (ja) * 2005-05-04 2008-11-20 マイクロン テクノロジー， インク． ４ｔｃｍｏｓイメージャピクセルにおける暗電流およびブルーミングの抑制のための方法および装置
US7541571B2 (en) 2005-02-11 2009-06-02 Samsung Electronics., Co., Ltd. Image sensor having first and second charge transmitters
JP2016123026A (ja) * 2014-12-25 2016-07-07 エスアイアイ・セミコンダクタ株式会社 光電変換装置
KR20180011562A (ko) * 2016-07-25 2018-02-02 에스케이하이닉스 주식회사 단위 픽셀 장치 및 그 동작 방법
WO2021111848A1 (ja) 2019-12-02 2021-06-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574891B1 (ko) * 2003-01-13 2006-04-27 매그나칩 반도체 유한회사 클램프 회로를 갖는 이미지센서
JP2006019927A (ja) * 2004-06-30 2006-01-19 Fujitsu Ltd ｋＴＣ雑音を低減したＣＭＯＳイメージセンサ、同イメージセンサの用いるリセットトランジスタ制御回路、および同制御回路に用いる電圧切替回路
US7420406B2 (en) * 2004-10-12 2008-09-02 Infineon Technologies Ag Method and circuit arrangement for setting an initial value on a charge-storage element
KR100889483B1 (ko) * 2006-10-20 2009-03-19 한국전자통신연구원 저전압 동작 특성 향상을 위한 이미지 센서
FR2920590B1 (fr) 2007-08-28 2009-11-20 New Imaging Technologies Sas Pixel actif cmos a tres grande dynamique de fonctionnement
US8754358B2 (en) 2012-03-02 2014-06-17 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS sensor array
JP2016178408A (ja) * 2015-03-19 2016-10-06 キヤノン株式会社 固体撮像装置及びその駆動方法、並びに撮像システム
KR102544166B1 (ko) 2018-04-19 2023-06-16 에스케이하이닉스 주식회사 펄스 폭 보상 회로 및 이를 이용하는 반도체 장치

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3309630B2 (ja) * 1995-03-20 2002-07-29 ソニー株式会社 スイッチング回路およびこれを用いた電荷転送装置
JP3093632B2 (ja) * 1996-04-25 2000-10-03 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
JP3915161B2 (ja) * 1997-03-04 2007-05-16 ソニー株式会社 ブルーミング防止構造を備えた固体撮像素子のダイナミックレンジ拡大方法とその固体撮像素子
JP3871439B2 (ja) * 1998-06-05 2007-01-24 松下電器産業株式会社 固体撮像装置およびその駆動方法
US6356101B1 (en) * 1999-12-28 2002-03-12 Honeywell International Inc. Glitch removal circuitry

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7224390B2 (en) 2002-02-06 2007-05-29 Fujitsu Limited CMOS image sensor with voltage control circuit
US7541571B2 (en) 2005-02-11 2009-06-02 Samsung Electronics., Co., Ltd. Image sensor having first and second charge transmitters
JP2008541564A (ja) * 2005-05-04 2008-11-20 マイクロン テクノロジー， インク． ４ｔｃｍｏｓイメージャピクセルにおける暗電流およびブルーミングの抑制のための方法および装置
JP2016123026A (ja) * 2014-12-25 2016-07-07 エスアイアイ・セミコンダクタ株式会社 光電変換装置
KR20180011562A (ko) * 2016-07-25 2018-02-02 에스케이하이닉스 주식회사 단위 픽셀 장치 및 그 동작 방법
KR102546197B1 (ko) * 2016-07-25 2023-06-21 에스케이하이닉스 주식회사 단위 픽셀 장치 및 그 동작 방법
WO2021111848A1 (ja) 2019-12-02 2021-06-10 ソニーセミコンダクタソリューションズ株式会社 固体撮像装置及び電子機器
KR20220103729A (ko) 2019-12-02 2022-07-22 소니 세미컨덕터 솔루션즈 가부시키가이샤 고체 촬상 장치 및 전자 기기
US12028629B2 (en) 2019-12-02 2024-07-02 Sony Semiconductor Solutions Corporation Solid-state imaging device and electronic device

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