JPH11355670A - ピクセルセンサ列増幅器のア―キテクチャ - Google Patents

Abstract

(57)【要約】 【課題】撮像装置において、イメーシ゛信号の固定ハ゜ネルノイス゛
及びその他のノイス゛を除去可能なアクティフ゛ヒ゜クセルセンサ列増幅器
のアーキテクチャを提供する。 【解決手段】ヒ゜クセル列増幅器アーキテクチャにより、ヒ゜クセルセンサアレ
イ(280)からノイス゛が低減された差分イメーシ゛信号(118)が生成
される。このヒ゜クセル列増幅器アーキテクチャは、第1の二重サンフ゜リ
ンク゛(DS)回路(230)、及び第1のDS回路(230)と同じ構成を
有する第2のDS回路(240)から構成される。基板上に生成
された結合したノイス゛成分(74)を含むイメーシ゛信号(38)は、
第1のDS回路(230)に結合される。リセット状態に保持された
基準イメーシ゛信号(102)は、イメーシ゛信号のノイス゛成分を表して
おり、第2のDS回路(240)に結合される。さらに、基準電
圧源(88)が、第1のDS(230)及び第2のDS(240)回路の両方
の基準入力に結合される。第1のDS回路(230)は、差分イメ
ーシ゛信号(118)の第1の側(120)を出力し、第2のDS回路(24
0)は、差分イメーシ゛信号(118)の第2の側(122)を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、一般に固体撮像装
置に関するものであり、より詳細には、固体撮像装置上
の１組のピクセルによって生成されたイメージ信号か
ら、固定パネル・ノイズおよび他のノイズの発生源を取
り除くことができる、アクティブピクセルセンサ列増幅
器のアーキテクチャに関するものである。

【０００２】

【従来の技術】これまでの電子カメラは、光学イメージ
を対応する電子信号に変換するため、電荷結合素子（Ｃ
ＣＤ）撮像装置を使用していた。一般的なＣＣＤ撮像装
置は、電荷パケットを形成する自由電子を収集すること
ができる、フォトサイト(photosite)のマトリックス
（配列）を含む。この電荷パケットは、フォトサイトに
入射する光子放射に直接比例する。したがって、その配
列の表面上にイメージの焦点を合わせた時、配列の各フ
ォトサイトの電荷パケットは、完全なイメージのそれぞ
れの画素すなわちピクセルに対応する。生成されたフォ
トサイト電荷パケットは、ＣＣＤイメージの出力信号と
してシリアルに転送されるＣＣＤシフト・レジスタ内に
パラレル方式で転送される。ＣＣＤ撮像装置の出力信号
は、その振幅が１つのイメージ・フレームに関する各ピ
クセルのイメージの光度（光の強度）を表す一連の電気
信号である。１秒につき数個のイメージ・フレームに対
応する出力信号を生成するために、連続的にこの処理を
繰り返す。その結果、生成された出力信号中の各フレー
ムは、各フォトサイトで検出された光度に関する情報を
含む。

【０００３】一般的なＣＣＤ撮像装置の欠点は、半導体
材料を通る約１〜２ｃｍの距離をほぼ完全に電荷移動さ
せる必要があることである。したがって、このようなＣ
ＣＤ撮像装置は、かなりの量の電力を必要とし、大きな
配列サイズで製造することが困難であり、また、チップ
電子回路上の相補型金属酸化膜半導体（ＣＭＯＳ）に組
み込むことが困難である。その困難性とは、撮像装置に
必要な撮像装置信号処理電子回路はＣＭＯＳ中で最も良
好に組み立てられるが、標準のＣＣＤ処理がＣＭＯＳ処
理に適合しないことである。

【０００４】したがって、アクティブピクセルセンサ
（ＡＰＳ）が、カメラ装置内のＣＣＤ撮像装置の代替と
して次第に広まってきた。ＡＰＳは、配列内の各ピクセ
ル・フォトサイトにおいて１つまたは複数のオンチップ
・トランジスタを利用する。フォトサイトのトランジス
タは、フォトサイトによって生成された電荷パケットに
対応するフォト信号（photo signal）をバッファリング
し、出力信号線を駆動して、逐次的にデータを送り出さ
なければならないＣＣＤ撮像装置の欠点を回避する。し
かしながら、一般的なＡＰＳ配列は依然として、各フォ
トサイトで検出された光度を表す情報を含む（配列内の
イメージ・データの行を表す）出力信号を各フレーム毎
に生成する。

【０００５】ＡＰＳ配列内の１行のピクセルの出力を記
憶したりバッファに入れたりするための伝統的手法（米
国特許第5,471,515号を参照されたい）は、（露光時間
にわたって集積された）イメージ信号および２個のコン
デンサ上のリセットレベルを個々に記憶することであ
る。これらの２個のコンデンサは、（接地（ＧＮＤ）な
どの）ある基準と１組のソースフォロア増幅器のゲート
の間に接続される。次に２個のソースフォロア増幅器の
出力は、さらにバッファリングしたり、増幅したり、デ
ィジタル化したりすることができる集積された光に比例
する準相関関係のある二重サンプリング差分イメージ信
号を提供する。しかしながら、この伝統的手法にはいく
つかの問題がある。

【０００６】１つの問題は、固定パターン・ノイズ（Ｆ
ＰＮ）のため、不均一なバックグラウンド・イメージが
結果として生じるということである。このＦＰＮノイズ
は、空白のディスプレイ上にランダムな縞模様の現れと
して見える。この作用は、１組のソースフォロア増幅器
が、概略的には同一であるが、出力差分信号に（各列に
ついて）ランダムなオフセットを生じる異なるオフセッ
ト電圧を有するために、処理が誘発する不整合によるも
のである。このノイズは、ＡＰＳ配列の設計および製造
に固有のものであり、したがって部品ごとに変化すると
いう点で悪質である。不足がちな集積回路のスペースを
使用する複雑な回路を追加しなければ、これを除去する
ことはできないが、これによって、集積イメージ・セン
サのコストは増加してしまう。

【０００７】第２の問題は、消費者の鮮明な品質のイメ
ージに対する高まる要求に応えられる程には、ＡＰＳ配
列からのイメージの解像度が十分シャープでないことで
ある。これは、ソースフォロア増幅器の利得が１(unity
gain)より小さく、そのため感度が低くなり、それによ
って、信号のうちノイズに対する利用可能な信号比率
（Ｓ／Ｎ）が低減することによる。したがって、電圧フ
ォロアの後に追加されたいずれのノイズも、実際のイメ
ージに対して、より大きく現れる。この作用は、特に低
照明状態で顕著である。ビデオカメラを使用したことの
ある大部分の人々がこの問題を知っている。コスト、必
要電力、不快さ、およびセットアップの全般的な扱いに
くさのために、ユーザはフラッシュやフォト・ランプを
使用することを望まない。したがって、ユーザからの要
望は、低照明状態を含む全ての照明状態で高品質の写真
を得ることができることである。ゆえに、ＡＰＳ配列上
のノイズを削減すること、および／またはイメージ信号
を増大させる必要がある。

【０００８】ある種のイメージに時折見られる第３の問
題は、イメージが歪曲して現れることである。この歪曲
は、設計に固有のソースフォロア増幅器の非線形性によ
る。ソースフォロア増幅器中にフィードバックがないた
め、非線形性を修正することができない。ユーザが取っ
ておきたいと望む大切な思い出を正確に保存するため、
カメラが鮮明で歪曲のないイメージを常に表示すること
をユーザは要求する。

【０００９】上記程は深刻でない第４の問題は、いくつ
かのＡＰＳ配列が明るい状態でさえスノー・ノイズ効果
を有するイメージを表すことである。このノイズ状態が
起こり得るのは、ソースフォロア増幅器が大量の電力を
消費し、そのためにＡＰＳ配列の特定の列がアクセスさ
れていない時に、オフにされるからである。列をサンプ
リングするためにソースフォロア増幅器をオンにする
時、スイッチング回路からの余分な電荷によってこのノ
イズが信号上に生じる。これとは別に、このノイズは、
イメージ信号上に結合される、（電源、基板または他の
スイッチング回路からの）各ソースフォロア増幅器上の
同相モードノイズによっても生じる。同相モードノイズ
の周波数は、通常ＡＰＳ配列からイメージをサンプリン
グする速度とは関係がないため、このノイズはランダム
に現れる傾向があり、したがってユーザにとってスノー
状に見える。この場合でも、ユーザは欠陥のないイメー
ジを要求し、一般にこのノイズには耐えられない。

【００１０】いくつかの実施では、ノイズの基準発生源
として暗くされた（減光された）列（この列は、光を集
積している配列内の他のフォトセル列から除いたもので
ある）を使用することによって、これらのノイズ問題を
解決しようとした。しかしながら、基準列フォトサイト
とイメージ列フォトサイトの間のＩＣ処理の不良によっ
て引き起こされる、フォトセルから基板への漏れにおけ
るいかなる差違も、この実施が排除しようとしている固
定パターン・ノイズ（ＦＰＮ）に対する追加のノイズ源
となるものである。

【００１１】（フォトサイト１０でバッファリングまた
は利得トランジスタを使用しない）受動ピクセル・サイ
トを使用するいくつかの実施は、従来使用されている電
圧フォロアに関連する問題を改善するため、列増幅器中
で複合演算相互コンダクタンス増幅器を使用する。しか
しながら、その複雑さと大きなＩＣスペースが必要とさ
れることに加えて、製造過程におけるばらつきのため
に、増幅器の利得はＩＣ全域では一致せず、やはり、Ｆ
ＰＮの新たな発生源を追加する。

【００１２】

【発明が解決しようとする課題】デジタル写真の市場を
拡大するために必要とされるものは、大きなコストまた
は製造の困難さを加えずにイメージ信号からノイズの発
生源を取り除き、これにより一般の消費者に玄人並の成
果を提供する革新的方法である。

【００１３】

【課題を解決するための手段】ピクセル列増幅器アーキ
テクチャは、ピクセルセンサ配列からノイズが低減され
た差分イメージ信号を生成する。ピクセル列増幅器アー
キテクチャは、第１の二重サンプリング（ＤＳ）回路、
および第１のＤＳ回路と同じ構成を有する第２のＤＳ回
路を備える。基板上で生成されたノイズ成分の組合せを
含むイメージ信号を第１のＤＳ回路に結合する。基準イ
メージ信号は、リセット状態に保持され、イメージ信号
のノイズ成分を表し、第２のＤＳ回路に結合される。さ
らに、第１のＤＳ回路および第２のＤＳ回路の両方の基
準入力に基準電圧源を結合する。第１のＤＳ回路は、差
分イメージ信号の第１の側面を提供し、第２のＤＳ回路
は、差分イメージ信号の第２の側面を提供する。

【００１４】

【発明の実施の形態】図１の、本発明の好ましい実施形
態は、同等の差分イメージ信号１１８を生成するもので
あり、アクティブピクセルセンサ・サイト（ＡＰＳ）１
０によって生成されたイメージ信号に導入される、外部
のノイズ成分の発生源の多くを除去することができる。
好ましい実施形態では、ピクセルの少なくとも１つの追
加列（以後基準列１０２と呼ぶ。また、列の信号の意味
でも使用する）をアクティブピクセルセンサ配列２８０
に追加する。第１の側面（一方の側）１２０および第２
の側面（他方の側）１２２より構成される差分イメージ
信号１１８の半分を生成するのに、この基準列１０２を
使用する。基準列ピクセル１２は、行復号器２１０から
の異なるリセット信号を使用することを除いて、配列内
の他のピクセルと同一である。オプションとして、光が
基準列ピクセル１２上に当たらないようにそれらを光学
的にマスクして、ノイズが導入されるのをさらに削減す
ることもできる。読み出し中でない時、所与の行に関す
る基準ピクセル１２はリセット状態に保持され、したが
って光を集積しない。基準ピクセル１２の選択時、オプ
ションとしてこのピクセルをリセットから解除し、基準
列増幅器２４０をリセット・ピクセル・レベルに駆動す
る一方、全ての列増幅器２３０を、選択された行の各列
中のピクセルに当たる入射光に比例するレベルまで駆動
する。周囲の照明状態に適合させるために、露光時間中
入射光を集積する。列の読出中、差分イメージ信号１１
８の半分（第２の側面１２２）を提供するために、基準
列増幅器２４０の出力を常に選択し、差分イメージ信号
１１８の他の半分（第１の側面１２０）を提供するため
に、残りの列増幅器２３０の出力を逐次的に選択する。
基準列増幅器２４０を含む全ての列増幅器２３０は、同
一の制御信号、バイアス電圧、および基準電圧Ｖｒｅｆ
を使用する同一のサンプル・アンド・ホールド増幅器で
ある。各列増幅器中の増幅要素は、単純な２つのトラン
ジスタ増幅器、またはより高い周波数、したがってより
速い読出速度を可能にする、より低い電力消費でより高
い利得を提供するより複雑な構成とすることも可能であ
る。

【００１５】列増幅器に関して、３つの動作のフェーズ
がある。フェーズ１）配列内の行を選択し、列増幅器に
結合された各々の共通列ライン（共通列ライン上に出力
されるイメージ信号の意味でも使用する）３８に結合さ
れた選択行中の各ピクセルからのイメージ信号をサンプ
リングして記憶する。フェーズ２）各選択されたピクセ
ルのリセット状態をサンプリングし記憶して、それぞれ
の記憶したサンプリングイメージ信号から減じる。フェ
ーズ３）逐次的に選択された時に、集積回路の他のシス
テム電子回路によってさらに処理されるべきイメージ・
データの行を形成するために、各列増幅器２３０の出力
ラインに出力する。３つのフェーズに対する一般的なタ
イムインターバルの設定は、フェーズ１に関しては４マ
イクロ秒、フェーズ２に関しては４マイクロ秒、および
フェーズ３に関しては、イメージに対して必要な露光時
間および配列内の読み出す列の個数によって、１マイク
ロ秒から数百マイクロ秒である。

【００１６】図２は、配列内の１個のピクセルを表すア
クティブピクセルセンサ（ＡＰＳ）サイト１０の１つの
タイプを示す。このサイトは、光から電気信号への変換
を実行する。アクティブピクセルセンサ配列（アレイ）
は、行および列で形成されるこのＡＰＳサイト１０のマ
トリックス（図５参照）である。これらのＡＰＳサイト
１０を、図２で示すＰ＋基板である典型的なタイプの半
導体基板２０上に製作する。フォト・ウェル（photo we
ll）２４を基板内に形成して、無光状態で生成された電
荷が基板２０に漏れるのを防止するように設計する。図
２では、この漏れをさらに低減するために、Ｐ＋基板２
０の上に薄いＰ−エピタキシャル層１６（ｅｐｉ）を形
成する。図２に示すフォト・ウェル２４をＮ＋材料で作
製して、拡散ノードを形成する。当業者は、他の可能な
アクティブピクセル・セル、または受動ピクセル・セル
の実施さえ可能であり、それが、本発明の範囲と思想に
影響を及ばさないことを理解するであろう。

【００１７】接点２６は、フォト・ウェル２４に当たる
光源２２を制御し変換するために使用する他の回路に、
フォト・ウェル２４を結合する。フォト・ウェル２４
（拡散ノード）は、電荷２８を記憶することができ、し
たがって電位を発生する寄生コンデンサを含む、（一般
にフォトダイオードとして周知の）逆バイアスされたダ
イオードである。この記憶された電荷２８は、電源４６
（Ｖｄｄ）から、活性化されるとフォト・ウェル２４を
電荷２８で満たすリセット・スイッチ３０によって供給
される。リセット・スイッチ３０が開いた後、フォト・
ウェル２４に当たる光源２２によって、光源２２からの
光子エネルギーが、フォト・ウェル２４およびその下の
基板２０の両方の中に、多数の電子−ホールの対を形成
する。電子−ホールの対の数は、光源２２から受けた光
エネルギーの強度の関数である。次にフォト・ウェル２
４中で形成されたホールは基板２０との接合部に拡散
し、フォト・ウェル２４および基板２０のバイアス接合
部における電界の影響を受けて基板２０中に押し流され
る。同様に、基板２０中で形成された電子はフォト・ウ
ェル２４と基板２０の接合部に向かって拡散し、フォト
・ウェル２４に押し流されて接点２６で収集される。し
たがって、光によって生成された各電子をフォト・ウェ
ル２４内に追加するのに応じて、接点２６の電圧が減少
する。

【００１８】一般に、フィル・ファクタ（fill factor:
フォト・ウェル２４の領域のＡＰＳサイト１０の領域に
対する比率、すなわちフォト・ウェル２４の領域／ＡＰ
Ｓサイト１０の領域）をできるだけ大きく保持するた
め、リセット・スイッチ３０、バッファ３２、および行
選択スイッチ３４をNMOS FETデバイスとして製作するの
が好ましい。この事実は、トランジスタをオンにするた
め、各トランジスタのゲートがトランジスタのソースよ
りも少なくとも１しきい値高いことを必要とする。した
がって、フォト・ウェル２４に蓄電される最大電圧は、
リセット・スイッチ３０のゲートに現れる、典型的な値
が電源電圧４６（Ｖｄｄ）である電圧より１ゲートしき
い値（この大きさは、使用されるＩＣ処理によって決定
され、一般には０．８Ｖから１．２Ｖである）低い。同
様に、電圧フォロア形式のバッファ３２では、そのソー
スは、そのゲート上の信号より１ゲートしきい値低い。
したがって、図３で分かるように、共通列ライン３８に
のる最大の信号は、電源電圧４６（Ｖｄｄ）より２つの
ゲートしきい値電圧だけ低い。この最大信号はまた、フ
ォト・ウェルに当たる光源２２がないことを表す。光源
２２がフォト・ウェルに当たると、共通列ライン３８上
に示される信号レベルは、光源２２の光度に比例する速
度で、光源２２の光度が最大のときの電位接地（ＧＮ
Ｄ）に向かって減少する。

【００１９】１／ｆノイズ、およびしきい値ＦＰＮなど
の多数の発生源からノイズがイメージ信号中に導入され
る可能性がある。フォト・ウェル２４のリセット時、
（フリッカ・ノイズとも時々呼ばれる）１／ｆノイズの
１つの発生源が導入される。リセット・トランジスタ３
０のゲート下のシリコンと二酸化珪素の境界における過
剰電子状態によるゲートしきい値の変化によって、この
ノイズが発生する。別のノイズ発生源が基板２０から導
入される。バッファ３２のしきい値の相違、および電源
４６、Ｖｄｄからもまた、ノイズが導入される可能性も
ある。

【００２０】検討する必要のある他の問題は、信号対ノ
イズ比（Ｓ／Ｎ）を低減するために信号の利得を増大さ
せる方法と、イメージ信号が他の信号と交差するとき
に、迷走ノイズ（stray noise）を拾い上げずにＩＣを
横切ってＡ／Ｄ復号器または他の処理回路にそのイメー
ジ信号を転送する方法と、使用する回路の使用可能な電
圧パラメータ内に信号を保持するために信号をレベルシ
フトする方法である。

【００２１】１／ｆノイズやしきい値固定パターン・ノ
イズ（ＦＰＮ）などの低周波ノイズ成分を低減するため
に、図４に示すような二重サンプリング回路が使用可能
であることが周知である。この回路では、共通列ライン
３８が従来技術の列増幅器７０に３つのフェーズで信号
を転送する。共通列ライン３８は、最初にイメージ信号
を示し、活性化したピクセル選択信号４８によりピクセ
ル・スイッチ５６を閉じる。第１のフェーズの終わり
で、ピクセル・スイッチ５６を開き、ピクセル・コンデ
ンサ５２に記憶された電荷がイメージ信号レベルを保持
する。第２のフェーズ中、リセット選択信号５０がリセ
ット・スイッチ５８を閉じ、次にピクセル・フォトウェ
ル(pixel photowell)をリセットする。第２のフェーズ
の終わりで、ピクセル・フォトウェルのリセット（無
光）状態を表す信号（Ｖｒ）が、リセット記憶コンデン
サ５４に現れ、リセット・スイッチ５８が開く。

【００２２】第３のフェーズ中、イメージ電圧フォロア
６０及びリセット電圧フォロア６２が、イネーブル制御
６４によって動作可能にされ、従来型の差動回路６６内
でリセット信号Ｖｒからイメージ信号Ｖｓを減算して、
フォト・ウェルに当たる光度を表すシングルエンド（単
一端）のイメージ信号６８が出力される。次に全部の行
を読み出すために、各列ラインを選択的にサンプリング
し、その後、次の行を選択し、再び第１のフェーズから
開始する。この二重サンプリング法により１／ｆノイズ
及びしきい値ＦＰＮノイズ(threshold FPN noise)が低
減される。しかしながら、イメージ信号Ｖｓまたはリセ
ット信号Ｖｒに存在する他のノイズは、従来技術の列増
幅器を通過する。

【００２３】図５は、好ましい実施形態で使用されるア
クティブピクセルセンサ配列２８０、およびその配列上
に形成されるイメージを制御し読み出すのに使用される
関連回路のブロック図を示す。この配列は、アクティブ
ピクセルセンサ・サイト１０の行および列で構成され
る。この例示の図には、５行および５列がある。しかし
ながら、当業者は、行数および列数は任意のサイズとす
ることが可能であり、その場合でも依然として本発明の
好ましい実施形態の思想と範囲に適合することを理解す
るであろう。タイミングコントローラ２００を使用し
て、行復号器２１０に結合された行制御信号２６０を介
して配列のいずれの行およびいずれの列を読み出すべき
かを選択する。タイミングコントローラ２００はまた、
スイッチド・キャパシタ・サンプル・アンド・ホールド
増幅器より構成される各新規の二重サンプリング回路
（ＤＳ）である、１組の列増幅器２３０および基準列増
幅器２４０に関するタイミングも生成する。さらに、タ
イミングコントローラは、出力のために各列を逐次的に
選択するか、あるいはオプションとして所望の解像度に
応じて異なる間隔で列を出力するようプログラムするこ
ともできる。（行および列の数によって決定される最大
解像度から）半分の解像度のイメージに対する例は、１
列おき、および１行おきに選択したものとすることがで
きる。それぞれの列増幅器２３０および基準列増幅器２
４０は、各共通列ライン３８上のＡＰＳ配列２８０を出
た信号をレベルシフトするのに使用される基準電圧源８
８に結合される。各列増幅器２３０は１つの出力を有す
る。各列増幅器２３０は、理想的なイメージを表す差分
イメージ信号１１８の第１の側面１２０、基準電圧源８
８およびノイズ成分の組み合わせを表すノイズ発生源を
提供する。各列増幅器２３０はまた、差分イメージ信号
１１８の第２の側面１２２のための疑似負荷も提供す
る。基準列増幅器２４０は、基準電源８８とノイズ発生
源成分のみを表す、差分イメージ信号１１８の第２の側
面１２２の発生源を提供する。このノイズ発生源成分
は、各列増幅器２３０の出力の差分イメージ信号１１８
の第１の側面１２０上のノイズ発生源成分と同相で同じ
大きさである。基準列増幅器２４０はまた、差分イメー
ジ信号１１８の第１の側面１２０に疑似負荷出力を提供
する。差分イメージ信号１１８は、デジタル出力２７０
を提供する差動モードＡ／Ｄ変換器２２０に結合され
る。

【００２４】図６は、フレーム出力の速度をあげるため
に、２つの基準列を使用するアクティブピクセルセンサ
配列に関する別のブロック図を示す。この方法では、一
方は奇数列、他方は偶数列に対して、差分イメージ信号
１１８の第２の側面１２２を供給するために配列境界の
各側の列を使用する。この方法は、追加の差動Ａ／Ｄ変
換器２２０またはマルチプレクサのいずれかを必要と
し、さらにこれら以外に単一の高速差動Ａ／Ｄ変換器２
２０を必要とし、フレーム読出速度を２倍にする。

【００２５】図７は、差分イメージ信号に結合するため
に使用されるインタフェースと共に、二重サンプリング
を使用する列増幅器２３０と、（列増幅器２３０と同一
の設計およびレイアウトである）基準列増幅器２４０の
ための回路の好ましい実施形態を概略的に示す。

【００２６】共通列ライン３８は、そのゲートに結合す
るバイアス信号４４を有するバイアス・トランジスタ３
６を備える電流源によって、バイアスがかけられる。共
通列ライン３８はさらに列増幅器２３０の入力に結合さ
れる。列増幅器２３０は、タイミングコントローラ２０
０からのＳｎ信号４９によって制御される第１のスイッ
チ７６を備える。第１のスイッチ７６は、好ましい実施
形態ではコンデンサである第１の記憶素子７８に結合さ
れる。第１の記憶素子７８は、さらに増幅器８０、第２
のスイッチ９２、およびここでも好ましい実施形態では
コンデンサである第２の記憶素子８２に結合される。増
幅器８０の出力は、Ｓｐ信号４８によって制御される第
２のスイッチ９２と、Ｓｒ信号５０によって制御される
第３のスイッチ９４に結合される。第３のスイッチ９４
の他の側は、これもまたＳｐ信号４８にって制御される
第４のスイッチ８４、および第２の記憶素子８２に結合
される。第４のスイッチ８４は、さらに基準電圧源８
８、Ｖｒｅｆに結合される。増幅器８０の出力は、列増
幅器２３０の出力を形成する。

【００２７】同様に、基準列増幅器２４０について、基
準列ライン１０２は、バイアス４４によって制御される
ゲートを有するバイアス・トランジスタ３６を備える電
流源によって、バイアスがかけられる。基準列ライン１
０２は基準列増幅器２４０の入力に結合されるととも
に、Ｓｎ信号４９によって制御される第１のスイッチ１
０６に結合される。第１のスイッチ１０６は、次に容量
性の第１の記憶素子１０８に結合される。第１の記憶素
子１０８は、次に増幅器１１０の入力、Ｓｐ信号４８に
よって制御される第２のスイッチ９６、および容量性の
第２の記憶素子１１２に結合される。増幅器１１０の出
力は、第２のスイッチ９６と、Ｓｒ信号５０によって制
御される第３のスイッチ９８に結合される。第３のスイ
ッチ９８は、Ｓｐ信号４８が制御する第４のスイッチ９
０、および第２の記憶素子１１２の他端に結合される。
第４のスイッチ９０は、さらに基準電圧源８８、Ｖｒｅ
ｆに結合される。増幅器１１０の出力は、基準列増幅器
２４０の出力を形成する。

【００２８】差分イメージ信号１１８の基準列部分（第
２の側面）１２２上のノイズ、および差分イメージ信号
１１８の列増幅器部分（第１の側面）１２０に存在する
ノイズの大きさおよび周波数を同じものに維持するため
に、列増幅器２３０および基準列増幅器２４０の出力に
は同じ負荷が見えなければならない。各列増幅器２３０
および基準列増幅器２４０が疑似負荷を含むことによっ
て、この平衡負荷を実現する。この平衡負荷を有するこ
とによって、ノイズ発生源を本質的に同一の大きさにし
て、差動Ａ／Ｄ変換器２２０内でそれらを相殺すること
ができる。

【００２９】列増幅器２３０の出力は、第１のトランジ
スタ３００、および差分イメージ信号１１８の第２の側
面１２２に疑似負荷を形成する第２のトランジスタ３１
０に結合される。第１のトランジスタ３００は、列選択
信号２５０（図５および図６参照）の１つである列選択
信号Ｓｏ４７によって制御される。第１のトランジスタ
３００は、さらに差分イメージ信号１１８の第１の側面
１２０に結合される。第２のトランジスタ３１０は、さ
らに差分イメージ信号１１８の第２の側面１２２に結合
される。第２のトランジスタ３１０のゲートはＧＮＤ
（グラウンド）に結合される。

【００３０】基準列増幅器２４０の出力は、第３のトラ
ンジスタ３２０および第４のトランジスタ３３０に結合
される。第３のトランジスタ３２０は、そのゲートをＧ
ＮＤに結合することによって疑似負荷として使用され
る。第３のトランジスタ３２０の目的は、差分イメージ
信号１１８の第１の側面１２０上に追加の平衡負荷を提
供することであり、したがって第３のトランジスタ３２
０は、さらに差分イメージ信号１１８の第１の側面１２
０に結合される。第４のトランジスタ３３０は、さらに
差分イメージ信号１１８の第２の側面１２２に結合され
る。第４のトランジスタ３３０は、そのゲートを基準列
リセット信号１８（図９参照）に結合することによっ
て、列出力を読み取る時に動作可能となる。

【００３１】図８は、共用基準列増幅器を使用する単一
の列に関する本発明の好ましい実施形態の動作および原
理を示す。共通列ライン３８は、理想列出力３９と、共
通列増幅器に導入されるノイズ発生源の結合を表す第１
のノイズ成分７４より構成される。全ての列増幅器が共
用する基準電圧源８８，Ｖｒｅｆは、理想電圧基準信号
８７および第２のノイズ成分８６によって表される。同
様に、基準列出力１０２は、理想基準列信号１０１およ
び第３のノイズ成分１０４によって表される。

【００３２】列増幅器中の増幅器回路は、入力信号に追
加される電圧オフセット(ｖｏｓ)１１６を有する増幅器
８０によって表される。この信号は、入力オフセット電
圧１１６と共に増幅器８０の単位利得入力電圧を表す。
同様に、基準列増幅器１１０に関して、電圧オフセット
１１４が入力信号に追加される。

【００３３】図９は、図８中の回路の動作を制御するの
に使用されるタイミングを示す。Ｓｎ４９（図９では４
９ｓｎ）は、フェーズ１およびフェーズ２の両方の間ア
クティブであり、共通列出力３８をサンプリングするの
に使用される。Ｓｐ４８（図９では４８ｓｐ）は、フェ
ーズ１の間のみアクティブであり、ピクセル・イメージ
をサンプリングするのに使用される。Ｓｒ５０（図９で
は５０ｓｒ）は、フェーズ２およびフェーズ３の間アク
ティブであり、Ｓｒ５０は、ピクセル・セルがリセット
状態である時にそれをサンプリングし、Ｓｏ４７（図９
では４７ｓｏ）によるサンプリングの間列増幅器の出力
を保持するのに使用される。Ｓｏ４７は、結果として生
じるイメージ信号を読出すために差分イメージ信号１１
８をサンプリングする、第３のフェーズ中の時間を示
す。第１のフェーズの終わりでは、選択されたピクセル
からの安定したイメージ信号が、共通列出力３８のノイ
ズ成分と共に使用可能である。フェーズ２の終わりで
は、選択されたピクセルに対する安定したリセット・レ
ベルが、共通列出力３８の異なるノイズ成分と共に使用
可能である。フェーズ１の終わりでは、基準列出力１０
２に関して、ノイズ成分を有する安定したリセット・レ
ベルが存在する。フェーズ２の終わりでは、基準列出力
は、同一のレベルであるが異なるノイズ成分を有するリ
セット・レベルを有する。列リセット信号４０は、フェ
ーズ２の間にピクセルをリセットする時のタイミングを
示す。基準列リセット信号１８は、基準列ピクセルをリ
セットするのに使用される異なるリセット信号を示す。
基準列ピクセルは、選択された行のピクセルが読み出し
のために選択されるまで、リセット状態に保持される。
フェーズ１およびフェーズ２の間、差分イメージ信号１
１８の第２の側面１２２をドライブするために選択され
た基準列ピクセルをリセット状態から解放して、電源ノ
イズがフォトセル内にさらに結合するのを防止する。

【００３４】電荷移動の専門用語を使用して、図８にお
ける回路の作用および動作を解析することができる。第
１のフェーズ中、スイッチ７６はスイッチ９２および８
４と同様に閉じられる。スイッチ９２が閉じることによ
って増幅器８０の入力と出力が短絡し、これにより列増
幅器オフセット電圧１１６が発生する。同じように、ス
イッチ８４が閉じることによって、基準電源８８および
ノイズ８６が記憶素子８２上に配置される。容量Ｃ１を
有する第１の記憶素子７８上のフェーズ１の終わりにお
ける電荷は、 Ｑ₇₈＝Ｃ１（Ｖ_s39＋Ｖ_n74−Ｖ_os116） である。ただし、Ｖ_s39は理想イメージ信号であり、Ｖ
_n74はノイズ発生源n1 74からの同相モードノイズの項で
あり、またＶ_os116は増幅器８０のオフセット電圧であ
る。容量Ｃ２を有する第２の記憶素子８２上の電荷は、 Ｑ₈₂＝Ｃ２（Ｖ_ref87＋Ｖ_n86−Ｖ_os116） である。ただし、Ｖ_ref87は理想基準電源であり、さら
にＶ_n86はノイズ発生源n286からの同相モードノイズの
項である。

【００３５】同様に、フェーズ１の間の基準列増幅器に
関して、スイッチ１０６、スイッチ９６、およびスイッ
チ９０が閉じられ、スイッチ９８は開かれる。容量Ｃ３
を有する第３の記憶素子１０８上の電荷は、 Ｑ₁₀₈＝Ｃ３（Ｖ_r101＋Ｖ_n104−Ｖ_os114） である。ただし、Ｖ_r101はフェーズ１の終わりにおける
基準ピクセルのノイズのないリセット・レベルであり、
Ｖ_n104はノイズ発生源n3 104から発生する同相モードノ
イズであり、Ｖ_os114は増幅器１１０のオフセット電圧
である。容量Ｃ４を有する第４の記憶素子１１２上の電
荷は、 Ｑ₁₁₂＝Ｃ４（Ｖ_ref87＋Ｖ_n86−Ｖ_os114） である。ただし、Ｖ_ref87は理想基準電圧源であり、さ
らにＶ_n86はノイズ発生源n2 86からの同相モードノイズ
の項である。

【００３６】フェーズ２の間、スイッチ９２、スイッチ
８４、スイッチ９０、およびスイッチ９６は開き、スイ
ッチ９８およびスイッチ９４は閉じる。スイッチ７６お
よびスイッチ１０６は閉じたままである。フェーズ２の
終わりにおける記憶素子の電荷は以下の通りである。

【００３７】Ｑ₇₈＝Ｃ１（Ｖ_r39＋Ｖ_n74’−Ｖ_os116） ただし、Ｖ_n74’＝新しいノイズ成分、Ｖ_r39＝選択され
たピクセルのリセット・レベル。

【００３８】Ｑ₈₂＝Ｃ２（Ｖ_out80−Ｖ_os116） ただし、Ｖ_out80は列増幅器８０の出力。

【００３９】 Ｑ₁₀₈＝Ｃ３（Ｖ_r101’＋Ｖ_n104’−Ｖ_os114） ただし、Ｖ_n104’＝新しいノイズ成分、Ｖ_r101’＝基準
ピクセルのリセット・レベル。

【００４０】Ｑ₁₁₂＝Ｃ４（Ｖ_out110−Ｖ_os114） ただし、Ｖ_out110は基準列増幅器１１０の出力。

【００４１】ＭＯＳＦＥＴのゲート上に見られるような
高インピーダンス入力を備えて、列増幅器８０および基
準列増幅器１１０は製作されるため、増幅器の入力に転
送される電荷は最小であり、したがってフェーズ１から
フェーズ２の、第１の記憶素子７８上のいかなる電荷の
差も第２の記憶素子８２に転送される。同じ電荷移動の
制限が、第３の記憶素子１０８と第４の記憶素子１１２
の間に当てはまる。したがって、ΔＱ₇₈を第１の記憶素
子７８上のフェーズ１とフェーズ２の間の電荷の差とす
ると、 ΔＱ₇₈＝Ｃ１（Ｖ_s39＋Ｖ_n74−Ｖ_os116−Ｖ_r39−Ｖ_n74’＋Ｖ_os116） ＝Ｃ１（Ｖ_s39−Ｖ_r39＋Ｖ_n74−Ｖ_n74’） 同様に、 ΔＱ₈₂＝Ｃ２（Ｖ_ref87＋Ｖ_n86−Ｖ_os116−Ｖ_out80＋Ｖ_os116） ＝Ｃ２（Ｖ_ref87−Ｖ_out80＋Ｖ_n86） ΔＱ₁₀₈＝Ｃ３（Ｖ_r101＋Ｖ_n104−Ｖ_os114−Ｖ_r101’−Ｖ_n104’＋Ｖ_os114） ＝Ｃ３（Ｖ_r101−Ｖ_r101’＋Ｖ_n104−Ｖ_n104’） ΔＱ₁₁₂＝Ｃ４（Ｖ_ref87＋Ｖ_n86−Ｖ_os114−Ｖ_out110＋Ｖ_os114） ＝Ｃ４（Ｖ_ref87−Ｖ_out110＋Ｖ_n86） 電荷保存則により、 ΔＱ₇₈＝ΔＱ₈₂ ΔＱ₁₀₈＝ΔＱ₁₁₂ したがって、 Ｃ１（Ｖ_s39−Ｖ_r39＋Ｖ_n74−Ｖ_n74’）＝Ｃ２（Ｖ
_ref87−Ｖ_out80＋Ｖ_n86） Ｖ_out80について解くと、 Ｖ_out80＝Ｖ_ref87＋Ｖ_n86−（Ｃ１／Ｃ２）（Ｖ_s39−Ｖ
_r39＋Ｖ_n74−Ｖ_n74’） 同様に基準列増幅器２４０に関して、 Ｃ３（Ｖ_r101−Ｖ_r101’＋Ｖ_n104−Ｖ_n104’）＝Ｃ４
（Ｖ_ref87−Ｖ_out110＋Ｖ_n86） Ｖ_out110について解くと、 Ｖ_out110＝Ｖ_ref87＋Ｖ_n86−（Ｃ３／Ｃ４）（Ｖ_r101−
Ｖ_r101’＋Ｖ_n104−Ｖ_n104’） 基準列増幅器２４０のレイアウトは列増幅器２３０のレ
イアウトと同一で、基準列はＡＰＳ配列内の列と同一の
バルク基板を共用するので、Ｃ３／Ｃ４＝Ｃ１／Ｃ２、
Ｖ_n104＝Ｖ_n74、およびＶ_n104’＝Ｖ_n74’とすることが
でき、さらに基準ピクセルの状態は変更されないため、
Ｖ_r101＝Ｖ_r101’とすると、 Ｖ_out110＝Ｖ_ref87＋Ｖ_n86−（Ｃ１／Ｃ２）（Ｖ_n74−
Ｖ_n74’） となり、この場合差分イメージ信号は、 Ｖ_out80−Ｖ_out110＝（Ｃ１／Ｃ２）（Ｖ_r39−Ｖ_s39） である。

【００４２】従来技術の出力上に存在する最も重大な同
相モードノイズの発生源が、本質的に本発明の好ましい
実施形態から除去されることを除いて、この結果は（Ｃ
１／Ｃ２＝１の）図４の従来技術の増幅器と同じであ
る。特に、記憶素子７８の容量Ｃ１および記憶素子８２
の容量Ｃ２を（Ｃ１／Ｃ２＝Ｃ３／Ｃ４を保持する、容
量Ｃ３およびＣ４も同様に）調整することによって、信
号の利得を増加させることができる。列増幅器の利得
は、Ｃ１とＣ２の比によって設定される。これらの２つ
の記憶素子は互いに非常に近接しており、所与の列増幅
器において同一の環境を共有しているため、ＩＣ全体の
プロセスの差違は、利得要素に相互コンダクタンス増幅
器を使用して実施するような場合程には、個々の列増幅
器間の利得の違いに影響を及ぼさないであろう。

【００４３】差分イメージ信号１１８を生成することに
よって、差分イメージ信号１１８を集積回路を横切って
差動Ａ／Ｄ変換器２２０に、または、差動Ａ／Ｄ変換器
２２０の前の他のアナログ処理回路に送る時に、容量性
の結合により最小の追加ノイズが導入される。列増幅器
回路の設計により、フィードバックが非線形性を低減
し、この回路が増幅器上のオフセット電圧を本質的に除
去するので、列増幅器２３０内で使用される増幅器にお
ける要件は減少する。

【００４４】図１０は、本発明を実施するより一般的な
方法として、図８内の回路が提供する機能をブロック形
式で示す。第１の二重サンプリング回路（ＤＳ）は、列
増幅器２３０より構成され、共通列ライン・イメージ信
号３８を共に形成する理想イメージ信号３９，Ｖｃｏｌ
と、第１のノイズ成分７４，ｎｌを受ける。このイメー
ジ信号３８は、第１のサンプル・ホールド回路１４０お
よび第１の減算回路１３０のマイナス入力に結合され
る。第１のサンプル・ホールド回路１４０の出力は、第
１の減算回路１３０のプラス入力に結合される。第１の
サンプル・ホールド回路１４０は、サンプル・ピクセル
Ｓｐ信号４８によって制御される。第１の減算回路１３
０の出力は、コンデンサ領域（面積）比（Ｃ１／Ｃ２）
によって設定される利得およびオフセット相殺（オフセ
ット消去機能）を有する、第１の増幅器１５２に結合さ
れる。第１のＤＳ回路はまた、基準電圧源８８を形成す
るために第２のノイズ成分８６，ｎ２が追加される理想
基準電圧源８７を受ける。この基準電圧源８８は、サン
プル・ピクセルＳｐ信号４８によって制御される、第２
のサンプル・ホールド回路１４２に結合される。第２の
サンプル・ホールド回路１４２の出力は、第２の減算回
路１３２のプラス入力に結合される。第２の減算回路１
３２のマイナス入力は、第１の増幅器１５２の出力を受
ける。第２の減算回路１３２の出力は、サンプル・リセ
ットＳｒ信号５０によって制御される第３のサンプル・
ホールド回路１４８に結合される。第３のサンプル・ホ
ールド回路１４８の出力は、差分イメージ信号１１８の
第１の側面１２０になる。

【００４５】同様に基準列に関して、基準列増幅器２４
０より構成される第２の二重サンプリング回路（ＤＳ）
は、共に共通基準列ライン信号１０２を形成する、理想
基準信号１０１，Ｖｒ＿ｃｏｌ、および第３のノイズ成
分１０４，ｎ３を受ける。この共通基準列ライン信号１
０２は、第４のサンプル・ホールド回路１４４、および
第３の減算回路１３４のマイナス入力に結合される。第
４のサンプル・ホールド回路１４４の出力は、第３の減
算回路１３４のプラス入力に結合される。第４のサンプ
ル・ホールド回路１４４は、サンプル・ピクセルＳｐ信
号４８によって制御される。第３の減算回路１３４の出
力は、コンデンサ領域比（Ｃ３／Ｃ４、好ましくはＣ３
／Ｃ４＝Ｃ１／Ｃ２）によって設定される利得およびオ
フセット相殺を有する、第２の増幅器１５４に結合され
る。第２のＤＳ回路はまた、基準電圧源８８を形成する
ために第２のノイズ成分８６，ｎ２が追加される理想基
準電圧源８７を受ける。この基準電圧源８８は、サンプ
ル・ピクセルＳｐ信号４８によって制御される第５のサ
ンプル・ホールド回路１４６に結合される。第５のサン
プル・ホールド回路１４６の出力は、第４の減算回路１
３６のプラス入力に結合される。第４の減算回路１３６
のマイナス入力は、第２の増幅器１５４の出力を受け
る。第４の減算回路１３６の出力は、サンプル・リセッ
トＳｒ信号５０によって制御される第６のサンプル・ホ
ールド回路１５０に結合される。第６のサンプル・ホー
ルド回路１５０の出力は、差分イメージ信号１１８の第
２の側面１２２になる。当業者は、この基本的なブロッ
ク図より、いくつかの異なる本発明の実施形態を設計す
ることができるが、それらも依然として本発明の思想及
び範囲内にあることを理解するであろう。

【００４６】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。

【００４７】１．ノイズが低減された差分イメージ信号
（１１８）を生成するためのピクセル列増幅器のアーキ
テクチャであって、第１の二重サンプリング（ＤＳ）回
路（２３０）と、この第１のＤＳ回路（２３０）と基本
的に同一の構成を有する第２のＤＳ回路（２４０）とを
備え、各ＤＳ回路が入力、出力、および基準入力を有す
ることと、前記第１のＤＳ回路（２３０）の前記入力が
イメージ信号（３８）に結合され、前記イメージ信号
（３８）が１組のノイズ成分（７４）の影響を受け、前
記第１のＤＳ回路（２３０）の前記出力が、前記ノイズ
が低減された差分イメージ信号（１１８）の第１の側面
（１２０）を出力することと、前記第２のＤＳ回路（２
４０）の前記入力が、リセット状態に保持された基準イ
メージ信号（１０２）に結合され、前記基準イメージ信
号（１０２）が、前記イメージ信号（３８）と同様に前
記１組のノイズ成分（１０４）の影響を受け、前記第２
のＤＳ回路（２４０）の前記出力が、前記ノイズが低減
された差分イメージ信号（１１８）の第２の側面（１２
２）を出力することと、前記第１のＤＳ回路（２３０）
の前記基準入力、および前記第２のＤＳ回路（２４０）
の前記基準入力に結合された基準電圧源（８８）とから
なるピクセル列増幅器のアーキテクチャ。

【００４８】２．前記第１のＤＳ回路（２３０）および
前記第２のＤＳ回路（２４０）が、第１のサンプル時間
期間および第２のサンプル時間期間を有し、前記基準電
圧が、前記第１のサンプル時間期間中に、前記第１のＤ
Ｓ回路（２３０）と前記第２のＤＳ回路（２４０）の両
方でサンプリングされる、上項１のピクセル列増幅器の
アーキテクチャ。

【００４９】３．前記イメージ信号（３８）、及び前記
基準イメージ信号（１０２）が単一の基板上で生成され
る、上項１のピクセル列増幅器のアーキテクチャ。

【００５０】４．前記第１のＤＳ回路（２３０）と前記
第２のＤＳ回路（２４０）の一つがさらに、入力、出
力、制御入力を有し、該入力が前記１つのＤＳ回路の入
力に結合された、第１のサンプル・ホールド回路（１４
０）と、プラス入力、マイナス入力および出力を有し、
該マイナス入力が前記１つのＤＳ回路の入力および前記
第１のサンプル・ホールド回路（１４０）の入力に結合
され、前記プラス入力が前記第１のサンプル・ホールド
回路（１４０）の出力に結合された、第１の減算回路
（１３０）と、オフセット相殺を備え、入力、出力、お
よび利得設定を有し、該利得設定がコンデンサの面積比
によって制御され、該入力が前記第１の減算回路（１３
０）の出力に結合された、増幅器（１５２）と、入力、
出力、および制御信号を有し、該入力が前記１つのＤＳ
回路の基準入力に結合され、該制御信号が第１のサンプ
ル・ホールド回路（１４０）の制御信号に結合された、
第２のサンプル・ホールド回路（１４２）と、プラス入
力、マイナス入力および出力を有し、該プラス入力が前
記第２のサンプル・ホールド回路の出力に結合され、該
マイナス入力が前記増幅器（１５２）の出力に結合され
た、第２の減算回路（１３２）と、入力、出力、および
制御信号を有し、該入力が前記第２の減算回路（１３
２）の出力に結合され、該出力が前記１つのＤＳ回路の
出力に結合された、第３のサンプル・ホールド回路（１
４８）と、各１つのＤＳ回路の前記第１のサンプル・ホ
ールド回路（１４０）および前記第２のサンプル・ホー
ルド回路（１４２）の前記制御入力に結合された第１の
制御信号と、各１つのＤＳ回路の前記第３のサンプル・
ホールド回路（１４８）の前記制御入力に結合された第
２の制御信号とを備える、上項１のピクセル列増幅器の
アーキテクチャ。

【００５１】５．前記第１のＤＳ回路（２３０）と前記
第２のＤＳ回路（２４０）の一つがさらに、入力、制御
入力、および出力を有する、第１のスイッチ（７６）
と、第１のノードおよび第２のノードを有し、該第１の
ノードが前記第１のスイッチ（７６）の出力に結合され
た、第１の記憶素子（７８）と、入力、出力、および利
得設定を有し、前記入力が前記第１の記憶素子（７８）
の前記第２のノードに結合され、前記出力が前記１つの
ＤＳ回路の出力に結合された、増幅器（８０）と、第１
のノードおよび第２のノードを有し、該第１のノードが
前記第１の記憶素子（７８）の第２のノードおよび前記
増幅器（８０）の入力に結合された、第２の記憶素子
（８２）と、入力、制御入力、および出力を有し、該入
力が前記増幅器（８０）の入力に結合され、該出力が前
記増幅器（８０）の出力に結合された、第２のスイッチ
（９２）と、入力、制御入力、および出力を有し、該入
力が前記増幅器（８０）の出力に結合され、該出力が前
記第２の記憶素子（８２）の第２のノードに結合され
た、第３のスイッチ（９４）と、入力、制御入力、およ
び出力を有し、該入力が前記第２の記憶素子（８２）の
第２のノードに結合され、該出力が前記１つのＤＳ回路
の基準入力に結合された、第４のスイッチ（８４）と、
前記１つのＤＳ回路の前記第１のスイッチ（７６）の制
御入力に結合された、第１の制御信号と、前記１つのＤ
Ｓ回路の前記第２のスイッチ（９２）および前記第４の
スイッチ（８４）の制御入力に結合された、第２の制御
信号と、前記１つのＤＳ回路の前記第３のスイッチ（９
４）の制御入力に結合された、第３の制御信号とを備え
る、上項１のピクセル列増幅器のアーキテクチャ。

【００５２】６．撮像システム上に合焦されたイメージ
に基づいて、本質的に寄生ノイズのない差分イメージ信
号（１１８）を生成するための撮像システムであって、
複数の行と複数の列からなる配列に並べられて、センサ
配列（２８０）を形成する複数のアクティブピクセルセ
ンサ（１０）であって、各アクティブピクセルセンサ
（１０）が、拡散ノードにおいて前記アクティブピクセ
ルセンサ（１０）によって検出された光度に対応する電
圧、またはリセット信号を生成することができ、各アク
ティブピクセルセンサ（１０）が、該アクティブピクセ
ルセンサ（１０）の外部で生成された他の信号から、前
記拡散ノード上に存在する前記電圧をバッファリングす
る、複数のアクティブピクセルセンサ（１０）と、複数
行と少なくとも１つの列からなる配列に並べられ、それ
によって少なくとも１つの基準列信号（１０２）を形成
する、複数の基準ピクセルセンサであって、該基準ピク
セルセンサが、拡散ノードで電圧を生成するために基準
リセット信号を有することを除いて、前記アクティブピ
クセルセンサ（１０）と基本的に同一の構成を有し、各
基準ピクセルセンサが、前記基準ピクセルセンサの外部
で生成された他の信号から、前記拡散ノード上の前記リ
セット電位をバッファリングする、複数の基準ピクセル
センサと、基準電圧源（８８）と、複数のアクティブピ
クセル列増幅器回路であって、各増幅器回路が、各列信
号（３８）を形成する列内の前記アクティブピクセルセ
ンサ（１０）のそれぞれに接続され、前記列信号（３
８）のそれぞれがノイズ発生源（７４）の組合せの影響
を受け、各アクティブピクセル列増幅器回路がさらに、
入力、出力、および基準入力を有し、該入力が前記それ
ぞれの列信号（３８）に結合された、第１の二重サンプ
リング（ＤＳ）回路（２３０）と、前記各第１のＤＳ回
路（２３０）の前記基準入力に結合された前記基準電圧
源（８８）を備える、複数のアクティブピクセル列増幅
器回路と、リセット状態に保持された前記基準列信号
（１０２）のそれぞれに結合された少なくとも１つの基
準列増幅器回路であって、前記基準列信号（１０２）の
それぞれが、前記それぞれのアクティブピクセル列と同
様にノイズ発生源（１０４）の組合せの影響を受け、そ
れぞれの基準列増幅器回路がさらに、前記第１のＤＳ回
路（２３０）と基本的に同一の構成を有し、入力、出
力、および基準入力を有する、第２のＤＳ回路（２４
０）を備え、第２のＤＳ回路（２４０）の前記入力が、
リセット状態に保持された前記それぞれの基準列信号
（１０２）に結合され、前記各第２のＤＳ回路（２４
０）の基準入力が、前記基準電圧源（８８）に結合され
ることからなる前記少なくとも１つの基準列増幅器回路
と、前記各アクティブピクセル列増幅器および各基準列
増幅器回路に結合されたタイミングコントローラ（２０
０）であって、該タイミングコントローラが、前記複数
のアクティブピクセルセンサ（１０）を活性化して、現
在のフレームに対応する電圧信号を前記アクティブピク
セル列増幅器に提供し、及び活性化された基準ピクセル
センサに非リセット信号を提供して、リセット・レベル
に対応する電圧信号を前記それぞれの基準列増幅器回路
に提供し、その後、リセット信号に対応する電圧信号を
前記アクティブピクセル列増幅器回路に、及び前記非リ
セット信号を前記基準列増幅器回路に提供することから
なり、さらに、前記アクティブピクセル列増幅器回路
が、前記各列増幅器回路出力信号を第１の共通出力ライ
ン（１２０）に逐次的に提供すること、及び第２の共通
出力ライン（１２２）への前記基準列増幅器出力信号
が、前記撮像システムの寄生ノイズのない差分信号（１
１８）を生成することを可能とする前記タイミングコン
トローラ（２００）とを備える、撮像システム。

【００５３】７．前記第１のＤＳ回路（２３０）および
前記第２のＤＳ回路（２４０）が、第１のサンプル時間
期間および第２のサンプル時間期間を有し、前記基準電
圧（８８）が、前記第１のサンプル時間期間中に、前記
第１のＤＳ回路（２３０）と前記第２のＤＳ回路（２４
０）の両方でサンプリングされる、上項６の撮像システ
ム。

【００５４】８．前記イメージ信号（３８）及び前記基
準列信号（１０２）が単一の基板上で生成される、上項
６の撮像システム。

【００５５】９．前記センサ配列（２８０）に接続され
た複数の制御ラインを有する行復号器（２１０）をさら
に備え、各制御ラインが、それぞれの列信号内の前記ア
クティブピクセルセンサ（１０）に接続され、前記行復
号器（２１０）が、１行内の前記アクティブピクセルセ
ンサ（１０）を活性化することができ、前記タイミング
コントローラ（２００）が、前記行復号器（２１０）に
結合され、前記タイミングコントローラ（２００）が、
各センサの行が逐次的に活性化されるように各センサの
行を活性化する、上項６の撮像システム。

【００５６】１０．ノイズが低減された差分イメージ信
号（１１８）を生成するために、ピクセルセンサ配列
（２８０）の１組の列出力をサンプリングする方法であ
って、前記１組の列出力の第１の列出力（３８）をサン
プリングして記憶し、それによって第１のサンプル値を
生成するステップと、前記１組の列出力の前記第１の列
出力（３８）をサンプリングし、それによって第２のサ
ンプル値を生成するステップと、前記第２のサンプル値
から前記第１のサンプル値を減算し、それによって第１
のイメージ値を生成するステップと、基準電圧源（８
８）をサンプリングして記憶し、それによって第１のサ
ンプル基準値を生成するステップと、前記第１のサンプ
ル基準値から前記第１のイメージ値を減算し、それによ
って第１の差分イメージ信号（１２０）を生成するステ
ップと、前記１組の列出力の第２の列（１０２）をリセ
ット状態に保持するステップと、 前記１組の列出力の
前記第２の列（１０２）をサンプリングして記憶し、そ
れによって第３のサンプル値を生成するステップと、前
記１組の列出力の前記第２の列（１０２）をサンプリン
グし、それによって第４のサンプル値を生成するステッ
プと、前記第４のサンプル値から前記第３のサンプル値
を減算し、それによって第２のイメージ値を生成するス
テップと、前記基準電圧源（８８）をサンプリングして
記憶し、それによって第２のサンプル基準値を生成する
ステップと、前記第２のサンプル基準値から前記第２の
イメージ値を減算し、それによって第２の差分イメージ
信号（１２２）を生成するステップとを含む方法。

【００５７】

【発明の効果】本発明によれば、撮像装置のイメージ信
号に加えられる固定パターンノイズ等のノイズを除去す
る手段が得られるので、鮮明なイメージを簡単に得るこ
とができる。

【図面の簡単な説明】

【図１】本発明の好ましい実施形態の簡単なブロック図
である。

【図２】本発明の好ましい実施形態で使用するアクティ
ブピクセルセンサ・フォトサイトを示す図である。

【図３】本発明の好ましい実施形態で使用するイメージ
信号の動作範囲を示す図である。

【図４】低周波成分を有するノイズ発生源を低減するた
めに使用する二重サンプリング回路を備える従来技術の
列増幅器を示す図である。

【図５】好ましい実施形態で基準列を使用するアクティ
ブピクセルセンサ配列、ならびに追加のインタフェース
および制御ブロックのブロック図である。

【図６】読出速度を上げるために複数の基準列を使用す
る別のブロック図である。

【図７】本発明の好ましい実施形態で使用する列増幅器
および基準列増幅器の構成を示す概略図である。

【図８】追加のノイズ成分と、それが本発明の好ましい
実施形態に導入される場所を示す図である。

【図９】アクティブピクセルセンサ・フォトサイト、列
増幅器、及び基準増幅器を制御するために、本発明の好
ましい実施形態で使用するタイミングを示す図である。

【図１０】図８で示す回路の列増幅器および基準増幅器
の機能をブロック形式で示す図である。

【符号の説明】

１０ アクティブピクセルセンサ ３８ 共通列ライン ７４、１０４ ノイズ成分 ７６ 第１のスイッチ ７８ 第１の記憶素子 ８０、１５２ 増幅器 ８２ 第２の記憶素子 ８４ 第４のスイッチ ８８ 基準電圧源 ９２ 第２のスイッチ ９４ 第３のスイッチ １０２ 基準列信号 １１８ 差分イメージ信号 １２０ 差分イメージ信号の第１の側の信号 １２２ 差分イメージ信号の第２の側の信号 １３０ 第１の減算回路 １３２ 第２の減算回路 １４０ 第１のサンプル・ホールド回路 １４２ 第２のサンプル・ホールド回路 １４８ 第３のサンプル・ホールド回路 ２００ タイミングコントローラ ２１０ 行復号器 ２３０ 列増幅器 ２４０ 基準列増幅器 ２８０ センサ配列

───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・イー・ムーア アメリカ合衆国コロラド州80537，ラブラ ンド，ウエスト・テンス・ストリート・ 425

Claims (1)

【特許請求の範囲】
1. 【請求項１】ノイズが低減された差分イメージ信号（１
   １８）を生成するためのピクセル列増幅器のアーキテク
   チャであって、 第１の二重サンプリング（ＤＳ）回路（２３０）と、こ
   の第１のＤＳ回路（２３０）と基本的に同一の構成を有
   する第２のＤＳ回路（２４０）とを備え、各ＤＳ回路が
   入力、出力、および基準入力を有することと、 前記第１のＤＳ回路（２３０）の前記入力がイメージ信
   号（３８）に結合され、前記イメージ信号（３８）が１
   組のノイズ成分（７４）の影響を受け、前記第１のＤＳ
   回路（２３０）の前記出力が、前記ノイズが低減された
   差分イメージ信号（１１８）の第１の側面（１２０）を
   出力することと、 前記第２のＤＳ回路（２４０）の前記入力が、リセット
   状態に保持された基準イメージ信号（１０２）に結合さ
   れ、前記基準イメージ信号（１０２）が、前記イメージ
   信号（３８）と同様に前記１組のノイズ成分（１０４）
   の影響を受け、前記第２のＤＳ回路（２４０）の前記出
   力が、前記ノイズが低減された差分イメージ信号（１１
   ８）の第２の側面（１２２）を出力することと、 前記第１のＤＳ回路（２３０）の前記基準入力、および
   前記第２のＤＳ回路（２４０）の前記基準入力に結合さ
   れた基準電圧源（８８）とからなるピクセル列増幅器の
   アーキテクチャ。