JP2004015657A - 画像データの補正処理装置 - Google Patents
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Abstract
【解決手段】各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する。アドレス制御部11は、各画素に対応する補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、補正データ及び画像データをバッファメモリ8に書き込む。
【選択図】 図1
Description
【発明の属する技術分野】
この発明は、CCDやMOS型イメージセンサを撮像素子として使用したビデオカメラ、デジタルスチルカメラ等の画像記録装置に関するものである。
【0002】
近年、CCDやMOS型イメージセンサを撮像素子として使用したビデオカメラ、デジタルスチルカメラでは、画素数の増大が進み、画像処理の高速化及び高画質化が求められている。従って、高画質化のための画像データの処理動作を高速化する必要がある。
【0003】
【従来の技術】
従来、CCDやMOS型イメージセンサ等の撮像素子で得られた画像データを高画質化するために、次のような処理が行われる。
【0004】
上記撮像素子から出力される画像データには、撮像素子自身が出力するノイズ成分が含まれているので、高画質化するためにはこれらのノイズ成分を除去する必要がある。
【0005】
そこで、例えばデジタルスチルカメラによる撮像時には、まずシャッターを遮光状態とした状態で撮像素子からノイズ成分のみのデータを取り込み、補正データとしてバッファメモリに取り込む。
【0006】
次いで、シャッターを透光状態として画像データを取り込みながら、先に取り込んだ補正データとこの画像データとに基づいてノイズ成分を除去する演算を行い、補正後のデータを撮像データとしてバッファメモリに格納する。
【0007】
このような動作により、撮像素子のノイズ成分を除去したデータが撮像データとしてバッファメモリに格納される。
そして、このような撮像データに対し、種々の画像処理が施された後、記録媒体に格納される。
【0008】
【発明が解決しようとする課題】
バッファメモリは、連続するアドレスに対し、書き込み動作あるいは読み出し動作を連続して行うシーケンシャルアクセスに対して高速で動作するSDRAM等を使用している。
【0009】
ところが、上記のような撮像装置では、撮像素子のノイズ成分を除去する処理を行うために、バッファメモリからの補正データの読み出し動作と、補正後の撮像データのバッファメモリへの書き込み動作とが混在する。
【0010】
従って、バッファメモリに対するアクセス効率が悪く、ノイズ補正処理に時間を要する。また、補正データあるいは画像データの取り込みに際し、取りこぼしが生じて、正確な撮像データを生成できない場合がある。
【0011】
この発明の目的は、撮像素子から読み出した画像データに対するノイズ補正処理を効率よく行い得る画像データのノイズ補正処理装置を提供することにある。
【0012】
【課題を解決するための手段】
図1に示す画像データの補正処理装置は、撮像素子4から出力される各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する。アドレス制御部11は、各画素に対応する補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、前記補正データ及び画像データをバッファメモリ8に書き込む。また、中央処理部6は、前記バッファメモリ8に前記補正データ及び画像データを書き込むための先頭アドレスを設定し、前記アドレス制御部11は、前記先頭アドレスに基づいて、前記補正データ及び画像データを書き込むための後続アドレスを生成するアドレス設定部13を備える。
【0013】
【発明の実施の形態】
(第一の実施の形態)
図1は、この発明を撮像装置のノイズ補正処理装置に具体化した第一の実施の形態を示す。
【0014】
レンズ1は、被写体2から発せられる光を画像としてシャッター3に出力する。シャッター3が透光状態にあるとき、レンズ1で捕らえられた画像は、撮像素子4に入力される。
【0015】
撮像素子4は、CCDあるいはMOS型イメージセンサで構成され、シャッター3が透光状態にあるとき、レンズ1で捕らえられた光を電荷に変換して、多数の画素からなるアナログ画像信号を生成し、A/D変換器5に出力する。
【0016】
また、シャッター3が遮光状態にあるとき、撮像素子4は遮光状態において生成される電荷を、ノイズ補正のためのアナログ補正信号として、A/D変換器5に出力する。遮光状態において生成される電荷は、各画素のノイズ成分である。
【0017】
前記撮像素子4によるアナログ画像信号及びアナログ補正信号のサンプリングは、CPU(中央処理部)6により制御される。
前記A/D変換器5は、前記CPU6の制御に基づいて、撮像素子4から出力されるアナログ補正信号をデジタル信号に変換した補正データと、アナログ画像信号をデジタル信号に変換した画像データとを入出力制御部7に出力する。
【0018】
入出力制御部7は、前記CPU6の制御に基づいて、前記A/D変換器5から出力される補正データ及び画像データを書き込み動作時にバッファメモリ8に出力する動作と、同バッファメモリ8から読み出される補正データ及び画像データを補正演算回路9に出力する動作とを行う。
【0019】
前記バッファメモリ8は、例えばSDRAMで構成され、この実施の形態では、バーストモードにおいて、一つのコラムアドレス信号に基づいて16ビットのデータが出力される構成である。
【0020】
前記補正演算回路9は、前記CPU6の制御に基づいて動作し、バッファメモリ8から読み出された補正データ及び画像データに基づいて、画像データからノイズ成分を除去した撮像データを演算して、画像処理回路10に出力する。
【0021】
前記画像処理回路10は、前記CPU6の制御に基づいて動作し、前記補正演算回路9で生成された撮像データに対し、例えばJPEG等の画像処理を施して記録データを生成し、その記録データを磁気ディスク等の記録媒体への書き込み装置に出力する。
【0022】
アドレス制御部11は、前記CPU6の制御に基づいて、前記バッファメモリ8に補正データ及び画像データを書き込む際の書き込みアドレスと、同補正データ及び画像データを読み出す際の読み出しアドレスとを生成するものである。
【0023】
そして、アドレス制御部11はセレクタ12とアドレス設定部13とから構成される。セレクタ12には、前記CPU6からアドレスの初期値AIが入力され、そのセレクタ12の出力信号はアドレス設定部13に入力される。
【0024】
CPU6から出力されるアドレスの初期値AIは、バッファメモリ8への補正データの書き込み動作時には、「0」が入力され、バッファメモリ8への画像データの書き込み動作時には「1」が入力される。また、補正データ及び画像データの読み出し動作時には、CPU6から出力されるアドレスの初期値AIは「0」となる。
【0025】
アドレス設定部13には、前記CPU6からアドレス増加数指示信号Aが入力される。そして、バッファメモリ8への補正データ及び画像データの書き込み動作時には「+2」が指示され、バッファメモリ8からの補正データ及び画像データの読み出し動作時には、「+1」が指示される。
【0026】
そして、アドレス設定部13は、前記セレクタ12から出力されるアドレス値をバッファメモリ8にコラムアドレス信号として出力するとともに、そのアドレス値にアドレス増加数指示信号Aに基づく加算を行った後、セレクタ12に出力する。
【0027】
前記セレクタ12は、CPU6から入力される初期値をアドレス設定部13に出力した後は、クロック信号の立上がりに基づいてアドレス設定部13から入力されるアドレス値を取り込んで、アドレス設定部13に出力する。
【0028】
従って、補正データの書き込み動作時には、アドレス制御部11からバッファメモリ8に出力されるアドレス値は、0,2,4,6・・・となる。また、画像データの書き込み動作時には、アドレス制御部11からバッファメモリ8に出力されるアドレス値は、1,3,5,7・・・となる。
【0029】
バッファメモリ8からの補正データ及び画像データの読み出し動作時には、アドレス制御部11からバッファメモリ8に出力されるアドレス値は、0,1,2,3,4,5,6・・・となる。このような動作により、CPU6はデータの書き込み装置及び読み出し装置として動作する。
【0030】
次に、上記のように構成されたノイズ補正処理装置の動作を説明する。
まず、シャッター3を遮光状態とした状態で撮像素子4から出力される補正アナログデータがA/D変換器5でデジタル信号に変換されて、補正データとして入出力制御部7を介してバッファメモリ8に格納される。
【0031】
このとき、CPU6からアドレス制御部11に出力されるアドレス増加数指示信号Aは「+2」に設定される。そして、図3(a)に示すように、バッファメモリ8ではクロック信号CLKに基づいてまずロウアドレスROWが選択され、次いでアドレス制御部11から出力されるコラムアドレス信号に基づいて選択されるアドレスに補正データが順次書き込まれる。
【0032】
そのコラムアドレス信号のアドレス値は、0,2,4,6・・・となる。そして、選択された各アドレスに、例えば1画素分の16ビットの補正データがそれぞれ格納され、撮像素子4の画素数に対応して、n画素分の補正データ0〜n−1が順次書き込まれる。このとき、バッファメモリ8の動作モードは、Burst Lengthは「1」に設定する。
【0033】
次いで、シャッター3を透光状態とした状態で、前記遮光状態と同様に画像データを取り込む。
このとき、図3(b)に示すように、バッファメモリ8ではクロック信号CLKに基づいて前記補正データの書き込み動作時と同一のロウアドレスROWが選択され、次いでアドレス制御部11から出力されるコラムアドレス信号に基づいて選択されるアドレスに画像データが順次書き込まれる。
【0034】
そのコラムアドレス信号のアドレス値は、1,3,5,7・・・となる。そして、選択された各アドレスに、例えば1画素分の16ビットの画像データがそれぞれ格納され、撮像素子4の画素数に対応して、n画素分の画像データ0〜n−1が順次書き込まれる。
【0035】
このような書き込み動作の結果、図2に示すように、バッファメモリの連続するアドレス0〜2n−1には、n個の画素P0〜Pn−1の補正データ及び画像データが連続するアドレスに格納される。
【0036】
続いて、補正データ及び画像データに基づいて、補正演算回路9で撮像データの演算を行う場合には、CPU6からアドレス制御部11に出力されるアドレス増加数指示信号Aは「+1」に設定される。
【0037】
そして、図3(c)に示すように、バッファメモリ8ではクロック信号CLKに基づいて前記補正データ及び画像データの書き込み動作時と同一のロウアドレスROWが選択される。
【0038】
次いで、アドレス制御部11から出力されるコラムアドレス信号に基づいて選択されるアドレス0〜2n−1から各画素P0〜Pn−1に対応する補正データ及び画像データが順次読み出される。このとき、Cas Latencyは「2」に設定されている。
【0039】
そして、補正演算回路9により読み出された補正データ及び画像データに基づいて、補正後データとして撮像データ0〜n−1が順次演算され、画像処理回路10に転送される。
【0040】
上記のように構成されたノイズ補正処理装置では、次に示す作用効果を得ることができる。
(1)撮像素子4から補正データ及び画像データを取り込むとき、バッファメモリ8への書き込み動作のみを行う。従って、バッファメモリ8に対しシーケンシャルな動作のみを行うことができるので、補正データ及び画像データの取り込み動作を高速に行うことができる。
(2)撮像素子4の各画素に対応する補正データ及び画像データをバッファメモリ8の連続するアドレスに格納することができる。従って、補正演算回路9による撮像データの演算処理時には、バッファメモリ8の連続するアドレスから順次データを読み出せば、各画素に対応する補正データ及び画像データを順次読み出すことができる。この結果、撮像データの生成時にバッファメモリ8からの読み出し動作をシーケンシャルな動作のみで行うことができるので、その読み出し動作を高速に行うことができる。
(3)バッファメモリ8に対するアクセス効率を向上させることができるので、補正データ及び画像データの書き込み動作及び読み出し動作以外の他の処理におけるバッファメモリ8に対するアクセス時間の確保が容易となる。従って、補正演算回路9で演算された撮像データのバッファメモリ8への格納、あるいは画像処理回路10で生成されたデータの記録媒体への転送時に、バッファメモリ8へのアクセスを容易に行うことができる。
(第二の実施の形態)
図4は、この発明を具体化した第二の実施の形態を示す。この実施の形態は、第一の実施の形態のアドレス制御部11の構成を変更したものであり、その他の構成は第一の実施の形態と同様である。第一の実施の形態と同一構成部分は同一符号を付して説明する。
【0041】
バッファメモリ8に補正データあるいは画像データを書き込むとき、図5及び図6に示すように、CPU6からバッファメモリ8にアドレス0から始まる連続したアドレス信号ADが出力される。
【0042】
また、バッファメモリ8から補正データ及び画像データを読み出すときにも、CPU6からバッファメモリ8にアドレス0から始まる連続したアドレス信号が出力される。
【0043】
前記CPU6は、補正データあるいは画像データのバッファメモリ8への書き込み動作時に、データマスク指示信号DMCをデータマスク信号生成回路14に出力する。
【0044】
データマスク信号生成回路14は、補正データの書き込み動作時に、前記データマスク指示信号DMCに基づいてHレベルのデータマスク信号DQMLをバッファメモリ8に出力する。
【0045】
バッファメモリ8では、Hレベルのデータマスク信号DQMLに基づいて、図5に示すように、各アドレスで選択される16ビットの記憶セルのうち、下位8ビットをマスクし、上位8ビットに補正データを書き込むように動作する。
【0046】
また、データマスク信号生成回路14は、画像データの書き込み動作時に、前記データマスク指示信号DMCに基づいてHレベルのデータマスク信号DQMHをバッファメモリ8に出力する。
【0047】
バッファメモリ8では、Hレベルのデータマスク信号DQMHに基づいて、図5に示すように、各アドレスデ選択される16ビットの記憶セルのうち、上位8ビットをマスクし、下位8ビットに画像データを書き込むように動作する。
【0048】
次に、上記のように構成されたノイズ補正処理装置の動作を説明する。
まず、シャッター3を遮光状態とした状態で撮像素子4から出力される補正アナログデータがA/D変換器5でデジタル信号に変換されて、補正データとして入出力制御部7を介してバッファメモリ8に格納される。
【0049】
そして、図6(a)に示すように、バッファメモリ8ではクロック信号CLKに基づいてまずロウアドレスROWが選択され、次いでCPU6から出力されるコラムアドレス信号に基づいて、アドレス0から順次補正データが書き込まれる。
【0050】
このとき、データマスク信号生成回路14からバッファメモリ8に出力されるデータマスク信号DQMLがHレベルとなるため、各アドレスの下位バイトがマスクされ、図5に示すように、上位バイトに補正データが順次書き込まれる。すなわち、各画素P0〜Pn−1に対応する補正データ0〜n−1は、各アドレスの上位8ビットに書き込まれる。
【0051】
このようにして、選択された各アドレスに、例えば1画素分の8ビットの補正データがそれぞれ格納され、撮像素子4の画素数に対応して、n画素分の補正データ0〜n−1が連続するアドレス0〜n−1の上位バイトに順次書き込まれる。このとき、バッファメモリ8のBurst Lengthは任意である。
【0052】
次いで、シャッター3を透光状態とした状態で、前記遮光状態と同様に画像データを取り込む。
そして、図6(b)に示すように、バッファメモリ8ではクロック信号CLKに基づいて前記補正データの書き込み動作時と同一のロウアドレスROWが選択され、次いでCPU6から出力されるコラムアドレス信号に基づいて、アドレス0から順次画像データが書き込まれる。
【0053】
このとき、データマスク信号生成回路14からバッファメモリ8に出力されるデータマスク信号DQMHがHレベルとなるため、各アドレスの上位バイトがマスクされ、図5に示すように、下位バイトに画像データが順次書き込まれる。すなわち、各画素に対応する画像データは、各アドレスの下位8ビットに書き込まれる。
【0054】
このようにして、選択された各アドレスに、例えば1画素分の8ビットの画像データがそれぞれ格納され、撮像素子4の画素数に対応して、n画素分の画像データ0〜n−1が連続するアドレス0〜n−1の下位バイトに順次書き込まれる。
【0055】
このような書き込み動作の結果、図5に示すように、バッファメモリの連続するアドレス0〜n−1には、n個の画素P0〜Pn−1の補正データ及び画像データが連続するアドレスに格納される。
【0056】
続いて、補正データ及び画像データに基づいて、補正演算回路9で撮像データの演算を行う場合には、図6(c)に示すように、バッファメモリ8ではクロック信号CLKに基づいて前記補正データ及び画像データの書き込み動作時と同一のロウアドレスROWが選択される。
【0057】
次いで、CPU6から出力されるコラムアドレス信号に基づいて選択されるアドレス0〜n−1の全ビットから各画素P0〜Pn−1に対応する補正データ及び画像データが順次読み出される。このとき、Cas Latencyは「2」に設定されている。
【0058】
そして、補正演算回路9により読み出された補正データ及び画像データに基づいて、補正後データとして撮像データ0〜n−1が順次演算され、画像処理回路10に転送される。
【0059】
このような動作を行うノイズ補正処理装置では、前記第一の実施の形態と同様な作用効果を得ることができる。
(第三の実施の形態)
図7は、この発明を具体化した第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の補正演算回路9に補正データ保持部9aを備え、アドレス制御部11におけるアドレス設定を変更したものであり、その他の構成は第一の実施の形態と同様である。
【0060】
A/D変換器5から入出力制御部7を介してバッファメモリ8に格納される補正データは、図8に示すように、画像データの1/2のビット数とする。
これは、補正データが遮光状態でのデータであるため、少ないビット数でも十分なデータ量が得られるからである。
【0061】
補正データ保持部9aは、バッファメモリ8から補正データを読み出すとき、その補正データを一時保持可能とするレジスタ等で構成される。
アドレス制御部11を構成するセレクタ12及びアドレス設定部13は、第一の実施の形態と同様な構成である。そして、補正データの書き込み動作時にはCPU6からセレクタ12に出力されるアドレス初期値AIは「0」であり、CPU6から出力されるアドレス増加数指示信号Aは、クロック信号CLKの各サイクル毎に+1、+5、+1、+5、+1というように交互に変化する。
【0062】
また、画像データの書き込み動作時にはCPU6からセレクタ12に出力されるアドレス初期値AIは「2」であり、アドレス増加数指示信号Aは、クロック信号CLKの各サイクル毎に+1、+1、+1、+3、+1、+1、+1、+3というように変化する。
【0063】
次に、上記のように構成されたノイズ補正処理装置の動作を説明する。
まず、シャッター3を遮光状態とした状態で撮像素子4から出力される補正アナログデータがA/D変換器5でデジタル信号に変換されて、補正データとして入出力制御部7を介してバッファメモリ8に格納される。
【0064】
このとき、CPU6からセレクタ12に出力されるアドレス初期値AIは「0」であり、アドレス設定部13に出力されるアドレス増加数指示信号Aは、クロック信号CLKの各サイクル毎に+1、+5、+1、+5、+1というように設定される。
【0065】
この結果、図8に示すように、アドレス0に画素P0,P1の補正データ0,1が格納され、アドレス1に画素P2,P3の補正データ2,3が格納される。また、アドレス6に画素P4,P5の補正データ4,5が格納され、アドレス7に画素P6,P7の補正データ6,7が格納され、このようにしてn画素分の補正データ0〜n−1が順次格納される。
【0066】
次いで、シャッター3を透光状態とした状態で、前記遮光状態と同様に画像データを取り込む。
このとき、CPU6からセレクタ12に出力されるアドレス初期値AIは「2」であり、アドレス設定部13に出力されるアドレス増加数指示信号Aは、クロック信号CLKの各サイクル毎に+1、+1、+1、+3、+1、+1、+1、+3となる。
【0067】
この結果、図8に示すように、アドレス2に画素P0の画像データ0が格納され、アドレス3に画素P1の画像データ1が格納され、このようにして各アドレスにn画素分の画像データ0〜n−1が順次格納される。
【0068】
続いて、バッファメモリ8に格納された補正データ及び画像データに基づいて、補正演算回路9で撮像データの演算を行う場合には、CPU6からアドレス制御部11に出力されるアドレス初期値AIは「0」、アドレス増加数指示信号Aは「+1」に設定される。
【0069】
そして、図9に示すように、バッファメモリ8ではクロック信号CLKに基づいて前記補正データ及び画像データの書き込み動作時と同一のロウアドレスROWが選択される。
【0070】
次いで、アドレス制御部11から出力されるコラムアドレス信号に基づいて、連続するアドレスから各画素P0〜Pn−1に対応する補正データ及び画像データが順次読み出される。
【0071】
このとき、例えばバッファメモリ8のアドレス0,1から読み出された補正データ0〜3は、補正演算回路9の補正データ保持部9aに一時的に格納される。そして、続いてアドレス2〜5から画像データ0〜3が読み出されると、補正演算回路9は補正データ0〜3と画像データ0〜3とに基づいて撮像データ0〜3を生成する。
【0072】
このようにして、読み出された補正データ及び画像データに基づいて、補正演算回路9により撮像データ0〜n−1が順次演算され、画像処理回路10に転送される。
【0073】
このような動作を行うノイズ補正処理装置では、前記第一の実施の形態と同様な作用効果を得ることができる。また、補正データを各アドレスに2画素分ずつ格納するので、前記第一の実施の形態に比して、バッファメモリ8内での補正データの格納領域を縮小することができる。
【0074】
上記実施の形態は、次に示すように変更することもできる。
・前記各実施の形態において、画像データの取り込みの後に補正データを取り込んでもよい。
・第二の実施の形態において、画像データを上位バイト、補正データを下位バイトに格納してもよい。
(付記1)各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する画像データの補正処理装置であって、
前記補正データ及び画像データを格納するためのバッファメモリと、
前記バッファメモリに前記補正データ及び画像データを書き込む書き込み装置と、
前記バッファメモリから、前記補正データ及び画像データをシーケンシャルアクセスにより読み出す読み出し装置とを備え、
前記書き込み装置は、各画素に対応する前記補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、前記補正データ及び画像データを前記バッファメモリに書き込むアドレス制御部を備えたことを特徴とする画像データの補正処理装置。
(付記2)前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むための先頭アドレスを設定する中央処理部を備え、
前記アドレス制御部は、前記先頭アドレスに基づいて、前記補正データ及び画像データを書き込むための後続アドレスを生成するアドレス設定部を備えたことを特徴とする付記1記載の画像データの補正処理装置。
(付記3)前記アドレス設定部は、
前記各画素に対応する補正データ及び画像データを連続するアドレスに書き込むようにアドレス信号を生成することを特徴とする付記2記載の画像データの補正処理装置。
(付記4) 前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むためのアドレス信号を出力するとともに、前記アドレス設定部にデータマスク指示信号を出力する中央処理部を備え、
前記アドレス制御部は、前記データマスク指示信号に基づいて、前記各画素の補正データ及び画像データを同一アドレスの上位バイトと下位バイトに書き込むように、補正データ及び画像データの書き込み動作時に前記バッファメモリにデータマスク信号を出力するデータマスク信号生成回路を備えたことを特徴とする付記1記載の画像データの補正処理装置。
(付記5)前記アドレス設定部は、前記補正データと画像データとを複数画素分ずつ交互に書き込むようにアドレス信号を生成し、補正演算回路にはバッファメモリから読み出した補正データを一時的に格納する補正データ保持部を備えたことを特徴とする付記2記載の画像データの補正処理装置。
(付記6)前記補正データは、画像データの半分のデータ量として、一つのアドレスに2画素分の補正データを格納することを特徴とする付記5記載の画像データの補正処理装置。
(付記7)付記1乃至6のいずれかの補正処理装置を備えた画像記録装置。
【0075】
【発明の効果】
以上詳述したように、この発明は撮像素子から読み出した画像データに対するノイズ補正処理を効率よく行い得る画像データのノイズ補正処理装置を提供することができる。
【図面の簡単な説明】
【図1】第一の実施の形態を示すブロック図である。
【図2】バッファメモリへのデータ格納イメージ示す説明図である。
【図3】第一の実施の形態の動作を示すタイミング波形図である。
【図4】第二の実施の形態を示すブロック図である。
【図5】バッファメモリへのデータ格納イメージ示す説明図である。
【図6】第二の実施の形態の動作を示すタイミング波形図である。
【図7】第三の実施の形態を示すブロック図である。
【図8】バッファメモリへのデータ格納イメージ示す説明図である。
【図9】第三の実施の形態の動作を示すタイミング波形図である。
【符号の説明】
4 撮像素子
8 バッファメモリ
6 中央処理部(CPU)
11 アドレス制御部
13 アドレス設定部
Claims (5)
- 各画素毎の画像データと補正データとに基づいて、該画像データからノイズ成分を除去する画像データの補正処理装置であって、
前記補正データ及び画像データを格納するためのバッファメモリと、
前記バッファメモリに前記補正データ及び画像データを書き込む書き込み装置と、
前記バッファメモリから、前記補正データ及び画像データをシーケンシャルアクセスにより読み出す読み出し装置とを備え、
前記書き込み装置は、各画素に対応する前記補正データ及び画像データをシーケンシャルアクセスにより読み出し可能とするように、前記補正データ及び画像データを前記バッファメモリに書き込むアドレス制御部を備えたことを特徴とする画像データの補正処理装置。 - 前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むための先頭アドレスを設定する中央処理部を備え、
前記アドレス制御部は、前記先頭アドレスに基づいて、前記補正データ及び画像データを書き込むための後続アドレスを生成するアドレス設定部を備えたことを特徴とする請求項1記載の画像データの補正処理装置。 - 前記アドレス設定部は、
前記各画素に対応する補正データ及び画像データを連続するアドレスに書き込むようにアドレス信号を生成することを特徴とする請求項2記載の画像データの補正処理装置。 - 前記書き込み装置は、
前記バッファメモリに前記補正データ及び画像データを書き込むためのアドレス信号を出力するとともに、前記アドレス制御部にデータマスク指示信号を出力する中央処理部を備え、
前記アドレス制御部は、前記データマスク指示信号に基づいて、前記各画素の補正データ及び画像データを同一アドレスの上位バイトと下位バイトに書き込むように、補正データ及び画像データの書き込み動作時に前記バッファメモリにデータマスク信号を出力するデータマスク信号生成回路を備えたことを特徴とする請求項1記載の画像データの補正処理装置。 - 前記アドレス設定部は、前記補正データと画像データとを複数画素分ずつ交互に書き込むようにアドレス信号を生成し、補正演算回路にはバッファメモリから読み出した補正データを一時的に格納する補正データ保持部を備えたことを特徴とする請求項2記載の画像データの補正処理装置。
Priority Applications (2)
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JP2002169047A JP2004015657A (ja) | 2002-06-10 | 2002-06-10 | 画像データの補正処理装置 |
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