JP2827259B2 - 固体カメラ - Google Patents

固体カメラ

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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、像記録媒体として固体メモリ装置を使用す
る固体カメラに関する。
［従来の技術］ 固体メモリ装置、所謂メモリ・カートリッジを画像記
録媒体とする固体カメラは公知であり、固体カメラにお
いて連写速度の向上を図る構成が、昭和56年特許出願公
開第126387号に記載されている。第３図はその構成ブロ
ック図を示す。10は撮影レンズ、12は固体撮像素子、14
はアナログ画像処理回路、16はA/D変換器、18はラッチ
回路、20a,20b,20c,20d,20e,20f,20g,20hは８ビット・
パラレル信号をシリアル信号に変換するパラレル・シリ
アル（P/S）変換器、22は半導体メモリを記憶素子とす
る８個のメモリ・パック22a,22b,22c,22d,22e,22f,22g,
22hを具備するメモリ・カートリッジ、23はクロック回
路である。
撮像素子12は、撮影レンズ10による被写体像を電気信
号に変換し、アナログ画像処理回路14は撮像素子12の出
力に公知のアナログ画像処理を施す。A/D変換器16は、
アナログ画像処理回路14の出力の１画素の信号を８ビッ
ト・ディジタル信号に変換する。この８ビット・データ
はラッチ回路18でラッチされ、１画素毎に順番にP/S変
換器20a〜20hに供給される。ラッチ回路18はこの場合、
８ビット×８個のラッチ素子からなり、第１の画素デー
タをP/S変換器20aに、第２の画素データをP/S変換器20b
に、というように画素毎に循環的にP/S変換器20a〜20h
に供給する。
P/S変換器20a〜20hは８ビット・パラレル信号をシリ
アル信号に変換し、そのシリアル出力は、それぞれ対応
のメモリ・パック22a〜22hに格納される。
このような構成により、１個のメモリ・パックに全画
素データを格納する場合に比べ1/8の時間で記録でき、
記録時間を短縮できる。換言すれば、連写速度を速める
ことができる。一般的には、Ｎ個のメモリ・パック及び
Ｎ個のP/S変換器を設け、ラッチ回路18を８ビット×Ｎ
個のラッチ素子で構成すれば、記録時間を1/Nに短縮で
きる。
［発明が解決しようとする課題］ しかし上記従来例では、１枚の画像がメモリ・カート
リッジ22の複数のメモリ・パック22a〜22hに分散して格
納されるので、全てのメモリ・パックが揃わないと、記
録画像を再生できなくなるという欠点がある。また、記
録時間の短縮のために、多くのP/S変換器及び多数のラ
ッチ素子が必要になり、回路が複雑化する。
そこで本発明は、連写速度に関して同様の利点を享受
出来、上記の不都合が無い固体カメラを提示することを
目的とする。
［課題を解決するための手段］ 本発明に係る固体カメラは、複数のメモリ領域に区分
される固体メモリ装置を画像記録媒体として使用する固
体カメラであって、夫々複数ビットのデータを画素毎に
分離し、複数画素分、並列に出力する並列出力手段と、
前記並列出力手段により並列に出力された複数画素毎の
ディジタルデータをビット毎に前記固体メモリ装置の別
々のメモリ領域に書き込む書込み手段とを有することを
特徴とする。
［作用］ 上記手段により、１枚の画像データを１つのメモリ領
域にシリアルに記録する場合に比べ、固体メモリ装置へ
の記録時間をビット数分の１に相当する時間に短縮でき
る。従って、連写速度をより速めることができる。ま
た、回路構成も簡単なものでよいので、回路が複雑化す
ることもない。
［実施例］ 以下、図面を参照して本発明の実施例を説明する。
第１図は本発明の前提となる回路構成の構成ブロック
図である。第２図と同じ構成要素には同じ符号を付して
ある。24は、A/D変換器16の８ビット出力b7〜b0に対応
して８個のメモリ・パック24a,24b,24c,24d,24e,24f,24
g,24hを具備するメモリ・カートリッジである。即ち、A
/D変換器16の８ビット出力b7〜b0のビットb7はメモリ・
パック24aに入力し、ビットb6はメモリ・パック24bに入
力し、ビットb5はメモリ・パック24cに入力し、ビットb
4はメモリ・パック24dに入力し、ビットb3はメモリ・パ
ック24eに入力し、ビットb2はメモリ・パック24fに入力
し、ビットb1はメモリ・パック24gに入力し、ビットb0
はメモリ・パック24hに入力する。25は、撮像素子12、
アナログ画像処理回路14及びA/D変換器16の動作タイミ
ングを規定するクロックを発生するクロック発生回路で
ある。
撮影レンズ10による被写体像は、従来例と同様に撮像
素子12により電気信号に変換され、アナログ画像処理回
路14で処理されてA/D変換器16により８ビットのディジ
タル・データに変換される。A/D変換器16の出力データ
は、ビット毎にそれぞれメモリ・カートリッジ24のメモ
リ・パック24a〜24hに格納される。１個の画素データを
メモリ・カートリッジ24に記録するのに、１ビットの書
き込み時間で済むので、１個のメモリ・パックに１個の
画素データを記録する場合に比べ、1/8の時間で済む。
第１図では、A/D変換器16の出力ビット数に合わせ
て、メモリ・カートリッジ24に８個のメモリ・パック22
a〜22hを設けている。勿論、メモリ・パックの数とA/D
変換器の出力ビット数とを合わせていれば、その他の組
合わせでもよい。
第２図は本発明の実施例の構成ブロック図を示す。26
は８ビット×２個のラッチ素子からなるラッチ回路、28
は、16個のメモリ・パック30a〜30h,32a〜32hを具備す
るメモリ・カートリッジ、34は、撮像素子12、アナログ
画像処理回路14、A/D変換器16及びラッチ回路26の動作
タイミングを規定するクロックを発生するクロック発生
回路である。
メモリ・パック30a〜30hには、第１図の実施例のメモ
リ・パック22a〜22hと同様に、１個の８ビット画素デー
タの各ビットが同時に記録され、また、メモリ・パック
32a〜32hも同様に、１個の８ビット画素データの各ビッ
トb7〜b0が同時に記録される。ラッチ回路26は画素毎
に、A/D変換器16の８ビット出力をメモリ・パック30a〜
30h又はメモリ・パック32a〜32hに交互に振り分ける。
つまり、最初の画素信号がA/D変換器16でディジタル化
されると、その８ビット・データは、ラッチ回路26でラ
ッチされ、第１図の場合と同様に、各ビット毎にメモリ
・パック30a〜30hに記録される。次の画素では、ラッチ
回路26はA/D変換器16の出力データをラッチして、メモ
リ・パック32a〜32hに印加する。これにより、第２の画
素のデータはメモリ・パック32a〜32hに記録される。
このように、メモリ・パック30a〜30hと、メモリ・パ
ック32a〜32hとを１画素毎に交互に利用することによ
り、１個のメモリ・パックだけで記録する場合に比べて
記録時間を1/16に短縮できる。
第２図の実施例の場合を一般化すると、A/D変換器16
の出力ビット数がｎの場合、ラッチ回路26のラッチ素子
数をｎ×ｍ個とすると、ｎ×ｍ個のメモリ・パックを使
って、記録時間を、１個のメモリ・パックの場合の（ｎ
×ｍ）分の１に短縮できる。但し、n,mは正の整数であ
る。
［発明の効果］ 以上の説明から容易に理解できるように、本発明によ
れば、夫々複数ビットのデータを画素毎に分離して並列
に出力し、更に並列に出力された画素毎のデジタルデー
タをビット毎に固体メモリの別々のメモリ領域に書き込
むので、従来よりも極めて高速に画像データを固体メモ
リへ書き込むことができる。
【図面の簡単な説明】
第１図は本発明の前提となる回路構成の構成ブロック
図、第２図は本発明の別の実施例の構成ブロック図、第
３図は従来例の構成ブロック図である。 10:撮影レンズ、12:固体撮像素子、14:アナログ画像処
理回路、16:A/D変換器、24,28:メモリ・カートリッジ、
24a〜24h,30a〜30h,32a〜32h:メモリ・パック、26:ラッ
チ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/907

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】複数のメモリ領域に区分される固体メモリ
    装置を画像記録媒体として使用する固体カメラであっ
    て、 夫々複数ビットのデータを画素毎に分離し、複数画素
    分、並列に出力する並列出力手段と、 前記並列出力手段により並列に出力された複数画素毎の
    ディジタルデータをビット毎に前記固体メモリ装置の別
    々のメモリ領域に書き込む書込み手段 とを有することを特徴とする固体カメラ。
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