JP2006101479A - 固体撮像装置及びそれを用いたカメラ - Google Patents

Abstract

【課題】 動画や高速撮影に対しても画像の歪等の発生を抑えることが可能で、更にＳ／Ｎ比が優れ安定した信号出力を行うことのできる高フレームレートの固体撮像装置及びそれを用いたカメラを提供する。
【解決手段】 光電変換手段２の各画素と各々対応する複数のメモリ素子１４を有するフレームメモリ手段１５と、光電変換手段２の各画素の信号をフレームメモリ手段１５のメモリ素子４に記録する手段とを具備する。また、光電変換手段２とフレームメモリ手段１５は少なくとも１対の垂直走査手段３、１６により駆動する。更に、フレームメモリ手段１５に記録された信号を読み出す少なくとも１対のラインメモリ手段と水平走査手段とを具備する。
【選択図】 図１

Description

本発明は、固体撮像装置、特に動画或いは高フレームレートで画像を取得し、それらを合成してひとつの画像を形成する撮像システムに好適な固体撮像装置及びそれを用いたカメラに関するものである。

図１０は従来例の固体撮像装置を示すブロック図である。これは、例えば、特開平１１−１９６３３２号公報等に開示されている（特許文献１）。図１０の固体撮像装置は、光信号を電気信号に変換する画素１と、画素１を複数個２次元配列した光電変換部２と、２次元配列された画素を垂直方向に行単位で順次選択する垂直シフトレジスタ３（ＶＳＲ１）と、選択された行の各画素信号を保持するラインメモリ部４と、ラインメモリ部４に蓄えられた各画素の信号を水平方向に順次走査し、読出し回路１０へ転送する水平シフトレジスタ５（ＨＳＲ１）とから構成されている。

ここで、光電変換部２は６行８列の例を示しているが、画素配列はこれに限らず任意である。また、読出し回路１０はラインメモリ部４からの信号をインピーダンス変換する演算増幅器６と、信号ゲインを調整し且つＤＡ変換器７で設定されるオフセットレベルを信号レベルから減算し、オフセットレベルを調整するゲインコントロールアンプ（ＡＧＣ）８と、ゲインコントロールアンプ８の出力をデジタル信号に変換するＡＤ変換器９とから構成されている。

固体撮像装置を用いて画像を取得する際には、シャッター動作により一定の蓄積期間に画素に照射された光信号を電気信号に変換して出力する方法が一般的である。シャッターとしてはカメラ装置のように機械的なシャッターを用いて撮像装置に照射される光を遮蔽する手段もあるが、固体撮像装置自身が電気的にシャッター動作を行うものもある。

特に、ＣＭＯＳ（相補型電界効果トランジスタ）を用いた固体撮像装置では、スリットローリングシャッター動作、即ち、１回の撮影期間中に垂直シフトレジスタを２回走査し、最初の走査で各画素のリセットを行って蓄積を開始し、２回目の走査で蓄積を終了し信号を出力する方法が一般的である。

この固体撮像装置の動作について図１１、図１２を用いて詳細に説明する。図１１は図１０に示す光電変換部２、ラインメモリ部４及び読出し回路１０の一部である、ラインメモリ部４からの信号をインピーダンス変換する演算増幅器６を示す回路図である。画素１は、光信号を電気信号に変換するフォトダイオードＤ１と、蓄積期間中のフォトダイオードＤ１に蓄えられた電荷をソースフォロアを構成するトランジスタＱ２のゲートへ転送するための転送スイッチＱ１と、Ｑ２のゲートをリセットするためのリセットスイッチＱ３と、行選択スイッチＱ４より構成されている。

ここでは画素配列は２行２列の例で説明するが、画素配列はこれに限らない。Ｑ５は各画素の行選択スイッチが接続される垂直出力線１１の負荷となる定電流回路、ＣＴＳ１〜２、ＣＴＮ１〜２は各々ラインメモリであるところの容量、Ｑ６、Ｑ７は選択された行の画素出力をラインメモリへ書き込むための転送スイッチ、Ｑ８、Ｑ９はラインメモリから水平出力線１２、１３へ信号を読み出す転送スイッチ、ＣＨＳ、ＣＨＮは水平出力線１２、１３の負荷容量、Ｑ１０、Ｑ１１は水平出力線の容量ＣＨＳ、ＣＨＮをリセットするためのリセットスイッチである。なお、垂直シフトレジスタ３及び水平シフトレジスタ５は簡単のために省略している。

図１２は図１１の回路の動作タイミングを示す図である。垂直シフトレジスタ３が動作すると、選択された第１行に対してリセットパルスＰＲＥＳＢ１、転送パルスＰＴＸ１、行選択パルスＰＳＥＬ１が出力される。まず、上述した通り、第１回目の垂直シフトレジスタの走査でシャッターライン走査を行うが、説明を分かりやすくするため第２回目の垂直シフトレジスタの走査、即ち、読出しライン走査について先に説明する。

図１２において、時刻ｔ１４に読出しライン走査が開始されると、行選択パルスＰＳＥＬ１がハイレベル、リセットパルスＰＲＥＳ１Ｂがローレベルになり、選択された行のソースフォロワＱ２は垂直出力線１１へ接続され、且つ、そのゲートはフローティング状態となり、フォトダイオードＤ１からの信号電荷を受け入れ可能となる。

しかしながら、この時、ソースフォロワＱ２のゲートにはリセットノイズＶｎが発生するため、Ｓ／Ｎ低下の原因となるので補正の必要がある。そこで、時刻ｔ１５に転送スイッチＱ７を転送パルスＰＴＮによってオンさせ、リセットノイズＶｎをラインメモリＣＴＮ１〜２へ転送する。次に時刻ｔ１６〜ｔ１７期間、転送パルスＰＴＸ１により転送スイッチＱ１がオンし、フォトダイオードＤ１に蓄積されていた信号電荷がソースフォロワＱ２のゲートへ転送され、Ｑ２のゲート容量により電圧変換される。

この時のゲート電圧は信号電荷による成分Ｖｓとリセットノイズ成分Ｖｎとの和Ｖｓ＋Ｖｎとなる。この後、時刻ｔ１８に転送スイッチＱ６を転送パルスＰＴＳによってオンさせ信号をラインメモリＣＴＳ１〜２へ転送する。次に時刻ｔ１９にＰＴＸ１及びＰＲＥＳ１Ｂがハイレベルに戻り、フォトダイオードＤ１とソースフォロワＱ２のゲートはリセットスイッチＱ３によってリセット電位（ここでは電源）へ短絡され、共にリセットされる。その後、時刻ｔ２０に行選択パルスＰＳＥＬ１がローレベルとなり、各画素のソースフォロワＱ２は垂直出力線１１から切り離され、選択された行の画素からラインメモリ部４への信号転送が完了する。

これまでの動作が終了すると、時刻ｔ２１より水平読出し動作へ移行する。水平読出し動作では各ラインメモリＣＴＳ１〜２、ＣＴＮ１〜２に保持された信号を各々水平出力線１２、１３の負荷容量ＣＨＳ、ＣＨＮへ転送する。水平読出しでは、まず、水平出力線リセットパルスＰＣＨＲがハイレベルとなってＱ１０〜１１がオンし、ＣＨＳ、ＣＨＮをリセットする。次に水平シフトレジスタ５のシフトパルスＰＨ１がハイレベルとなって転送スイッチＱ８、９がオンしラインメモリＣＴＳ１，ＣＴＮ１と水平出力線１２、１３が導通する。

こうしてラインメモリＣＴＳ１、ＣＴＮ１へ保持されていた信号は各々ＣＨＳ、ＣＨＮと容量分割され、読出し回路６へ入力される。読出し回路６では転送された各々の信号をバッファした後、減算処理を行う。即ち、読出し回路６の出力は、
ＣＴＳ１×（Ｖｓ＋Ｖｎ）／（ＣＴＳ１＋ＣＨＳ）
−ＣＴＮ１×（Ｖｎ）／（ＣＴＮ１＋ＣＨＮ）
＝ＣＴＳ×（Ｖｓ）／（ＣＴＳ＋ＣＨＳ） （∵ＣＴＳ１＝ＣＴＮ１）
となって、前述したリセットノイズＶｎがキャンセルされていることが分かる。

次に、再びＰＨＣＲによって水平出力線１２、１３がリセットされ、水平シフトパルスＰＨ２により次の画素の信号がＣＴＳ２、ＣＴＮ２より読み出される。以上、一連の垂直動作と水平動作により選択された１行分の読出しが全て完了する。この後、垂直シフトレジスタの走査により次の行が時刻ｔ２２に選択され、上述の動作を繰り返す。

以上説明したように光電変換部２での光信号の蓄積は、信号電荷がソースフォロワＱ２のゲートへ転送されて、転送スイッチＱ１がオフした時点（時刻ｔ１７）で終了するので、シャッターが下りてから転送が完了するまでが蓄積時間となる。スリットローリンングシャッター動作は、前述した読出し動作と全く同じ動作を読出し走査の前に行うことで、固体撮像装置内で電気的にシャッター動作を行わせるものである。

即ち、図１２において、第１回目の垂直シフトレジスタの動作が時刻ｔ１に開始される。前述した読出しライン走査との違いは行選択パルスＰＳＥＬ１がローレベルのままであることである。その理由は、シャッター動作は画素をリセットすることが目的なので、ラインメモリにはアクセスする必要がないからである。

その後、時刻ｔ５で画素及びソースフォロワＱ２のゲートのリセットが開始され、時刻ｔ６で終了しフォトダイオードはフローティングとなって光電荷を蓄積可能となる。即ち、時刻ｔ６から時刻ｔ１７までが蓄積時間となる。また、各行の蓄積時間を等しくするために、各画素と垂直出力線とは導通していないが、シャッター動作時においても、ラインメモリへの書込み期間、と水平読出し動作での本読みと同じだけの空読み期間が必要である。これらシャッター期間中のパルスは図１２では破線で示しているが、これらのパルスは必ずしも出力される必要は無い。
特開平１１−１９６３３２号公報

上述のような従来の固体撮像装置の構成では、図１３に示すように各行の出力を読み出すまでには、
シャッター→転送1（画素→ラインメモリ）→空読み（ラインメモリ→水平出力）→蓄積→転送1（画素→ラインメモリ）→本読み（ラインメモリ→水平出力）
の一連の動作期間が必要であることから、１フレーム分の出力を読出す期間Ｔ１が長くかかってしまい、動画等を撮影する場合に必要なコマ数が得られない。また、各行の蓄積開始時刻が異なるために、図１４に示すように画像が流れてしまい画質を劣化させる。或いは撮影した画像を後に繋ぎ合わせて１枚の画像を形成するようなシステムでは、画像の繋ぎ目がずれてしまう等の欠点があった。

本発明は、上記従来の課題に鑑みなされたもので、その目的は、動画や高速撮影に対しても画像の歪等の発生を抑えることが可能で、更にＳ／Ｎ比が優れ、安定した信号出力を行うことのできる高フレームレートの固体撮像装置及びそれを用いたカメラを提供することにある。

本発明の固体撮像装置は、上記目的を達成するため、２次元に配列された複数の画素を有する光電変換手段と、前記光電変換手段の出力を順次読み出すための読出し手段とを有する固体撮像装置において、複数のメモリ素子を有するフレームメモリ手段と、前記光電変換手段の各画素の信号を前記フレームメモリ手段のメモリ素子に記録する手段とを具備し、前記メモリ素子は少なくともサンプルホールド回路より構成され、前記サンプルホールド回路は容量手段とインピーダンス変換手段を有し、前記インピーダンス変換手段は電圧増幅手段により構成されることを特徴とする。

更に、本発明の固体撮像装置は、上記目的を達成するため、２次元に配列された複数の画素を有する光電変換手段と、前記光電変換手段の出力を順次読み出すための読出し手段とを有する固体撮像装置において、複数のメモリ素子を有するフレームメモリ手段と、前記光電変換手段の各画素の信号を前記フレームメモリ手段のメモリ素子に記録する手段とを具備し、前記メモリ素子は少なくともサンプルホールド回路より構成され、前記サンプルホールド回路は容量手段とインピーダンス変換手段を有し、前記インピーダンス変換手段は演算増幅器により構成されることを特徴とする。

本発明においては、フレームメモリ部は容量手段と演算増幅器、または、電圧増幅手段により構成されるメモリ素子からなるため、１倍より大きい電圧ゲインをかけて信号を増幅でき、後段読出し回路部のランダムノイズの影響を軽減し、Ｓ／Ｎ比を向上せしめることが可能となる。また、更に演算増幅器を用いることで、電源電圧除去比などの特性がソースフォロワなど他のバッファ手段に比べて優れているため、安定した回路を構成できる。

また、本発明によれば、全画素の出力をフレームメモリ上に記録することで、高フレームレートでの画像出力が可能となり、光電変換部のシャッター及び蓄積動作中でも画像情報の外部読み出しが可能となる。

次に、発明を実施するための最良の形態について図面を参照して詳細に説明する。

（第１の実施形態）
図１は本発明に係る固体撮像装置の第１の実施形態を示すブロック図である。なお、図１では図１０と同一部分には同一符号を付して説明を省略する。図１と図１０との違いは光電変換部２の後に、メモリ素子１４を光電変換部２と等しく２次元配列したフレームメモリ部１５と、フレームメモリ部１５を駆動する第２の垂直シフトレジスタ１６（ＶＳＲ２）とを有している点である。なお、ここでの画素並びにメモリ素子の配列は６行８列であるが、配列はこれに限らず任意である。

また、光電変換部２の各画素と、フレームメモリ部１５の各メモリ素子とは１対１に対応しており、第1の垂直シフトレジスタ３で選択された光電変換部２の各行の出力は、同時に第２の垂直シフトレジスタ１６で選択されたフレームメモリ部１５の各行のメモリ素子に各々記録される。垂直シフトレジスタ３、１６の走査により全ての画素出力がフレームメモリ部１５に記録されると、次に第２の垂直シフトレジスタ１６が単独で動作し、フレームメモリ部１５の選択された行のメモリ素子出力をラインメモリ部４へ転送し、以下、図１０と同様に水平出力線へと信号転送し読み出すよう動作する。また、このフレームメモリ部１５から水平読出しを行っている期間中に、光電変換部２は第1の垂直シフトレジスタ３の走査によりシャッター動作が可能である。

次に、本実施形態の固体撮像装置の動作について図２、図３を用いて更に詳細に説明する。図２は図１１と同様に図１に示す光電変換部２と、フレームメモリ部１５と、ラインメモリ部４及び読出し回路１０の一部である、ラインメモリ部４からの信号をインピーダンス変換する演算増幅器６とを示す回路図である。同図において図１１と同一符号のものについては説明を省略する。

図２と図１１との違いは光電変換部２とラインメモリ部４との間に、メモリ素子１４を光電変換部２と等しく２次元配列したフレームメモリ部１５が付加されている点である。ここでは２行２列の例で説明するが、光電変換部２及びフレームメモリ部１５の配列はこれに限らず任意である。

同図において、メモリ素子１４は第１、第２のサンプルホールド容量ＣＭＳ、ＣＭＮと、第１、第２のサンプルホールドスイッチＱ１２、Ｑ１３と、第１、第２の演算増幅器ＯＰ１、ＯＰ２と、第１〜第３の行選択スイッチＱ１５、Ｑ１６およびＱ１７とから構成されている。なお、Ｑ１８、Ｑ１９は各々メモリ素子１４の第１、第２の演算増幅器ＯＰ１、ＯＰ２のバイアス源となる定電流源である。ここでも簡単のために第1、第２の垂直シフトレジスタ３、１６及び水平シフトレジスタ５は省略している。

図３（ａ）、（ｂ）は図２の回路の動作タイミングを示す図であり、図３（ａ）は光電変換部２からフレームメモリ部１５へ信号を記録するまでの動作タイミングを、図３（ｂ）はフレームメモリ部１５から水平読出しまでの動作タイミングを示している。まず、図３（ａ）において、第１、第２の垂直シフトレジスタ３、１６が動作すると、光電変換部２では図１１の従来例と同様に第１の垂直シフトレジスタ３により選択された第１行に対して、リセットパルスＰＲＥＳＢ１、転送パルスＰＴＸ１、行選択パルスＰＳＥＬ１が出力される。

一方、フレームメモリ部１５では、第２の垂直シフトレジスタ１６により選択された第１行に対して、第１、第２のサンプルホールドパルスＰＭＳ１、ＰＭＮ１及び第１、第２の行選択パルスＭＳＥＬ１Ｂ、ＭＳＥＬ１が出力される。ここで、第１と第２の行選択パルスＭＳＥＬ１ＢとＭＳＥＬ１は反転関係にある。図１２での説明と同様にここでも説明を分かりやすくするため、読出しライン走査について先に説明する。

図３（ａ）において、時刻ｔ１３に光電変換部２の読出しライン走査が開始されると、光電変換部２では行選択パルスＰＳＥＬ１がハイレベル、リセットパルスＰＲＥＳ１Ｂがローレベルになり、選択された行のソースフォロワＱ２は垂直出力線１１へ接続され、且つ、そのゲートはフローティング状態となり、フォトダイオードＤ１からの信号電荷を受け入れ可能となる。

この時フレームメモリ部１５では第１の行選択パルスＭＳＥＬ１Ｂがローレベル（図示しない）、第２の行選択パルスＭＳＥＬ１がハイレベルとなり、演算増幅器ＯＰ１とＯＰ２は各々のバイアス源Ｑ１８，Ｑ１９と導通状態となる。この時発生する画素のソースフォロワＱ２のゲートのリセットノイズＶｎは、フレームメモリ部１５において、時刻ｔ１４に第１と第２のサンプルホールドパルスＰＭＳ１とＰＭＮ１を同時にハイレベルにし、第１と第２のサンプルホールドスイッチＱ１２、Ｑ１３は共にオンすることで、第１の演算増幅器ＯＰ１を介して第２のサンプルホールド容量ＣＭＮにサンプリングされる。

次に、第２のサンプルホールドパルスＰＭＮ１はローレベルに下がり第２のサンプルホールド容量ＣＭＮはホールド状態に入るが、第１のサンプルホールドパルスＰＭＳ１はハイレベルの状態のままである。その後、光電変換部２において、転送パルスＰＴＸ１が時刻t１５〜t１６期間ハイレベルとなって転送スイッチＱ１がオンし、フォトダイオードＤ１に蓄積されていた信号電荷がソースフォロワＱ２のゲートへ転送され、Ｑ２のゲート容量により電圧変換され、ソースフォロワＱ２は信号電荷による成分Ｖｓとリセットノイズ成分Ｖｎの和Ｖｓ＋Ｖｎを出力し、第１のサンプルホールドスイッチＱ１２により第１のサンプルホールド容量ＣＭＳにサンプリングされる。

この後、時刻ｔ１７にサンプルホールドパルスＰＭＳ１がローレベルになり、第１のサンプルホールド容量ＣＭＳはホールド状態になる。次に、時刻ｔ１８にＰＴＸ１及びＰＲＥＳ１Ｂがハイレベルに戻り、フォトダイオードＤ１とソースフォロワＱ２のゲートはリセットスイッチＱ３によってリセット電位（ここでは電源）へ短絡され共にリセットされ、更に時刻t１９に光電変換部２、フレームメモリ部１５共に行選択パルスＰＳＥＬ１及びＭＳＥＬ１がローレベルとなって行選択が解除される。

図１２の従来例では、この後水平読出し動作に入るが、本実施形態では水平読出しを行わず、直ちに第１、第２の垂直シフトレジスタの走査により時刻t２０に行選択パルスＰＳＥＬ２及びＭＳＥＬ２がハイレベルになり、再び上述した動作を行うことで、光電変換部２の次に選択された行からフレームメモリ部１５の次に選択された行への記録を行う。

本実施形態においても、図１２に示す従来例と同様に出し動作と全く同じ動作を読出し走査の前に行うことで、固体撮像装置内で電気的にスリットローリングシャッター動作を行う。即ち、図３（ａ）において、第１回目の垂直シフトレジスタの動作が時刻ｔ１に開始される。前述した読出しライン走査との違いは光電変換部２の行選択パルスＰＳＥＬ１がローレベルのままであることである。その理由は、シャッター動作は画素をリセットすることが目的なので、フレームメモリにはアクセスする必要がないからである。

そのため、本実施形態によれば、シャッター動作中は光電変換部２とフレームメモリ部１５は完全に切り離され、独立に駆動することが可能となる。また、ここでも蓄積時間を一定にするためシャッター動作時においても、フレームメモリへの書込みに要するのと等しい時間が必要となる。図３（ａ）ではこれらのパルスを破線で示しているが、これらのパルスは必ずしも出力される必要はない。

図３（ｂ）はシャッター動作期間中にフレームメモリ部１５から水平読み出しを行う動作タイミングを示す図である。なお、ここで読み出される信号は、１フレーム前の信号である。同図によれば、第２の垂直シフトレジスタ１６の走査により時刻ｔ２７（時刻ｔ１と同時刻）に行選択パルスＭＳＥＬ１がハイレベルとなって第１、第２の演算増幅器ＯＰ１、ＯＰ２は各々のバイアス源Ｑ１８、Ｑ１９と導通する。

次に、時刻ｔ２８にラインメモリへの転送パルスＰＴＮがハイレベルとなって、第２のサンプルホールド容量ＣＭＮに記録されていた信号、即ち、画素のリセットノイズＶｎがラインメモリＣＴＮ１〜ＣＴＮ２へ転送される。次に第２のサンプルホールドパルスＰＭＮ１がハイレベルになってサンプルホールドスイッチＱ１３がオンし、第１のサンプルホールド容量ＣＭＳに記録されていた信号、即ち、Ｖｓ＋Ｖｎは第２のサンプルホールド容量ＣＭＮへサンプリングされ、しかる後時刻ｔ３１に転送パルスＰＴＳがハイレベルとなってラインメモリＣＴＳ１〜ＣＴＳ２へ転送される。そして、時刻ｔ３２に行選択パルスＭＳＥＬ１はローレベルとなり、フレームメモリ部１５とラインメモリ部４は切り離される。

こうしてフレームメモリ部１５の選択された行からラインメモリ部４への信号転送が完了すると、時刻ｔ３３に水平シフトレジスタ５の走査によりラインメモリ部４に保持された各画素の信号を順次読み出していく。この動作については図１２に示す動作と同様なので説明を省略する。そうして水平読み出し動作が終了すると、第２の垂直シフトレジスタ１６の走査によってフレームメモリ部１５の次の行が選択されて上述の動作を繰り返す。

フレームメモリ部１５の最後の行選択が終了する時刻ｔ３８は、光電変換部２からの読み出しライン走査の開始される時刻ｔ１３より前になるようにする。こうしてシャッター動作期間中に１フレーム前の全ての画像情報の読み出しが可能となる。

本第１の実施形態に示したように、フレームメモリ部１５は従属接続された第1、第２のサンプルホールド回路より構成される。この構成の利点は画素のリセットノイズ成分Ｖｎと、信号成分とノイズ成分の和Ｖｓ＋Ｖｎが同一経路を通ってラインメモリ部４へ信号転送されることにある。すなわち第１、第２の演算増幅器ＯＰ１、ＯＰ２のオフセット電圧をおのおのＶｏｆ１、Ｖｏｆ２とすると、フレームメモリ部１５からラインメモリＣＴＮ１およびＣＴＳ１へ転送される電圧は各々、
ＶＣＴＮ１＝Ｖｎ＋Ｖｏｆ１＋Ｖｏｆ２
ＶＣＴＳ１＝Ｖｓ＋Ｖｎ＋Ｖｏｆ１＋Ｖｏｆ２
と表される。このラインメモリ上の電圧は、後の読出し回路部１０で減算処理されるので、おのおのキャンセルされる。すなわち、
ＶＣＴＳ１−ＶＣＴＮ１＝Ｖｓ
となり信号電圧のみが読み出される。フレームメモリ部１５から信号、ノイズを別経路で読み出すと経路ごとのオフセットが除去できないため誤差を生じる原因となる。

また、ここではフレームメモリ部１５中のサンプルホールド動作を第１、第２の演算増幅器ＯＰ１、ＯＰ２を用いて説明した。図１５は演算増幅器ＯＰ１、ＯＰ２の内部回路を示した図であり、同図において演算増幅器ＯＰ１、ＯＰ２はＰＭＯＳトランジスタの差動対Ｑ２０、Ｑ２１およびＮＭＯＳトランジスタの能動負荷Ｑ２２、Ｑ２３よりなるバッファアンプで構成されている。

ここで先の行選択スイッチＱ１５、Ｑ１６が、ＭＳＥＬＢ１がローになることでオンすると、バイアス源Ｑ１８、Ｑ１９が各々演算増幅器ＯＰ１、ＯＰ２の差動対と導通し、演算増幅器ＯＰ１、ＯＰ２は動作可能となる。ここでは演算増幅器はバッファアンプの構成で説明したが、これには限らない。例えば、電圧ゲインを１倍より大きくかけることにより信号を増幅する構成とすることで、後段読出し回路部１０のランダムノイズの影響を軽減し、Ｓ／Ｎ比を向上せしめることも演算増幅器を用いることで可能となる。

更に言えば、演算増幅器でなくとも、電圧ゲインを１倍より大きくかけることができる電圧増幅手段であればよい。本発明では、電圧ゲインを１倍より大きくかけることができる手段を電圧増幅手段と定義する。また、演算増幅器には、電源電圧除去比などの特性がソースフォロワなど他のバッファ手段に比べて優れているため、安定した系を構成できるなどの更なるメリットを有する。

以上説明したように本実施形態による固体撮像装置はフレームメモリ部１５を有するので、図４に示すように光電変換部２を駆動する垂直シフトレジスタ３の１走査期間中に水平読み出しを行う必要がなく、また光電変換部２のシャッター動作期間中にフレームメモリ部１５からの読み出しが可能となるので、１フレームの読み出し期間Ｔ２は図１３に示す従来例よりも大幅な短縮が可能となる。

（第２の実施形態）
図５は本発明の第２の実施形態を示すブロック図である。なお、図５では図１と同一部分には同一符号を付して説明を省略する。図５と図１との違いは光電変換部２及びフレームメモリ部１５は各々第２の垂直シフトレジスタ１７、１８を有し、更に第２のラインメモリ１９と水平シフトレジスタ２０及び演算増幅器６を有し、第１、第２の演算増幅器６の出力はスイッチ２１によって切り替えられ、ゲインコントロールアンプ８へ入力されている点である。なお、ここでの画素並びにメモリ素子の配列は６行８列であるが、配列はこれに限らず任意である。

また、これら２個ずつの垂直シフトレジスタ３、１７及び１６、１８は各々１８０度位相のずれたシフトパルスで駆動され、光電変換部２及びフレームメモリ部１５を１行おきに選択するように動作する。即ち、光電変換部の第1の垂直シフトレジスタ３で選択された行の画素信号は、フレームメモリ部の第１の垂直シフトレジスタ１６で選択された行のメモリ素子に記録される。光電変換部及びフレームメモリ部の各々第２の垂直シフトレジスタ１７、１８の動作についても同様である。

一方、フレームメモリ部１５からの読み出し動作についても垂直シフトレジスタ１６、１８は１８０度位相がずれたシフトパルスで駆動され、第１の垂直シフトレジスタ１６で選択された行のメモリ素子信号は、第１のラインメモリ部４へ転送される。また、第２の垂直シフトレジスタ１８で選択された行のメモリ素子信号は、第２のラインメモリ部１９へ転送される。ラインメモリからの水平読み出しは、まず、第１の水平シフトレジスタ５の走査により第１のラインメモリ部４に保持された信号が読み出されるが、この時、切り替スイッチ２１は第１のラインメモリ部４の信号電荷をインピーダンス変換のための演算増幅器６と導通してゲインコントロールアンプ８へ入力する。

第１のラインメモリ部４の読み出しが終了すると、第２の水平シフトレジスタ２０の走査により第２のラインメモリ部１９に保持された信号が読み出される。この時はスイッチ２１は第２のラインメモリ部１９の側へ切り替えられる。以上、２行分のラインメモリからの読み出しが完了すると、垂直シフトレジスタ３及び１６の走査によって光電変換部２及びフレームメモリ部１５の次の行が選択され、以下、上述の動作を繰り返す。

次に、本実施形態の固体撮像装置の動作について図６、図７を用いて詳細に説明する。図６は図２と同様に図５に示す光電変換部２と、フレームメモリ部１５と、ラインメモリ部４、１９及び読出し回路１０の一部である、ラインメモリ部４、１９からの信号をインピーダンス変換する演算増幅器６とを示す回路図である。同図において図２と同一符号のものについては説明を省略する。また、ここでは２行２列の例で説明するが、光電変換部２及びフレームメモリ部１５の配列はこれに限らず任意である。

図６と図２との違いは、光電変換部２の第1行の画素はフレームメモリ部１５の第１行のメモリ素子と、光電変換部２の第２行の画素はフレームメモリ部１５の第２行のメモリ素子と各々接続さている点と、フレームメモリ部１５の第1行の演算増幅器ＯＰ２の出力が第１のラインメモリＣＴＳ１１〜ＣＴＳ１２、ＣＴＮ１１〜ＣＴＮ１２と、第２行の演算増幅器ＯＰ２の出力が第１のラインメモリＣＴＳ２１〜ＣＴＳ２２、ＣＴＮ２１〜ＣＴＮ２２と各々接続され、各々のラインメモリは水平読出し線１２、１３及び２２、２３に各々接続されて、演算増幅器６及び切り替えスイッチ２１を介して後段へ出力されるよう構成されている点である。

図７（ａ）、（ｂ）は図６の回路の動作タイミングを示す図であり、図７（ａ）は光電変換部２からフレームメモリ部１５へ信号を記録するまでの動作タイミングを、図７（ｂ）はフレームメモリ部１５から水平読出しまでの動作タイミングを示している。まず、図７（ａ）において、光電変換部２及びフレームメモリ部１５の第１の垂直シフトレジスタ３、１６が動作すると、光電変換部２では第１の実施形態で説明した図３（ａ）と同様に光電変換部２では垂直シフトレジスタ３により選択された第１行に対して、リセットパルスＰＲＥＳＢ１、転送パルスＰＴＸ１、行選択パルスＰＳＥＬ１が出力される。

一方、フレームメモリ部１５では、垂直シフトレジスタ１６により選択された第１行に対して、第１、第２のサンプルホールドパルスＰＭＳ１、ＰＭＮ１及び第１、第２の行選択パルスＭＳＥＬ１Ｂ、ＭＳＥＬ１が出力される。第１の実施形態との違いは光電変換部２及びフレームメモリ部１５は各々第２の垂直シフトレジスタ１７、１８を有するので、第１の垂直シフトレジスタ３、１６と独立に駆動可能である。

光電変換部２では垂直シフトレジスタ１７により選択された第２行に対して、リセットパルスＰＲＥＳＢ２、転送パルスＰＴＸ２、行選択パルスＰＳＥＬ２が出力される。一方、フレームメモリ部１５では、垂直シフトレジスタ１８により選択された第２行に対して、第１、第２のサンプルホールドパルスＰＭＳ２、ＰＭＮ２及び第１、第２の行選択パルスＭＳＥＬ２Ｂ、ＭＳＥＬ２が出力される。第１、第２の垂直シフトレジスタ３、１６及び１７、１８のシフトパルスを１８０度位相シフトさせておけば、第１の垂直シフトレジスタ３、１６の走査の中間で、第２の垂直シフトレジスタ１７、１８の走査が開始される。

即ち、図７（ａ）において、時刻ｔ１３に第１の走査が開始されて終了する前、時刻ｔ１７に第２の走査が開始されるので、隣り合う各行の時間差は１／２行に短縮される。また、シャッター動作期間中のフレームメモリからの水平読出し動作については図７（ｂ）に示すように、まず、第１の垂直シフトレジスタ１６の走査により時刻ｔ２５（時刻ｔ１と同時刻）に行選択パルスＭＳＥＬ１によってフレームメモリ部１５の選択された行から第１のラインメモリ４へ信号が転送され、時刻ｔ３１に第1のラインメモリ部４から水平読出しが開始されるが、フレームメモリ部１５は第２の垂直シフトレジスタ１８を有するので、この走査により第1の垂直シフトレジスタ１６で駆動される以外の行の信号を第２のラインメモリ２０へ転送することが可能である。

即ち、図７（ｂ）において、時刻ｔ３０に第２の垂直シフトレジスタ１８の走査によって行選択パルスＭＥＳＬ２が出力され、第１のラインメモリ４の水平読出し期間中に第２のラインメモリ２０へ転送される。こうして図７（ａ）と同様に水平の読出し時間も隣り合う各行の時間差は１／２行に短縮される。

以上説明したように本実施形態では光電変換部２及びフレームメモリ部１５の各２個の垂直シフトレジスタを１８０度位相の異なるシフトパルスで駆動するので、図８に示すように隣り合う行を並列走査することが可能となり、１フレームの読み出し期間Ｔ３は図４に示す第１の実施形態よりも更に短縮が可能となる。

（第３の実施形態）
図９は上述のような本発明の固体撮像装置を用いたスチルカメラの一実施形態を示すブロック図である。図９において、１０１はレンズのプロテクトとメインスイッチを兼ねたバリア、１０２は被写体の光学像を固体撮像素子１０４に結像させるレンズ、１０３はレンズ２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子である。固体撮像素子１０４は上述の本発明の固体撮像装置に対応する。

１０６は固体撮像素子１０４から出力された画像信号のデジタル−アナログ変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６から出力された画像データに各種の補正を行ったり、データ圧縮を行う信号処理部、１０８は固体撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に各種タイミング信号を出力するタイミング発生部である。

また、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶するためのメモリ部、１１１は記録媒体に記録又は読み出しを行うための記録媒体制御Ｉ／Ｆ（インターフェース）部、１１２は画像データの記録又は読み出しを行うための半導体メモリ等の着脱自在な記録媒体、１１３は外部コンピュータ等と通信するための外部Ｉ／Ｆ（インターフェース）部である。

次に、本実施形態のスチルビデオカメラの撮影時の動作を説明する。まず、バリア１０１がオープンされると、メイン電源がオンされ、次にコントロール系の電源がオンし、更に、Ａ／Ｄ変換器１０６等の撮像系回路の電源がオンされる。それから、露光量を制御するために、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６でデジタル信号に変換された後、信号処理部１０７に入力される。そのデータをもとに露出の演算を全体制御・演算部１０９で行う。

この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞り１０３を制御する。次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズ１０２を駆動して合焦か否かを判断し、合焦していないと判断した時は再びレンズ１０２を駆動し測距を行う。そして、合焦が確認された後に本露光が始まる。

露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変換され、信号処理部１０７を通り全体制御・演算部１０９によりメモリ部１１０に書き込まれる。その後、メモリ部１１０に蓄積されたデータは全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部１１１を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。また、外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行っても良い。

本発明による固体撮像装置の第１の実施形態を示すブロック図である。 第１の実施形態の光電変換部と、フレームメモリ部と、ラインメモリ部及び読出し回路の一部である演算増幅器６とを示す回路図である。 第１の実施形態の動作タイミングを示す図である。 第１の実施形態の１フレーム読出し時間を説明する図である。 本発明の第２の実施形態を示すブロック図である。 第２の実施形態の光電変換部と、フレームメモリ部と、ラインメモリ部及び読出し回路の一部である演算増幅器６とを示す回路図である。 第２の実施形態の動作タイミングを示す図である。 第２の実施形態の１フレーム読出し時間を説明する図である。 本発明の固体撮像装置を用いたスチルカメラの一実施形態を示すブロック図である。 従来例の固体撮像装置を示すブロック図である。 図１０の固体撮像装置の光電変換部、ラインメモリ部及び読出し回路の一部である演算増幅器を示す回路図である。 図１０の固体撮像装置の動作タイミングを示す図である。 図１０の固体撮像装置の１フレーム読出し時間を説明する図である。 図１０の固体撮像装置の課題を説明する図である。 演算増幅器の内部回路の例を説明する図である。

符号の説明

１ 画素
２ 光電変換部
３ 第１の垂直シフトレジスタ
４ 第１のラインメモリ部
５ 第１の水平シフトレジスタ
６ 演算増幅器
７ ＤＡ変換器
８ ゲインコントロールアンプ
９ ＡＤ変換器
１０ 読出し回路部
１１ 垂直出力線
１２〜１３ 第１の水平読出し線
１４ メモリ素子
１５ フレームメモリ部
１６〜１８ 第２〜第４の垂直シフトレジスタ
１９ 第２のラインメモリ部
２０ 第２の水平シフトレジスタ
２１ 切替スイッチ
２２〜２３ 第２の水平読出し線
１０１ バリア
１０２ レンズ
１０３ 絞り
１０４ 固体撮像素子
１０５ 撮像信号処理回路
１０６ Ａ／Ｄ変換器
１０７ 信号処理部
１０８ タイミング発生部
１０９ 全体制御・演算部
１１０ メモリ部
１１１ 記録媒体制御Ｉ／Ｆ部
１１２ 記録媒体
１１３ 外部Ｉ／Ｆ部

Claims (6)

1. ２次元に配列された複数の画素を有する光電変換手段と、前記光電変換手段の出力を順次読み出すための読出し手段とを有する固体撮像装置において、複数のメモリ素子を有するフレームメモリ手段と、前記光電変換手段の各画素の信号を前記フレームメモリ手段のメモリ素子に記録する手段とを具備し、前記メモリ素子は少なくともサンプルホールド回路より構成され、前記サンプルホールド回路は容量手段とインピーダンス変換手段を有し、前記インピーダンス変換手段は電圧増幅手段により構成されることを特徴とする固体撮像装置。
2. ２次元に配列された複数の画素を有する光電変換手段と、前記光電変換手段の出力を順次読み出すための読出し手段とを有する固体撮像装置において、複数のメモリ素子を有するフレームメモリ手段と、前記光電変換手段の各画素の信号を前記フレームメモリ手段のメモリ素子に記録する手段とを具備し、前記メモリ素子は少なくともサンプルホールド回路より構成され、前記サンプルホールド回路は容量手段とインピーダンス変換手段を有し、前記インピーダンス変換手段は演算増幅器により構成されることを特徴とする固体撮像装置。
3. 前記メモリ素子は、前記サンプルホールド回路を２つ有し、各々はスイッチを介して直列に接続されていることを特徴とする請求項１又は２のいずれか１項に記載の固体撮像装置。
4. 前記光電変換手段と前記フレームメモリ手段は少なくとも１対の垂直走査手段により駆動されることを特徴とする請求項１又は２のいずれか１項に記載の固体撮像装置。
5. 前記フレームメモリ手段に記録された信号を読み出す少なくとも一対のラインメモリ手段と水平走査手段とを有することを特徴とする請求項１又は２のいずれか１項に記載の固体撮像装置。
6. 請求項１〜５のいずれか１項に記載の固体撮像装置と、被写体の光学像を前記固体撮像装置に結像させるレンズと、前記固体撮像装置からの信号を処理する信号処理手段とを有することを特徴とするカメラ。