JP4251811B2 - 相関二重サンプリング回路とこの相関二重サンプリング回路を備えたcmosイメージセンサ - Google Patents
相関二重サンプリング回路とこの相関二重サンプリング回路を備えたcmosイメージセンサ Download PDFInfo
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Description
【発明の属する技術分野】
本発明は相関二重サンプリング回路とCMOSイメージセンサに関し、特に固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路とこの相関二重サンプリング回路を備えたCMOSイメージセンサに関する。
【0002】
【従来の技術】
現在、デジタルカメラやデジタルビデオカメラ等に用いられる固体撮像素子には、CCD(Charge Coupled Device)方式によるイメージセンサと、CMOS(Complementary Metal Oxide Semiconductor)センサ方式によるイメージセンサと、がある。このうち、CMOSイメージセンサは、CCDに比べて消費電力が小さく、単一電源で駆動可能であること、タイミング発生回路や読み出し回路等の周辺回路を一体的に形成可能であること等の長所があり、近年、広く採用されるようになってきている。
【0003】
CMOSイメージセンサは、フォトダーオードを含む単位画素がマトリクス状に配列された画素部と、単位画素を順次走査する走査回路と、画素部からの出力信号の処理を行なう相関二重サンプリング回路(Correlate Double Sampling回路。以下、CDS回路とする)とから構成される。
【0004】
CDS回路について、図面を参照して説明する。図5は、単位画素とCDS回路の回路図である。
単位画素11は、1個のフォトダイオードD1、リセット用トランジスタM1、ドライブ用トランジスタM2、及び選択用トランジスタM3とから成る。このような単位画素11がマトリクス状に複数配列されて画素部が形成される。画素部は、垂直方向を走査する垂直走査シフトレジスタと水平方向を走査する水平走査シフトレジスタによって順次走査される。
【0005】
CDS回路60は、画素部の水平方向の列ごとにそれぞれ設けられている。自身の接続する列の単位画素に対して、垂直走査レジスタによって選択された行についての出力信号処理を行なう。CDS回路60は、第1の容量C1と第2の容量C2、基準電位Vrefを発生させる電源VREF、信号を増幅する増幅器AMP1とAMP2、及び画素部11との接続を制御するスイッチSW1と、C2の一端をC1とVREFに接続するスイッチSW2、出力バスへ出力信号を出力するスイッチSW3のスイッチ素子から成る。
【0006】
また、電流源I1は、単位画素11のトランジスタM2を増幅器として動作させるために設けられている。
このような単位画素とCDS回路の動作について説明する。図6は、CDS回路のタイミングチャートである。
【0007】
最初に、垂直走査シフトレジスタにより、1行目の画素を選択する選択信号SLCT1がオン(Hレベルに変化する)される。続いて、初期リセットと呼ばれる1回目のリセットを行なうため、1行目の画素行をリセットするリセット信号RST1を一定期間“H”にされる。このとき、フォトダイオードD1のカソード側の電位が一定の電圧VRになる。リセット時間終了後にRST1を“L”にすることで、フォトダイオードD1に光の強度に応じた積分を開始させる。その後、列ごとに設けられたCDS回路60のSW2(順にSW2−1、SW2―2、・・・、SW2−7、SW2−8とする)とSW1とをオンにして、フォトダイオードD1の積分時間に応じた検出信号をC1に電荷として蓄え、同時にC2に対しても電荷として検出信号を蓄える。一定時間経過後に、SW1とSW2−1、SW2−2、・・・、SW2−7、SW2−8をオフして、サンプリングした検出信号をホールドする。続いて、2回目のリセットとしてRST1信号を一定期間“H”にし、この間にSW1をオンする。これにより、リセットノイズがC1に蓄えられる。所定の時間経過後に、SW1もオフする。この動作により、C2のVC2におけるノード電位は、
【0008】
【数1】
Vref−((検出信号+リセットノイズ)−リセットノイズ) ・・・(1)
になり、信号成分のみを取り出すことができる。その後、水平走査シフトレジスタの走査信号に同期して、CDS回路ごとのSW2(SW2−1、SW2−2、・・・、SW2−7、SW2−8)とSW3(SW3−1、SW3−2、・・・、SW3−7、SW3−8)をオンすることで、出力バスラインに信号を転送していく。
【0009】
【発明が解決しようとする課題】
しかし、従来のCDS回路では、検出信号のサンプリングをするためのスイッチング素子と読み出し用のスイッチング素子とが同一であるため、スイッチオフ時に基準としていた参照電圧側のノード電位がずれてしまい、出力画像に明暗の差が生じてしまうという問題がある。
【0010】
上記の説明のように、CDS回路60では、検出信号のサンプリングをするために、フォトダイオードD1の積分時間に応じた検出信号をC1とC2に電荷として蓄える際に、スイッチSW1とスイッチSW2をオンし、一定時間経過後にオフしている。このスイッチSW2をオフする際に、スイッチSW2を構成するスイッチング素子のゲートとソース、ゲートとドレイン間に寄生する容量の影響で、基準としていた参照電圧側のノードの電位の値がずれてしまう。
【0011】
また、レイアウトに起因するノードの電位の値のずれも生じる。図7は、レイアウトの概略と参照電圧の変化を示している。(1)はレイアウトの概略図であり、(2)はスイッチSW2−1、SW2−2、・・・、SW2−7、SW2−8に応じた参照電圧の変化の模式図である。
【0012】
図7の(1)を参照すると、単位画素11からの出力信号のサンプリングを行なうためのスイッチング素子と、出力バスへの読み出しを行なうためのスイッチング素子を兼ねるスイッチSW2は列ごとに設けられたCDS回路それぞれに存在し、それぞれのスイッチング素子61、例えば、SW2−1、SW2−2、・・・、SW2−7、SW2−8は、一列に配列され、共通の参照電圧信号線62に接続される。それぞれのスイッチング素子SW2−1、SW2−2、・・・、SW2−7、SW2−8は、SW2スイッチのオン/オフ制御回路63により制御される。SW2スイッチのオン/オフ制御回路63は、共通動作用の制御信号が入力すると、それぞれのスイッチング素子61に対応して設けられたオン/オフ制御信号生成部64が制御信号を生成し、スイッチング素子SW2−1、SW2−2、・・・、SW2−7、SW2−8に共通動作させる。このように、スイッチング素子SW2−1、SW2−2、・・・、SW2−7、SW2−8は、共通動作用制御信号によりオン/オフするが、実際にはそこに遅延が生じる。このため、SW2のオン/オフによりCDS回路の持つ容量の影響を受け、参照電圧の値が揺れる。ここで、SW2−1からSW2−8へ順にオフされていくとすると、参照電圧の揺れと参照電圧信号線62が有する配線抵抗等により、参照電圧のずれが徐々に大きくなっていく。(2)を参照し、理想的な参照電圧値(基準電位Vref)を破線とすると、例えば、SW2−1においてはほぼ理想的な参照電圧値であるが、容量や配線抵抗等の影響によりSW2−8における参照電圧値は理想的な基準電位(Vref)より下がってしまう。このような参照電圧の揺れにより、参照電圧側のノードの電位VC2がずれてしまう。この結果、C2に蓄えられる電荷量にずれが生じ、CDS回路60による検出信号の読み出し結果に明暗の差が生じるという問題があった。例えば、SW2−1、SW2−2、・・・、SW2−7、SW2−8に対応する画素が同じ光度を表す検出信号を出力した場合であっても、図7(2)のような場合、SW2−1に対応する画素よりもSW2−8に対応する画素の方が暗いという明暗の差が生じてしまう。ここでは、SW2−8における参照電圧値が理想的な基準電位(Vref)よりも下がってしまう場合で説明したが、スイッチの制御の仕方によっては、Vref電位よりも高くなってしまうこともある。この場合も同様に、対応する画素に明暗が生じる。
【0013】
また、画素部の高精細化に伴い、画素部からの出力信号の読み出しスピードの高速化が要求されている。このため、読み出し時に用いるスイッチング素子SW2のオン抵抗を小さくするために、ゲート幅を大きく設計しなければならない。しかしながら、ゲート幅を大きくすることにより、そこに生じる寄生容量の影響が大きくなり、参照電圧側のノード電位のずれを大きくすることになる。
【0014】
このような参照電圧側のノード電位のずれにより生じる出力信号のずれは、CDS回路の次段に存在する増幅器によって増大されるため、CDS回路からの出力時には小さな値であっても、最終的には画像の明暗に差が生じてしまう。例えば、16倍のアンプが次段にあった場合、1mVのずれが16mVに増幅されてしまう。
【0015】
本発明はこのような点に鑑みてなされたものであり、リセット動作により生じる参照電圧側のノード電位のずれを軽減させる相関二重サンプリング回路及びこの相関二重サンプリング回路を備えたCMOSイメージセンサを提供することを目的とする。
【0016】
【課題を解決するための手段】
本発明では上記課題を解決するために、固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路において、画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第1の容量と、画素部において光電変換された検出信号をサンプルホールドする第2の容量と、検出信号を所定の電位を基準にサンプリングするために所定の電位を発生させる所定の電源と第2の容量との接続を制御するサンプリング用接続スイッチと、第2の容量と第1の容量にサンプルホールドされた電荷より得られる検出信号とリセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、出力信号が出力される出力バスと、出力バスへ出力信号を出力するか否かを決める出力用接続スイッチと、を具備し、読み出し用接続スイッチがオフされ出力用接続スイッチがオンされる場合に出力信号が出力バスへ出力され、サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とする相関二重サンプリング回路、が提供される。
【0017】
このような構成の相関二重サンプリング回路(CDS回路)20と入力用接続スイッチSW1を介して接続する画素部を構成する単位画素11では、画素列の選択に応じて選択信号SLCTがオンされることにより動作を開始する。選択信号SLCTがオンされると同時、あるいはその後にリセット信号RSTを“H”にしてフォトダイオードD1のカソード側の電位を初期電位VRにリセットする。一定時間経過後にRSTを“L”にすることで、フォトダイオードD1が光に強度に応じた積分を開始する。この積分時間に応じた検出信号が、選択用トランジスタM3を介してCDS回路20に伝達される。CDS回路20では、単位画素11からの出力信号を接続する入力用接続スイッチSW1と、サンプリング用接続スイッチ21とをオンにして積分時間に応じた検出信号を第1の容量C1と第2の容量C2に電荷として蓄える。一定時間経過後に、SW1とサンプリング用接続スイッチ21とをオフし、サンプリングした検出信号をホールドする。次に、再度RSTを“H”にし、SW1をオンし、一定時間経過後にRSTを“L”にし、所定の時間後にSW1もオフする。この動作により、第1の容量C1にリセットノイズに相当するリセットレベル信号がサンプリングされてホールドされる。これにより、検出信号の信号成分のみを取り出すことができるようになる。その後、水平走査の信号に同期して出力用接続スイッチSW3と読み出し用接続スイッチ22をオンにすることで、出力バスに検出信号の信号成分に応じた出力電圧信号が出力バスラインに転送される。
【0018】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
図1は、本発明の一実施の形態であるCDS回路の回路図である。
【0019】
CDS回路20は、水平・垂直方向に複数配列された単位画素11の出力信号を入力し、その出力信号処理を行なう。
単位画素11は、1個のフォトダイオードD1と、3個のNチャンネルMOSトランジスタとにより構成されている。フォトダイオードD1のカソードは、トランジスタM1のソース及びトランジスタM2のゲートに接続されている。リセット用トランジスタであるトランジスタM1のゲートはリセット信号RSTが供給されるリセット線に接続され、ドレインは基準電圧VRが供給される電源線に接続されている。また、ドライブ用トランジスタであるトランジスタM2のドレインはM1と同様に基準電圧VRが供給される電源線に接続されており、ソースはトランジスタM3のドレインに接続されている。さらに、選択用トランジスタであるトランジスタM3のゲートは、セレクト信号SLCTが供給される列選択線に接続され、ソースは電流源I1とCDS回路20のスイッチSW1に接続されている。
【0020】
単位画素11の動作について説明する。リセット信号RSTが“H”になると、フォトダイオードD1のカソード側の電位が一定の電圧VRになる。続いてリセット信号RSTが“L”になった後、フォトダイオードD1に光が到達すると、フォトダイオードD1の光の強度に応じた電荷が発生する。この電荷により、VPDの電位、すなわちトランジスタM2のゲート電圧が変化する。セレクト信号SLCTが“H”になると、そのときのVPDの電位に応じた電気信号がトランジスタM3を介してCDS回路20に伝達される。
【0021】
CDS回路20は、単位画素11からの出力信号の入力を制御する入力用接続スイッチSW1、単位画素11からの出力信号をそれぞれサンプルホールドする第1の容量C1と容量C2、参照電位Vrefを発生させる電源VREF、サンプリング時に容量C2と電源VREFとを接続するサンプリング用接続スイッチ21、読み出し時に容量C2と電源VREFとを接続する読み出し用接続スイッチ22、増幅器AMP1とAMP2、及び水平走査側からの信号に応じて出力バスへの出力を制御する出力用接続スイッチSW3から構成される。
【0022】
入力用接続スイッチSW1は、電流源I1と、単位画素11の選択用トランジスタM3のソース及びCDS回路20内の容量C1の一端に接続し、単位画素11の検出した検出信号をCDS回路20内に取り込む。
【0023】
第1の容量C1は、一端がSW1を介して単位画素11の出力端子と、増幅器AMP1に接続し、他の一端が電源VREFとサンプリング用接続スイッチ21を介して第2の容量C2の一端に接続する。初期リセット後に単位画素11から出力されるフォトダイオードD1が検出した光の強度に応じた検出信号をサンプルホールドし、再度のリセット時にリセットにより生じたノイズに相当するリセットレベル信号をサンプルホールドする。
【0024】
第2の容量C2は、一端が増幅器AMP1に接続し、他の一端が増幅器AMP2と、サンプリング用接続スイッチ21及び読み出しよう接続スイッチ22を介して電源VREFと第1の容量C1に接続する。初期リセット時には、サンプリング用接続スイッチ21を介して電源VREFと第1の容量C1に接続し、単位画素11の検出信号をサンプルホールドする。次の再度のリセットにより、VC2のノードの電位は、式(1)で表した値となる。その後、読み出し用接続スイッチ22と出力用接続スイッチSW3がオンになり、VC2のノードの電位に応じた出力信号が転送される。
【0025】
サンプリング用接続スイッチ21は、一端が第2の容量C2の一端に接続され、他の一端が第1の容量C1の一端と電源VREFとに接続される。サンプリング時にオンして第2の容量C2を第1の容量C1と電源VREFと接続し、サンプリング終了時にオフして切り離す。後述するが、サンプリングに要する時間は余裕があるので、サンプリング用接続スイッチ21のゲート幅は、読み出し用接続スイッチ22と比較して小さなサイズで構成することができる。例えば、半導体プロセスの製造技術において可能な最小幅で構成することもできる。このため、ゲート−ソース/ドレイン間の寄生容量の影響をあまり受けずにホールド動作を完了することができる。
【0026】
読み出し用接続スイッチ22は、一端が第2の容量C2の一端に接続され、他の一端が第1の容量C1の一端と電源VREFとに接続される。出力用接続スイッチSW3に従ってオン/オフし、VC2のノードの電位に応じた出力信号を転送する。読み出し用接続スイッチ22は、画素部10の高精細化に伴い、読み出しスピードの高速化が要求されているため、ゲート幅を大きくしなければならない。
【0027】
出力用接続スイッチSW3は、水平走査の信号に同期してオンし、CDS回路20の生成した単位画素11の検出信号からノイズ分を除去した信号成分のみを出力バスラインに転送する。
【0028】
上記の説明のCDS回路20は、CMOSイメージセンサに組み込まれる。図2は、CMOSイメージセンサの基本構成図である。図1と同じものには同じ番号を付し、説明は省略する。
【0029】
CMOSイメージセンサは、単位画素11がマトリクス状に配置された画素部10と、画素部10からの出力信号処理を行なうCDS回路20、画素部10の垂直方向の走査を行なうとともにリセット信号を制御する垂直走査シフトレジスタ/リセット制御回路31及び水平方向の走査を制御する水平走査シフトレジスタ32から成る走査回路と、走査及びサンプリングのためのタイミング信号を生成するタイミング発生回路(以下、TG回路とする)40とから構成される。
【0030】
TG回路40は、画素部10の行を選択する選択信号SLCT*、リセット信号RST*及び画素部10とCDS回路20を接続するスイッチSW1−**とSW21−**を制御する制御信号を生成する。ここで、*は任意の行を表し、**は任意の行と列を表す。
【0031】
CDS回路20は、水平方向の列ごとに設けられており、垂直走査シフトレジスタ/リセット制御回路31によって選択されたラインの単位画素11の検出信号を、水平走査シフトレジスタ32の出力する水平走査信号に従って順次出力する。
【0032】
増幅器50は、出力バスラインに転送されたCDS回路20からの出力信号を増幅して、次の回路へ転送する。
このような構成のCDS回路及びCMOSイメージセンサの動作について説明する。図3は、本発明の一実施の形態であるCMOSイメージセンサのCDS回路部のタイミングチャートである。
【0033】
垂直走査シフトレジスタ/リセット制御回路31から選択信号SLCTがオンされ、画素部10の任意の行が選択される。図3では、行1が選択され、SLCT1がオンになっている。SLCT1が選択されると同時に、あるいは、その後に、RST端子がオンされ、RST1が“H”に変化することで、フォトダイオードD1のカソード電位が初期電位VRにリセットされる。リセット時間終了後に、RST端子がオフされ、RST1は“L”に変化する。RST1が“L”に変化したことにより、フォトダイオードD1は、光の強度に応じた積分を開始する。
【0034】
その後、CDS回路20の入力用接続スイッチSW1と、サンプリング用接続スイッチ21(SW21)の接続をオンにして、積分時間に応じた検出信号を第1の容量C1に電荷として蓄える。このとき、第2の容量C2にも同じく電荷が蓄えられる。一定時間経過後に、SW1とサンプリング用接続スイッチ21(SW21)をオフし、サンプリングした検出信号をホールドする。この際、サンプリング用接続スイッチ21のゲート幅は小さなサイズで構成しているので、ゲート−ソース/ドレイン間の寄生容量の影響をあまり受けずにホールド動作が完了する。この間、読み出し用接続スイッチ22(SW22−1、SW22−2、・・・、SW22−7、SW22−8)はオフのままである。
【0035】
次に、リセットノイズを第1の容量C1に蓄えるために、再度RST端子をオンにし、SW1をオンする。一定時間経過後に、RST端子をオフし、SW1もオフする。この動作により、第1の容量C1には、リセットノイズに相当する電荷が蓄えられる。この結果、第2の容量C2のノード電位は、式(1)に示したように、(Vref−検出信号)となり、信号成分のみを取り出すことができるようになる。
【0036】
その後、水平走査の信号に同期して、出力用接続スイッチSW3(SW3−1、SW3−2、・・・、SW3−7、SW3−8)と、読み出し用接続スイッチ22(SW22−1、SW22−2、・・・、SW22−7、SW22−8)を順次オンしていくことで、信号を出力バスラインに転送していく。
【0037】
このように、サンプリングを行なう際に第2の容量C2と電源VREFとを接続するサンプリング用接続スイッチ21を設け、これを小さいゲート幅で構成することにより、参照電圧側のノードの電位の変動を抑えることが可能となる。このように、参照電圧の変動が抑えられた信号を用いて処理を行なうことにより、出力画像の明暗の差を少なくすることができる。
【0038】
また、読み出し用接続スイッチ22をサンプリング用接続スイッチ21と別に設ける構成としたので、読み出し用接続スイッチ22のゲート幅を読み出しスピードの高速化に対応させて大きくすることができる。
【0039】
また、上記の説明のサンプリング用接続スイッチ21は、適当なスイッチング素子により構成されるが、さらに、ダミー用スイッチング素子を接続した構成とすることもできる。図4は、本発明に係るサンプリング用接続スイッチの構成図である。図1と同じものには同じ番号を付し、説明は省略する。
【0040】
メインのスイッチング素子(以下、メインのSWとする)211は、ドレインが電源VREFに接続しており、ソースがダミー用のスイッチング素子(以下、ダミーのSWとする)212のドレインに接続する。また、ゲートは、メインのSW211及びダミー用のSW212のオン/オフを制御する制御信号に接続する。
【0041】
ダミー用スイッチング素子212は、ソースが第2の容量C2の一端に接続しており、さらにドレインと接続している。また、ドレインはメインのSW211のソースに接続している。ゲートは、メインのSW211のオン/オフを制御する制御信号の反転信号に接続する。
【0042】
【発明の効果】
以上説明したように本発明のCDS回路では、任意の電位を基準にサンプリングされた電荷を保持する容量と、任意の電位を発生させる電源との接続をオン/オフするスイッチング素子として、画素部の検出した検出信号をサンプルホールドするためのサンプリング用接続スイッチと、出力信号を読み出すための読み出し用接続スイッチとを設ける。これにより、サンプリング終了時のスイッチングオフによる参照電圧側のノード電位の変動を抑えることができるようになる。
【0043】
このようなCDS回路を具備した本発明のCMOSイメージセンサでは、CDS回路により画素部の検出信号を取り出す際の参照電圧の変動が少ない出力信号を得ることができるため、結果として明暗差の少ない良好な出力画像を得ることが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態であるCDS回路の回路図である。
【図2】CMOSイメージセンサの基本構成図である。
【図3】本発明の一実施の形態であるCMOSイメージセンサのCDS回路部のタイミングチャートである。
【図4】本発明に係るサンプリング用接続スイッチの構成図である。
【図5】単位画素とCDS回路の回路図である。
【図6】CDS回路のタイミングチャートである。
【図7】レイアウトの概略と参照電圧の変化を示している。
【符号の説明】
10 画素部
11 単位画素
D1 フォトトランジスタ
M1 リセット用トランジスタ
M2 ドライブ用トランジスタ
M3 選択用トランジスタ
20 相関二重サンプリング回路(CDS回路)
21 サンプリング用接続スイッチ
22 読み出し用接続スイッチ
C1 第1の容量
C2 第2の容量
VREF 電源
AMP1、AMP2 増幅器
SW1 入力用接続スイッチ
SW3 出力用接続スイッチ
Claims (5)
- 固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路において、
前記画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第1の容量と、
前記画素部において光電変換された検出信号をサンプルホールドする第2の容量と、
前記検出信号を所定の電位を基準にサンプリングするために前記所定の電位を発生させる所定の電源と前記第2の容量との接続を制御するサンプリング用接続スイッチと、
前記第2の容量と前記第1の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、
前記出力信号が出力される出力バスと、
前記出力バスへ前記出力信号を出力するか否かを決める出力用接続スイッチと、を具備し、
前記読み出し用接続スイッチがオフされ前記出力用接続スイッチがオンされる場合に前記出力信号が前記出力バスへ出力され、
前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、前記読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とする相関二重サンプリング回路。 - 前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、半導体プロセスの製造時において形成される最小の幅であることを特徴とする請求項1記載の相関二重サンプリング回路。
- 前記サンプリング用接続スイッチは、
前記所定の電源にドレインが接続されるメインのスイッチング素子に加え、
前記第2の容量の一端にソースが接続されるダミー用スイッチング素子を備え、
前記メインのスイッチング素子のソースと前記ダミー用スイッチング素子のドレインとが接続されるとともに、前記サンプリング用接続スイッチをオンオフする制御信号が前記メインのスイッチング素子のゲートに接続され、前記制御信号の反転信号が前記ダミー用スイッチング素子のゲートに接続されることを特徴とする請求項1記載の相関二重サンプリング回路。 - 固体撮像素子がマトリクス状に配置された画素部からの出力信号処理を行なう相関二重サンプリング回路において、
第1端子がサンプリング時に画素部の出力端子に接続され、第2端子がサンプリングのための所定の基準電位を発生させる所定の電源に接続され、前記画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第1の容量と、
前記画素部において光電変換された検出信号をサンプルホールドする第2の容量と、
前記検出信号を所定の電位を基準にサンプリングするために前記所定の電位を発生させる所定の電源と前記第2の容量との接続を制御するサンプリング用接続スイッチと、
前記第2の容量と前記第1の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、
前記出力信号が出力される出力バスと、
前記出力バスへ前記出力信号を出力するか否かを決める出力用接続スイッチと、
を具備し、
前記サンプリング用接続スイッチと前記読み出し用接続スイッチとは前記第1の容量及び前記第2の容量に対し並列に配置され、前記サンプリング用接続スイッチは、前記第2の容量が前記検出信号をサンプリングする期間に前記第2の容量と前記第1の容量及び前記所定の電源とを接続し、前記読み出し用接続スイッチは、前記第2の容量と前記第1の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出し期間に前記第2の容量と前記第1の容量及び前記所定 の電源とを接続し、
前記読み出し用接続スイッチがオフされ前記出力用接続スイッチがオンされる場合に前記出力信号が前記出力バスへ出力され、
前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、前記読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とする相関二重サンプリング回路。 - フォトダイオードとトランジスタとを備えた単位画素がマトリクス状に配置された画素部と、前記画素部を走査する走査回路と、前記画素部からの出力信号処理を行なう相関二重サンプリング回路と、を有するCMOSイメージセンサにおいて、
前記相関二重サンプリング回路が、
前記画素部のリセットにより生じるノイズに相当するリセットレベル信号をサンプルホールドする第1の容量と、
前記画素部において光電変換された検出信号をサンプルホールドする第2の容量と、
前記検出信号を任意の電位を基準にサンプリングするために前記任意の電位を発生させる所定の電源と前記第2の容量との接続を制御するサンプリング用接続スイッチと、
前記第2の容量と前記第1の容量にサンプルホールドされた電荷より得られる前記検出信号と前記リセットレベル信号との差に応じた出力信号の読み出しを制御する読み出し用接続スイッチと、
前記出力信号が出力される出力バスと、
前記出力バスへ前記出力信号を出力するか否かを規定する出力用接続スイッチとを具備し、
前記読み出し用接続スイッチがオフされ前記出力用接続スイッチがオンされる場合に前記出力信号が前記出力バスへ出力され、
前記サンプリング用接続スイッチを構成するスイッチング素子のゲート幅は、前記読み出し用接続スイッチを構成するスイッチング素子のゲート幅よりも小さいことを特徴とするCMOSイメージセンサ。
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