JP3585219B2 - 固体撮像装置および撮像システム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は固体撮像装置および撮像システムに係わり、特に光電変換部と、前記光電変換部からの信号を読み出す読み出し手段と、前記読み出し手段の入力部をリセットするために、リセット信号を前記入力部に供給するためのリセット手段とを含む画素を有する固体撮像装置および撮像システムに関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置としては、そのＳＮ比の良さからＣＣＤが多く使われている。しかし、一方ではその使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行なわれてきた。増幅型固体撮像装置とは、受光画素に蓄積された信号電荷を、画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのものであり、増幅用トランジスタとしてＳＩＴ（静電誘導トランジスタ）を使ったＳＩＴ型イメージセンサ、バイポーラトランジスタを使ったＢＡＳＩＳ、制御電極が空乏化するＪＦＥＴ（接合型電界効果トランジスタ）を使ったＣＭＤ、ＭＯＳトランジスタを使ったＣＭＯＳセンサなどがある。特にＣＭＯＳセンサは、ＣＭＯＳプロセスとのマッチングが良く周辺ＣＭＯＳ回路をオンチップ化できることから開発に力が注がれている。
【０００３】
図４は、従来のＣＭＯＳイメージセンサを表わす回路図であり、同図において１は単位画素であって、簡単のため２×２画素としている。２は光を受け信号電荷を蓄積するためのフォトダイオード、３は信号電荷増幅用のＭＯＳトランジスタ、４はフォトダイオード２に蓄積された信号電荷をＭＯＳトランジスタ３のゲート電極部に転送するための転送用ＭＯＳトランジスタ、５はＭＯＳトランジスタ３のゲート電極電位をリセットするためのリセット用ＭＯＳトランジスタ、６は電源電位供給線であり、リセット用ＭＯＳトランジスタ５のドレイン電極と増幅用ＭＯＳトランジスタ３のドレイン電極は、共通に電源電位供給線６に接続されている。７は出力画素を選択するための選択スイッチ用ＭＯＳトランジスタ、８は画素出力線であり、選択スイッチ用ＭＯＳトランジスタ７がオン状態になると、増幅用ＭＯＳトランジスタ３のソース電極と出力線８とが導通し、選択された画素の信号出力が出力線８に導かれる。９は画素出力線８に定電流を供給するための定電流供給用ＭＯＳトランジスタであり、選択された画素の選択スイッチ用ＭＯＳトランジスタ７を通して増幅用ＭＯＳトランジスタ３に負荷電流を供給し、増幅用ＭＯＳトランジスタ３をソースフォロワとして動作させ、ＭＯＳトランジスタ３のゲート電位とある一定の電圧差を持つ電位が出力線８に表われるようにしている。
【０００４】
また、１０は転送用ＭＯＳトランジスタ４のゲート電位を制御するための転送制御線、１１はリセット用ＭＯＳトランジスタ５のゲート電位を制御するためのリセット制御線、１２は選択用ＭＯＳトランジスタ７のゲート電位を制御するための選択制御線、１３はＭＯＳトランジスタ９が定電流供給源となるような飽和領域動作をするようにＭＯＳトランジスタ９のゲートに一定の電位を供給するための定電位供給線である。１４は転送制御線１０に転送パルスを供給するためのパルス端子、１５はリセット制御線１１にリセットパルスを供給するためのパルス端子、１６は選択制御線１２に選択パルスを供給するためのパルス端子、１７は行列配置の画素の行を順次選択走査するための垂直走査回路、１８は垂直走査回路１７の出力線であって、１８−１は第１行選択出力線、１８−２は第２行選択出力線である。１９は転送制御線１０にパルス端子１４からのパルスを導くためのスイッチ用ＭＯＳトランジスタ、２０はリセット制御線１１にパルス端子１５からのパルスを導くためのスイッチ用ＭＯＳトランジスタ、２１は選択制御線１２にパルス端子１６からのパルスを導くためのスイッチ用ＭＯＳトランジスタであって、ＭＯＳトランジスタ１９，２０，２１のゲートは行選択出力線１８に接続され、どの行の画素が駆動されるかは行選択出力線１８の状態によって決まる。
【０００５】
また、２２は画素からの出力読み出し回路であり、２３は画素のリセット信号出力を保持するための容量、２４は画素の光信号出力を保持するための容量、２５は画素出力線８と容量２３との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、２６は画素出力線８と容量２４との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、２７は容量２３に保持されたリセット出力が導かれるノイズ出力線、２８は容量２４に保持された光出力が導かれる信号出力線、２９は容量２３とノイズ出力線２７との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３０は容量２４と信号出力線２８との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３１はノイズ出力線２７の電位をリセットするためのノイズ出力線リセット用ＭＯＳトランジスタ、３２は信号出力線２８の電位をリセットするための信号出力線リセット用ＭＯＳトランジスタ、３３はリセット用ＭＯＳトランジスタ３１及び３２のソース電極にリセット電位を供給するための電源端子、３４は行列配置の画素の列毎に設けられた上記容量２３，２４を順次選択していくための水平走査回路であって、３５−１は第１列を選択する出力線、３５−２は第２列を選択する出力線であり、この水平走査回路３４の出力線はスイッチ用ＭＯＳトランジスタ２９，３０に接続されている。また３６はリセット用ＭＯＳトランジスタ３１，３２のゲートにパルスを印加するためのパルス供給端子、３７，３８は各々スイッチ用ＭＯＳトランジスタ２５，２６のゲートにパルスを印加するためのパルス供給端子、３９はノイズ出力線２７の電位と信号出力線２８の電位との差電圧分を増幅して出力する差動アンプ、４０は差動アンプ３９の出力端子である。
【０００６】
次に図５のタイミングチャートを使い、図４のセンサの動作を説明する。なお図４で示されているＭＯＳトランジスタはすべてＮ型とし、ゲート電位がＨｉｇｈのレベルでオン状態、Ｌｏｗのレベルでオフ状態になるとする。図５におけるタイミングパルスを示す番号は図４におけるパルス入力端子の番号と一致させている。
【０００７】
まず垂直走査回路１７の動作によって行選択出力線１８−１がＨｉｇｈレベルとなると画素行列の第１行の動作が可能となる。パルス端子１６がＨｉｇｈレベルとなると画素の増幅用ＭＯＳトランジスタ３のソースが出力線８を通して定電流源９と接続することで画素のソースフォロワ出力が出力線８に出力される。そしてパルス端子１５をＨｉｇｈレベルとすることで増幅用ＭＯＳトランジスタ３のゲート部がリセット用ＭＯＳトランジスタ５によってリセットされ、次にパルス供給端子３７にＨｉｇｈパルスを印加した時、画素のリセット出力がＭＯＳトランジスタ２５を通して容量２３に蓄積される。
【０００８】
次に端子１４にＨｉｇｈパルスを印加することでフォトダイオード２に蓄積された信号電荷が転送用ＭＯＳトランジスタ４を通してＭＯＳトランジスタ３のゲートに転送される。引き続き端子３８にＨｉｇｈパルスを印加した時、画素のリセット出力に信号が上乗せされた出力がＭＯＳトランジスタ２６を通して容量２４に蓄積される。画素のリセット出力は各画素のＭＯＳトランジスタ３のしきい電圧のばらつきがあるためばらつきを生じる。よって容量２３と容量２４に蓄積された出力の差分がノイズのない純粋な信号となる。水平走査回路３４を動かせば出力線３５−１，３５−２が順次Ｈｉｇｈとなり各列の容量２３，２４に蓄積された出力はそれぞれＭＯＳトランジスタ２９，３０を通して水平出力線２７，２８に導かれる。出力線３５−１，３５−２のＨｉｇｈパルスが出力される前には端子３６をＨｉｇｈレベルとしＭＯＳトランジスタ３１，３２を通して水平出力線２７，２８をリセットしておく。水平出力線２７，２８に導かれた画素リセット出力及び画素リセットレベルに上乗せされた信号出力は差動アンプ３９に入力され、リセットレベル分が差し引かれた、すなわちノイズのない画素信号が出力端子４０から出力される。
【０００９】
【発明が解決しようとする課題】
しかし上記従来例ではひとつの画素を構成するＭＯＳトランジスタおよび、制御線の数が多く、縮小画素を実現するのが困難であるという課題があった。すなわち、図４に示した従来例においては、１画素はフォトダイオード、電源線、画素出力線のほか４つのＭＯＳトランジスタおよび３本の制御線を有しており、単純な構成であるＣＣＤの画素と比べると縮小画素の実現は不利であった。
【００１０】
本発明の主たる目的は、ＣＭＯＳセンサ等のＸＹアドレス型のセンサの画素を構成するトランジスタおよび制御線の数を減らし、画素の縮小化を容易にすることにある。
【００１１】
【課題を解決するための手段および作用】
本発明の固体撮像装置は、光電変換部と、前記光電変換部からの信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力部をリセットするために、リセット信号を前記入力部に供給するためのリセット用トランジスタと、を備える画素が２次元状に配置されているとともに、
一方向に配置された複数の画素からなる画素列の各増幅用トランジスタからの信号が読み出される出力線を有し、
前記画素列の各リセット用トランジスタの制御電極と前記出力線とが接続され、前記リセット用トランジスタは、前記出力線の信号レベルに応じて制御されることを特徴とする。
【００１３】
本発明について、図１の構成を例にとって説明する。
【００１４】
図１に示すように、本発明は、リセット手段となるリセット用ＭＯＳトランジスタ５のドレイン部に接続するリセット電位供給線を、読み出し手段となる増幅用ＭＯＳトランジスタ３のドレイン部に接続する電源供給線と共通化し、また画素出力線８をリセット用ＭＯＳトランジスタ５のゲートに接続し、行選択用のＭＯＳトランジスタとそのゲート電位制御線およびリセット用ＭＯＳトランジスタのゲート電位制御線をなくすことを可能とするものである。
【００１５】
上記構成において、画素出力線はリセット制御線の役目を兼ねさせ、増幅用トランジスタのゲートを電源線電位にリセットする動作時、画素出力線の電位を制御し、リセット用ＭＯＳトランジスタをＯＮ、ＯＦＦする。また電源供給線は行毎独立に電位が変えられるようにし、上記リセット動作時に、非選択行のリセット電位供給線は増幅用トランジスタが非動作となるような電位、選択行の電源供給線は増幅用トランジスタが動作するような電位に設定する。このような画素出力線および電源供給線の設定、制御により、従来のリセット用ＭＯＳトランジスタのゲート電位制御線、行選択用のＭＯＳトランジスタおよびそのゲート電位制御線は不要となり、画素の縮小化が容易となる。
【００１６】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
［第１の実施例］
図１は本発明の第１の実施例を示す回路図である。本発明は画素構成および画素動作にかかわり、読み出し回路、水平走査系は図４に示した従来例と同じであるのでこの部分を省略し、ここでは、２×２画素固体撮像装置の画素配置部と垂直走査系、および画素出力線電位制御回路のみを示している。図１において、図４と同じ部分については同じ番号を付し、説明を省略する。
【００１７】
図１において、４１は画素ソースフォロワの定電流供給用ＭＯＳトランジスタ９のゲートに電位を供給し、定電流のＯＮ、ＯＦＦ制御をおこなうための制御端子、４２は画素出力線８の電位を制御するためのＭＯＳトランジスタ、４３はＭＯＳトランジスタ４２のゲート電位を制御するためのパルス入力端子である。また各列の画素出力線８はその列の画素のリセット用ＭＯＳトランジスタ５のゲートに接続されている。またリセット用ＭＯＳトランジスタ５のドレインと増幅用ＭＯＳトランジスタ３のドレインは共通に垂直シフトレジスタ（垂直走査回路）１７の出力線と接続している。この垂直シフトレジスタの出力線１８−１，１８−２は各行の画素ソースフォロワの電源としての役割を担うため、大きな電流供給能力があるとする。
【００１８】
なお、図１に示す各ＭＯＳトランジスタは、ＭＯＳトランジスタ４２以外はＮ型とし、ゲート電位がＨｉｇｈレベルの時にＯＮ、Ｌｏｗレベルの時にＯＦＦになるとする。ＭＯＳトランジスタ４２はＰ型とし、ゲート電位がＨｉｇｈレベルの時にＯＦＦ、Ｌｏｗレベルの時にＯＮになるとする。
【００１９】
次に本実施例の動作について説明するが、本実施例の動作は、図４、図５で説明した従来例と比べて、１行の画素信号の読み出しを行う前のリセット動作に違いがあるだけである。このリセット動作は端子４１および端子４３をＬｏｗレベルとして、ＭＯＳトランジスタ９をＯＦＦ、Ｐ型ＭＯＳトランジスタ４２をＯＮとして、画素出力線８の電位をＨｉｇｈレベルとする。この時リセット用ＭＯＳトランジスタ５はＯＮ状態となるが、垂直シフトレジスタの出力に従い、選択された行の画素の増幅用ＭＯＳトランジスタ３のゲート電位はＨｉｇｈに、非選択行の画素の増幅用ＭＯＳトランジスタ３のゲート電位はＬｏｗにリセットされる。次にＭＯＳトランジスタ９が定電流を流すように端子４１の電位を設定、端子４３電位をＨｉｇｈとしてＭＯＳトランジスタ４２をＯＦＦにする。この状態においては選択行の画素ソースフォロワのみが動作し、画素のリセット出力が出力線８に読み出される。以下、読み出し回路においてリセット出力を蓄積、フォトダイオード２の信号電荷をＭＯＳトランジスタ３のゲートへ転送、読み出し回路においてリセット＋信号出力を蓄積、という一連の動作、駆動は図４、図５で説明した動作、駆動と同じである。
【００２０】
図１において、各行のリセット電位供給源には垂直シフトレジスタの出力を用いているが、電流供給能力の高いバッファ回路を通した出力を用いてもよい。また上記動作において、画素のリセットが終了し、選択された画素の信号が画素出力線に出力された時点でリセット電位供給線がＨｉｇｈレベルとなるように駆動回路を設定してもよい。この時、画素出力線の電位は低く、非選択行の画素のＭＯＳトランジスタ３が導通するほどＭＯＳトランジスタ３のゲート電位が上がることはない。
【００２１】
以上説明した第１の実施例によって、画素を構成するＭＯＳトランジスタ、制御線の数が従来に比べて減るため、縮小画素の実現が容易となる。
［第２の実施例］
図２は本発明の第２の実施例を示す回路図である。本発明は画素構成および画素動作にかかわり、読み出し回路、水平走査系は図４に示した従来例と同じであるのでこの部分を省略し、４行×２列の２次元固体撮像装置の画素配置部と垂直走査系、および画素出力線電位制御回路のみを示している。図２において、図１、図４と同じ部品については同じ番号を付し、説明を省略する。
【００２２】
図２において、４４は列方向に隣接する２つのフォトダイオードを含む単位画素を示している。フォトダイオードは各々独立であるので、単位画素４４は撮像装置としての画素２つ分に相当するが、上記２つのフォトダイオードに蓄積した信号電荷は共通のアンプ用ＭＯＳトランジスタ３のゲート部に転送される。各列の画素出力線８はその列の画素のリセット用ＭＯＳトランジスタ５のゲートに接続されているのは図１と同じである。リセット用ＭＯＳトランジスタ５のドレインと増幅用ＭＯＳトランジスタ３のドレインが共通に接続するのも図１と同じであるが、フォトダイオードの行列配置において２行につき１本のリセット兼電源供給線がある。１８−１，１８−２，１８−３，１８−４は垂直シフトレジスタ１７の出力であり、それぞれ第１行目、第２行目、第３行目、第４行目のフォトダイオードを読み出すために選択する。４５は論理和ゲートであって、垂直シフトレジスタの出力線２本が入力され、その出力線４６は単位画素４４のリセット兼電源供給線となり、選択されたフォトダイオードが属する単位画素の供給線４６はＨｉｇｈレベルとなるが、電源供給用として十分な電流供給能力があるとする。
【００２３】
なお、図２のＭＯＳトランジスタは、ＭＯＳトランジスタ９以外はＮ型とし、ゲート電位がＨｉｇｈレベルの時にＯＮ、Ｌｏｗレベルの時にＯＦＦになるとする。ＭＯＳトランジスタ９のみはＰ型とし、ゲート電位がＨｉｇｈレベルの時にＯＦＦ、Ｌｏｗレベルの時にＯＮになるとする。
【００２４】
次にこの実施例の動作であるが、選択されたＭＯＳトランジスタ３のゲートをＨｉｇｈ電位でリセット、同時に選択されていないＭＯＳトランジスタ３のゲートをＬｏｗ電位でリセット、リセット出力読み出し、選択されたフォトダイオードの信号電荷転送、（リセット＋信号）出力読み出しという一連の動作は実施例１と同じであり、実施例１と違うのは、ひとつの単位画素に２つのフォトダイオードの出力を割り当てられているため、ひとつの単位画素が２行連続して選択されるということだけである。よって詳しい説明は省略する。
【００２５】
以上説明した第２の実施例においては、画素を構成するＭＯＳトランジスタ、制御線の数がフォトダイオード数に比べて、第１の実施例と比べてもさらに減るため、縮小画素の実現が容易となる。なお第２の実施例においては単位画素は２つのフォトダイオードを含むとしているが、２つ以上のフォトダイオードを含む構成にしても成り立つ。
【００２６】
なお上記第１の実施例、および第２の実施例におけるＭＯＳトランジスタのＮ型、Ｐ型、および駆動パルスの極性をそれぞれ逆にしてもよい。
【００２７】
次に上記第１及び第２の実施例の固体撮像装置を用いた撮像システムについて説明する。図３に基づいて、本発明の固体撮像素子をスチルカメラに適用した場合の一実施例について詳述する。
【００２８】
図３は本発明の固体撮像素子を“スチルビデオカメラ”に適用した場合を示すブロック図である。
【００２９】
図３において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０６は固体撮像素子１０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は固体撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶するためのメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信するためのインターフェース部である。
【００３０】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【００３１】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００３２】
それから、露光量を制御するために、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００３３】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００３４】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００３５】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ−Ｄ変換され、信号処理部１０７を通り全体制御・演算１０９によりメモリ部に書き込まれる。その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。又外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００３６】
【発明の効果】
以上説明したように本発明によれば、画素を構成する構成部材、例えばＣＭＯＳセンサではＭＯＳトランジスタ、ゲート電位制御線の数を従来に比べて減らすことができ、画素の縮小化が容易となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の固体撮像装置をスチルビデオカメラに適用した場合を示すブロック図である。
【図４】従来例の固体撮像装置を示す図である。
【図５】図４の固体撮像装置のタイミングチャート図である。
【符号の説明】
１ 画素
２ フォトダイオード
３ ＭＯＳトランジスタ
４ ＭＯＳトランジスタ
５ ＭＯＳトランジスタ
６ 電源線
７ ＭＯＳトランジスタ
８ 画素出力線
９ ＭＯＳトランジスタ
１０ ゲート制御線
１１ ゲート制御線
１２ ゲート制御線
１３ ゲート制御線
１４ パルス入力端子
１５ パルス入力端子
１６ パルス入力端子
１７ 垂直シフトレジスタ
１８−１，１８−２，１８−３，１８−４ 垂直シフトレジスタ出力線
１９ ＭＯＳトランジスタ
２０ ＭＯＳトランジスタ
２１ ＭＯＳトランジスタ
２２ 読み出し回路
２３ 蓄積容量
２４ 蓄積容量
２５ ＭＯＳトランジスタ
２６ ＭＯＳトランジスタ
２７ 水平出力線
２８ 水平出力線
２９ ＭＯＳトランジスタ
３０ ＭＯＳトランジスタ
３１ ＭＯＳトランジスタ
３２ ＭＯＳトランジスタ
３３ 電位供給端子
３４ 水平シフトレジスタ
３５−１，３５−２ 水平シフトレジスタの出力線
３６ パルス入力端子
３７ パルス入力端子
３８ パルス入力端子
３９ 差動アンプ
４０ 出力端子
４１ ゲート電位入力端子
４２ ＭＯＳトランジスタ
４３ パルス入力端子
４４ フォトダイオード共通単位画素
４５ 論理和ゲート
４６ 論理和ゲート４５の出力（画素のリセット兼電源供給線）
【発明の属する技術分野】
本発明は固体撮像装置および撮像システムに係わり、特に光電変換部と、前記光電変換部からの信号を読み出す読み出し手段と、前記読み出し手段の入力部をリセットするために、リセット信号を前記入力部に供給するためのリセット手段とを含む画素を有する固体撮像装置および撮像システムに関するものである。
【０００２】
【従来の技術】
従来、固体撮像装置としては、そのＳＮ比の良さからＣＣＤが多く使われている。しかし、一方ではその使い方の簡便さや消費電力の小ささを長所とするいわゆる増幅型固体撮像装置の開発も行なわれてきた。増幅型固体撮像装置とは、受光画素に蓄積された信号電荷を、画素部に備わったトランジスタの制御電極に導き、増幅された信号を主電極から出力するタイプのものであり、増幅用トランジスタとしてＳＩＴ（静電誘導トランジスタ）を使ったＳＩＴ型イメージセンサ、バイポーラトランジスタを使ったＢＡＳＩＳ、制御電極が空乏化するＪＦＥＴ（接合型電界効果トランジスタ）を使ったＣＭＤ、ＭＯＳトランジスタを使ったＣＭＯＳセンサなどがある。特にＣＭＯＳセンサは、ＣＭＯＳプロセスとのマッチングが良く周辺ＣＭＯＳ回路をオンチップ化できることから開発に力が注がれている。
【０００３】
図４は、従来のＣＭＯＳイメージセンサを表わす回路図であり、同図において１は単位画素であって、簡単のため２×２画素としている。２は光を受け信号電荷を蓄積するためのフォトダイオード、３は信号電荷増幅用のＭＯＳトランジスタ、４はフォトダイオード２に蓄積された信号電荷をＭＯＳトランジスタ３のゲート電極部に転送するための転送用ＭＯＳトランジスタ、５はＭＯＳトランジスタ３のゲート電極電位をリセットするためのリセット用ＭＯＳトランジスタ、６は電源電位供給線であり、リセット用ＭＯＳトランジスタ５のドレイン電極と増幅用ＭＯＳトランジスタ３のドレイン電極は、共通に電源電位供給線６に接続されている。７は出力画素を選択するための選択スイッチ用ＭＯＳトランジスタ、８は画素出力線であり、選択スイッチ用ＭＯＳトランジスタ７がオン状態になると、増幅用ＭＯＳトランジスタ３のソース電極と出力線８とが導通し、選択された画素の信号出力が出力線８に導かれる。９は画素出力線８に定電流を供給するための定電流供給用ＭＯＳトランジスタであり、選択された画素の選択スイッチ用ＭＯＳトランジスタ７を通して増幅用ＭＯＳトランジスタ３に負荷電流を供給し、増幅用ＭＯＳトランジスタ３をソースフォロワとして動作させ、ＭＯＳトランジスタ３のゲート電位とある一定の電圧差を持つ電位が出力線８に表われるようにしている。
【０００４】
また、１０は転送用ＭＯＳトランジスタ４のゲート電位を制御するための転送制御線、１１はリセット用ＭＯＳトランジスタ５のゲート電位を制御するためのリセット制御線、１２は選択用ＭＯＳトランジスタ７のゲート電位を制御するための選択制御線、１３はＭＯＳトランジスタ９が定電流供給源となるような飽和領域動作をするようにＭＯＳトランジスタ９のゲートに一定の電位を供給するための定電位供給線である。１４は転送制御線１０に転送パルスを供給するためのパルス端子、１５はリセット制御線１１にリセットパルスを供給するためのパルス端子、１６は選択制御線１２に選択パルスを供給するためのパルス端子、１７は行列配置の画素の行を順次選択走査するための垂直走査回路、１８は垂直走査回路１７の出力線であって、１８−１は第１行選択出力線、１８−２は第２行選択出力線である。１９は転送制御線１０にパルス端子１４からのパルスを導くためのスイッチ用ＭＯＳトランジスタ、２０はリセット制御線１１にパルス端子１５からのパルスを導くためのスイッチ用ＭＯＳトランジスタ、２１は選択制御線１２にパルス端子１６からのパルスを導くためのスイッチ用ＭＯＳトランジスタであって、ＭＯＳトランジスタ１９，２０，２１のゲートは行選択出力線１８に接続され、どの行の画素が駆動されるかは行選択出力線１８の状態によって決まる。
【０００５】
また、２２は画素からの出力読み出し回路であり、２３は画素のリセット信号出力を保持するための容量、２４は画素の光信号出力を保持するための容量、２５は画素出力線８と容量２３との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、２６は画素出力線８と容量２４との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、２７は容量２３に保持されたリセット出力が導かれるノイズ出力線、２８は容量２４に保持された光出力が導かれる信号出力線、２９は容量２３とノイズ出力線２７との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３０は容量２４と信号出力線２８との導通をオンオフするためのスイッチ用ＭＯＳトランジスタ、３１はノイズ出力線２７の電位をリセットするためのノイズ出力線リセット用ＭＯＳトランジスタ、３２は信号出力線２８の電位をリセットするための信号出力線リセット用ＭＯＳトランジスタ、３３はリセット用ＭＯＳトランジスタ３１及び３２のソース電極にリセット電位を供給するための電源端子、３４は行列配置の画素の列毎に設けられた上記容量２３，２４を順次選択していくための水平走査回路であって、３５−１は第１列を選択する出力線、３５−２は第２列を選択する出力線であり、この水平走査回路３４の出力線はスイッチ用ＭＯＳトランジスタ２９，３０に接続されている。また３６はリセット用ＭＯＳトランジスタ３１，３２のゲートにパルスを印加するためのパルス供給端子、３７，３８は各々スイッチ用ＭＯＳトランジスタ２５，２６のゲートにパルスを印加するためのパルス供給端子、３９はノイズ出力線２７の電位と信号出力線２８の電位との差電圧分を増幅して出力する差動アンプ、４０は差動アンプ３９の出力端子である。
【０００６】
次に図５のタイミングチャートを使い、図４のセンサの動作を説明する。なお図４で示されているＭＯＳトランジスタはすべてＮ型とし、ゲート電位がＨｉｇｈのレベルでオン状態、Ｌｏｗのレベルでオフ状態になるとする。図５におけるタイミングパルスを示す番号は図４におけるパルス入力端子の番号と一致させている。
【０００７】
まず垂直走査回路１７の動作によって行選択出力線１８−１がＨｉｇｈレベルとなると画素行列の第１行の動作が可能となる。パルス端子１６がＨｉｇｈレベルとなると画素の増幅用ＭＯＳトランジスタ３のソースが出力線８を通して定電流源９と接続することで画素のソースフォロワ出力が出力線８に出力される。そしてパルス端子１５をＨｉｇｈレベルとすることで増幅用ＭＯＳトランジスタ３のゲート部がリセット用ＭＯＳトランジスタ５によってリセットされ、次にパルス供給端子３７にＨｉｇｈパルスを印加した時、画素のリセット出力がＭＯＳトランジスタ２５を通して容量２３に蓄積される。
【０００８】
次に端子１４にＨｉｇｈパルスを印加することでフォトダイオード２に蓄積された信号電荷が転送用ＭＯＳトランジスタ４を通してＭＯＳトランジスタ３のゲートに転送される。引き続き端子３８にＨｉｇｈパルスを印加した時、画素のリセット出力に信号が上乗せされた出力がＭＯＳトランジスタ２６を通して容量２４に蓄積される。画素のリセット出力は各画素のＭＯＳトランジスタ３のしきい電圧のばらつきがあるためばらつきを生じる。よって容量２３と容量２４に蓄積された出力の差分がノイズのない純粋な信号となる。水平走査回路３４を動かせば出力線３５−１，３５−２が順次Ｈｉｇｈとなり各列の容量２３，２４に蓄積された出力はそれぞれＭＯＳトランジスタ２９，３０を通して水平出力線２７，２８に導かれる。出力線３５−１，３５−２のＨｉｇｈパルスが出力される前には端子３６をＨｉｇｈレベルとしＭＯＳトランジスタ３１，３２を通して水平出力線２７，２８をリセットしておく。水平出力線２７，２８に導かれた画素リセット出力及び画素リセットレベルに上乗せされた信号出力は差動アンプ３９に入力され、リセットレベル分が差し引かれた、すなわちノイズのない画素信号が出力端子４０から出力される。
【０００９】
【発明が解決しようとする課題】
しかし上記従来例ではひとつの画素を構成するＭＯＳトランジスタおよび、制御線の数が多く、縮小画素を実現するのが困難であるという課題があった。すなわち、図４に示した従来例においては、１画素はフォトダイオード、電源線、画素出力線のほか４つのＭＯＳトランジスタおよび３本の制御線を有しており、単純な構成であるＣＣＤの画素と比べると縮小画素の実現は不利であった。
【００１０】
本発明の主たる目的は、ＣＭＯＳセンサ等のＸＹアドレス型のセンサの画素を構成するトランジスタおよび制御線の数を減らし、画素の縮小化を容易にすることにある。
【００１１】
【課題を解決するための手段および作用】
本発明の固体撮像装置は、光電変換部と、前記光電変換部からの信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力部をリセットするために、リセット信号を前記入力部に供給するためのリセット用トランジスタと、を備える画素が２次元状に配置されているとともに、
一方向に配置された複数の画素からなる画素列の各増幅用トランジスタからの信号が読み出される出力線を有し、
前記画素列の各リセット用トランジスタの制御電極と前記出力線とが接続され、前記リセット用トランジスタは、前記出力線の信号レベルに応じて制御されることを特徴とする。
【００１３】
本発明について、図１の構成を例にとって説明する。
【００１４】
図１に示すように、本発明は、リセット手段となるリセット用ＭＯＳトランジスタ５のドレイン部に接続するリセット電位供給線を、読み出し手段となる増幅用ＭＯＳトランジスタ３のドレイン部に接続する電源供給線と共通化し、また画素出力線８をリセット用ＭＯＳトランジスタ５のゲートに接続し、行選択用のＭＯＳトランジスタとそのゲート電位制御線およびリセット用ＭＯＳトランジスタのゲート電位制御線をなくすことを可能とするものである。
【００１５】
上記構成において、画素出力線はリセット制御線の役目を兼ねさせ、増幅用トランジスタのゲートを電源線電位にリセットする動作時、画素出力線の電位を制御し、リセット用ＭＯＳトランジスタをＯＮ、ＯＦＦする。また電源供給線は行毎独立に電位が変えられるようにし、上記リセット動作時に、非選択行のリセット電位供給線は増幅用トランジスタが非動作となるような電位、選択行の電源供給線は増幅用トランジスタが動作するような電位に設定する。このような画素出力線および電源供給線の設定、制御により、従来のリセット用ＭＯＳトランジスタのゲート電位制御線、行選択用のＭＯＳトランジスタおよびそのゲート電位制御線は不要となり、画素の縮小化が容易となる。
【００１６】
【実施例】
以下、本発明の実施例について図面を用いて詳細に説明する。
［第１の実施例］
図１は本発明の第１の実施例を示す回路図である。本発明は画素構成および画素動作にかかわり、読み出し回路、水平走査系は図４に示した従来例と同じであるのでこの部分を省略し、ここでは、２×２画素固体撮像装置の画素配置部と垂直走査系、および画素出力線電位制御回路のみを示している。図１において、図４と同じ部分については同じ番号を付し、説明を省略する。
【００１７】
図１において、４１は画素ソースフォロワの定電流供給用ＭＯＳトランジスタ９のゲートに電位を供給し、定電流のＯＮ、ＯＦＦ制御をおこなうための制御端子、４２は画素出力線８の電位を制御するためのＭＯＳトランジスタ、４３はＭＯＳトランジスタ４２のゲート電位を制御するためのパルス入力端子である。また各列の画素出力線８はその列の画素のリセット用ＭＯＳトランジスタ５のゲートに接続されている。またリセット用ＭＯＳトランジスタ５のドレインと増幅用ＭＯＳトランジスタ３のドレインは共通に垂直シフトレジスタ（垂直走査回路）１７の出力線と接続している。この垂直シフトレジスタの出力線１８−１，１８−２は各行の画素ソースフォロワの電源としての役割を担うため、大きな電流供給能力があるとする。
【００１８】
なお、図１に示す各ＭＯＳトランジスタは、ＭＯＳトランジスタ４２以外はＮ型とし、ゲート電位がＨｉｇｈレベルの時にＯＮ、Ｌｏｗレベルの時にＯＦＦになるとする。ＭＯＳトランジスタ４２はＰ型とし、ゲート電位がＨｉｇｈレベルの時にＯＦＦ、Ｌｏｗレベルの時にＯＮになるとする。
【００１９】
次に本実施例の動作について説明するが、本実施例の動作は、図４、図５で説明した従来例と比べて、１行の画素信号の読み出しを行う前のリセット動作に違いがあるだけである。このリセット動作は端子４１および端子４３をＬｏｗレベルとして、ＭＯＳトランジスタ９をＯＦＦ、Ｐ型ＭＯＳトランジスタ４２をＯＮとして、画素出力線８の電位をＨｉｇｈレベルとする。この時リセット用ＭＯＳトランジスタ５はＯＮ状態となるが、垂直シフトレジスタの出力に従い、選択された行の画素の増幅用ＭＯＳトランジスタ３のゲート電位はＨｉｇｈに、非選択行の画素の増幅用ＭＯＳトランジスタ３のゲート電位はＬｏｗにリセットされる。次にＭＯＳトランジスタ９が定電流を流すように端子４１の電位を設定、端子４３電位をＨｉｇｈとしてＭＯＳトランジスタ４２をＯＦＦにする。この状態においては選択行の画素ソースフォロワのみが動作し、画素のリセット出力が出力線８に読み出される。以下、読み出し回路においてリセット出力を蓄積、フォトダイオード２の信号電荷をＭＯＳトランジスタ３のゲートへ転送、読み出し回路においてリセット＋信号出力を蓄積、という一連の動作、駆動は図４、図５で説明した動作、駆動と同じである。
【００２０】
図１において、各行のリセット電位供給源には垂直シフトレジスタの出力を用いているが、電流供給能力の高いバッファ回路を通した出力を用いてもよい。また上記動作において、画素のリセットが終了し、選択された画素の信号が画素出力線に出力された時点でリセット電位供給線がＨｉｇｈレベルとなるように駆動回路を設定してもよい。この時、画素出力線の電位は低く、非選択行の画素のＭＯＳトランジスタ３が導通するほどＭＯＳトランジスタ３のゲート電位が上がることはない。
【００２１】
以上説明した第１の実施例によって、画素を構成するＭＯＳトランジスタ、制御線の数が従来に比べて減るため、縮小画素の実現が容易となる。
［第２の実施例］
図２は本発明の第２の実施例を示す回路図である。本発明は画素構成および画素動作にかかわり、読み出し回路、水平走査系は図４に示した従来例と同じであるのでこの部分を省略し、４行×２列の２次元固体撮像装置の画素配置部と垂直走査系、および画素出力線電位制御回路のみを示している。図２において、図１、図４と同じ部品については同じ番号を付し、説明を省略する。
【００２２】
図２において、４４は列方向に隣接する２つのフォトダイオードを含む単位画素を示している。フォトダイオードは各々独立であるので、単位画素４４は撮像装置としての画素２つ分に相当するが、上記２つのフォトダイオードに蓄積した信号電荷は共通のアンプ用ＭＯＳトランジスタ３のゲート部に転送される。各列の画素出力線８はその列の画素のリセット用ＭＯＳトランジスタ５のゲートに接続されているのは図１と同じである。リセット用ＭＯＳトランジスタ５のドレインと増幅用ＭＯＳトランジスタ３のドレインが共通に接続するのも図１と同じであるが、フォトダイオードの行列配置において２行につき１本のリセット兼電源供給線がある。１８−１，１８−２，１８−３，１８−４は垂直シフトレジスタ１７の出力であり、それぞれ第１行目、第２行目、第３行目、第４行目のフォトダイオードを読み出すために選択する。４５は論理和ゲートであって、垂直シフトレジスタの出力線２本が入力され、その出力線４６は単位画素４４のリセット兼電源供給線となり、選択されたフォトダイオードが属する単位画素の供給線４６はＨｉｇｈレベルとなるが、電源供給用として十分な電流供給能力があるとする。
【００２３】
なお、図２のＭＯＳトランジスタは、ＭＯＳトランジスタ９以外はＮ型とし、ゲート電位がＨｉｇｈレベルの時にＯＮ、Ｌｏｗレベルの時にＯＦＦになるとする。ＭＯＳトランジスタ９のみはＰ型とし、ゲート電位がＨｉｇｈレベルの時にＯＦＦ、Ｌｏｗレベルの時にＯＮになるとする。
【００２４】
次にこの実施例の動作であるが、選択されたＭＯＳトランジスタ３のゲートをＨｉｇｈ電位でリセット、同時に選択されていないＭＯＳトランジスタ３のゲートをＬｏｗ電位でリセット、リセット出力読み出し、選択されたフォトダイオードの信号電荷転送、（リセット＋信号）出力読み出しという一連の動作は実施例１と同じであり、実施例１と違うのは、ひとつの単位画素に２つのフォトダイオードの出力を割り当てられているため、ひとつの単位画素が２行連続して選択されるということだけである。よって詳しい説明は省略する。
【００２５】
以上説明した第２の実施例においては、画素を構成するＭＯＳトランジスタ、制御線の数がフォトダイオード数に比べて、第１の実施例と比べてもさらに減るため、縮小画素の実現が容易となる。なお第２の実施例においては単位画素は２つのフォトダイオードを含むとしているが、２つ以上のフォトダイオードを含む構成にしても成り立つ。
【００２６】
なお上記第１の実施例、および第２の実施例におけるＭＯＳトランジスタのＮ型、Ｐ型、および駆動パルスの極性をそれぞれ逆にしてもよい。
【００２７】
次に上記第１及び第２の実施例の固体撮像装置を用いた撮像システムについて説明する。図３に基づいて、本発明の固体撮像素子をスチルカメラに適用した場合の一実施例について詳述する。
【００２８】
図３は本発明の固体撮像素子を“スチルビデオカメラ”に適用した場合を示すブロック図である。
【００２９】
図３において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０６は固体撮像素子１０４より出力される画像信号のアナログ−ディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は固体撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶するためのメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信するためのインターフェース部である。
【００３０】
次に、前述の構成における撮影時のスチルビデオカメラの動作について、説明する。
【００３１】
バリア１０１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、さらに、Ａ／Ｄ変換器１０６などの撮像系回路の電源がオンされる。
【００３２】
それから、露光量を制御するために、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部１０９で行う。
【００３３】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部１０９は絞りを制御する。
【００３４】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断したときは、再びレンズを駆動し測距を行う。
【００３５】
そして、合焦が確認された後に本露光が始まる。露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ−Ｄ変換され、信号処理部１０７を通り全体制御・演算１０９によりメモリ部に書き込まれる。その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。又外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００３６】
【発明の効果】
以上説明したように本発明によれば、画素を構成する構成部材、例えばＣＭＯＳセンサではＭＯＳトランジスタ、ゲート電位制御線の数を従来に比べて減らすことができ、画素の縮小化が容易となる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】本発明の固体撮像装置をスチルビデオカメラに適用した場合を示すブロック図である。
【図４】従来例の固体撮像装置を示す図である。
【図５】図４の固体撮像装置のタイミングチャート図である。
【符号の説明】
１ 画素
２ フォトダイオード
３ ＭＯＳトランジスタ
４ ＭＯＳトランジスタ
５ ＭＯＳトランジスタ
６ 電源線
７ ＭＯＳトランジスタ
８ 画素出力線
９ ＭＯＳトランジスタ
１０ ゲート制御線
１１ ゲート制御線
１２ ゲート制御線
１３ ゲート制御線
１４ パルス入力端子
１５ パルス入力端子
１６ パルス入力端子
１７ 垂直シフトレジスタ
１８−１，１８−２，１８−３，１８−４ 垂直シフトレジスタ出力線
１９ ＭＯＳトランジスタ
２０ ＭＯＳトランジスタ
２１ ＭＯＳトランジスタ
２２ 読み出し回路
２３ 蓄積容量
２４ 蓄積容量
２５ ＭＯＳトランジスタ
２６ ＭＯＳトランジスタ
２７ 水平出力線
２８ 水平出力線
２９ ＭＯＳトランジスタ
３０ ＭＯＳトランジスタ
３１ ＭＯＳトランジスタ
３２ ＭＯＳトランジスタ
３３ 電位供給端子
３４ 水平シフトレジスタ
３５−１，３５−２ 水平シフトレジスタの出力線
３６ パルス入力端子
３７ パルス入力端子
３８ パルス入力端子
３９ 差動アンプ
４０ 出力端子
４１ ゲート電位入力端子
４２ ＭＯＳトランジスタ
４３ パルス入力端子
４４ フォトダイオード共通単位画素
４５ 論理和ゲート
４６ 論理和ゲート４５の出力（画素のリセット兼電源供給線）
Claims (5)
- 光電変換部と、前記光電変換部からの信号を増幅して出力する増幅用トランジスタと、前記増幅用トランジスタの入力部をリセットするために、リセット信号を前記入力部に供給するためのリセット用トランジスタと、を備える画素が２次元状に配置されているとともに、
一方向に配置された複数の画素からなる画素列の各増幅用トランジスタからの信号が読み出される出力線を有し、
前記画素列の各リセット用トランジスタの制御電極と前記出力線とが接続され、前記リセット用トランジスタは、前記出力線の信号レベルに応じて制御されることを特徴とする固体撮像装置。 - 請求項１に記載の固体撮像装置において、前記増幅用トランジスタの、信号が出力される側とは異なる側の主電極と、前記リセット用トランジスタの、前記増幅用トランジスタの入力部接続側とは異なる側の主電極とに接続された信号配線を有し、前記信号配線に所定の電源レベルが供給されることを特徴とする固体撮像装置。
- 請求項１又は２に記載の固体撮像装置において、前記光電変換部と前記増幅用トランジスタの入力部との間に転送用トランジスタを備え、該光電変換部に蓄積された信号電荷は該転送用トランジスタを通して前記増幅用トランジスタの入力部に転送されることを特徴とする固体撮像装置。
- 請求項３に記載の固体撮像装置において、前記増幅用トランジスタの入力部には複数の前記転送用トランジスタが接続され、各転送用トランジスタにより複数の光電変換部から独立に信号電荷が転送されることを特徴とする固体撮像装置。
- 請求項１〜４のいずれかの請求項に記載の固体撮像装置と、該固体撮像装置へ光を結像する光学系と、該固体撮像装置からの出力信号を処理する信号処理回路とを有することを特徴とする撮像システム。
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