JP2003234962A - 相関二重サンプリング回路とこの相関二重サンプリング回路を備えたｃｍｏｓイメージセンサ - Google Patents
相関二重サンプリング回路とこの相関二重サンプリング回路を備えたｃｍｏｓイメージセンサInfo
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Abstract
(57)【要約】
【課題】 リセット動作により生じる参照電圧側のノー
ド電位のずれを軽減させる。 【解決手段】 リセット信号ＲＳＴを“Ｈ”にし、その
後ＲＳＴを“Ｌ”にすることで、フォトダイオードＤ１
が光に強度に応じた積分を開始する。この検出信号がＣ
ＤＳ回路２０に伝達される。ＣＤＳ回路２０では、ＳＷ
１とサンプリング用接続スイッチ２１とをオンにして積
分時間に応じた検出信号をＣ１とＣ２に電荷として蓄
え、一定時間経過後にＳＷ１とサンプリング用接続スイ
ッチ２１とをオフしてサンプリングした検出信号をホー
ルドする。次に、再度ＲＳＴを“Ｈ”にし、ＳＷ１をオ
ンし、その後ＲＳＴを“Ｌ”にしてＳＷ１もオフするこ
とより、Ｃ１にリセットノイズがサンプルホールドされ
る。これにより、検出信号の信号成分のみを取り出すこ
とができる。その後、出力用接続スイッチＳＷ３と読み
出し用接続スイッチ２２をオンにし、検出信号の信号成
分に応じた出力電圧信号を出力バスラインに転送する。
ド電位のずれを軽減させる。 【解決手段】 リセット信号ＲＳＴを“Ｈ”にし、その
後ＲＳＴを“Ｌ”にすることで、フォトダイオードＤ１
が光に強度に応じた積分を開始する。この検出信号がＣ
ＤＳ回路２０に伝達される。ＣＤＳ回路２０では、ＳＷ
１とサンプリング用接続スイッチ２１とをオンにして積
分時間に応じた検出信号をＣ１とＣ２に電荷として蓄
え、一定時間経過後にＳＷ１とサンプリング用接続スイ
ッチ２１とをオフしてサンプリングした検出信号をホー
ルドする。次に、再度ＲＳＴを“Ｈ”にし、ＳＷ１をオ
ンし、その後ＲＳＴを“Ｌ”にしてＳＷ１もオフするこ
とより、Ｃ１にリセットノイズがサンプルホールドされ
る。これにより、検出信号の信号成分のみを取り出すこ
とができる。その後、出力用接続スイッチＳＷ３と読み
出し用接続スイッチ２２をオンにし、検出信号の信号成
分に応じた出力電圧信号を出力バスラインに転送する。
Description
【０００１】
【発明の属する技術分野】本発明は相関二重サンプリン
グ回路とＣＭＯＳイメージセンサに関し、特に固体撮像
素子がマトリクス状に配置された画素部からの出力信号
処理を行なう相関二重サンプリング回路とこの相関二重
サンプリング回路を備えたＣＭＯＳイメージセンサに関
する。
グ回路とＣＭＯＳイメージセンサに関し、特に固体撮像
素子がマトリクス状に配置された画素部からの出力信号
処理を行なう相関二重サンプリング回路とこの相関二重
サンプリング回路を備えたＣＭＯＳイメージセンサに関
する。
【０００２】
【従来の技術】現在、デジタルカメラやデジタルビデオ
カメラ等に用いられる固体撮像素子には、ＣＣＤ（Char
ge Coupled Device）方式によるイメージセンサと、Ｃ
ＭＯＳ（Complementary Metal Oxide Semiconductor）
センサ方式によるイメージセンサと、がある。このう
ち、ＣＭＯＳイメージセンサは、ＣＣＤに比べて消費電
力が小さく、単一電源で駆動可能であること、タイミン
グ発生回路や読み出し回路等の周辺回路を一体的に形成
可能であること等の長所があり、近年、広く採用される
ようになってきている。
カメラ等に用いられる固体撮像素子には、ＣＣＤ（Char
ge Coupled Device）方式によるイメージセンサと、Ｃ
ＭＯＳ（Complementary Metal Oxide Semiconductor）
センサ方式によるイメージセンサと、がある。このう
ち、ＣＭＯＳイメージセンサは、ＣＣＤに比べて消費電
力が小さく、単一電源で駆動可能であること、タイミン
グ発生回路や読み出し回路等の周辺回路を一体的に形成
可能であること等の長所があり、近年、広く採用される
ようになってきている。
【０００３】ＣＭＯＳイメージセンサは、フォトダーオ
ードを含む単位画素がマトリクス状に配列された画素部
と、単位画素を順次走査する走査回路と、画素部からの
出力信号の処理を行なう相関二重サンプリング回路（Co
rrelate Double Sampling回路。以下、ＣＤＳ回路とす
る）とから構成される。
ードを含む単位画素がマトリクス状に配列された画素部
と、単位画素を順次走査する走査回路と、画素部からの
出力信号の処理を行なう相関二重サンプリング回路（Co
rrelate Double Sampling回路。以下、ＣＤＳ回路とす
る）とから構成される。
【０００４】ＣＤＳ回路について、図面を参照して説明
する。図５は、単位画素とＣＤＳ回路の回路図である。
単位画素１１は、１個のフォトダイオードＤ１、リセッ
ト用トランジスタＭ１、ドライブ用トランジスタＭ２、
及び選択用トランジスタＭ３とから成る。このような単
位画素１１がマトリクス状に複数配列されて画素部が形
成される。画素部は、垂直方向を走査する垂直走査シフ
トレジスタと水平方向を走査する水平走査シフトレジス
タによって順次走査される。
する。図５は、単位画素とＣＤＳ回路の回路図である。
単位画素１１は、１個のフォトダイオードＤ１、リセッ
ト用トランジスタＭ１、ドライブ用トランジスタＭ２、
及び選択用トランジスタＭ３とから成る。このような単
位画素１１がマトリクス状に複数配列されて画素部が形
成される。画素部は、垂直方向を走査する垂直走査シフ
トレジスタと水平方向を走査する水平走査シフトレジス
タによって順次走査される。
【０００５】ＣＤＳ回路６０は、画素部の水平方向の列
ごとにそれぞれ設けられている。自身の接続する列の単
位画素に対して、垂直走査レジスタによって選択された
行についての出力信号処理を行なう。ＣＤＳ回路６０
は、第１の容量Ｃ１と第２の容量Ｃ２、基準電位Ｖｒｅ
ｆを発生させる電源ＶＲＥＦ、信号を増幅する増幅器Ａ
ＭＰ１とＡＭＰ２、及び画素部１１との接続を制御する
スイッチＳＷ１と、Ｃ２の一端をＣ１とＶＲＥＦに接続
するスイッチＳＷ２、出力バスへ出力信号を出力するス
イッチＳＷ３のスイッチ素子から成る。
ごとにそれぞれ設けられている。自身の接続する列の単
位画素に対して、垂直走査レジスタによって選択された
行についての出力信号処理を行なう。ＣＤＳ回路６０
は、第１の容量Ｃ１と第２の容量Ｃ２、基準電位Ｖｒｅ
ｆを発生させる電源ＶＲＥＦ、信号を増幅する増幅器Ａ
ＭＰ１とＡＭＰ２、及び画素部１１との接続を制御する
スイッチＳＷ１と、Ｃ２の一端をＣ１とＶＲＥＦに接続
するスイッチＳＷ２、出力バスへ出力信号を出力するス
イッチＳＷ３のスイッチ素子から成る。
【０００６】また、電流源Ｉ１は、単位画素１１のトラ
ンジスタＭ２を増幅器として動作させるために設けられ
ている。このような単位画素とＣＤＳ回路の動作につい
て説明する。図６は、ＣＤＳ回路のタイミングチャート
である。
ンジスタＭ２を増幅器として動作させるために設けられ
ている。このような単位画素とＣＤＳ回路の動作につい
て説明する。図６は、ＣＤＳ回路のタイミングチャート
である。
【０００７】最初に、垂直走査シフトレジスタにより、
１行目の画素を選択する選択信号ＳＬＣＴ１がオン（Ｈ
レベルに変化する）される。続いて、初期リセットと呼
ばれる１回目のリセットを行なうため、１行目の画素行
をリセットするリセット信号ＲＳＴ１を一定期間“Ｈ”
にされる。このとき、フォトダイオードＤ１のカソード
側の電位が一定の電圧ＶＲになる。リセット時間終了後
にＲＳＴ１を“Ｌ”にすることで、フォトダイオードＤ
１に光の強度に応じた積分を開始させる。その後、列ご
とに設けられたＣＤＳ回路６０のＳＷ２（順にＳＷ２−
１、ＳＷ２―２、・・・、ＳＷ２−７、ＳＷ２−８とす
る）とＳＷ１とをオンにして、フォトダイオードＤ１の
積分時間に応じた検出信号をＣ１に電荷として蓄え、同
時にＣ２に対しても電荷として検出信号を蓄える。一定
時間経過後に、ＳＷ１とＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８をオフして、サンプリング
した検出信号をホールドする。続いて、２回目のリセッ
トとしてＲＳＴ１信号を一定期間“Ｈ”にし、この間に
ＳＷ１をオンする。これにより、リセットノイズがＣ１
に蓄えられる。所定の時間経過後に、ＳＷ１もオフす
る。この動作により、Ｃ２のＶＣ２におけるノード電位
は、
１行目の画素を選択する選択信号ＳＬＣＴ１がオン（Ｈ
レベルに変化する）される。続いて、初期リセットと呼
ばれる１回目のリセットを行なうため、１行目の画素行
をリセットするリセット信号ＲＳＴ１を一定期間“Ｈ”
にされる。このとき、フォトダイオードＤ１のカソード
側の電位が一定の電圧ＶＲになる。リセット時間終了後
にＲＳＴ１を“Ｌ”にすることで、フォトダイオードＤ
１に光の強度に応じた積分を開始させる。その後、列ご
とに設けられたＣＤＳ回路６０のＳＷ２（順にＳＷ２−
１、ＳＷ２―２、・・・、ＳＷ２−７、ＳＷ２−８とす
る）とＳＷ１とをオンにして、フォトダイオードＤ１の
積分時間に応じた検出信号をＣ１に電荷として蓄え、同
時にＣ２に対しても電荷として検出信号を蓄える。一定
時間経過後に、ＳＷ１とＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８をオフして、サンプリング
した検出信号をホールドする。続いて、２回目のリセッ
トとしてＲＳＴ１信号を一定期間“Ｈ”にし、この間に
ＳＷ１をオンする。これにより、リセットノイズがＣ１
に蓄えられる。所定の時間経過後に、ＳＷ１もオフす
る。この動作により、Ｃ２のＶＣ２におけるノード電位
は、
【０００８】
【数１】
Ｖｒｅｆ−（（検出信号＋リセットノイズ）−リセットノイズ） ・・・（１）
になり、信号成分のみを取り出すことができる。その
後、水平走査シフトレジスタの走査信号に同期して、Ｃ
ＤＳ回路ごとのＳＷ２（ＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８）とＳＷ３（ＳＷ３−１、
ＳＷ３−２、・・・、ＳＷ３−７、ＳＷ３−８）をオンす
ることで、出力バスラインに信号を転送していく。
後、水平走査シフトレジスタの走査信号に同期して、Ｃ
ＤＳ回路ごとのＳＷ２（ＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８）とＳＷ３（ＳＷ３−１、
ＳＷ３−２、・・・、ＳＷ３−７、ＳＷ３−８）をオンす
ることで、出力バスラインに信号を転送していく。
【０００９】
【発明が解決しようとする課題】しかし、従来のＣＤＳ
回路では、検出信号のサンプリングをするためのスイッ
チング素子と読み出し用のスイッチング素子とが同一で
あるため、スイッチオフ時に基準としていた参照電圧側
のノード電位がずれてしまい、出力画像に明暗の差が生
じてしまうという問題がある。
回路では、検出信号のサンプリングをするためのスイッ
チング素子と読み出し用のスイッチング素子とが同一で
あるため、スイッチオフ時に基準としていた参照電圧側
のノード電位がずれてしまい、出力画像に明暗の差が生
じてしまうという問題がある。
【００１０】上記の説明のように、ＣＤＳ回路６０で
は、検出信号のサンプリングをするために、フォトダイ
オードＤ１の積分時間に応じた検出信号をＣ１とＣ２に
電荷として蓄える際に、スイッチＳＷ１とスイッチＳＷ
２をオンし、一定時間経過後にオフしている。このスイ
ッチＳＷ２をオフする際に、スイッチＳＷ２を構成する
スイッチング素子のゲートとソース、ゲートとドレイン
間に寄生する容量の影響で、基準としていた参照電圧側
のノードの電位の値がずれてしまう。
は、検出信号のサンプリングをするために、フォトダイ
オードＤ１の積分時間に応じた検出信号をＣ１とＣ２に
電荷として蓄える際に、スイッチＳＷ１とスイッチＳＷ
２をオンし、一定時間経過後にオフしている。このスイ
ッチＳＷ２をオフする際に、スイッチＳＷ２を構成する
スイッチング素子のゲートとソース、ゲートとドレイン
間に寄生する容量の影響で、基準としていた参照電圧側
のノードの電位の値がずれてしまう。
【００１１】また、レイアウトに起因するノードの電位
の値のずれも生じる。図７は、レイアウトの概略と参照
電圧の変化を示している。（１）はレイアウトの概略図
であり、（２）はスイッチＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８に応じた参照電圧の変化の
模式図である。
の値のずれも生じる。図７は、レイアウトの概略と参照
電圧の変化を示している。（１）はレイアウトの概略図
であり、（２）はスイッチＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８に応じた参照電圧の変化の
模式図である。
【００１２】図７の（１）を参照すると、単位画素１１
からの出力信号のサンプリングを行なうためのスイッチ
ング素子と、出力バスへの読み出しを行なうためのスイ
ッチング素子を兼ねるスイッチＳＷ２は列ごとに設けら
れたＣＤＳ回路それぞれに存在し、それぞれのスイッチ
ング素子６１、例えば、ＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８は、一列に配列され、共通
の参照電圧信号線６２に接続される。それぞれのスイッ
チング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−
７、ＳＷ２−８は、ＳＷ２スイッチのオン／オフ制御回
路６３により制御される。ＳＷ２スイッチのオン／オフ
制御回路６３は、共通動作用の制御信号が入力すると、
それぞれのスイッチング素子６１に対応して設けられた
オン／オフ制御信号生成部６４が制御信号を生成し、ス
イッチング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２
−７、ＳＷ２−８に共通動作させる。このように、スイ
ッチング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−
７、ＳＷ２−８は、共通動作用制御信号によりオン／オ
フするが、実際にはそこに遅延が生じる。このため、Ｓ
Ｗ２のオン／オフによりＣＤＳ回路の持つ容量の影響を
受け、参照電圧の値が揺れる。ここで、ＳＷ２−１から
ＳＷ２−８へ順にオフされていくとすると、参照電圧の
揺れと参照電圧信号線６２が有する配線抵抗等により、
参照電圧のずれが徐々に大きくなっていく。（２）を参
照し、理想的な参照電圧値（基準電位Ｖｒｅｆ）を破線
とすると、例えば、ＳＷ２−１においてはほぼ理想的な
参照電圧値であるが、容量や配線抵抗等の影響によりＳ
Ｗ２−８における参照電圧値は理想的な基準電位（Ｖｒ
ｅｆ）より下がってしまう。このような参照電圧の揺れ
により、参照電圧側のノードの電位ＶＣ２がずれてしま
う。この結果、Ｃ２に蓄えられる電荷量にずれが生じ、
ＣＤＳ回路６０による検出信号の読み出し結果に明暗の
差が生じるという問題があった。例えば、ＳＷ２−１、
ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８に対応する
画素が同じ光度を表す検出信号を出力した場合であって
も、図７（２）のような場合、ＳＷ２−１に対応する画
素よりもＳＷ２−８に対応する画素の方が暗いという明
暗の差が生じてしまう。ここでは、ＳＷ２−８における
参照電圧値が理想的な基準電位（Ｖｒｅｆ）よりも下が
ってしまう場合で説明したが、スイッチの制御の仕方に
よっては、Ｖｒｅｆ電位よりも高くなってしまうことも
ある。この場合も同様に、対応する画素に明暗が生じ
る。
からの出力信号のサンプリングを行なうためのスイッチ
ング素子と、出力バスへの読み出しを行なうためのスイ
ッチング素子を兼ねるスイッチＳＷ２は列ごとに設けら
れたＣＤＳ回路それぞれに存在し、それぞれのスイッチ
ング素子６１、例えば、ＳＷ２−１、ＳＷ２−２、・・
・、ＳＷ２−７、ＳＷ２−８は、一列に配列され、共通
の参照電圧信号線６２に接続される。それぞれのスイッ
チング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−
７、ＳＷ２−８は、ＳＷ２スイッチのオン／オフ制御回
路６３により制御される。ＳＷ２スイッチのオン／オフ
制御回路６３は、共通動作用の制御信号が入力すると、
それぞれのスイッチング素子６１に対応して設けられた
オン／オフ制御信号生成部６４が制御信号を生成し、ス
イッチング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２
−７、ＳＷ２−８に共通動作させる。このように、スイ
ッチング素子ＳＷ２−１、ＳＷ２−２、・・・、ＳＷ２−
７、ＳＷ２−８は、共通動作用制御信号によりオン／オ
フするが、実際にはそこに遅延が生じる。このため、Ｓ
Ｗ２のオン／オフによりＣＤＳ回路の持つ容量の影響を
受け、参照電圧の値が揺れる。ここで、ＳＷ２−１から
ＳＷ２−８へ順にオフされていくとすると、参照電圧の
揺れと参照電圧信号線６２が有する配線抵抗等により、
参照電圧のずれが徐々に大きくなっていく。（２）を参
照し、理想的な参照電圧値（基準電位Ｖｒｅｆ）を破線
とすると、例えば、ＳＷ２−１においてはほぼ理想的な
参照電圧値であるが、容量や配線抵抗等の影響によりＳ
Ｗ２−８における参照電圧値は理想的な基準電位（Ｖｒ
ｅｆ）より下がってしまう。このような参照電圧の揺れ
により、参照電圧側のノードの電位ＶＣ２がずれてしま
う。この結果、Ｃ２に蓄えられる電荷量にずれが生じ、
ＣＤＳ回路６０による検出信号の読み出し結果に明暗の
差が生じるという問題があった。例えば、ＳＷ２−１、
ＳＷ２−２、・・・、ＳＷ２−７、ＳＷ２−８に対応する
画素が同じ光度を表す検出信号を出力した場合であって
も、図７（２）のような場合、ＳＷ２−１に対応する画
素よりもＳＷ２−８に対応する画素の方が暗いという明
暗の差が生じてしまう。ここでは、ＳＷ２−８における
参照電圧値が理想的な基準電位（Ｖｒｅｆ）よりも下が
ってしまう場合で説明したが、スイッチの制御の仕方に
よっては、Ｖｒｅｆ電位よりも高くなってしまうことも
ある。この場合も同様に、対応する画素に明暗が生じ
る。
【００１３】また、画素部の高精細化に伴い、画素部か
らの出力信号の読み出しスピードの高速化が要求されて
いる。このため、読み出し時に用いるスイッチング素子
ＳＷ２のオン抵抗を小さくするために、ゲート幅を大き
く設計しなければならない。しかしながら、ゲート幅を
大きくすることにより、そこに生じる寄生容量の影響が
大きくなり、参照電圧側のノード電位のずれを大きくす
ることになる。
らの出力信号の読み出しスピードの高速化が要求されて
いる。このため、読み出し時に用いるスイッチング素子
ＳＷ２のオン抵抗を小さくするために、ゲート幅を大き
く設計しなければならない。しかしながら、ゲート幅を
大きくすることにより、そこに生じる寄生容量の影響が
大きくなり、参照電圧側のノード電位のずれを大きくす
ることになる。
【００１４】このような参照電圧側のノード電位のずれ
により生じる出力信号のずれは、ＣＤＳ回路の次段に存
在する増幅器によって増大されるため、ＣＤＳ回路から
の出力時には小さな値であっても、最終的には画像の明
暗に差が生じてしまう。例えば、１６倍のアンプが次段
にあった場合、１ｍＶのずれが１６ｍＶに増幅されてし
まう。
により生じる出力信号のずれは、ＣＤＳ回路の次段に存
在する増幅器によって増大されるため、ＣＤＳ回路から
の出力時には小さな値であっても、最終的には画像の明
暗に差が生じてしまう。例えば、１６倍のアンプが次段
にあった場合、１ｍＶのずれが１６ｍＶに増幅されてし
まう。
【００１５】本発明はこのような点に鑑みてなされたも
のであり、リセット動作により生じる参照電圧側のノー
ド電位のずれを軽減させる相関二重サンプリング回路及
びこの相関二重サンプリング回路を備えたＣＭＯＳイメ
ージセンサを提供することを目的とする。
のであり、リセット動作により生じる参照電圧側のノー
ド電位のずれを軽減させる相関二重サンプリング回路及
びこの相関二重サンプリング回路を備えたＣＭＯＳイメ
ージセンサを提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明では上記課題を解
決するために、固体撮像素子がマトリクス状に配置され
た画素部からの出力信号処理を行なう相関二重サンプリ
ング回路において、画素部のリセットにより生じるノイ
ズに相当するリセットレベル信号をサンプルホールドす
る第１の容量と、前記画素部において光電変換された検
出信号をサンプルホールドする第２の容量と、前記検出
信号を所定の電位を基準にサンプリングするために前記
所定の電位を発生させる所定の電源と前記第２の容量と
の接続を制御するサンプリング用接続スイッチと、前記
第２の容量と前記第１の容量にサンプルホールドされた
電荷より得られる前記検出信号と前記リセットレベル信
号との差に応じた出力信号の読み出しを制御する読み出
し用接続スイッチと、を具備することを特徴とする相関
二重サンプリング回路、が提供される。
決するために、固体撮像素子がマトリクス状に配置され
た画素部からの出力信号処理を行なう相関二重サンプリ
ング回路において、画素部のリセットにより生じるノイ
ズに相当するリセットレベル信号をサンプルホールドす
る第１の容量と、前記画素部において光電変換された検
出信号をサンプルホールドする第２の容量と、前記検出
信号を所定の電位を基準にサンプリングするために前記
所定の電位を発生させる所定の電源と前記第２の容量と
の接続を制御するサンプリング用接続スイッチと、前記
第２の容量と前記第１の容量にサンプルホールドされた
電荷より得られる前記検出信号と前記リセットレベル信
号との差に応じた出力信号の読み出しを制御する読み出
し用接続スイッチと、を具備することを特徴とする相関
二重サンプリング回路、が提供される。
【００１７】このような構成の相関二重サンプリング回
路（ＣＤＳ回路）２０と入力用接続スイッチＳＷ１を介
して接続する画素部を構成する単位画素１１では、画素
列の選択に応じて選択信号ＳＬＣＴがオンされることに
より動作を開始する。選択信号ＳＬＣＴがオンされると
同時、あるいはその後にリセット信号ＲＳＴを“Ｈ”に
してフォトダイオードＤ１のカソード側の電位を初期電
位ＶＲにリセットする。一定時間経過後にＲＳＴを
“Ｌ”にすることで、フォトダイオードＤ１が光に強度
に応じた積分を開始する。この積分時間に応じた検出信
号が、選択用トランジスタＭ３を介してＣＤＳ回路２０
に伝達される。ＣＤＳ回路２０では、単位画素１１から
の出力信号を接続する入力用接続スイッチＳＷ１と、サ
ンプリング用接続スイッチ２１とをオンにして積分時間
に応じた検出信号を第１の容量Ｃ１と第２の容量Ｃ２に
電荷として蓄える。一定時間経過後に、ＳＷ１とサンプ
リング用接続スイッチ２１とをオフし、サンプリングし
た検出信号をホールドする。次に、再度ＲＳＴを“Ｈ”
にし、ＳＷ１をオンし、一定時間経過後にＲＳＴを
“Ｌ”にし、所定の時間後にＳＷ１もオフする。この動
作により、第１の容量Ｃ１にリセットノイズに相当する
リセットレベル信号がサンプリングされてホールドされ
る。これにより、検出信号の信号成分のみを取り出すこ
とができるようになる。その後、水平走査の信号に同期
して出力用接続スイッチＳＷ３と読み出し用接続スイッ
チ２２をオンにすることで、出力バスに検出信号の信号
成分に応じた出力電圧信号が出力バスラインに転送され
る。
路（ＣＤＳ回路）２０と入力用接続スイッチＳＷ１を介
して接続する画素部を構成する単位画素１１では、画素
列の選択に応じて選択信号ＳＬＣＴがオンされることに
より動作を開始する。選択信号ＳＬＣＴがオンされると
同時、あるいはその後にリセット信号ＲＳＴを“Ｈ”に
してフォトダイオードＤ１のカソード側の電位を初期電
位ＶＲにリセットする。一定時間経過後にＲＳＴを
“Ｌ”にすることで、フォトダイオードＤ１が光に強度
に応じた積分を開始する。この積分時間に応じた検出信
号が、選択用トランジスタＭ３を介してＣＤＳ回路２０
に伝達される。ＣＤＳ回路２０では、単位画素１１から
の出力信号を接続する入力用接続スイッチＳＷ１と、サ
ンプリング用接続スイッチ２１とをオンにして積分時間
に応じた検出信号を第１の容量Ｃ１と第２の容量Ｃ２に
電荷として蓄える。一定時間経過後に、ＳＷ１とサンプ
リング用接続スイッチ２１とをオフし、サンプリングし
た検出信号をホールドする。次に、再度ＲＳＴを“Ｈ”
にし、ＳＷ１をオンし、一定時間経過後にＲＳＴを
“Ｌ”にし、所定の時間後にＳＷ１もオフする。この動
作により、第１の容量Ｃ１にリセットノイズに相当する
リセットレベル信号がサンプリングされてホールドされ
る。これにより、検出信号の信号成分のみを取り出すこ
とができるようになる。その後、水平走査の信号に同期
して出力用接続スイッチＳＷ３と読み出し用接続スイッ
チ２２をオンにすることで、出力バスに検出信号の信号
成分に応じた出力電圧信号が出力バスラインに転送され
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の一実施の形態で
あるＣＤＳ回路の回路図である。
を参照して説明する。図１は、本発明の一実施の形態で
あるＣＤＳ回路の回路図である。
【００１９】ＣＤＳ回路２０は、水平・垂直方向に複数
配列された単位画素１１の出力信号を入力し、その出力
信号処理を行なう。単位画素１１は、１個のフォトダイ
オードＤ１と、３個のＮチャンネルＭＯＳトランジスタ
とにより構成されている。フォトダイオードＤ１のカソ
ードは、トランジスタＭ１のソース及びトランジスタＭ
２のゲートに接続されている。リセット用トランジスタ
であるトランジスタＭ１のゲートはリセット信号ＲＳＴ
が供給されるリセット線に接続され、ドレインは基準電
圧ＶＲが供給される電源線に接続されている。また、ド
ライブ用トランジスタであるトランジスタＭ２のドレイ
ンはＭ１と同様に基準電圧ＶＲが供給される電源線に接
続されており、ソースはトランジスタＭ３のドレインに
接続されている。さらに、選択用トランジスタであるト
ランジスタＭ３のゲートは、セレクト信号ＳＬＣＴが供
給される列選択線に接続され、ソースは電流源Ｉ１とＣ
ＤＳ回路２０のスイッチＳＷ１に接続されている。
配列された単位画素１１の出力信号を入力し、その出力
信号処理を行なう。単位画素１１は、１個のフォトダイ
オードＤ１と、３個のＮチャンネルＭＯＳトランジスタ
とにより構成されている。フォトダイオードＤ１のカソ
ードは、トランジスタＭ１のソース及びトランジスタＭ
２のゲートに接続されている。リセット用トランジスタ
であるトランジスタＭ１のゲートはリセット信号ＲＳＴ
が供給されるリセット線に接続され、ドレインは基準電
圧ＶＲが供給される電源線に接続されている。また、ド
ライブ用トランジスタであるトランジスタＭ２のドレイ
ンはＭ１と同様に基準電圧ＶＲが供給される電源線に接
続されており、ソースはトランジスタＭ３のドレインに
接続されている。さらに、選択用トランジスタであるト
ランジスタＭ３のゲートは、セレクト信号ＳＬＣＴが供
給される列選択線に接続され、ソースは電流源Ｉ１とＣ
ＤＳ回路２０のスイッチＳＷ１に接続されている。
【００２０】単位画素１１の動作について説明する。リ
セット信号ＲＳＴが“Ｈ”になると、フォトダイオード
Ｄ１のカソード側の電位が一定の電圧ＶＲになる。続い
てリセット信号ＲＳＴが“Ｌ”になった後、フォトダイ
オードＤ１に光が到達すると、フォトダイオードＤ１の
光の強度に応じた電荷が発生する。この電荷により、Ｖ
ＰＤの電位、すなわちトランジスタＭ２のゲート電圧が
変化する。セレクト信号ＳＬＣＴが“Ｈ”になると、そ
のときのＶＰＤの電位に応じた電気信号がトランジスタ
Ｍ３を介してＣＤＳ回路２０に伝達される。
セット信号ＲＳＴが“Ｈ”になると、フォトダイオード
Ｄ１のカソード側の電位が一定の電圧ＶＲになる。続い
てリセット信号ＲＳＴが“Ｌ”になった後、フォトダイ
オードＤ１に光が到達すると、フォトダイオードＤ１の
光の強度に応じた電荷が発生する。この電荷により、Ｖ
ＰＤの電位、すなわちトランジスタＭ２のゲート電圧が
変化する。セレクト信号ＳＬＣＴが“Ｈ”になると、そ
のときのＶＰＤの電位に応じた電気信号がトランジスタ
Ｍ３を介してＣＤＳ回路２０に伝達される。
【００２１】ＣＤＳ回路２０は、単位画素１１からの出
力信号の入力を制御する入力用接続スイッチＳＷ１、単
位画素１１からの出力信号をそれぞれサンプルホールド
する第１の容量Ｃ１と容量Ｃ２、参照電位Ｖｒｅｆを発
生させる電源ＶＲＥＦ、サンプリング時に容量Ｃ２と電
源ＶＲＥＦとを接続するサンプリング用接続スイッチ２
１、読み出し時に容量Ｃ２と電源ＶＲＥＦとを接続する
読み出し用接続スイッチ２２、増幅器ＡＭＰ１とＡＭＰ
２、及び水平走査側からの信号に応じて出力バスへの出
力を制御する出力用接続スイッチＳＷ３から構成され
る。
力信号の入力を制御する入力用接続スイッチＳＷ１、単
位画素１１からの出力信号をそれぞれサンプルホールド
する第１の容量Ｃ１と容量Ｃ２、参照電位Ｖｒｅｆを発
生させる電源ＶＲＥＦ、サンプリング時に容量Ｃ２と電
源ＶＲＥＦとを接続するサンプリング用接続スイッチ２
１、読み出し時に容量Ｃ２と電源ＶＲＥＦとを接続する
読み出し用接続スイッチ２２、増幅器ＡＭＰ１とＡＭＰ
２、及び水平走査側からの信号に応じて出力バスへの出
力を制御する出力用接続スイッチＳＷ３から構成され
る。
【００２２】入力用接続スイッチＳＷ１は、電流源Ｉ１
と、単位画素１１の選択用トランジスタＭ３のソース及
びＣＤＳ回路２０内の容量Ｃ１の一端に接続し、単位画
素１１の検出した検出信号をＣＤＳ回路２０内に取り込
む。
と、単位画素１１の選択用トランジスタＭ３のソース及
びＣＤＳ回路２０内の容量Ｃ１の一端に接続し、単位画
素１１の検出した検出信号をＣＤＳ回路２０内に取り込
む。
【００２３】第１の容量Ｃ１は、一端がＳＷ１を介して
単位画素１１の出力端子と、増幅器ＡＭＰ１に接続し、
他の一端が電源ＶＲＥＦとサンプリング用接続スイッチ
２１を介して第２の容量Ｃ２の一端に接続する。初期リ
セット後に単位画素１１から出力されるフォトダイオー
ドＤ１が検出した光の強度に応じた検出信号をサンプル
ホールドし、再度のリセット時にリセットにより生じた
ノイズに相当するリセットレベル信号をサンプルホール
ドする。
単位画素１１の出力端子と、増幅器ＡＭＰ１に接続し、
他の一端が電源ＶＲＥＦとサンプリング用接続スイッチ
２１を介して第２の容量Ｃ２の一端に接続する。初期リ
セット後に単位画素１１から出力されるフォトダイオー
ドＤ１が検出した光の強度に応じた検出信号をサンプル
ホールドし、再度のリセット時にリセットにより生じた
ノイズに相当するリセットレベル信号をサンプルホール
ドする。
【００２４】第２の容量Ｃ２は、一端が増幅器ＡＭＰ１
に接続し、他の一端が増幅器ＡＭＰ２と、サンプリング
用接続スイッチ２１及び読み出しよう接続スイッチ２２
を介して電源ＶＲＥＦと第１の容量Ｃ１に接続する。初
期リセット時には、サンプリング用接続スイッチ２１を
介して電源ＶＲＥＦと第１の容量Ｃ１に接続し、単位画
素１１の検出信号をサンプルホールドする。次の再度の
リセットにより、ＶＣ２のノードの電位は、式（１）で
表した値となる。その後、読み出し用接続スイッチ２２
と出力用接続スイッチＳＷ３がオンになり、ＶＣ２のノ
ードの電位に応じた出力信号が転送される。
に接続し、他の一端が増幅器ＡＭＰ２と、サンプリング
用接続スイッチ２１及び読み出しよう接続スイッチ２２
を介して電源ＶＲＥＦと第１の容量Ｃ１に接続する。初
期リセット時には、サンプリング用接続スイッチ２１を
介して電源ＶＲＥＦと第１の容量Ｃ１に接続し、単位画
素１１の検出信号をサンプルホールドする。次の再度の
リセットにより、ＶＣ２のノードの電位は、式（１）で
表した値となる。その後、読み出し用接続スイッチ２２
と出力用接続スイッチＳＷ３がオンになり、ＶＣ２のノ
ードの電位に応じた出力信号が転送される。
【００２５】サンプリング用接続スイッチ２１は、一端
が第２の容量Ｃ２の一端に接続され、他の一端が第１の
容量Ｃ１の一端と電源ＶＲＥＦとに接続される。サンプ
リング時にオンして第２の容量Ｃ２を第１の容量Ｃ１と
電源ＶＲＥＦと接続し、サンプリング終了時にオフして
切り離す。後述するが、サンプリングに要する時間は余
裕があるので、サンプリング用接続スイッチ２１のゲー
ト幅は、読み出し用接続スイッチ２２と比較して小さな
サイズで構成することができる。例えば、半導体プロセ
スの製造技術において可能な最小幅で構成することもで
きる。このため、ゲート−ソース／ドレイン間の寄生容
量の影響をあまり受けずにホールド動作を完了すること
ができる。
が第２の容量Ｃ２の一端に接続され、他の一端が第１の
容量Ｃ１の一端と電源ＶＲＥＦとに接続される。サンプ
リング時にオンして第２の容量Ｃ２を第１の容量Ｃ１と
電源ＶＲＥＦと接続し、サンプリング終了時にオフして
切り離す。後述するが、サンプリングに要する時間は余
裕があるので、サンプリング用接続スイッチ２１のゲー
ト幅は、読み出し用接続スイッチ２２と比較して小さな
サイズで構成することができる。例えば、半導体プロセ
スの製造技術において可能な最小幅で構成することもで
きる。このため、ゲート−ソース／ドレイン間の寄生容
量の影響をあまり受けずにホールド動作を完了すること
ができる。
【００２６】読み出し用接続スイッチ２２は、一端が第
２の容量Ｃ２の一端に接続され、他の一端が第１の容量
Ｃ１の一端と電源ＶＲＥＦとに接続される。出力用接続
スイッチＳＷ３に従ってオン／オフし、ＶＣ２のノード
の電位に応じた出力信号を転送する。読み出し用接続ス
イッチ２２は、画素部１０の高精細化に伴い、読み出し
スピードの高速化が要求されているため、ゲート幅を大
きくしなければならない。
２の容量Ｃ２の一端に接続され、他の一端が第１の容量
Ｃ１の一端と電源ＶＲＥＦとに接続される。出力用接続
スイッチＳＷ３に従ってオン／オフし、ＶＣ２のノード
の電位に応じた出力信号を転送する。読み出し用接続ス
イッチ２２は、画素部１０の高精細化に伴い、読み出し
スピードの高速化が要求されているため、ゲート幅を大
きくしなければならない。
【００２７】出力用接続スイッチＳＷ３は、水平走査の
信号に同期してオンし、ＣＤＳ回路２０の生成した単位
画素１１の検出信号からノイズ分を除去した信号成分の
みを出力バスラインに転送する。
信号に同期してオンし、ＣＤＳ回路２０の生成した単位
画素１１の検出信号からノイズ分を除去した信号成分の
みを出力バスラインに転送する。
【００２８】上記の説明のＣＤＳ回路２０は、ＣＭＯＳ
イメージセンサに組み込まれる。図２は、ＣＭＯＳイメ
ージセンサの基本構成図である。図１と同じものには同
じ番号を付し、説明は省略する。
イメージセンサに組み込まれる。図２は、ＣＭＯＳイメ
ージセンサの基本構成図である。図１と同じものには同
じ番号を付し、説明は省略する。
【００２９】ＣＭＯＳイメージセンサは、単位画素１１
がマトリクス状に配置された画素部１０と、画素部１０
からの出力信号処理を行なうＣＤＳ回路２０、画素部１
０の垂直方向の走査を行なうとともにリセット信号を制
御する垂直走査シフトレジスタ／リセット制御回路３１
及び水平方向の走査を制御する水平走査シフトレジスタ
３２から成る走査回路と、走査及びサンプリングのため
のタイミング信号を生成するタイミング発生回路（以
下、ＴＧ回路とする）４０とから構成される。
がマトリクス状に配置された画素部１０と、画素部１０
からの出力信号処理を行なうＣＤＳ回路２０、画素部１
０の垂直方向の走査を行なうとともにリセット信号を制
御する垂直走査シフトレジスタ／リセット制御回路３１
及び水平方向の走査を制御する水平走査シフトレジスタ
３２から成る走査回路と、走査及びサンプリングのため
のタイミング信号を生成するタイミング発生回路（以
下、ＴＧ回路とする）４０とから構成される。
【００３０】ＴＧ回路４０は、画素部１０の行を選択す
る選択信号ＳＬＣＴ＊、リセット信号ＲＳＴ＊及び画素
部１０とＣＤＳ回路２０を接続するスイッチＳＷ１−＊
＊とＳＷ２１−＊＊を制御する制御信号を生成する。こ
こで、＊は任意の行を表し、＊＊は任意の行と列を表
す。
る選択信号ＳＬＣＴ＊、リセット信号ＲＳＴ＊及び画素
部１０とＣＤＳ回路２０を接続するスイッチＳＷ１−＊
＊とＳＷ２１−＊＊を制御する制御信号を生成する。こ
こで、＊は任意の行を表し、＊＊は任意の行と列を表
す。
【００３１】ＣＤＳ回路２０は、水平方向の列ごとに設
けられており、垂直走査シフトレジスタ／リセット制御
回路３１によって選択されたラインの単位画素１１の検
出信号を、水平走査シフトレジスタ３２の出力する水平
走査信号に従って順次出力する。
けられており、垂直走査シフトレジスタ／リセット制御
回路３１によって選択されたラインの単位画素１１の検
出信号を、水平走査シフトレジスタ３２の出力する水平
走査信号に従って順次出力する。
【００３２】増幅器５０は、出力バスラインに転送され
たＣＤＳ回路２０からの出力信号を増幅して、次の回路
へ転送する。このような構成のＣＤＳ回路及びＣＭＯＳ
イメージセンサの動作について説明する。図３は、本発
明の一実施の形態であるＣＭＯＳイメージセンサのＣＤ
Ｓ回路部のタイミングチャートである。
たＣＤＳ回路２０からの出力信号を増幅して、次の回路
へ転送する。このような構成のＣＤＳ回路及びＣＭＯＳ
イメージセンサの動作について説明する。図３は、本発
明の一実施の形態であるＣＭＯＳイメージセンサのＣＤ
Ｓ回路部のタイミングチャートである。
【００３３】垂直走査シフトレジスタ／リセット制御回
路３１から選択信号ＳＬＣＴがオンされ、画素部１０の
任意の行が選択される。図３では、行１が選択され、Ｓ
ＬＣＴ１がオンになっている。ＳＬＣＴ１が選択される
と同時に、あるいは、その後に、ＲＳＴ端子がオンさ
れ、ＲＳＴ１が“Ｈ”に変化することで、フォトダイオ
ードＤ１のカソード電位が初期電位ＶＲにリセットされ
る。リセット時間終了後に、ＲＳＴ端子がオフされ、Ｒ
ＳＴ１は“Ｌ”に変化する。ＲＳＴ１が“Ｌ”に変化し
たことにより、フォトダイオードＤ１は、光の強度に応
じた積分を開始する。
路３１から選択信号ＳＬＣＴがオンされ、画素部１０の
任意の行が選択される。図３では、行１が選択され、Ｓ
ＬＣＴ１がオンになっている。ＳＬＣＴ１が選択される
と同時に、あるいは、その後に、ＲＳＴ端子がオンさ
れ、ＲＳＴ１が“Ｈ”に変化することで、フォトダイオ
ードＤ１のカソード電位が初期電位ＶＲにリセットされ
る。リセット時間終了後に、ＲＳＴ端子がオフされ、Ｒ
ＳＴ１は“Ｌ”に変化する。ＲＳＴ１が“Ｌ”に変化し
たことにより、フォトダイオードＤ１は、光の強度に応
じた積分を開始する。
【００３４】その後、ＣＤＳ回路２０の入力用接続スイ
ッチＳＷ１と、サンプリング用接続スイッチ２１（ＳＷ
２１）の接続をオンにして、積分時間に応じた検出信号
を第１の容量Ｃ１に電荷として蓄える。このとき、第２
の容量Ｃ２にも同じく電荷が蓄えられる。一定時間経過
後に、ＳＷ１とサンプリング用接続スイッチ２１（ＳＷ
２１）をオフし、サンプリングした検出信号をホールド
する。この際、サンプリング用接続スイッチ２１のゲー
ト幅は小さなサイズで構成しているので、ゲート−ソー
ス／ドレイン間の寄生容量の影響をあまり受けずにホー
ルド動作が完了する。この間、読み出し用接続スイッチ
２２（ＳＷ２２−１、ＳＷ２２−２、・・・、ＳＷ２２−
７、ＳＷ２２−８）はオフのままである。
ッチＳＷ１と、サンプリング用接続スイッチ２１（ＳＷ
２１）の接続をオンにして、積分時間に応じた検出信号
を第１の容量Ｃ１に電荷として蓄える。このとき、第２
の容量Ｃ２にも同じく電荷が蓄えられる。一定時間経過
後に、ＳＷ１とサンプリング用接続スイッチ２１（ＳＷ
２１）をオフし、サンプリングした検出信号をホールド
する。この際、サンプリング用接続スイッチ２１のゲー
ト幅は小さなサイズで構成しているので、ゲート−ソー
ス／ドレイン間の寄生容量の影響をあまり受けずにホー
ルド動作が完了する。この間、読み出し用接続スイッチ
２２（ＳＷ２２−１、ＳＷ２２−２、・・・、ＳＷ２２−
７、ＳＷ２２−８）はオフのままである。
【００３５】次に、リセットノイズを第１の容量Ｃ１に
蓄えるために、再度ＲＳＴ端子をオンにし、ＳＷ１をオ
ンする。一定時間経過後に、ＲＳＴ端子をオフし、ＳＷ
１もオフする。この動作により、第１の容量Ｃ１には、
リセットノイズに相当する電荷が蓄えられる。この結
果、第２の容量Ｃ２のノード電位は、式（１）に示した
ように、（Ｖｒｅｆ−検出信号）となり、信号成分のみ
を取り出すことができるようになる。
蓄えるために、再度ＲＳＴ端子をオンにし、ＳＷ１をオ
ンする。一定時間経過後に、ＲＳＴ端子をオフし、ＳＷ
１もオフする。この動作により、第１の容量Ｃ１には、
リセットノイズに相当する電荷が蓄えられる。この結
果、第２の容量Ｃ２のノード電位は、式（１）に示した
ように、（Ｖｒｅｆ−検出信号）となり、信号成分のみ
を取り出すことができるようになる。
【００３６】その後、水平走査の信号に同期して、出力
用接続スイッチＳＷ３（ＳＷ３−１、ＳＷ３−２、・・
・、ＳＷ３−７、ＳＷ３−８）と、読み出し用接続スイ
ッチ２２（ＳＷ２２−１、ＳＷ２２−２、・・・、ＳＷ２
２−７、ＳＷ２２−８）を順次オンしていくことで、信
号を出力バスラインに転送していく。
用接続スイッチＳＷ３（ＳＷ３−１、ＳＷ３−２、・・
・、ＳＷ３−７、ＳＷ３−８）と、読み出し用接続スイ
ッチ２２（ＳＷ２２−１、ＳＷ２２−２、・・・、ＳＷ２
２−７、ＳＷ２２−８）を順次オンしていくことで、信
号を出力バスラインに転送していく。
【００３７】このように、サンプリングを行なう際に第
２の容量Ｃ２と電源ＶＲＥＦとを接続するサンプリング
用接続スイッチ２１を設け、これを小さいゲート幅で構
成することにより、参照電圧側のノードの電位の変動を
抑えることが可能となる。このように、参照電圧の変動
が抑えられた信号を用いて処理を行なうことにより、出
力画像の明暗の差を少なくすることができる。
２の容量Ｃ２と電源ＶＲＥＦとを接続するサンプリング
用接続スイッチ２１を設け、これを小さいゲート幅で構
成することにより、参照電圧側のノードの電位の変動を
抑えることが可能となる。このように、参照電圧の変動
が抑えられた信号を用いて処理を行なうことにより、出
力画像の明暗の差を少なくすることができる。
【００３８】また、読み出し用接続スイッチ２２をサン
プリング用接続スイッチ２１と別に設ける構成としたの
で、読み出し用接続スイッチ２２のゲート幅を読み出し
スピードの高速化に対応させて大きくすることができ
る。
プリング用接続スイッチ２１と別に設ける構成としたの
で、読み出し用接続スイッチ２２のゲート幅を読み出し
スピードの高速化に対応させて大きくすることができ
る。
【００３９】また、上記の説明のサンプリング用接続ス
イッチ２１は、適当なスイッチング素子により構成され
るが、さらに、ダミー用スイッチング素子を接続した構
成とすることもできる。図４は、本発明に係るサンプリ
ング用接続スイッチの構成図である。図１と同じものに
は同じ番号を付し、説明は省略する。
イッチ２１は、適当なスイッチング素子により構成され
るが、さらに、ダミー用スイッチング素子を接続した構
成とすることもできる。図４は、本発明に係るサンプリ
ング用接続スイッチの構成図である。図１と同じものに
は同じ番号を付し、説明は省略する。
【００４０】メインのスイッチング素子（以下、メイン
のＳＷとする）２１１は、ドレインが電源ＶＲＥＦに接
続しており、ソースがダミー用のスイッチング素子（以
下、ダミーのＳＷとする）２１２のドレインに接続す
る。また、ゲートは、メインのＳＷ２１１及びダミー用
のＳＷ２１２のオン／オフを制御する制御信号に接続す
る。
のＳＷとする）２１１は、ドレインが電源ＶＲＥＦに接
続しており、ソースがダミー用のスイッチング素子（以
下、ダミーのＳＷとする）２１２のドレインに接続す
る。また、ゲートは、メインのＳＷ２１１及びダミー用
のＳＷ２１２のオン／オフを制御する制御信号に接続す
る。
【００４１】ダミー用スイッチング素子２１２は、ソー
スが第２の容量Ｃ２の一端に接続しており、さらにドレ
インと接続している。また、ドレインはメインのＳＷ２
１１のソースに接続している。ゲートは、メインのＳＷ
２１１のオン／オフを制御する制御信号の反転信号に接
続する。
スが第２の容量Ｃ２の一端に接続しており、さらにドレ
インと接続している。また、ドレインはメインのＳＷ２
１１のソースに接続している。ゲートは、メインのＳＷ
２１１のオン／オフを制御する制御信号の反転信号に接
続する。
【００４２】
【発明の効果】以上説明したように本発明のＣＤＳ回路
では、任意の電位を基準にサンプリングされた電荷を保
持する容量と、任意の電位を発生させる電源との接続を
オン／オフするスイッチング素子として、画素部の検出
した検出信号をサンプルホールドするためのサンプリン
グ用接続スイッチと、出力信号を読み出すための読み出
し用接続スイッチとを設ける。これにより、サンプリン
グ終了時のスイッチングオフによる参照電圧側のノード
電位の変動を抑えることができるようになる。
では、任意の電位を基準にサンプリングされた電荷を保
持する容量と、任意の電位を発生させる電源との接続を
オン／オフするスイッチング素子として、画素部の検出
した検出信号をサンプルホールドするためのサンプリン
グ用接続スイッチと、出力信号を読み出すための読み出
し用接続スイッチとを設ける。これにより、サンプリン
グ終了時のスイッチングオフによる参照電圧側のノード
電位の変動を抑えることができるようになる。
【００４３】このようなＣＤＳ回路を具備した本発明の
ＣＭＯＳイメージセンサでは、ＣＤＳ回路により画素部
の検出信号を取り出す際の参照電圧の変動が少ない出力
信号を得ることができるため、結果として明暗差の少な
い良好な出力画像を得ることが可能となる。
ＣＭＯＳイメージセンサでは、ＣＤＳ回路により画素部
の検出信号を取り出す際の参照電圧の変動が少ない出力
信号を得ることができるため、結果として明暗差の少な
い良好な出力画像を得ることが可能となる。
【図１】本発明の一実施の形態であるＣＤＳ回路の回路
図である。
図である。
【図２】ＣＭＯＳイメージセンサの基本構成図である。
【図３】本発明の一実施の形態であるＣＭＯＳイメージ
センサのＣＤＳ回路部のタイミングチャートである。
センサのＣＤＳ回路部のタイミングチャートである。
【図４】本発明に係るサンプリング用接続スイッチの構
成図である。
成図である。
【図５】単位画素とＣＤＳ回路の回路図である。
【図６】ＣＤＳ回路のタイミングチャートである。
【図７】レイアウトの概略と参照電圧の変化を示してい
る。
る。
１０ 画素部
１１ 単位画素
Ｄ１ フォトトランジスタ
Ｍ１ リセット用トランジスタ
Ｍ２ ドライブ用トランジスタ
Ｍ３ 選択用トランジスタ
２０ 相関二重サンプリング回路（ＣＤＳ回路）
２１ サンプリング用接続スイッチ
２２ 読み出し用接続スイッチ
Ｃ１ 第1の容量
Ｃ２ 第2の容量
ＶＲＥＦ 電源
ＡＭＰ１、ＡＭＰ２ 増幅器
ＳＷ１ 入力用接続スイッチ
ＳＷ３ 出力用接続スイッチ
Claims (7)
- 【請求項１】 固体撮像素子がマトリクス状に配置され
た画素部からの出力信号処理を行なう相関二重サンプリ
ング回路において、 画素部のリセットにより生じるノイズに相当するリセッ
トレベル信号をサンプルホールドする第１の容量と、 前記画素部において光電変換された検出信号をサンプル
ホールドする第２の容量と、 前記検出信号を所定の電位を基準にサンプリングするた
めに前記所定の電位を発生させる所定の電源と前記第２
の容量との接続を制御するサンプリング用接続スイッチ
と、 前記第２の容量と前記第１の容量にサンプルホールドさ
れた電荷より得られる前記検出信号と前記リセットレベ
ル信号との差に応じた出力信号の読み出しを制御する読
み出し用接続スイッチと、 を具備することを特徴とする相関二重サンプリング回
路。 - 【請求項２】 前記サンプリング用接続スイッチを構成
するスイッチング素子のゲート幅は、前記読み出し用接
続スイッチを構成するスイッチング素子のゲート幅より
も小さいことを特徴とする請求項１記載の相関二重サン
プリング回路。 - 【請求項３】 前記サンプリング用接続スイッチを構成
するスイッチング素子のゲート幅は、半導体プロセスの
製造時において形成される最小の幅であることを特徴と
する請求項１記載の相関二重サンプリング回路。 - 【請求項４】 前記サンプリング用接続スイッチを構成
するスイッチング素子のソースとドレインとを接続し、
前記サンプリング用接続スイッチのゲートに接続する入
力信号と逆相の信号をゲートに入力するダミー用のスイ
ッチング素子を接続することを特徴とする請求項１記載
の相関二重サンプリング回路。 - 【請求項５】 固体撮像素子がマトリクス状に配置され
た画素部からの出力信号処理を行なう相関二重サンプリ
ング回路において、 第１端子がサンプリング時に画素部の出力端子に接続さ
れ、第２端子がサンプリングのための所定の基準電位を
発生させる所定の電源に接続され、前記画素部のリセッ
トにより生じるノイズに相当するリセットレベル信号を
サンプルホールドする第１の容量と、 前記第１の容量と並列に接続されるとともに、並列に設
けられたサンプリング用接続スイッチ及び読み出し用接
続スイッチを介して前記第１の容量の第２端子と前記所
定の電源とに接続され、前記画素部において光電変換さ
れた検出信号をサンプルホールドする第２の容量と、を
具備し、 前記サンプリング用接続スイッチは、前記第２の容量が
前記検出信号をサンプリングする期間に前記第２の容量
と前記第１の容量及び前記所定の電源とを接続し、 前記読み出し用接続スイッチは、前記第２の容量と前記
第１の容量にサンプルホールドされた電荷より得られる
前記検出信号と前記リセットレベル信号との差に応じた
出力信号の読み出し期間に前記第２の容量と前記第１の
容量及び前記所定の電源とを接続することを特徴とする
相関二重サンプリング回路。 - 【請求項６】 前記サンプリング用接続スイッチを構成
するスイッチング素子のゲート幅は、前記読み出し用接
続スイッチを構成するスイッチング素子のゲート幅より
も小さいことを特徴とする請求項５記載の相関二重サン
プリング回路。 - 【請求項７】 フォトダイオードとトランジスタとを備
えた単位画素がマトリクス状に配置された画素部と、前
記画素を走査する走査回路と、前記画素部からの出力信
号処理を行なう相関二重サンプリング回路と、を有する
ＣＭＯＳイメージセンサにおいて、 前記相関二重サンプリング回路が、 画素部のリセットにより生じるノイズに相当するリセッ
トレベル信号をサンプルホールドする第１の容量と、 前記画素部において光電変換された検出信号をサンプル
ホールドする第２の容量と、 前記検出信号を任意の電位を基準にサンプリングするた
めに前記任意の電位を発生させる所定の電源と前記第２
の容量との接続を制御するサンプリング用接続スイッチ
と、 前記第２の容量と前記第１の容量にサンプルホールドさ
れた電荷より得られる前記検出信号と前記リセットレベ
ル信号との差に応じた出力信号の読み出しを制御する読
み出し用接続スイッチと、 を具備することを特徴とするＣＭＯＳイメージセンサ。
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