JP2002330351A - 固体撮像素子 - Google Patents

Abstract

(57)【要約】 【課題】 画素リセット時の読み出し線の電位が、増幅
用トランジスタのしきい値等のプロセスばらつきに影響
されることなく、固定パターンノイズの発生を低減させ
ることができる固体撮像素子を得ること。 【解決手段】 複数の画素セル間において共有される共
通読み出し線１０９上の特に相関二重サンプリング回路
１１１への入力ノードの直前の位置に、各画素セル内の
ＮＭＯＳトランジスタ（リセットトランジスタ）１０３
ｐおよび１０３ｑのオン／オフ動作と逆に動作するＮＭ
ＯＳトランジスタ（スイッチトランジスタ）１２１を設
けて固体撮像素子を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、フォトダイオー
ド等の光電変換素子を備えた複数の画素セルを介して画
像データを取得する固体撮像素子に関し、特に、固定パ
ターンノイズを低減させることができる固体撮像素子に
関するものである。

【０００２】

【従来の技術】図６は、従来の固体撮像素子の構成の一
部を示す図である。特に、図６は、マトリクス状に配置
される複数の画素セルのうち、同一の列（垂直方向）上
に配置されて共通読み出し線１０９を共有する第ｐ行目
の画素セルと第ｑ行目の画素セルを示している。また、
図６に示す共通読み出し線１０９には、同一列上の複数
の画素セルから順次出力された電流に基づいて画素信号
を出力する相関二重サンプリング回路１１１が接続され
ている。さらに共通読み出し線１０９には、定電流源１
１０が接続されている。

【０００３】図６において、共通読み出し線１０９に接
続された第ｐ行目の画素セル（以下、画素セルｐと称す
る。）は、アノードが接地されたフォトダイオード１０
２ｐと、共通電位線１０１にドレインが接続されフォト
ダイオード１０２ｐのカソードにソースが接続されたＮ
ＭＯＳトランジスタ１０３ｐと、フォトダイオード１０
２ｐのカソードにゲートが接続され共通電位線１０１に
ソースが接続されたＮＭＯＳトランジスタ１０６ｐと、
ＮＭＯＳトランジスタ１０６ｐのドレインにソースが接
続され共通読み出し線１０９にドレインが接続されたＮ
ＭＯＳトランジスタ１０７ｐと、を備えて構成される。

【０００４】また、この画素セルｐにおいて、ＮＭＯＳ
トランジスタ１０３ｐは、フォトダイオード１０２ｐを
リセットするための制御をおこなうリセットトランジス
タとして機能し、そのゲートはリセット制御水平信号線
１０４ｐに接続される。また、ＮＭＯＳトランジスタ１
０６ｐは、増幅用トランジスタであり、例えばＡＭＩ
（Amplified Mos Imager）素子を構成する画素セルにお
いて同位置に相当するＡＭＩトランジスタである。ま
た、ＮＭＯＳトランジスタ１０７ｐは、読み出し行を選
択する選択トランジスタとして機能し、そのゲートは選
択制御水平信号線１０８ｐに接続される。なお、共通電
位線１０１は、全画素セル共通の定電位線であり、電源
電位から所定のトランジスタのしきい値電圧分を引いた
電位以下の電位を有する。

【０００５】一方、共通読み出し線１０９に接続された
第ｑ行目の画素セル（以下、画素セルｑと称する。）に
ついても、上記した画素セルｐと同様な構成であり、図
６において、フォトダイオード１０２ｑ、ＮＭＯＳトラ
ンジスタ１０３ｑ、１０６ｑ、１０７ｑは、順にフォト
ダイオード１０２ｐ、ＮＭＯＳトランジスタ１０３ｐ、
１０６ｐ、１０７ｐに対応する。よって、リセット制御
水平信号線１０４ｑおよび選択制御水平信号線１０８ｑ
は、リセット制御水平信号線１０４ｐおよび選択制御水
平信号線１０８ｐに対応する。

【０００６】相関二重サンプリング回路１１１は、一方
の導通端子が共通読み出し線１０９に接続されたＮＭＯ
Ｓトランジスタ１１２と、一方の導通端子が共通読み出
し線１０９に接続されたＮＭＯＳトランジスタ１１４
と、一端がＮＭＯＳトランジスタ１１２の他方の導通端
子に接続され他端が接地されたキャパシタ１１６と、一
端がＮＭＯＳトランジスタ１１４の他方の導通端子に接
続され他端が接地されたキャパシタ１１７と、非反転入
力端子にキャパシタ１１６の一端が接続され反転入力端
子にキャパシタ１１７の一端が接続された増幅器１１８
と、を備えて構成される。

【０００７】また、相関二重サンプリング回路１１１に
おいて、ＮＭＯＳトランジスタ１１２は、信号レベル読
み出し用トランジスタとして機能し、そのゲートは信号
レベル読み出し制御線１１３に接続される。また、ＮＭ
ＯＳトランジスタ１１４は、リセットレベル読み出し用
トランジスタとして機能し、そのゲートはリセットレベ
ル読み出し制御線１１５に接続される。よって、キャパ
シタ１１６は信号レベルを保持して、キャパシタ１１７
はリセットレベルを保持し、増幅器１１８は、それらキ
ャパシタに保持された信号レベルとリセットレベルの差
分を演算して出力端子１１９から差分信号を出力する。

【０００８】以下に、図６に示した従来の固体撮像素子
の動作について説明する。なお、ここでは、画素セルｐ
から出力される信号を所定の読み出しタイミングによっ
て読み出す場合に、同タイミングにおいて画素セルｑで
リセット動作がおこなわれる場合を考える。

【０００９】まず、画素セルｐにおいて、フォトダイオ
ード１０２ｐは、ＮＭＯＳトランジスタ１０３ｐがオフ
にされることによってリセット動作が完了した直後か
ら、入射光に対する光電変換によって発生する電荷の蓄
積を開始する。これにより、フォトダイオード１０２ｐ
のカソード端子の電位が下降するが、これは、ＮＭＯＳ
トランジスタ１０６ｐがＡＭＩトランジスタである場合
には、電荷蓄積ノード１０５ｑへの電荷の蓄積を意味す
る。そして、画素セルｐが選択される所定の読み出しタ
イミング、すなわち選択制御水平信号線１０８ｐにトラ
ンジスタのしきい値以上の電圧が印加されることでＮＭ
ＯＳトランジスタ１０７ｐがオン状態となるタイミング
によって、電荷蓄積ノード１０５ｑに蓄積された電荷
は、ＮＭＯＳトランジスタ１０６ｐによって信号レベル
を示す電流信号に変換され、共通読み出し線１０９を介
して相関二重サンプリング回路１１１に入力される。

【００１０】そして、信号レベル読み出し制御線１１３
に印加される所定の制御タイミングによって、ＮＭＯＳ
トランジスタ１１２がオン状態となり、これにより、相
関二重サンプリング回路１１１に入力された上記信号レ
ベルの電流はキャパシタ１１６に達して、キャパシタ１
１６を充電する。

【００１１】キャパシタ１１６の電位が上記信号レベル
に達すると、リセット制御水平信号線１０４ｐにトラン
ジスタのしきい値以上の電圧が印加されることでＮＭＯ
Ｓトランジスタ１０３ｐがオン状態となるタイミングに
よって、フォトダイオード１０２ｐは、リセットレベル
により決定される電圧、すなわち共通電位線１０１に印
加されている電圧に初期化される。これは、電荷蓄積ノ
ード１０５ｑにリセットレベルの電荷を蓄積することを
意味する。

【００１２】ここで、電荷蓄積ノード１０５ｑに蓄積さ
れたリセットレベルに相当する電荷は、ＮＭＯＳトラン
ジスタ１０６ｐによって信号レベルを示す電流信号に変
換され、共通読み出し線１０９を介して相関二重サンプ
リング回路１１１に入力されるが、この際、リセットレ
ベル読み出し制御線１１５に印加される所定の制御タイ
ミングによって、ＮＭＯＳトランジスタ１１２がオフ状
態になるとともに、ＮＭＯＳトランジスタ１１４がオン
状態となる。

【００１３】よって、相関二重サンプリング回路１１１
に入力された上記リセットレベルの電流は、ＮＭＯＳト
ランジスタ１１４を介してキャパシタ１１７に達し、キ
ャパシタ１１７を充電する。

【００１４】以上の結果、増幅器１１８は、キャパシタ
１１６において保持された信号レベルと、キャパシタ１
１７に保持されたリセットレベルとの差分を最終的な画
素信号レベルとして出力端子１１９から出力する。

【００１５】このように、画素信号レベルは、相関二重
サンプリング回路１１１によって、リセットレベルを基
準とした信号として出力されるので、画素アレイ内に複
数配置される増幅用トランジスタ（ＮＭＯＳトランジス
タ１０６ｐや１０６ｑ）間でのしきい値電圧のばらつき
によって生じる固定パターンノイズを除去することがで
きる。換言すると、信号レベル蓄積後の電位とリセット
レベル蓄積直後の電位との差分をとることにより、リセ
ット動作完了直後の電荷蓄積層のレベルの絶対値のばら
つきを最終的な画素信号レベルから除去することが可能
となる。

【００１６】

【発明が解決しようとする課題】しかしながら、上述し
た従来の固体撮像素子の構成では、同一の共通読み出し
線１０９に接続された画素セル間（ｐ、ｑ）において、
増幅用トランジスタ（１０６ｐ、１０６ｑ）のしきい値
電圧等のばらつきによって、共通読み出し線１０９上の
電位が、信号蓄積開始直前におこなわれた画素リセット
時と相関二重サンプリング回路１１１に読み出し時の画
素リセット時において異なる値となっていた。このよう
な従来の固体撮像素子を実際の半導体プロセスにおいて
実現した場合には、電荷蓄積ノード（１０５ｐ，１０５
ｑ）と共通読み出し線１０９の間に寄生容量１２０が存
在するため、上記した電位差が、寄生容量１２０を通し
ての容量結合により固定パターンノイズとして画像出力
に影響を与えるという問題があった。

【００１７】以下にこの問題について説明する。いま、
画素セルｑが非選択状態（すなわち、ＮＭＯＳトランジ
スタ１０７ｑがオフの状態）でリセット動作中であり、
かつ画素セルｐが選択状態（すなわち、ＮＭＯＳトラン
ジスタ１０７ｐがオンの状態）でリセット動作中である
場合を考える。換言すれば、同じリセット動作中であっ
ても画素セルｐのリセットレベルのみが相関二重サンプ
リング回路１１１に入力されている状態である。

【００１８】よって、この状態では、共通読み出し線１
０９の電位は、電荷蓄積ノード１０５ｐのリセットレベ
ルを、ＮＭＯＳトランジスタ１０６ｐを介して読み出し
た電位となっている。そして、共通読み出し線１０９の
電位がＮＭＯＳトランジスタ１０６ｐのトランジスタの
特性に基づいて確定した時点で、リセット動作中の画素
セルｑのリセットレベルが確定する。

【００１９】一方、画素セルｑが選択状態になり、相関
二重サンプリング回路１１１が画素セルｑのリセットレ
ベルを読み出す状態では、共通読み出し線１０９の電位
は、電荷蓄積ノード１０５ｑの電位を、ＮＭＯＳトラン
ジスタ１０６ｑを介して読み出した値となり、ＮＭＯＳ
トランジスタ１０６ｑのトランジスタの特性に基づくタ
イミングでリセットレベルとして確定される。

【００２０】従って、信号蓄積開始時と相関二重サンプ
リング読み出し時の各画素リセット時における共通読み
出し線の電位は、増幅用トランジスタであるＮＭＯＳト
ランジスタ１０６ｐと１０６ｑとのしきい値電圧等のば
らつきを反映して異なる値となり、その電位差が、寄生
容量１２０を通しての容量結合により固定パターンノイ
ズとして画像出力に影響を与える。

【００２１】この発明は上記問題点を解決するためにな
されたもので、画素リセット時の読み出し線の電位が、
増幅用トランジスタのしきい値等のプロセスばらつきに
影響されることなく、固定パターンノイズの発生を低減
させることができる固体撮像素子を得ることを目的とす
る。

【００２２】

【課題を解決するための手段】上述した課題を解決し、
目的を達成するため、この発明にかかる固体撮像素子に
あっては、光電変換素子と、当該光電変換素子から出力
された電気信号をゲートに入力するとともに導通端子の
一方が列単位または行単位で共有される共通信号線に接
続された増幅用トランジスタと、を具備した画素セルを
マトリクス状に複数配置した固体撮像素子において、前
記光電変換素子のリセット動作中に前記共通信号線また
は全画素セル間の共通出力線に流れる電流を遮断するス
イッチトランジスタを備えたことを特徴としている。

【００２３】つぎの発明にかかる固体撮像素子にあって
は、上記発明において、導通端子の一方が前記増幅用ト
ランジスタと同電位の電位線に接続され、導通端子の他
方が前記共通信号線に接続されるとともに、前記スイッ
チングトランジスタのスイッチング動作と相補的なスイ
ッチング動作をおこなう電位固定用トランジスタを備え
たことを特徴としている。

【００２４】つぎの発明にかかる固体撮像素子にあって
は、上記発明において、前記電位固定用トランジスタ
が、前記共通信号線の寄生容量ＣＬと、前記光電変換素
子のリセット期間Ｔと、リセット期間中に前記共通信号
線に出力される電位の全画素を通じての最大値と最小値
との差分ＶＭと、当該リセット期間中に前記電位固定用
トランジスタが開くことによって当該電位固定用トラン
ジスタの導通端子から前記共通信号線に流れる電流の平
均値Ｉと、の関係がＣＬ・ＶＭ／Ｔ＜Ｉを満たす駆動能
力を有することを特徴としている。

【００２５】

【発明の実施の形態】以下に、この発明にかかる固体撮
像素子の実施の形態を図面に基づいて詳細に説明する。
なお、この実施の形態によりこの発明が限定されるもの
ではない。

【００２６】実施の形態１．まず、実施の形態１にかか
る固体撮像素子について説明する。実施の形態１にかか
る固体撮像素子は、複数の画素セル間において共有され
る共通読み出し線上の特に相関二重サンプリング回路へ
の入力ノードの直前の位置に、各画素セル内のリセット
トランジスタのオン／オフ動作と逆に動作するスイッチ
トランジスタを設けたことを特徴としている。

【００２７】図１は、実施の形態１にかかる固体撮像素
子の構成を説明するための説明図である。なお、図１に
おいて、図６と共通する部分には同一の符号を付してそ
の説明を省略する。図１に示す固体撮像素子では、共通
読み出し線１０９上において、定電流源１１０と画素セ
ルとの間にスイッチトランジスタとして機能するＮＭＯ
Ｓトランジスタ１２１を設けている点が図６と異なる。

【００２８】特に、このＮＭＯＳトランジスタ１２１
は、スイッチ制御線１２２から入力される制御信号に応
じて、図１に示す画素セル（ｐ、ｑ）においてリセット
トランジスタであるＮＭＯＳトランジスタ（１０３ｐ、
１０３ｑ）がオン状態となって開いているときにオフ状
態となって閉じ、逆にオフ状態となって閉じているとき
にオン状態となって開く。

【００２９】これにより、共通読み出し線１０９は、画
素セル（ｐ、ｑ）のフォトダイオード（１０２ｐ、１０
２ｑ）および電荷蓄積ノード（１０５ｐ、１０５ｑ）が
リセット動作を示す期間に、定電流源１１０から切り離
される。そして、選択状態にある画素セル（例えば、画
素セルｐ）の増幅用トランジスタ（例えば、ＮＭＯＳト
ランジスタ１０６ｐ）が、共通読み出し線１０９の画素
側を充放電する。この充放電により、共通読み出し線１
０９の画素側は最終的に共通電位線１０１の電位に安定
する。すなわち、各画素セルがリセット動作中（リセッ
トレベルに対応する電荷が蓄積されている期間）におい
て、共通読み出し線１０９の電位は、各画素セルの増幅
用トランジスタのしきい値等のプロセスばらつきに依存
することなく、一定の電位を保持する。

【００３０】一方、相関二重サンプリング回路１１１
は、画素セルのリセットトランジスタ（ＮＭＯＳトラン
ジスタ１０３ｐ、１０３ｑ）がオフ状態となって閉じ、
かつＮＭＯＳトランジスタ１２１が画素セルのリセット
動作の完了したタイミングでオン状態となって開いた後
に、共通読み出し線１０９を介して画素セルのリセット
レベルを読み出す。

【００３１】以上に説明したとおり、実施の形態１にか
かる固体撮像素子によれば、画素セルのリセットトラン
ジスタの開閉とは逆の動作をおこない、かつ、その閉時
に共通読み出し線１０９から定電流源１１０を切り離す
ことができるスイッチトランジスタを設けているので、
リセット動作中において、共通読み出し線１０９上の電
位を共通電位線１０１に固定することができる。これに
より、信号蓄積開始時と相関二重サンプリング読み出し
時の各画素リセット時における共通読み出し線の電位に
差が現われることがなくなり、結果的に電荷蓄積ノード
（１０５ｐ，１０５ｑ）と共通読み出し線１０９の間の
寄生容量１２０によって発生する固定パターンノイズを
低減することが可能になる。

【００３２】なお、図１では、各画素セル内の増幅用ト
ランジスタ（１０６ｐ、１０６ｑ）の一方の導通端子を
共通電位線１０１に接続するとともに共通読み出し線１
０９上の定電流源１１０の他端を接地した構成を示した
が、増幅用トランジスタ（１０６ｐ、１０６ｑ）の一方
の導通端子を接地し、共通読み出し線１０９上の定電流
源１１０の他端に電源電位を供給する構成としても同様
な効果を享受することができる。

【００３３】図２は、その場合の固体撮像素子の構成を
示す図である。図２に示すように、画素セルｐのＮＭＯ
Ｓトランジスタ１０６ｐと画素セルｑのＮＭＯＳトラン
ジスタ１０６ｑは、それぞれソースを接地し、定電流源
１１０は、他端を電源ラインに接続している。

【００３４】実施の形態２．つぎに、実施の形態２にか
かる固体撮像素子について説明する。実施の形態２にか
かる固体撮像素子は、実施の形態１に説明した固体撮像
素子の構成に加え、共通読み出し線に並列に、電位固定
用のトランジスタを設けたことを特徴としている。

【００３５】図３は、実施の形態２にかかる固体撮像素
子の構成を説明するための説明図である。なお、図３に
おいて、図１と共通する部分には同一の符号を付してそ
の説明を省略する。図３に示す固体撮像素子では、共通
読み出し線１０９上において、定電流源１１０と画素セ
ルとの間に、スイッチトランジスタとして機能するＮＭ
ＯＳトランジスタ１２１に加え、ドレインが共通読み出
し線１０９に接続されソースが共通電位線１０１に接続
されたＮＭＯＳトランジスタ１２３と、入力端子がスイ
ッチ制御線１２２に接続され出力端子がＮＭＯＳトラン
ジスタ１２３のゲートに接続されたインバータ１２４
と、を設けている点が図１と異なる。

【００３６】特に、このＮＭＯＳトランジスタ１２３
は、ＮＭＯＳトランジスタ１２１と相補的に動作し、ス
イッチ制御線１２２から入力される制御信号に応じて、
ＮＭＯＳトランジスタ１２３がオン状態となって開いて
いるときにオフ状態となって閉じ、逆にＮＭＯＳトラン
ジスタ１２３がオフ状態となって閉じているときにオン
状態となって開く。

【００３７】よって、この電位固定用のＮＭＯＳトラン
ジスタ１２３は、スイッチトランジスタとして機能する
ＮＭＯＳトランジスタ１２１が閉じている状態、すなわ
ち画素におけるフォトダイオード（１０２ｐ、１０２
ｑ）および電荷蓄積ノード（１０５ｐ、１０５ｑ）がリ
セット動作中である場合にのみ開き、共通読み出し線１
０９を、増幅用トランジスタ（１０６ｐ、１０６ｑ）と
同様に定電位線の電位に充放電動作をおこなう。

【００３８】ここで、共通読み出し線１０９上の寄生容
量１２０の容量値をＣＬ、フォトダイオード（１０２
ｐ、１０２ｑ）のリセット期間をＴ、共通読み出し線１
０９にリセット期間中に出力される電位の、全画素セル
を通じての最大値と最小値との差分をＶＭとし、さらに
このリセット期間中に電位固定用のＮＭＯＳトランジス
タ１２３が開くことによってソースから共通読み出し線
１０９に流れる電流の平均値をＩとしたときに、電位固
定用のＮＭＯＳトランジスタ１２３は、 ＣＬ・ＶＭ／Ｔ＜Ｉ を満たす駆動能力を有することが好ましい。

【００３９】以上に説明したとおり、実施の形態２にか
かる固体撮像素子によれば、画素セルのリセットトラン
ジスタの開閉動作と同じ開閉動作をおこない、かつ、そ
の開時に、定電流源１１０が切り離された状態の共通読
み出し線１０９に共通電位線１０１の電位を与えること
ができる電位固定用のトランジスタを設けているので、
画素セルがリセット動作中である場合に、共通読み出し
線１０９の電位を固定させる際の充電速度を向上させる
ことができる。

【００４０】また、高解像度撮像素子や高速撮像素子に
対して要求される、画素制御基本サイクル期間の減少に
ともなうリセット期間の減少、またはＡＭＩトランジス
タ等の増幅用トランジスタのサイズ縮小にともなう増幅
率の低下が生じた場合であっても、共通読み出し線１０
９の電位固定をリセット動作中に確実に完了させること
ができる。

【００４１】なお、図４に示すように、増幅用トランジ
スタ（１０６ｐ、１０６ｑ）の一方の導通端子を接地
し、共通読み出し線１０９上の定電流源１１０の他端に
電源電位を供給する構成としても同様な効果を享受する
ことができる。

【００４２】実施の形態３．つぎに、実施の形態３にか
かる固体撮像素子について説明する。図５は、実施の形
態３にかかる固体撮像素子の構成を説明するための説明
図である。特に、図５に示す固体撮像素子は、Ｘ−Ｙア
ドレス型の固体撮像素子の構成を示している。

【００４３】図５において、固体撮像素子は、マトリク
ス状に配置された複数の画素セルと、垂直方向スキャナ
２０１と、水平方向スキャナ２０２と、光電変換素子の
リセット用電源２１６と、読み出された信号電流を電圧
に変換する電流電圧変換回路２１４と、を備えて構成さ
れる。なお、電流電圧変換回路２１４の後段に、実施の
形態１および２で説明した相関二重サンプリング回路
（図示省略）が設けられる。

【００４４】以下の実施の形態の説明においては、複数
の画素セルのうち、第ｐ行目と第ｒ列目とで特定される
画素セルと第ｑ行目と第ｒ列目とで特定される画素セル
とを例にあげる。図５に示す画素セルにおいて、２０３
ｐｒおよび２０３ｑｒはそれぞれｐ行ｒ列およびｑ行ｒ
列の光電変換素子を示し、２０４ｐｒおよび２０４ｑｒ
はそれぞれｐ行ｒ列およびｑ行ｒ列の水平方向リセット
トランジスタを示し、２０５ｐｒおよび２０５ｑｒはそ
れぞれｐ行ｒ列およびｑ行ｒ列の垂直方向リセットトラ
ンジスタを示す。

【００４５】また、２０６ｐｒおよび２０６ｑｒはそれ
ぞれｐ行ｒ列およびｑ行ｒ列の増幅用ＡＭＩトランジス
タを示し、２０７ｐｒおよび２０７ｑｒはそれぞれｐ行
ｒ列およびｑ行ｒ列の読み出し画素列選択トランジスタ
を示し、２１１ｐおよび２１１ｑはそれぞれｐ行および
ｑ行の読み出し線を選択する読み出し行選択トランジス
タを示し、２１７ｐおよび２１７ｑはそれぞれｐ行およ
びｑ行の電位固定用トランジスタを示し、２０８ｐｒお
よび２０８ｑｒはそれぞれｐ行ｒ列およびｑ行ｒ列の画
素セルにおいて光電変換された信号電荷を蓄積する電荷
蓄積ノードを示す。

【００４６】また、２０９ｐおよび２０９ｑはそれぞれ
ｐ行およびｒ行の水平方向リセットトランジスタの動作
を制御する水平方向リセット制御線を示し、２１０ｐお
よび２１０ｑはそれぞれ読み出し行選択トランジスタ２
１１ｐおよび２１１ｑを制御する水平方向読み出し制御
線を示し、２１２ｐおよび２１２ｑはそれぞれｐ行およ
びｒ行の共通読み出し線を示し、２１３ｒはｒ列の垂直
方向リセットトランジスタおよび読み出し画素列選択ト
ランジスタを制御する制御線を示し、２１５は出力信号
線を示す。

【００４７】なお、実施の形態３の説明においては、読
み出し行選択トランジスタ２１１ｐおよび２１１ｑはＮ
ＭＯＳ型で構成され、電位固定用トランジスタ２１７ｐ
および２１７ｑはＰＭＯＳ型で構成されているとし、制
御信号２１０ｐおよび２１０ｑに対し両トランジスタは
相補的に開閉する。

【００４８】ここで、読み出し行選択トランジスタ（２
１１ｐおよび２１１ｑ）は、実施の形態１に説明したス
イッチトランジスタのように、読み出されていない行に
対しては常に閉状態であるが、読み出されている行にお
いても、光電変換素子（２０３ｐｒ、２０３ｑｒ）およ
び電荷蓄積ノード（２０８ｐｒ、２０８ｑｒ）がリセッ
ト動作中を示す場合には閉状態となる。これより、電位
固定用トランジスタ（２１７ｐ、２１７ｑ）を通じて共
通読み出し線（２１２ｐ、２１２ｑ）が電源電位に固定
される。

【００４９】また、画素セルの電荷蓄積開始のリセット
時には、読み出し行選択トランジスタ（２１１ｐおよび
２１１ｑ）は閉じているので、同じく共通読み出し線
（２１２ｐ、２１２ｑ）は電源電位に固定されている。

【００５０】以上に説明したとおり、実施の形態３にか
かる固体撮像素子によれば、電荷蓄積を開始する際のリ
セット時の共通読み出し線（２１２ｐ、２１２ｑ）の電
位と、相関二重サンプリング回路がリセットレベルを入
力する際の共通読み出し線（２１２ｐ、２１２ｑ）の電
位とは電源電位に固定されているため、実施の形態２に
よる効果を享受することができる。

【００５１】

【発明の効果】以上、説明したとおり、この発明によれ
ば、光電変換素子のリセット動作中に共通信号線または
全画素セル間の共通出力線に流れる電流を遮断するスイ
ッチトランジスタを設けているので、リセット動作中に
おいて、共通出力線の電位を増幅用トランジスタの導通
端子の他方の電位に固定することができる。これによ
り、信号蓄積開始時と相関二重サンプリング読み出し時
の各画素リセット時における共通信号線の電位に差が現
われることがなくなり、結果的に電荷蓄積ノードと共通
信号線の間の寄生容量によって発生する固定パターンノ
イズを低減することが可能になるという効果を奏する。

【００５２】つぎの発明によれば、導通端子の一方が増
幅用トランジスタと同電位の電位線に接続され、導通端
子の他方が共通信号線に接続されるとともに、上記した
スイッチングトランジスタのスイッチング動作と相補的
なスイッチング動作をおこなう電位固定用トランジスタ
を設けているので、画素セルがリセット動作中である場
合に、共通信号線の電位を固定させる際の充電速度を向
上させることができるという効果を奏する。

【００５３】つぎの発明によれば、電位固定用トランジ
スタとして、共通信号線の寄生容量ＣＬと、光電変換素
子のリセット期間Ｔと、リセット期間中に共通信号線に
出力される電位の全画素を通じての最大値と最小値との
差分ＶＭと、そのリセット期間中に電位固定用トランジ
スタが開くことによって電位固定用トランジスタの導通
端子から共通信号線に流れる電流の平均値Ｉと、の関係
がＣＬ・ＶＭ／Ｔ＜Ｉを満たす駆動能力を有するトラン
ジスタを用いることで、上記した効果を享受することが
できるという効果を奏する。

【図面の簡単な説明】

【図１】 実施の形態１にかかる固体撮像素子の構成を
説明するための説明図である。

【図２】 実施の形態１にかかる固体撮像素子の構成の
他の例を説明するための説明図である。

【図３】 実施の形態２にかかる固体撮像素子の構成を
説明するための説明図である。

【図４】 実施の形態２にかかる固体撮像素子の構成の
他の例を説明するための説明図である。

【図５】 実施の形態３にかかる固体撮像素子の構成を
説明するための説明図である。

【図６】 従来の固体撮像素子の構成の一部を示す図で
ある。

【符号の説明】

１０１ 共通電位線、１０２ｐ，１０２ｑ フォトダイ
オード、１０３ｐ，１０３ｑ，１０６ｐ，１０６ｑ，１
０７ｐ，１０７ｑ，１１２，１１４，１２１，１２３
ＮＭＯＳトランジスタ、１０４ｐ，１０４ｑ リセット
制御水平信号線、１０５ｐ，１０５ｑ 電荷蓄積ノー
ド、１０８ｐ，１０８ｑ 選択制御水平信号線、１０９
共通読み出し線、１１０ 定電流源、１１１ 相関二
重サンプリング回路、１１３ 信号レベル読み出し制御
線、１１５ リセットレベル読み出し制御線、１１６，
１１７ キャパシタ、１１８ 増幅器、１１９ 出力端
子、１２０ 寄生容量、１２２ スイッチ制御線、１２
４ インバータ、２０１ 垂直方向スキャナ、２０２
水平方向スキャナ、２１１ｐ，２１１ｑ 行選択トラン
ジスタ、２１７ｐ，２１７ｑ 電位固定用トランジス
タ、２１４ 電流電圧変換回路、２１６ リセット用電
源。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA05 AB01 BA14 CA02 DD10 DD11 DD12 FA06 5C024 AX01 CX06 GX03 GX16 GX18 GY42 HX13 HX35 HX50 JX34 5F049 MA01 NA04 NB05 RA02 RA08 RA10 UA20

Claims (3)

【特許請求の範囲】
1. 【請求項１】 光電変換素子と、当該光電変換素子から
   出力された電気信号をゲートに入力するとともに導通端
   子の一方が列単位または行単位で共有される共通信号線
   に接続された増幅用トランジスタと、を具備した画素セ
   ルをマトリクス状に複数配置した固体撮像素子におい
   て、 前記光電変換素子のリセット動作中に前記共通信号線ま
   たは全画素セル間の共通出力線に流れる電流を遮断する
   スイッチトランジスタを備えたことを特徴とする固体撮
   像素子。
2. 【請求項２】 導通端子の一方が前記増幅用トランジス
   タと同電位の電位線に接続され、導通端子の他方が前記
   共通信号線に接続されるとともに、前記スイッチングト
   ランジスタのスイッチング動作と相補的なスイッチング
   動作をおこなう電位固定用トランジスタを備えたことを
   特徴とする請求項１に記載の固体撮像素子。
3. 【請求項３】 前記電位固定用トランジスタは、前記共
   通信号線の寄生容量ＣＬと、前記光電変換素子のリセッ
   ト期間Ｔと、リセット期間中に前記共通信号線に出力さ
   れる電位の全画素を通じての最大値と最小値との差分Ｖ
   Ｍと、当該リセット期間中に前記電位固定用トランジス
   タが開くことによって当該電位固定用トランジスタの導
   通端子から前記共通信号線に流れる電流の平均値Ｉと、
   の関係がＣＬ・ＶＭ／Ｔ＜Ｉを満たす駆動能力を有する
   ことを特徴とする請求項２に記載の固体撮像素子。