JP3862139B2 - Ｃｍｏｓイメージセンサ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳイメージセンサに係り、特に画素の出力レベルを増加させるのに好適な画素の回路構成に関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとしては、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２種類のイメージセンサがある。
両イメージセンサの違いは、入射光を電荷に変換するフォトダイオードの電荷に関する情報を画素外部ヘ伝達する方式の違いにある。
【０００３】
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は、発生した電荷を直接ＣＣＤにより転送するのに対し、ＣＭＯＳセンサ方式イメージセンサ（以下、単にＣＭＯＳセンサまたはＣＭＯＳイメージセンサともいう）は、発生した電荷によって規定される電位の情報を、アンプ用トランジスタを通して外部に伝送する。
【０００４】
また、ＣＣＤは、電源電圧が通常のＣＭＯＳ−ＬＳＩより高い、２層ポリシリコン配線を用いるなどといった理由により、通常のＣＭＯＳ−ＬＳＩと半導体素子構造が異なるので、ＣＣＤ専用の半導体集積回路の製造工程（プロセス）によって製造されるのに対し、ＣＭＯＳセンサは、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化されたイメージセンサを低コストで製造できるというメリットがある。
【０００５】
また、ＣＭＯＳセンサにはＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。固定パターン雑音は主にアンプ用トランジスタのしきい値電圧のバラツキによるものであり、ノイズキャンセラが必要である。
また、ＣＣＤは電荷転送を行うのに、複数の電源を必要とするが、ＣＭＯＳセンサは単一電源でよくしかも低電圧でよいので低消費電力である。
また、ＣＣＤは現在広く実用に供されているが、ＣＭＯＳセンサは以上の特徴により実用化のために、種々特性の向上が図られている。
【０００６】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する。
図１は、従来例のＣＭＯＳイメージセンサの基本構成を示すブロック図である。
図２は、従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
【０００７】
図１には、表示の簡便さのために２行２列分の画素構成を有するＣＭＯＳイメージセンサ１が表示されている。従って、実際には、例えばエリアセンサにおいては、縦横にそれぞれ所定数の画素が配列されており（すなわち、画素の所定数の行と列が形成されている）、また、例えばラインセンサにおいては、所定数の画素が１行、あるいは１列だけ配列されている。
【０００８】
なお、各図中において、Ｇ，Ｄ，Ｓは、トランジスタ（ＭＯＳＦＥＴより構成される）のゲート電極（以下、単にゲートともいう）、ドレイン電極（以下，単にドレインともいう）、ソース電極（以下，単にソースともいう）をそれぞれ表す。
【０００９】
図２に示すように、各画素１０は、フォトダイオード２、転送トランジスタ６、アンプ用トランジスタ（以下、単にアンプともいう）４、行選択トランジスタ５及びリセットトランジスタ３より構成されている。
【００１０】
フォトダイオード２のＰ型領域Ｐは接地されており、フォトダイオード２のＮ型領域Ｎは、転送トランジスタ６のソースに接続されている。転送トランジスタ６のゲートは端子ｆを介して転送信号出力線２８に接続されており、転送トランジスタ６のドレインはリセットトランジスタ３のソース及びアンプ４のゲートに接続されている。リセットトランジスタ３のドレインは、アンプ４のドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３のゲートは端子ｃを介してリセット信号出力線２７に接続されている。
【００１１】
行選択トランジスタ５のドレインはアンプ４のソースに、行選択トランジスタ５のソースは端子ｇを介して列信号出力線２０に、及び行選択トランジスタ５のゲートは端子ｅを介して行信号出力線２６に、それぞれ接続されている。
【００１２】
各画素１０を駆動し、各画素１０（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ２５、負荷トランジスタ２２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ２５には、所定行数の行信号出力線２６、リセット信号出力線２７及び転送信号出力線２８が接続されている。
【００１３】
各画素列毎に負荷トランジスタ２２が配置されている。図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線２３に、負荷トランジスタ２２のドレインが接続されている。負荷トランジスタ２２のゲートは、負荷トランジスタ駆動線２４に接続されている。負荷トランジスタ２２のソースは列信号出力線２０に接続されている。列信号出力線２０は、各画素列毎に配置されており、各画素１０の行選択トランジスタ５のソース及びノイズキャンセラ１１に接続されている。
【００１４】
信号読出し用トランジスタ１４のソースまたはドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されてスイッチを構成している。
【００１５】
次に、最も一般的な転送トランジスタを有するＣＭＯＳイメージセンサの画素１０の基本動作について説明する。
最初に，この画素の読出しが行われていない状態とする。端子ｆ、端子ｃ、端子ｅは全てＬｏｗ（以下、単にＬともいう）の状態になっている。
この画素の読出し操作がはじまると、まず、垂直シフトレジスタ２５より、ある行のリセット信号出力線２７を通してリセットトランジスタ３のゲートに、Ｈｉｇｈの電圧Ｖｄｄ（以下，単にＨともいう）が印加され、これによりリセットトランジスタ３がオンする。
【００１６】
ここで、リセットトランジスタ３のしきい値電圧をＶｔｈｒｓｔとすると、リセットトランジスタ３のドレインとゲートには基準電圧Ｖｄｄが印加されているので、アンプ４のゲート（端子ｂに相当する）の電位が、Ｖｐ（＝（ゲート電位Ｖｇ−Ｖｔｈｒｓｔ）であり、Ｖｇ＝Ｖｄｄのときである）となる。
【００１７】
次に、リセット信号出力線２７に印加された電圧がローレベル（以下，単にＬともいう）に切り替わり、リセットトランジスタ３がオフになる。
次に、垂直シフトレジスタ２５より、この行の行信号出力線２６を通して行選択トランジスタ５のゲートに、Ｈが印加され、これにより行選択トランジスタ５がオンする。これにより、アンプ４のソースフォロア回路が作動し、アンプ４のしきい値電圧をＶｔｈａｍｐとすると、（Ｖｐ−Ｖｔｈａｍｐ）の電圧値が端子ｇを介して列信号出力線２０に出力され、ノイズキャンセラ１１はこの値を記憶する。
【００１８】
次に、垂直シフトレジスタ２５より、この行の転送信号出力線２８を通して転送トランジスタ６のゲートに、Ｈが印加され、これにより転送トランジスタ６をオンする。
【００１９】
フォトダイオード２には光が照射されており、光電効果により光の量に比例した電子ホール対が発生する。ホールはグランドの方へ逃げていき、電子がフォトダイオード７のＮ型領域Ｎに蓄積されている。
転送トランジスタ６がオンとなるので、フォトダイオード２の電荷がアンプ４のゲートに転送されて、ゲートの電位が電荷量に対応してＶｓｉｇだけ低下する。この結果、フォトダイオード２には電荷がなくなり、リセットされ、転送トランジスタ６はオフになる。
【００２０】
一方、行選択トランジスタ５がオンになっているので、アンプ５のゲートの電位は取出され、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）が端子ｇを介して列信号出力線２０に出力され、ノイズキャンセラ１１に入力される。ノイズキャンセラ１１は、先に、アンプ４のゲートをリセットした時に記憶している値（Ｖｐ−Ｖｔｈａｍｐ）から、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）を差し引いて、フォトダイオード２の出力Ｖｓｉｇを画素の出力信号として取りだす。次に、行選択トランジスタ５をオフにする。
【００２１】
この一連の動作を順次他の画素についても、垂直シフトレジスタ２５により上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素の出力信号を取りだし、これを一巡してまたこの画素１０の順になると、リセットトランジスタ３のオンから，上述の動作を繰り返す。
【００２２】
【発明が解決しようとする課題】
ところで、従来の画素の回路構成によると、画素の信号が出力されるアンプ４のソースと、行選択トランジスタ５の及びソースが直列につながっている。
この結果、行選択トランジスタ５はオン抵抗という抵抗分があるので、アンプ４の出力を低下させるように作用する。出力信号レベルが低下すると、後の信号処理に不利となり、これを改善するには回路の負担が大きくなるという課題があった。
【００２３】
そこで、本発明は上記課題を解決し、ＣＭＯＳイメージセンサにおいて、フォトダイオードで蓄積された電荷を信号として出力するアンプの信号出力レベルを低下させない画素回路構成を有するＣＭＯＳイメージセンサを提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するための手段として、第１の発明は、複数の画素が規則的に配列され、前記複数の画素のそれぞれは、光電変換により電荷を生成して蓄積するフォトダイオードと、前記電荷を転送する第１転送トランジスタと、前記第１転送トランジスタにより転送された前記電荷を増幅して電位出力信号として出力するアンプ用トランジスタと、を備えたＣＭＯＳイメージセンサにおいて、前記アンプ用トランジスタのゲートを接地電位にして、前記アンプ用トランジスタを非動作状態にするアンプオフ用トランジスタと、前記アンプ用トランジスタのゲートを所定電圧にして、前記アンプ用トランジスタを動作状態にするリセットトランジスタと、を備えたことを特徴とするＣＭＯＳイメージセンサを提供する。
【００２５】
また、第２の発明は、前記第１転送トランジスタの出力側に、前記フォトダイオードと並列して接続され、前記フォトダイオードで光電変換された電荷を蓄積する蓄積部と、前記第１転送トランジスタと前記アンプ用トランジスタのゲートとの間に接続され、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えたことを特徴とする請求項１記載のＣＭＯＳイメージセンサを提供する。
【００２６】
また、第３の発明は、前記第１転送トランジスタの出力側に隣接して接続されたゲート直下の領域のポテンシャルを制御することにより前記フォトダイオードで光電変換された電荷を前記領域に蓄積する蓄積部と、前記蓄積部のゲートに隣接し、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えたことを特徴とする請求項１記載のＣＭＯＳイメージセンサを提供する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、従来例における構成要素と同一のものについては，同一の参照符号をつけその説明を省略している。また、各図において、記号Ｇ，Ｄ，Ｓは対応するトランジスタ（ＭＯＳＦＥＴ）のゲート，ドレイン，ソースをそれぞれ表す。
【００２８】
＜第１実施例＞
図３は、本発明のＣＭＯＳイメージセンサの第1実施例を示す基本構成ブロック図である。
図４は、本発明のＣＭＯＳイメージセンサの第1実施例における画素の構成を示すブロック図である。
【００２９】
図３に示すように、第１実施例のＣＭＯＳイメージセンサ１Ａは、従来例のＣＭＯＳイメージセンサ１において、垂直シフトレジスタ２５に代えて垂直シフトレジスタ２５Ａとし、画素１０に代えて画素１０Ａとし、画素１０に接続されるリセット信号出力線２７、転送信号出力線２８及び行信号出力線２６に代えて、画素１０Ａに接続されるリセット信号線２７Ａ，転送信号出力線２８Ａ及びアンプオフ信号出力線２９Ａとした以外は、従来例のＣＭＯＳイメージセンサ１と同様に構成されている。
【００３０】
図４に示すように、各画素１０Ａは、フォトダイオード２Ａ、転送トランジスタ６Ａ、アンプ４Ａ、アンプオフ用トランジスタ７Ａ及びリセットトランジスタ３Ａより構成されている。
【００３１】
フォトダイオード２ＡのＰ型領域Ｐは接地されており、フォトダイオード２ＡのＮ型領域Ｎは、転送トランジスタ６Ａのソースに接続されている。転送トランジスタ６Ａのゲートは端子ｆＡを介して転送信号出力線２８Ａに接続されており、転送トランジスタ６Ａのドレインはリセットトランジスタ３Ａのソース、アンプ４Ａのゲート及びアンプオフ用トランジスタ７Ａのドレインに端子ｂＡを介して接続されている。リセットトランジスタ３Ａのドレインは、端子ｄＡを介してアンプ４Ａのドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３Ａのゲートは端子ｃＡを介してリセット信号出力線２７Ａに接続されている。
【００３２】
アンプ４Ａのソースは端子ｇＡを介して列信号出力線２０に接続されている。アンプオフ用トランジスタ７Ａのゲートは、端子ｈＡを介してアンプオフ信号出力線２９Ａに接続され、アンプオフ用トランジスタ７Ａのソースは接地されている。
【００３３】
各画素１０Ａを駆動し、各画素１０Ａ（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ２５Ａ、負荷トランジスタ２２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ２５Ａには、所定行数のアンプオフ信号出力線２９Ａ、リセット信号出力線２７Ａ及び転送信号出力線２８Ａが接続されている。
【００３４】
各画素列毎に負荷トランジスタ２２が配置されている。ここで、図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線２３に、負荷トランジスタ２２のドレインが接続されている。負荷トランジスタ２２のゲートは、負荷トランジスタ駆動線２４に接続されている。
負荷トランジスタ２２のソースは列信号出力線２０に接続されている。列信号出力線２０は、各画素列毎に配置されており、各画素１０Ａのアンプ４Ａのソース及びノイズキャンセラ１１に接続されている。
【００３５】
信号読出し用トランジスタ１４のドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されてスイッチを構成している。
【００３６】
次に、画素１０Ａの動作を説明する。
初期状態として，端子ｆＡ，端子ｃＡはＬｏｗ（以下，単にＬともいう）に、端子ｈＡはＨｉｇｈ（以下，単にＨともいう）になっているものとする。この状態では、端子ｂＡはグランド電位に固定されてアンプ４Ａはオフで、端子ｇＡへの出力はない。
【００３７】
この画素の読出し動作がはじまると、まず，端子ｈＡがＬになる。するとアンプオフ用トランジスタ７Ａがオフになり、端子ｂＡが電気的に浮いた状態になる。
次に、垂直シフトレジスタ２５Ａより、リセット信号出力線２７Ａを通してリセットトランジスタ３Ａのゲートに、Ｈｉｇｈの電圧Ｖｄｄ（以下、単にＨともいう）であるリセット信号が印加され、リセットトランジスタ３Ａがオンする。ここでリセットトランジスタ３Ａのしきい値電圧をＶｔｈｒｓｔとすると、アンプ４Ａのゲート電位（すなわち端子ｂＡの電位）は、Ｖｐ（＝（ゲート電位Ｖｇ−Ｖｔｈｒｓｔ）であり、Ｖｇ＝Ｖｄｄのときである）にリセットされる。
【００３８】
アンプ４Ａのゲート電位をリセット後、リセット信号出力線２７ＡをＬｏｗ（以下，単にＬともいう）にし、リセットトランジスタ３Ａをオフにする。
ここで、アンプ４Ａのソースフォロア回路が作動するから、アンプ４Ａのしきい値電圧をＶｔｈａｍｐとすると、端子ｇＡを介して列信号出力線２０に（Ｖｐ−Ｖｔｈａｍｐ）の値が出力され、ノイズキャンセラ１１はこの値を記憶する。
【００３９】
次に、垂直シフトレジスタ２５Ａより転送信号出力線２８Ａを通して転送トランジスタ６ＡのゲートにＨが印加され、転送トランジスタ６Ａがオンする。
光の照射されているフォトダイオード２Ａには、光電効果によって発生した電子が電荷としてＮ型領域に蓄積されているが、この電荷がアンプ４Ａのゲート電極（すなわち端子ｂＡに接続する）に転送されて、アンプ４Ａのゲートの電位が、電荷に相当する電圧Ｖｓｉｇだけ下がる。すなわち、（Ｖｐ−Ｖｓｉｇ）となる。電荷が転送されて、フォトダイオード２Ａには電荷が無くなり、リセットされる。
【００４０】
一方、アンプ４Ａのソースフォロア回路が作動しているから、アンプ４Ａから端子ｇＡを介して列信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の値が出力され、ノイズキャンセラ１１はこの値と、最初に記憶した値（Ｖｐ−Ｖｔｈａｍｐ）との差を取り、信号成分Ｖｓｉｇを取りだし、画素１０Ａの出力として出力する。
【００４１】
次に、垂直シフトレジスタ２５Ａより、アンプオフ信号出力線２９Ａを通して、アンプオフ用トランジスタ７ＡのゲートにＨが印加され、アンプオフ用トランジスタがオンする。すると、アンプオフ用トランジスタ７Ａのソースは接地されているので、アンプ４Ａのゲートは接地電位となり、アンプ４Ａはオフとなる。
この状態が初期状態となる。
【００４２】
この状態で、上述した、画素の一連の動作を順次他の画素についても、垂直シフトレジスタ２５Ａにより上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素の出力信号を取りだす。これが一巡すると、再び読出し操作を繰り返す。
【００４３】
本第１実施例においては、アンプ４Ａから、直接列信号出力線２０に出力信号が出力されるので、画素内での信号出力レベルの低下を引き起こさず、トランジスタの配置を変えるだけの簡単な構成によって高い信号出力を得ることができる。
【００４４】
＜第２実施例＞
図５は、本発明のＣＭＯＳイメージセンサの第２実施例を示す基本構成ブロック図である。
図６は、本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。
【００４５】
第２実施例のＣＭＯＳイメージセンサ１Ｂは、第１実施例のＣＭＯＳイメージセンサ１Ａにおいて、画素１０Ａに代えて画素１０Ｂとし、垂直シフトレジスタ２５Ａに代えて垂直シフトレジスタ２５Ｂとし、垂直シフトレジスタ２５Ａから画素１０Ａに接続するリセット信号出力線２７Ａ、転送信号出力線２８Ａ及びアンプオフ信号出力線２９Ａに代えて、垂直シフトレジスタ２５Ｂから画素１０Ｂに接続するリセット信号出力線２７Ｂ、第１転送信号出力線２８Ｂ１，第２転送信号出力線２８Ｂ２及びアンプオフ信号出力線２９Ｂとした以外はＣＭＯＳイメージセンサ１Ａと同様にして得たものである。
これによって、ＣＭＯＳイメージセンサ１Ｂは、全ての画素の時間情報がそろったフレームシャッター機能を有するものである。
【００４６】
図６に示すように、各画素１０Ｂは、フォトダイオード２Ｂ、第１転送トランジスタ６Ｂ１、第２転送トランジスタ６Ｂ２、蓄積容量９Ｂ、アンプ４Ｂ、アンプオフ用トランジスタ７Ｂ及びリセットトランジスタ３Ｂより構成されている。ここで、蓄積容量９Ｂは拡散層やＭＯＳＦＥＴのゲート電極を用いて構成する。
【００４７】
フォトダイオード２ＢのＰ型領域Ｐは接地されており、フォトダイオード２ＢのＮ型領域Ｎは、第１転送トランジスタ６Ｂ１のソースに接続されている。第１転送トランジスタ６Ｂ１のゲートは端子ｆＢ１を介して第１転送信号出力線２８Ｂ１に接続されており、第１転送トランジスタ６Ｂ１のドレインは端子ｊＢを介して第２転送トランジスタ６Ｂ２のソースおよび蓄積容量９Ｂの一端に接続している。蓄積容量９Ｂの他端は接地されている。
【００４８】
第２転送トランジスタ６Ｂ２のゲートは端子ｆＢ２を介して第２転送信号出力線２８Ｂ２に接続されており、第２転送トランジスタ６Ｂ２のドレインは端子ｂＢを介して、リセットトランジスタ３Ｂのソース、アンプ４Ｂのゲート及びアンプオフ用トランジスタ７Ｂのドレインに接続している。リセットトランジスタ３Ｂのドレインは端子ｄＢを介してアンプ４Ｂのドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３Ｂのゲートは端子ｃＢを介してリセット信号出力線２７Ｂに接続されている。
【００４９】
アンプ４Ｂのソースは端子ｇＢを介して列信号出力線２０に接続されている。アンプオフ用トランジスタ７Ｂのゲートは端子ｈＢを介してアンプオフ信号出力線２９Ｂに接続され、アンプオフ用トランジスタ７Ｂのソースは接地されている。
【００５０】
次に、画素１０Ｂの動作を説明する。
初期状態として、端子ｆＢ１，端子ｆＢ２、端子ｃＢはＬｏｗ（以下，単にＬともいう）になっており、一方、端子ｈＢはＨｉｇｈ（以下，単にＨともいう）になって、端子ｂＢはグランドに固定されていて、アンプ４Ｂはオフになっているとする。
【００５１】
はじめに、ＣＭＯＳイメージセンサ１Ｂの全ての第１転送信号出力線２８Ｂ１をＨにして、全画素１０Ｂの第１転送トランジスタ６Ｂ１をオンにする。各画素１０Ｂのフォトダイオード２ＢのＮ型領域に光電変換により蓄積された電荷が蓄積容量９Ｂにそれぞれ転送され、各フォトダイオード２Ｂの電荷が無くなリ、フォトダイオード２Ｂはリセットされる。次に、第１転送信号出力線２８Ｂ１の全てをＬにし、全画素１０Ｂの第１転送トランジスタ６Ｂ１をオフにする。
【００５２】
次に、各画素１０Ｂの蓄積容量９Ｂに蓄積されている電荷を、各画素について順次読み出していく。
まず、端子ｈＢをＬにしてアンプオフ用トランジスタ７Ｂをオフにする。この結果、端子ｂＢは電気的に浮いた状態になる。その後、リセット信号線２７ＢをＨにして、しきい値電圧がＶｔｈｒｓｔであるリセットトランジスタ３Ｂをオンにする。リセットトランジスタ３Ｂのドレインには電源電圧Ｖｄｄが印加されているので、アンプ４Ｂのゲート電極電位Ｖｐが（Ｖｄｄ−Ｖｔｈｒｓｔ）にリセットされる。
【００５３】
アンプ４Ｂのゲートをリセット後、リセット信号線２７ＢをＬにして、リセットトランジスタ３Ｂをオフにする。
アンプ４Ｂのソースフォロア回路が作動し、アンプ４Ｂのしきい値電圧はＶｔｈａｍｐであるので、端子ｇＢを介して列信号出力線２０に、（Ｖｐ−Ｖｔｈａｍｐ）の値が出力される。ノイズキャンセラ１１はこの値を記憶する。
【００５４】
次に、第２転送信号出力線２８Ｂ２をＨにして、第２転送トランジスタ６Ｂ２をオンにすると蓄積容量９Ｂの電荷がアンプ４Ｂのゲート電極に転送される。蓄積容量９Ｂの電荷は無くなリ、蓄積容量９Ｂはリセットされる。
【００５５】
次に、第２転送信号出力線２８Ｂ２をＬにして、第２転送トランジスタ６Ｂ２をオフにする。アンプ４Ｂのゲート電極の端子ｂＢの電位が、転送された電荷に対応する電圧Ｖｓｉｇ分だけ低下する。アンプ４Ｂのソースフォロア回路が作動して、端子ｇＢを介して列信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の値を出力する。ノイズキャンセラ１１はこの値と、先に記憶した（Ｖｐ−Ｖｔｈａｍｐ）の値の差をとり、信号成分Ｖｓｉｇを取り出す。Ｖｓｉｇは画素１０Ｂの出力信号として、水平シフトレジスタ１３により、信号出力線１２に出力される。
【００５６】
次に、アンプオフ信号出力線２９ＢをＨにして、ソースが接地されているアンプオフ用トランジスタ７Ｂをオンにする。アンプ４Ｂのゲート電極の端子ｂＢがグランドとなり、アンプ４Ｂがオフになる。初期状態に戻る。
【００５７】
この状態で、上述した、画素の一連の動作を順次他の画素についても、垂直シフトレジスタ２５Ｂにより上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素信号出力を取りだす。これが一巡すると、全画素の電荷一括転送から繰り返す。
【００５８】
本第２実施例においては、全画素同時に蓄積容量に一旦電荷を蓄積し、それを画素毎に順次読み出せるので、全画素で時間情報のそろったフレームシャッター機能を有するとともに、アンプ４Ｂから、直接列信号出力線２０に画素信号を出力できるので、画素内での信号出力レベルの低下を引き起こさず、トランジスタの配置を変えるだけの簡単な構成によって高い信号出力を得ることができる。
【００５９】
＜第３実施例＞
図７は、本発明のＣＭＯＳイメージセンサの第３実施例を示す基本構成ブロック図である。
図８は、本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図であリ、（ａ）は画素を、（ｂ）は蓄積部の概念図をそれぞれ示す。
【００６０】
第３実施例のＣＭＯＳイメージセンサ１Ｃは、第１実施例のＣＭＯＳイメージセンサ１Ａにおいて、画素１０Ａに代えて画素１０Ｃとし、垂直シフトレジスタ２５Ａに代えて垂直シフトレジスタ２５Ｃとし、垂直シフトレジスタ２５Ａから画素１０Ａに接続するリセット信号出力線２７Ａ、転送信号出力線２８Ａ及びアンプオフ信号出力線２９Ａに代えて、垂直シフトレジスタ２５Ｃから画素１０Ｃに接続するリセット信号出力線２７Ｃ、第１転送信号出力線２８Ｃ１，第２転送信号出力線２８Ｃ２、第３転送信号出力線２８Ｃ３及びアンプオフ信号出力線２９Ｃとした以外はＣＭＯＳイメージセンサ１Ａと同様にして得たものである。
これによって、第２実施例と同様、全画素で時間情報がそろったフレームシャッター機能を有するものである。
【００６１】
図８の（ａ）に示すように、各画素１０Ｃは、フォトダイオード２Ｃ、第１転送トランジスタ６Ｃ１、第２転送トランジスタ６Ｃ２、蓄積部Ｍｃｃｄ、アンプ４Ｃ、アンプオフ用トランジスタ７Ｃ及びリセットトランジスタ３Ｃより構成されている。
【００６２】
ここで、蓄積部Ｍｃｃｄは、ＣＣＤ転送のようにＭＯＳゲート直下の基板中にポテンシャル井戸を設けて、電荷を蓄積するように構成されており、蓄積部Ｍｃｃｄのゲート電極で直下の基板のポテンシャルを制御するようになっている。図８の（ｂ）には、蓄積部Ｍｃｃｄに電荷を蓄積したときのポテンシャルの様子を示してある。ここでは、左右の壁になっているポテンシャルの高さを、対応する第１及び第２転送トランジスタ６Ｃ１、６Ｃ２のゲートの電位を変えることによって、ポテンシャル井戸の中への電荷の出し入れを行う。
【００６３】
第１転送トランジスタ６Ｃ１はソース領域としてフォトダイオード２ＣのＮ型領域Ｎを，及び第２転送トランジスタ６Ｃ２は端子ｂＣ側にドレイン領域を持つ以外は、特にドレイン及びソースに対応する拡散領域を有しておらず、ゲートだけから構成されており、ゲートの電位を変えることによって、ゲート直下の領域（以下，単にゲート領域ともいう）のポテンシャルを変更するスイッチ機能を有するものである。
【００６４】
まず、画素１０Ｃの構成を説明する。
フォトダイオード２ＣのＰ型領域Ｐは接地されており、フォトダイオード２ＣのＮ型領域Ｎは、第１転送トランジスタ６Ｃ１のソース領域となっている。
第１転送トランジスタ６Ｃ１のゲートは端子ｆＣ１を介して第１転送信号出力線２８Ｃ１に、第２転送トランジスタ６Ｃ２のゲートは端子ｆＣ２を介して第２転送信号出力線２８Ｃ２に、蓄積部Ｍｃｃｄのゲートは端子ｆＣ３を介して第３転送信号出力線２８Ｃ３に，それぞれ接続している。
【００６５】
蓄積部Ｍｃｃｄは一方が第１転送トランジスタ６Ｃ１のゲート領域に隣接し、他方が第２転送トランジスタ６Ｃ２のゲート領域に隣接している。
【００６６】
端子ｂＣは、リセットトランジスタ３Ｃのソース、アンプ４Ｃのゲート、アンプオフ用トランジスタ７Ｃのドレイン及び第２転送トランジスタ６Ｃ２のドレインに接続している。リセットトランジスタ３Ｃのドレインは端子ｄＣを介してアンプ４Ｃのドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３Ｃのゲートは端子ｃＣを介してリセット信号出力線２７Ｃに接続されている。
【００６７】
アンプ４Ｃのソースは端子ｇＣを介して列信号出力線２０に接続されている。
アンプオフ用トランジスタ７Ｃのゲートは端子ｈＣを介してアンプオフ信号出力線２９Ｃに接続され、アンプオフ用トランジスタ７Ｃのソースは接地されている。
【００６８】
次に、画素１０Ｃの動作を説明する。
初期状態としては端子ｆＣ１，端子ｆＣ３、端子ｆＣ２，端子ｃＣにはＬｏｗ（以下，単にＬともいう）が入力され，端子ｈＣにはＨｉｇｈ（以下，単にＨともいう）が入力されているとする。アンプオフ用トランジスタ７Ｃは，オンしているので，端子ｂＣはグランド電位になっており、アンプ４Ｃはオフになっており，画素１０Ｃ外への出力はない。
【００６９】
はじめに、ＣＭＯＳイメージセンサ１Ｃの全ての第１及び第３転送信号出力線２８Ｃ１、２８Ｃ３をＨにして、全画素１０Ｃの第１転送トランジスタ６Ｃ１及び蓄積部Ｍｃｃｄをオンにする。各画素１０Ｃのフォトダイオード２ＣのＮ型領域に光電変換により蓄積された電荷が蓄積部Ｍｃｃｄにそれぞれ転送され、各フォトダイオード２Ｃの電荷が無くなリ、フォトダイオード２Ｃはリセットされる。次に、第１転送信号出力線２８Ｃ１の全てをＬにし、全画素１０Ｃの第１転送トランジスタ６Ｃ１をオフにし、蓄積部Ｍｃｃｄに電荷を保持する。
【００７０】
次に、各画素１０Ｃの蓄積部Ｍｃｃｄに蓄積されている電荷を、各画素１０Ｃについて順次読み出していく。
まず、端子ｈＣをＬにして、アンプオフ用トランジスタ７Ｃをオフにする。端子ｂＣは電気的に浮いた状態になる。その後、リセット信号線２７ＣをＨにして、しきい値電圧がＶｔｈｒｓｔであるリセットトランジスタ３Ｃをオンにする。リセットトランジスタ３Ｃのドレインには電源電圧Ｖｄｄが印加されているので、アンプ４Ｃのゲート電極電位Ｖｐが（Ｖｄｄ−Ｖｔｈｒｓｔ）にリセットされる。
【００７１】
アンプ４Ｃのゲートをリセット後、リセット信号線２７ＣをＬにして、リセットトランジスタ３Ｃをオフする。
アンプ４Ｃのソースフォロア回路が作動し、アンプ４Ｃのしきい値電圧はＶｔｈａｍｐであるので、端子ｇＣを介して列信号出力線２０に、（Ｖｐ−Ｖｔｈａｍｐ）の値が出力される。ノイズキャンセラ１１はこの値を記憶する。
【００７２】
次に、第２転送信号出力線２８Ｃ２をＨにして、第２転送トランジスタ６Ｃ２をオンにし、第３転送信号出力線２８Ｃ３をＬにして、蓄積部Ｍｃｃｄをオフにすると、蓄積部Ｍｃｃｄに蓄積されている電荷がアンプ４Ｃのゲート電極に転送され、蓄積部Ｍｃｃｄの電荷は無くなる。次に、第２転送信号出力線２８Ｃ２をＬにして、第２転送トランジスタ６Ｃ２をオフにする。
【００７３】
アンプ４Ｃのゲート電極の電位が、転送された電荷に対応する電圧Ｖｓｉｇ分だけ低下する。アンプ４Ｃのソースフォロア回路が作動して、端子ｇＣを介して列信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の値を出力する。ノイズキャンセラ１１はこの値と、先に記憶した（Ｖｐ−Ｖｔｈａｍｐ）の値の差をとり、信号成分Ｖｓｉｇを取り出す。Ｖｓｉｇは画素１０Ｃの出力信号として、水平シフトレジスタ１３により、信号出力線１２に出力される。
【００７４】
次に、アンプオフ信号出力線２９ＣをＨにして、ソースが接地されているアンプオフ用トランジスタ７Ｃをオンにする。アンプ４Ｃのゲート電極の端子ｂＣがグランドとなり、アンプ４Ｃがオフになる。これで，初期状態に戻る。
【００７５】
この状態で、上述した、画素の一連の動作を順次他の画素についても、垂直シフトレジスタ２５Ｃにより上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素の出力信号として取りだす。これが一巡すると、フォトダイオード電荷の全画素一括転送から繰り返す。
【００７６】
本第３実施例においては、全画素で同時に蓄積部に一旦電荷を蓄積し、それを画素毎に順次読み出せるので、全画素で時間情報がそろったフレームシャッター機能を有するとともに、アンプから、直接列信号出力線に画素信号を出力できるので、画素内での信号出力レベルの低下を引き起こさず、トランジスタの配置を変えるだけの簡単な構成によって高い信号出力を得ることができる。
【００７７】
【発明の効果】
以上説明したように本発明のＣＭＯＳイメージセンサにおいて、請求項１記載によれば、前記アンプ用トランジスタのゲートを接地電位にして、前記アンプ用トランジスタを非動作状態にするアンプオフ用トランジスタと、前記アンプ用トランジスタのゲートを所定電圧にして、前記アンプ用トランジスタを動作状態にするリセットトランジスタと、を備えているので、フォトダイオードで蓄積された電荷を信号として出力するアンプ用トランジスタの信号出力レベルを低下させない画素回路構成を有するＣＭＯＳイメージセンサを提供することができるという効果がある。
【００７８】
また、請求項２記載によれば、前記第１転送トランジスタの出力側に、前記フォトダイオードと並列して接続され、前記フォトダイオードで光電変換された電荷を蓄積する蓄積部と、前記第１転送トランジスタと前記アンプ用トランジスタのゲートとの間に接続され、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えているので、請求項１に記載のＣＭＯＳイメージセンサと同様の効果に加えて、フレームシャッター機能を有するＣＭＯＳイメージセンサを提供することができるという効果がある。
【００７９】
また、請求項３記載によれば、前記第１転送トランジスタの出力側に隣接して接続されたゲート直下の領域のポテンシャルを制御することにより前記フォトダイオードで光電変換された電荷を前記領域に蓄積する蓄積部と、前記蓄積部のゲートに隣接し、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えているので、請求項１に記載のＣＭＯＳイメージセンサと同様の効果に加えて、フレームシャッター機能を有するＣＭＯＳイメージセンサを提供することができるという効果がある。
【図面の簡単な説明】
【図１】従来例のＣＭＯＳイメージセンサの基本構成を示すブロック図である。
【図２】従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
【図３】本発明のＣＭＯＳイメージセンサの第1実施例を示す基本構成ブロック図である。
【図４】本発明のＣＭＯＳイメージセンサの第1実施例における画素の構成を示すブロック図である。
【図５】本発明のＣＭＯＳイメージセンサの第２実施例を示す基本構成ブロック図である。
【図６】本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。
【図７】本発明のＣＭＯＳイメージセンサの第３実施例を示す基本構成ブロック図である。
【図８】本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ…ＣＭＯＳイメージセンサ、２，２Ａ，２Ｂ，２Ｃ…フォトダイオード、３，３Ａ，３Ｂ，３Ｃ…リセットトランジスタ、４，４Ａ，４Ｂ，４Ｃ…アンプ（アンプ用トランジスタ）、５…行選択トランジスタ、６，６Ａ…転送トランジスタ、６Ｂ１，６Ｃ１…第１転送トランジスタ、６Ｂ２，６Ｃ２…第２転送トランジスタ、７Ａ，７Ｂ，７Ｃ…アンプオフ用トランジスタ、９Ｂ…蓄積容量、１０，１０Ａ，１０Ｂ，１０Ｃ…画素、１１…ノイズキャンセラ、１２…信号出力線、１３…水平シフトレジスタ、１４…信号読出し用トランジスタ、２０…列信号出力線、２２…負荷トランジスタ、２３…基準電圧供給線、２４…負荷トランジスタ駆動線、２５，２５Ａ，２５Ｂ，２５Ｃ…垂直シフトレジスタ、２６…行信号出力線、２７，２７Ａ，２７Ｂ，２７Ｃ…リセット信号出力線、２８，２８Ａ…転送信号出力線、２８Ｂ１，２８Ｃ１…第１転送信号出力線、２８Ｂ２，２８Ｃ２…第２転送信号出力線、２９Ａ，２９Ｂ，２９Ｃ…アンプオフ信号出力線、Ｍｃｃｄ…蓄積部。
【発明の属する技術分野】
本発明はＣＭＯＳイメージセンサに係り、特に画素の出力レベルを増加させるのに好適な画素の回路構成に関するものである。
【０００２】
【従来の技術】
固体の光電変換素子すなわち半導体の光イメージセンサとしては、大きく分けてＣＣＤ方式とＣＭＯＳセンサ方式の２種類のイメージセンサがある。
両イメージセンサの違いは、入射光を電荷に変換するフォトダイオードの電荷に関する情報を画素外部ヘ伝達する方式の違いにある。
【０００３】
ＣＣＤ方式イメージセンサ（以下、単にＣＣＤともいう）は、発生した電荷を直接ＣＣＤにより転送するのに対し、ＣＭＯＳセンサ方式イメージセンサ（以下、単にＣＭＯＳセンサまたはＣＭＯＳイメージセンサともいう）は、発生した電荷によって規定される電位の情報を、アンプ用トランジスタを通して外部に伝送する。
【０００４】
また、ＣＣＤは、電源電圧が通常のＣＭＯＳ−ＬＳＩより高い、２層ポリシリコン配線を用いるなどといった理由により、通常のＣＭＯＳ−ＬＳＩと半導体素子構造が異なるので、ＣＣＤ専用の半導体集積回路の製造工程（プロセス）によって製造されるのに対し、ＣＭＯＳセンサは、光電変換部及び駆動部は、通常のＣＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラインをそのまま使えること、同一基板上に光電変換部と駆動部を混在して作製することができるので、小型化されたイメージセンサを低コストで製造できるというメリットがある。
【０００５】
また、ＣＭＯＳセンサにはＣＣＤに比べて固定パターン雑音が大きいという問題があることが知られている。固定パターン雑音は主にアンプ用トランジスタのしきい値電圧のバラツキによるものであり、ノイズキャンセラが必要である。
また、ＣＣＤは電荷転送を行うのに、複数の電源を必要とするが、ＣＭＯＳセンサは単一電源でよくしかも低電圧でよいので低消費電力である。
また、ＣＣＤは現在広く実用に供されているが、ＣＭＯＳセンサは以上の特徴により実用化のために、種々特性の向上が図られている。
【０００６】
以下、添付図面を参照して、従来例のＣＭＯＳイメージセンサを具体的に説明する。
図１は、従来例のＣＭＯＳイメージセンサの基本構成を示すブロック図である。
図２は、従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
【０００７】
図１には、表示の簡便さのために２行２列分の画素構成を有するＣＭＯＳイメージセンサ１が表示されている。従って、実際には、例えばエリアセンサにおいては、縦横にそれぞれ所定数の画素が配列されており（すなわち、画素の所定数の行と列が形成されている）、また、例えばラインセンサにおいては、所定数の画素が１行、あるいは１列だけ配列されている。
【０００８】
なお、各図中において、Ｇ，Ｄ，Ｓは、トランジスタ（ＭＯＳＦＥＴより構成される）のゲート電極（以下、単にゲートともいう）、ドレイン電極（以下，単にドレインともいう）、ソース電極（以下，単にソースともいう）をそれぞれ表す。
【０００９】
図２に示すように、各画素１０は、フォトダイオード２、転送トランジスタ６、アンプ用トランジスタ（以下、単にアンプともいう）４、行選択トランジスタ５及びリセットトランジスタ３より構成されている。
【００１０】
フォトダイオード２のＰ型領域Ｐは接地されており、フォトダイオード２のＮ型領域Ｎは、転送トランジスタ６のソースに接続されている。転送トランジスタ６のゲートは端子ｆを介して転送信号出力線２８に接続されており、転送トランジスタ６のドレインはリセットトランジスタ３のソース及びアンプ４のゲートに接続されている。リセットトランジスタ３のドレインは、アンプ４のドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３のゲートは端子ｃを介してリセット信号出力線２７に接続されている。
【００１１】
行選択トランジスタ５のドレインはアンプ４のソースに、行選択トランジスタ５のソースは端子ｇを介して列信号出力線２０に、及び行選択トランジスタ５のゲートは端子ｅを介して行信号出力線２６に、それぞれ接続されている。
【００１２】
各画素１０を駆動し、各画素１０（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ２５、負荷トランジスタ２２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ２５には、所定行数の行信号出力線２６、リセット信号出力線２７及び転送信号出力線２８が接続されている。
【００１３】
各画素列毎に負荷トランジスタ２２が配置されている。図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線２３に、負荷トランジスタ２２のドレインが接続されている。負荷トランジスタ２２のゲートは、負荷トランジスタ駆動線２４に接続されている。負荷トランジスタ２２のソースは列信号出力線２０に接続されている。列信号出力線２０は、各画素列毎に配置されており、各画素１０の行選択トランジスタ５のソース及びノイズキャンセラ１１に接続されている。
【００１４】
信号読出し用トランジスタ１４のソースまたはドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されてスイッチを構成している。
【００１５】
次に、最も一般的な転送トランジスタを有するＣＭＯＳイメージセンサの画素１０の基本動作について説明する。
最初に，この画素の読出しが行われていない状態とする。端子ｆ、端子ｃ、端子ｅは全てＬｏｗ（以下、単にＬともいう）の状態になっている。
この画素の読出し操作がはじまると、まず、垂直シフトレジスタ２５より、ある行のリセット信号出力線２７を通してリセットトランジスタ３のゲートに、Ｈｉｇｈの電圧Ｖｄｄ（以下，単にＨともいう）が印加され、これによりリセットトランジスタ３がオンする。
【００１６】
ここで、リセットトランジスタ３のしきい値電圧をＶｔｈｒｓｔとすると、リセットトランジスタ３のドレインとゲートには基準電圧Ｖｄｄが印加されているので、アンプ４のゲート（端子ｂに相当する）の電位が、Ｖｐ（＝（ゲート電位Ｖｇ−Ｖｔｈｒｓｔ）であり、Ｖｇ＝Ｖｄｄのときである）となる。
【００１７】
次に、リセット信号出力線２７に印加された電圧がローレベル（以下，単にＬともいう）に切り替わり、リセットトランジスタ３がオフになる。
次に、垂直シフトレジスタ２５より、この行の行信号出力線２６を通して行選択トランジスタ５のゲートに、Ｈが印加され、これにより行選択トランジスタ５がオンする。これにより、アンプ４のソースフォロア回路が作動し、アンプ４のしきい値電圧をＶｔｈａｍｐとすると、（Ｖｐ−Ｖｔｈａｍｐ）の電圧値が端子ｇを介して列信号出力線２０に出力され、ノイズキャンセラ１１はこの値を記憶する。
【００１８】
次に、垂直シフトレジスタ２５より、この行の転送信号出力線２８を通して転送トランジスタ６のゲートに、Ｈが印加され、これにより転送トランジスタ６をオンする。
【００１９】
フォトダイオード２には光が照射されており、光電効果により光の量に比例した電子ホール対が発生する。ホールはグランドの方へ逃げていき、電子がフォトダイオード７のＮ型領域Ｎに蓄積されている。
転送トランジスタ６がオンとなるので、フォトダイオード２の電荷がアンプ４のゲートに転送されて、ゲートの電位が電荷量に対応してＶｓｉｇだけ低下する。この結果、フォトダイオード２には電荷がなくなり、リセットされ、転送トランジスタ６はオフになる。
【００２０】
一方、行選択トランジスタ５がオンになっているので、アンプ５のゲートの電位は取出され、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）が端子ｇを介して列信号出力線２０に出力され、ノイズキャンセラ１１に入力される。ノイズキャンセラ１１は、先に、アンプ４のゲートをリセットした時に記憶している値（Ｖｐ−Ｖｔｈａｍｐ）から、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）を差し引いて、フォトダイオード２の出力Ｖｓｉｇを画素の出力信号として取りだす。次に、行選択トランジスタ５をオフにする。
【００２１】
この一連の動作を順次他の画素についても、垂直シフトレジスタ２５により上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素の出力信号を取りだし、これを一巡してまたこの画素１０の順になると、リセットトランジスタ３のオンから，上述の動作を繰り返す。
【００２２】
【発明が解決しようとする課題】
ところで、従来の画素の回路構成によると、画素の信号が出力されるアンプ４のソースと、行選択トランジスタ５の及びソースが直列につながっている。
この結果、行選択トランジスタ５はオン抵抗という抵抗分があるので、アンプ４の出力を低下させるように作用する。出力信号レベルが低下すると、後の信号処理に不利となり、これを改善するには回路の負担が大きくなるという課題があった。
【００２３】
そこで、本発明は上記課題を解決し、ＣＭＯＳイメージセンサにおいて、フォトダイオードで蓄積された電荷を信号として出力するアンプの信号出力レベルを低下させない画素回路構成を有するＣＭＯＳイメージセンサを提供することを目的とする。
【００２４】
【課題を解決するための手段】
上記目的を達成するための手段として、第１の発明は、複数の画素が規則的に配列され、前記複数の画素のそれぞれは、光電変換により電荷を生成して蓄積するフォトダイオードと、前記電荷を転送する第１転送トランジスタと、前記第１転送トランジスタにより転送された前記電荷を増幅して電位出力信号として出力するアンプ用トランジスタと、を備えたＣＭＯＳイメージセンサにおいて、前記アンプ用トランジスタのゲートを接地電位にして、前記アンプ用トランジスタを非動作状態にするアンプオフ用トランジスタと、前記アンプ用トランジスタのゲートを所定電圧にして、前記アンプ用トランジスタを動作状態にするリセットトランジスタと、を備えたことを特徴とするＣＭＯＳイメージセンサを提供する。
【００２５】
また、第２の発明は、前記第１転送トランジスタの出力側に、前記フォトダイオードと並列して接続され、前記フォトダイオードで光電変換された電荷を蓄積する蓄積部と、前記第１転送トランジスタと前記アンプ用トランジスタのゲートとの間に接続され、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えたことを特徴とする請求項１記載のＣＭＯＳイメージセンサを提供する。
【００２６】
また、第３の発明は、前記第１転送トランジスタの出力側に隣接して接続されたゲート直下の領域のポテンシャルを制御することにより前記フォトダイオードで光電変換された電荷を前記領域に蓄積する蓄積部と、前記蓄積部のゲートに隣接し、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えたことを特徴とする請求項１記載のＣＭＯＳイメージセンサを提供する。
【００２７】
【発明の実施の形態】
以下、本発明の実施の形態につき、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、従来例における構成要素と同一のものについては，同一の参照符号をつけその説明を省略している。また、各図において、記号Ｇ，Ｄ，Ｓは対応するトランジスタ（ＭＯＳＦＥＴ）のゲート，ドレイン，ソースをそれぞれ表す。
【００２８】
＜第１実施例＞
図３は、本発明のＣＭＯＳイメージセンサの第1実施例を示す基本構成ブロック図である。
図４は、本発明のＣＭＯＳイメージセンサの第1実施例における画素の構成を示すブロック図である。
【００２９】
図３に示すように、第１実施例のＣＭＯＳイメージセンサ１Ａは、従来例のＣＭＯＳイメージセンサ１において、垂直シフトレジスタ２５に代えて垂直シフトレジスタ２５Ａとし、画素１０に代えて画素１０Ａとし、画素１０に接続されるリセット信号出力線２７、転送信号出力線２８及び行信号出力線２６に代えて、画素１０Ａに接続されるリセット信号線２７Ａ，転送信号出力線２８Ａ及びアンプオフ信号出力線２９Ａとした以外は、従来例のＣＭＯＳイメージセンサ１と同様に構成されている。
【００３０】
図４に示すように、各画素１０Ａは、フォトダイオード２Ａ、転送トランジスタ６Ａ、アンプ４Ａ、アンプオフ用トランジスタ７Ａ及びリセットトランジスタ３Ａより構成されている。
【００３１】
フォトダイオード２ＡのＰ型領域Ｐは接地されており、フォトダイオード２ＡのＮ型領域Ｎは、転送トランジスタ６Ａのソースに接続されている。転送トランジスタ６Ａのゲートは端子ｆＡを介して転送信号出力線２８Ａに接続されており、転送トランジスタ６Ａのドレインはリセットトランジスタ３Ａのソース、アンプ４Ａのゲート及びアンプオフ用トランジスタ７Ａのドレインに端子ｂＡを介して接続されている。リセットトランジスタ３Ａのドレインは、端子ｄＡを介してアンプ４Ａのドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３Ａのゲートは端子ｃＡを介してリセット信号出力線２７Ａに接続されている。
【００３２】
アンプ４Ａのソースは端子ｇＡを介して列信号出力線２０に接続されている。アンプオフ用トランジスタ７Ａのゲートは、端子ｈＡを介してアンプオフ信号出力線２９Ａに接続され、アンプオフ用トランジスタ７Ａのソースは接地されている。
【００３３】
各画素１０Ａを駆動し、各画素１０Ａ（の素子）からの出力信号を取り出し、図示しない信号処理回路に出力するために、垂直シフトレジスタ２５Ａ、負荷トランジスタ２２、ノイズキャンセラ１１、信号読み出し用トランジスタ１４及び水平シフトレジスタ１３が配置されている。
垂直シフトレジスタ２５Ａには、所定行数のアンプオフ信号出力線２９Ａ、リセット信号出力線２７Ａ及び転送信号出力線２８Ａが接続されている。
【００３４】
各画素列毎に負荷トランジスタ２２が配置されている。ここで、図示しない基準電圧電源に接続され、所定の基準電圧が供給されている基準電圧供給線２３に、負荷トランジスタ２２のドレインが接続されている。負荷トランジスタ２２のゲートは、負荷トランジスタ駆動線２４に接続されている。
負荷トランジスタ２２のソースは列信号出力線２０に接続されている。列信号出力線２０は、各画素列毎に配置されており、各画素１０Ａのアンプ４Ａのソース及びノイズキャンセラ１１に接続されている。
【００３５】
信号読出し用トランジスタ１４のドレインはノイズキャンセラ１１に、ソースは信号出力線１２に、ゲートは水平シフトレジスタ１３に、それぞれ接続されてスイッチを構成している。
【００３６】
次に、画素１０Ａの動作を説明する。
初期状態として，端子ｆＡ，端子ｃＡはＬｏｗ（以下，単にＬともいう）に、端子ｈＡはＨｉｇｈ（以下，単にＨともいう）になっているものとする。この状態では、端子ｂＡはグランド電位に固定されてアンプ４Ａはオフで、端子ｇＡへの出力はない。
【００３７】
この画素の読出し動作がはじまると、まず，端子ｈＡがＬになる。するとアンプオフ用トランジスタ７Ａがオフになり、端子ｂＡが電気的に浮いた状態になる。
次に、垂直シフトレジスタ２５Ａより、リセット信号出力線２７Ａを通してリセットトランジスタ３Ａのゲートに、Ｈｉｇｈの電圧Ｖｄｄ（以下、単にＨともいう）であるリセット信号が印加され、リセットトランジスタ３Ａがオンする。ここでリセットトランジスタ３Ａのしきい値電圧をＶｔｈｒｓｔとすると、アンプ４Ａのゲート電位（すなわち端子ｂＡの電位）は、Ｖｐ（＝（ゲート電位Ｖｇ−Ｖｔｈｒｓｔ）であり、Ｖｇ＝Ｖｄｄのときである）にリセットされる。
【００３８】
アンプ４Ａのゲート電位をリセット後、リセット信号出力線２７ＡをＬｏｗ（以下，単にＬともいう）にし、リセットトランジスタ３Ａをオフにする。
ここで、アンプ４Ａのソースフォロア回路が作動するから、アンプ４Ａのしきい値電圧をＶｔｈａｍｐとすると、端子ｇＡを介して列信号出力線２０に（Ｖｐ−Ｖｔｈａｍｐ）の値が出力され、ノイズキャンセラ１１はこの値を記憶する。
【００３９】
次に、垂直シフトレジスタ２５Ａより転送信号出力線２８Ａを通して転送トランジスタ６ＡのゲートにＨが印加され、転送トランジスタ６Ａがオンする。
光の照射されているフォトダイオード２Ａには、光電効果によって発生した電子が電荷としてＮ型領域に蓄積されているが、この電荷がアンプ４Ａのゲート電極（すなわち端子ｂＡに接続する）に転送されて、アンプ４Ａのゲートの電位が、電荷に相当する電圧Ｖｓｉｇだけ下がる。すなわち、（Ｖｐ−Ｖｓｉｇ）となる。電荷が転送されて、フォトダイオード２Ａには電荷が無くなり、リセットされる。
【００４０】
一方、アンプ４Ａのソースフォロア回路が作動しているから、アンプ４Ａから端子ｇＡを介して列信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の値が出力され、ノイズキャンセラ１１はこの値と、最初に記憶した値（Ｖｐ−Ｖｔｈａｍｐ）との差を取り、信号成分Ｖｓｉｇを取りだし、画素１０Ａの出力として出力する。
【００４１】
次に、垂直シフトレジスタ２５Ａより、アンプオフ信号出力線２９Ａを通して、アンプオフ用トランジスタ７ＡのゲートにＨが印加され、アンプオフ用トランジスタがオンする。すると、アンプオフ用トランジスタ７Ａのソースは接地されているので、アンプ４Ａのゲートは接地電位となり、アンプ４Ａはオフとなる。
この状態が初期状態となる。
【００４２】
この状態で、上述した、画素の一連の動作を順次他の画素についても、垂直シフトレジスタ２５Ａにより上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素の出力信号を取りだす。これが一巡すると、再び読出し操作を繰り返す。
【００４３】
本第１実施例においては、アンプ４Ａから、直接列信号出力線２０に出力信号が出力されるので、画素内での信号出力レベルの低下を引き起こさず、トランジスタの配置を変えるだけの簡単な構成によって高い信号出力を得ることができる。
【００４４】
＜第２実施例＞
図５は、本発明のＣＭＯＳイメージセンサの第２実施例を示す基本構成ブロック図である。
図６は、本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。
【００４５】
第２実施例のＣＭＯＳイメージセンサ１Ｂは、第１実施例のＣＭＯＳイメージセンサ１Ａにおいて、画素１０Ａに代えて画素１０Ｂとし、垂直シフトレジスタ２５Ａに代えて垂直シフトレジスタ２５Ｂとし、垂直シフトレジスタ２５Ａから画素１０Ａに接続するリセット信号出力線２７Ａ、転送信号出力線２８Ａ及びアンプオフ信号出力線２９Ａに代えて、垂直シフトレジスタ２５Ｂから画素１０Ｂに接続するリセット信号出力線２７Ｂ、第１転送信号出力線２８Ｂ１，第２転送信号出力線２８Ｂ２及びアンプオフ信号出力線２９Ｂとした以外はＣＭＯＳイメージセンサ１Ａと同様にして得たものである。
これによって、ＣＭＯＳイメージセンサ１Ｂは、全ての画素の時間情報がそろったフレームシャッター機能を有するものである。
【００４６】
図６に示すように、各画素１０Ｂは、フォトダイオード２Ｂ、第１転送トランジスタ６Ｂ１、第２転送トランジスタ６Ｂ２、蓄積容量９Ｂ、アンプ４Ｂ、アンプオフ用トランジスタ７Ｂ及びリセットトランジスタ３Ｂより構成されている。ここで、蓄積容量９Ｂは拡散層やＭＯＳＦＥＴのゲート電極を用いて構成する。
【００４７】
フォトダイオード２ＢのＰ型領域Ｐは接地されており、フォトダイオード２ＢのＮ型領域Ｎは、第１転送トランジスタ６Ｂ１のソースに接続されている。第１転送トランジスタ６Ｂ１のゲートは端子ｆＢ１を介して第１転送信号出力線２８Ｂ１に接続されており、第１転送トランジスタ６Ｂ１のドレインは端子ｊＢを介して第２転送トランジスタ６Ｂ２のソースおよび蓄積容量９Ｂの一端に接続している。蓄積容量９Ｂの他端は接地されている。
【００４８】
第２転送トランジスタ６Ｂ２のゲートは端子ｆＢ２を介して第２転送信号出力線２８Ｂ２に接続されており、第２転送トランジスタ６Ｂ２のドレインは端子ｂＢを介して、リセットトランジスタ３Ｂのソース、アンプ４Ｂのゲート及びアンプオフ用トランジスタ７Ｂのドレインに接続している。リセットトランジスタ３Ｂのドレインは端子ｄＢを介してアンプ４Ｂのドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３Ｂのゲートは端子ｃＢを介してリセット信号出力線２７Ｂに接続されている。
【００４９】
アンプ４Ｂのソースは端子ｇＢを介して列信号出力線２０に接続されている。アンプオフ用トランジスタ７Ｂのゲートは端子ｈＢを介してアンプオフ信号出力線２９Ｂに接続され、アンプオフ用トランジスタ７Ｂのソースは接地されている。
【００５０】
次に、画素１０Ｂの動作を説明する。
初期状態として、端子ｆＢ１，端子ｆＢ２、端子ｃＢはＬｏｗ（以下，単にＬともいう）になっており、一方、端子ｈＢはＨｉｇｈ（以下，単にＨともいう）になって、端子ｂＢはグランドに固定されていて、アンプ４Ｂはオフになっているとする。
【００５１】
はじめに、ＣＭＯＳイメージセンサ１Ｂの全ての第１転送信号出力線２８Ｂ１をＨにして、全画素１０Ｂの第１転送トランジスタ６Ｂ１をオンにする。各画素１０Ｂのフォトダイオード２ＢのＮ型領域に光電変換により蓄積された電荷が蓄積容量９Ｂにそれぞれ転送され、各フォトダイオード２Ｂの電荷が無くなリ、フォトダイオード２Ｂはリセットされる。次に、第１転送信号出力線２８Ｂ１の全てをＬにし、全画素１０Ｂの第１転送トランジスタ６Ｂ１をオフにする。
【００５２】
次に、各画素１０Ｂの蓄積容量９Ｂに蓄積されている電荷を、各画素について順次読み出していく。
まず、端子ｈＢをＬにしてアンプオフ用トランジスタ７Ｂをオフにする。この結果、端子ｂＢは電気的に浮いた状態になる。その後、リセット信号線２７ＢをＨにして、しきい値電圧がＶｔｈｒｓｔであるリセットトランジスタ３Ｂをオンにする。リセットトランジスタ３Ｂのドレインには電源電圧Ｖｄｄが印加されているので、アンプ４Ｂのゲート電極電位Ｖｐが（Ｖｄｄ−Ｖｔｈｒｓｔ）にリセットされる。
【００５３】
アンプ４Ｂのゲートをリセット後、リセット信号線２７ＢをＬにして、リセットトランジスタ３Ｂをオフにする。
アンプ４Ｂのソースフォロア回路が作動し、アンプ４Ｂのしきい値電圧はＶｔｈａｍｐであるので、端子ｇＢを介して列信号出力線２０に、（Ｖｐ−Ｖｔｈａｍｐ）の値が出力される。ノイズキャンセラ１１はこの値を記憶する。
【００５４】
次に、第２転送信号出力線２８Ｂ２をＨにして、第２転送トランジスタ６Ｂ２をオンにすると蓄積容量９Ｂの電荷がアンプ４Ｂのゲート電極に転送される。蓄積容量９Ｂの電荷は無くなリ、蓄積容量９Ｂはリセットされる。
【００５５】
次に、第２転送信号出力線２８Ｂ２をＬにして、第２転送トランジスタ６Ｂ２をオフにする。アンプ４Ｂのゲート電極の端子ｂＢの電位が、転送された電荷に対応する電圧Ｖｓｉｇ分だけ低下する。アンプ４Ｂのソースフォロア回路が作動して、端子ｇＢを介して列信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の値を出力する。ノイズキャンセラ１１はこの値と、先に記憶した（Ｖｐ−Ｖｔｈａｍｐ）の値の差をとり、信号成分Ｖｓｉｇを取り出す。Ｖｓｉｇは画素１０Ｂの出力信号として、水平シフトレジスタ１３により、信号出力線１２に出力される。
【００５６】
次に、アンプオフ信号出力線２９ＢをＨにして、ソースが接地されているアンプオフ用トランジスタ７Ｂをオンにする。アンプ４Ｂのゲート電極の端子ｂＢがグランドとなり、アンプ４Ｂがオフになる。初期状態に戻る。
【００５７】
この状態で、上述した、画素の一連の動作を順次他の画素についても、垂直シフトレジスタ２５Ｂにより上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素信号出力を取りだす。これが一巡すると、全画素の電荷一括転送から繰り返す。
【００５８】
本第２実施例においては、全画素同時に蓄積容量に一旦電荷を蓄積し、それを画素毎に順次読み出せるので、全画素で時間情報のそろったフレームシャッター機能を有するとともに、アンプ４Ｂから、直接列信号出力線２０に画素信号を出力できるので、画素内での信号出力レベルの低下を引き起こさず、トランジスタの配置を変えるだけの簡単な構成によって高い信号出力を得ることができる。
【００５９】
＜第３実施例＞
図７は、本発明のＣＭＯＳイメージセンサの第３実施例を示す基本構成ブロック図である。
図８は、本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図であリ、（ａ）は画素を、（ｂ）は蓄積部の概念図をそれぞれ示す。
【００６０】
第３実施例のＣＭＯＳイメージセンサ１Ｃは、第１実施例のＣＭＯＳイメージセンサ１Ａにおいて、画素１０Ａに代えて画素１０Ｃとし、垂直シフトレジスタ２５Ａに代えて垂直シフトレジスタ２５Ｃとし、垂直シフトレジスタ２５Ａから画素１０Ａに接続するリセット信号出力線２７Ａ、転送信号出力線２８Ａ及びアンプオフ信号出力線２９Ａに代えて、垂直シフトレジスタ２５Ｃから画素１０Ｃに接続するリセット信号出力線２７Ｃ、第１転送信号出力線２８Ｃ１，第２転送信号出力線２８Ｃ２、第３転送信号出力線２８Ｃ３及びアンプオフ信号出力線２９Ｃとした以外はＣＭＯＳイメージセンサ１Ａと同様にして得たものである。
これによって、第２実施例と同様、全画素で時間情報がそろったフレームシャッター機能を有するものである。
【００６１】
図８の（ａ）に示すように、各画素１０Ｃは、フォトダイオード２Ｃ、第１転送トランジスタ６Ｃ１、第２転送トランジスタ６Ｃ２、蓄積部Ｍｃｃｄ、アンプ４Ｃ、アンプオフ用トランジスタ７Ｃ及びリセットトランジスタ３Ｃより構成されている。
【００６２】
ここで、蓄積部Ｍｃｃｄは、ＣＣＤ転送のようにＭＯＳゲート直下の基板中にポテンシャル井戸を設けて、電荷を蓄積するように構成されており、蓄積部Ｍｃｃｄのゲート電極で直下の基板のポテンシャルを制御するようになっている。図８の（ｂ）には、蓄積部Ｍｃｃｄに電荷を蓄積したときのポテンシャルの様子を示してある。ここでは、左右の壁になっているポテンシャルの高さを、対応する第１及び第２転送トランジスタ６Ｃ１、６Ｃ２のゲートの電位を変えることによって、ポテンシャル井戸の中への電荷の出し入れを行う。
【００６３】
第１転送トランジスタ６Ｃ１はソース領域としてフォトダイオード２ＣのＮ型領域Ｎを，及び第２転送トランジスタ６Ｃ２は端子ｂＣ側にドレイン領域を持つ以外は、特にドレイン及びソースに対応する拡散領域を有しておらず、ゲートだけから構成されており、ゲートの電位を変えることによって、ゲート直下の領域（以下，単にゲート領域ともいう）のポテンシャルを変更するスイッチ機能を有するものである。
【００６４】
まず、画素１０Ｃの構成を説明する。
フォトダイオード２ＣのＰ型領域Ｐは接地されており、フォトダイオード２ＣのＮ型領域Ｎは、第１転送トランジスタ６Ｃ１のソース領域となっている。
第１転送トランジスタ６Ｃ１のゲートは端子ｆＣ１を介して第１転送信号出力線２８Ｃ１に、第２転送トランジスタ６Ｃ２のゲートは端子ｆＣ２を介して第２転送信号出力線２８Ｃ２に、蓄積部Ｍｃｃｄのゲートは端子ｆＣ３を介して第３転送信号出力線２８Ｃ３に，それぞれ接続している。
【００６５】
蓄積部Ｍｃｃｄは一方が第１転送トランジスタ６Ｃ１のゲート領域に隣接し、他方が第２転送トランジスタ６Ｃ２のゲート領域に隣接している。
【００６６】
端子ｂＣは、リセットトランジスタ３Ｃのソース、アンプ４Ｃのゲート、アンプオフ用トランジスタ７Ｃのドレイン及び第２転送トランジスタ６Ｃ２のドレインに接続している。リセットトランジスタ３Ｃのドレインは端子ｄＣを介してアンプ４Ｃのドレイン及び図示しない基準電圧電源に接続されており、所定の電圧Ｖｄｄが供給されている。リセットトランジスタ３Ｃのゲートは端子ｃＣを介してリセット信号出力線２７Ｃに接続されている。
【００６７】
アンプ４Ｃのソースは端子ｇＣを介して列信号出力線２０に接続されている。
アンプオフ用トランジスタ７Ｃのゲートは端子ｈＣを介してアンプオフ信号出力線２９Ｃに接続され、アンプオフ用トランジスタ７Ｃのソースは接地されている。
【００６８】
次に、画素１０Ｃの動作を説明する。
初期状態としては端子ｆＣ１，端子ｆＣ３、端子ｆＣ２，端子ｃＣにはＬｏｗ（以下，単にＬともいう）が入力され，端子ｈＣにはＨｉｇｈ（以下，単にＨともいう）が入力されているとする。アンプオフ用トランジスタ７Ｃは，オンしているので，端子ｂＣはグランド電位になっており、アンプ４Ｃはオフになっており，画素１０Ｃ外への出力はない。
【００６９】
はじめに、ＣＭＯＳイメージセンサ１Ｃの全ての第１及び第３転送信号出力線２８Ｃ１、２８Ｃ３をＨにして、全画素１０Ｃの第１転送トランジスタ６Ｃ１及び蓄積部Ｍｃｃｄをオンにする。各画素１０Ｃのフォトダイオード２ＣのＮ型領域に光電変換により蓄積された電荷が蓄積部Ｍｃｃｄにそれぞれ転送され、各フォトダイオード２Ｃの電荷が無くなリ、フォトダイオード２Ｃはリセットされる。次に、第１転送信号出力線２８Ｃ１の全てをＬにし、全画素１０Ｃの第１転送トランジスタ６Ｃ１をオフにし、蓄積部Ｍｃｃｄに電荷を保持する。
【００７０】
次に、各画素１０Ｃの蓄積部Ｍｃｃｄに蓄積されている電荷を、各画素１０Ｃについて順次読み出していく。
まず、端子ｈＣをＬにして、アンプオフ用トランジスタ７Ｃをオフにする。端子ｂＣは電気的に浮いた状態になる。その後、リセット信号線２７ＣをＨにして、しきい値電圧がＶｔｈｒｓｔであるリセットトランジスタ３Ｃをオンにする。リセットトランジスタ３Ｃのドレインには電源電圧Ｖｄｄが印加されているので、アンプ４Ｃのゲート電極電位Ｖｐが（Ｖｄｄ−Ｖｔｈｒｓｔ）にリセットされる。
【００７１】
アンプ４Ｃのゲートをリセット後、リセット信号線２７ＣをＬにして、リセットトランジスタ３Ｃをオフする。
アンプ４Ｃのソースフォロア回路が作動し、アンプ４Ｃのしきい値電圧はＶｔｈａｍｐであるので、端子ｇＣを介して列信号出力線２０に、（Ｖｐ−Ｖｔｈａｍｐ）の値が出力される。ノイズキャンセラ１１はこの値を記憶する。
【００７２】
次に、第２転送信号出力線２８Ｃ２をＨにして、第２転送トランジスタ６Ｃ２をオンにし、第３転送信号出力線２８Ｃ３をＬにして、蓄積部Ｍｃｃｄをオフにすると、蓄積部Ｍｃｃｄに蓄積されている電荷がアンプ４Ｃのゲート電極に転送され、蓄積部Ｍｃｃｄの電荷は無くなる。次に、第２転送信号出力線２８Ｃ２をＬにして、第２転送トランジスタ６Ｃ２をオフにする。
【００７３】
アンプ４Ｃのゲート電極の電位が、転送された電荷に対応する電圧Ｖｓｉｇ分だけ低下する。アンプ４Ｃのソースフォロア回路が作動して、端子ｇＣを介して列信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）の値を出力する。ノイズキャンセラ１１はこの値と、先に記憶した（Ｖｐ−Ｖｔｈａｍｐ）の値の差をとり、信号成分Ｖｓｉｇを取り出す。Ｖｓｉｇは画素１０Ｃの出力信号として、水平シフトレジスタ１３により、信号出力線１２に出力される。
【００７４】
次に、アンプオフ信号出力線２９ＣをＨにして、ソースが接地されているアンプオフ用トランジスタ７Ｃをオンにする。アンプ４Ｃのゲート電極の端子ｂＣがグランドとなり、アンプ４Ｃがオフになる。これで，初期状態に戻る。
【００７５】
この状態で、上述した、画素の一連の動作を順次他の画素についても、垂直シフトレジスタ２５Ｃにより上の行から下の行に亘って、水平シフトレジスタ１３により右列から左列に亘って行い、信号出力線１２より画素の出力信号として取りだす。これが一巡すると、フォトダイオード電荷の全画素一括転送から繰り返す。
【００７６】
本第３実施例においては、全画素で同時に蓄積部に一旦電荷を蓄積し、それを画素毎に順次読み出せるので、全画素で時間情報がそろったフレームシャッター機能を有するとともに、アンプから、直接列信号出力線に画素信号を出力できるので、画素内での信号出力レベルの低下を引き起こさず、トランジスタの配置を変えるだけの簡単な構成によって高い信号出力を得ることができる。
【００７７】
【発明の効果】
以上説明したように本発明のＣＭＯＳイメージセンサにおいて、請求項１記載によれば、前記アンプ用トランジスタのゲートを接地電位にして、前記アンプ用トランジスタを非動作状態にするアンプオフ用トランジスタと、前記アンプ用トランジスタのゲートを所定電圧にして、前記アンプ用トランジスタを動作状態にするリセットトランジスタと、を備えているので、フォトダイオードで蓄積された電荷を信号として出力するアンプ用トランジスタの信号出力レベルを低下させない画素回路構成を有するＣＭＯＳイメージセンサを提供することができるという効果がある。
【００７８】
また、請求項２記載によれば、前記第１転送トランジスタの出力側に、前記フォトダイオードと並列して接続され、前記フォトダイオードで光電変換された電荷を蓄積する蓄積部と、前記第１転送トランジスタと前記アンプ用トランジスタのゲートとの間に接続され、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えているので、請求項１に記載のＣＭＯＳイメージセンサと同様の効果に加えて、フレームシャッター機能を有するＣＭＯＳイメージセンサを提供することができるという効果がある。
【００７９】
また、請求項３記載によれば、前記第１転送トランジスタの出力側に隣接して接続されたゲート直下の領域のポテンシャルを制御することにより前記フォトダイオードで光電変換された電荷を前記領域に蓄積する蓄積部と、前記蓄積部のゲートに隣接し、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えているので、請求項１に記載のＣＭＯＳイメージセンサと同様の効果に加えて、フレームシャッター機能を有するＣＭＯＳイメージセンサを提供することができるという効果がある。
【図面の簡単な説明】
【図１】従来例のＣＭＯＳイメージセンサの基本構成を示すブロック図である。
【図２】従来例のＣＭＯＳイメージセンサにおける画素の構成を示すブロック図である。
【図３】本発明のＣＭＯＳイメージセンサの第1実施例を示す基本構成ブロック図である。
【図４】本発明のＣＭＯＳイメージセンサの第1実施例における画素の構成を示すブロック図である。
【図５】本発明のＣＭＯＳイメージセンサの第２実施例を示す基本構成ブロック図である。
【図６】本発明のＣＭＯＳイメージセンサの第２実施例における画素の構成を示すブロック図である。
【図７】本発明のＣＭＯＳイメージセンサの第３実施例を示す基本構成ブロック図である。
【図８】本発明のＣＭＯＳイメージセンサの第３実施例における画素の構成を示すブロック図である。
【符号の説明】
１，１Ａ，１Ｂ，１Ｃ…ＣＭＯＳイメージセンサ、２，２Ａ，２Ｂ，２Ｃ…フォトダイオード、３，３Ａ，３Ｂ，３Ｃ…リセットトランジスタ、４，４Ａ，４Ｂ，４Ｃ…アンプ（アンプ用トランジスタ）、５…行選択トランジスタ、６，６Ａ…転送トランジスタ、６Ｂ１，６Ｃ１…第１転送トランジスタ、６Ｂ２，６Ｃ２…第２転送トランジスタ、７Ａ，７Ｂ，７Ｃ…アンプオフ用トランジスタ、９Ｂ…蓄積容量、１０，１０Ａ，１０Ｂ，１０Ｃ…画素、１１…ノイズキャンセラ、１２…信号出力線、１３…水平シフトレジスタ、１４…信号読出し用トランジスタ、２０…列信号出力線、２２…負荷トランジスタ、２３…基準電圧供給線、２４…負荷トランジスタ駆動線、２５，２５Ａ，２５Ｂ，２５Ｃ…垂直シフトレジスタ、２６…行信号出力線、２７，２７Ａ，２７Ｂ，２７Ｃ…リセット信号出力線、２８，２８Ａ…転送信号出力線、２８Ｂ１，２８Ｃ１…第１転送信号出力線、２８Ｂ２，２８Ｃ２…第２転送信号出力線、２９Ａ，２９Ｂ，２９Ｃ…アンプオフ信号出力線、Ｍｃｃｄ…蓄積部。
Claims (3)
- 複数の画素が規則的に配列され、前記複数の画素のそれぞれは、光電変換により電荷を生成して蓄積するフォトダイオードと、前記電荷を転送する第１転送トランジスタと、前記第１転送トランジスタにより転送された前記電荷を増幅して電位出力信号として出力するアンプ用トランジスタと、を備えたＣＭＯＳイメージセンサにおいて、
前記アンプ用トランジスタのゲートを接地電位にして、前記アンプ用トランジスタを非動作状態にするアンプオフ用トランジスタと、
前記アンプ用トランジスタのゲートを所定電圧にして、前記アンプ用トランジスタを動作状態にするリセットトランジスタと、
を備えたことを特徴とするＣＭＯＳイメージセンサ。 - 前記第１転送トランジスタの出力側に、前記フォトダイオードと並列して接続され、前記フォトダイオードで光電変換された電荷を蓄積する蓄積部と、前記第１転送トランジスタと前記アンプ用トランジスタのゲートとの間に接続され、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えたことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
- 前記第１転送トランジスタの出力側に隣接して接続されたゲート直下の領域のポテンシャルを制御することにより前記フォトダイオードで光電変換された電荷を前記領域に蓄積する蓄積部と、前記蓄積部のゲートに隣接し、前記蓄積部に蓄積された前記電荷を前記アンプ用トランジスタに転送する第２転送トランジスタと、を備えたことを特徴とする請求項１記載のＣＭＯＳイメージセンサ。
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