JP2002165133A

JP2002165133A - Ｃｍｏｓイメージセンサ

Info

Publication number: JP2002165133A
Application number: JP2000359098A
Authority: JP
Inventors: Masanori Funaki; 正紀舟木; Takeshi Shimizu; 健清水; Akira Honma; 明本間
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2000-11-27
Filing date: 2000-11-27
Publication date: 2002-06-07
Anticipated expiration: 2020-11-27
Also published as: JP3862139B2

Abstract

(57)【要約】【課題】フォトダイオードで蓄積された電荷を信号と
して出力するアンプの信号出力レベルを低下させない画
素回路構成を有するＣＭＯＳイメージセンサを提供す
る。【解決手段】選択スイッチ７Ａの一端をアンプ用トラ
ンジスタ４Ａのゲートに接続し、且つ他端を接地電位に
接続してあり、画素１０Ａから画素信号を出力しないと
きには、前記ゲートを接地電位にして前記アンプ用トラ
ンジスタ４Ａを動作させず、前記画素１０Ａから前記画
素信号を出力するときは、前記ゲートを前記電位出力信
号の電位にして前記アンプ用トランジスタ４Ａを動作さ
せることとした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳイメージセ
ンサに係り、特に画素の出力レベルを増加させるのに好
適な画素の回路構成に関するものである。

【０００２】

【従来の技術】固体の光電変換素子すなわち半導体の光
イメージセンサとしては、大きく分けてＣＣＤ方式とＣ
ＭＯＳセンサ方式の２種類のイメージセンサがある。両
イメージセンサの違いは、入射光を電荷に変換するフォ
トダイオードの電荷に関する情報を画素外部ヘ伝達する
方式の違いにある。

【０００３】ＣＣＤ方式イメージセンサ（以下、単にＣ
ＣＤともいう）は、発生した電荷を直接ＣＣＤにより転
送するのに対し、ＣＭＯＳセンサ方式イメージセンサ
（以下、単にＣＭＯＳセンサまたはＣＭＯＳイメージセ
ンサともいう）は、発生した電荷によって規定される電
位の情報を、アンプ用トランジスタを通して外部に伝送
する。

【０００４】また、ＣＣＤは、電源電圧が通常のＣＭＯ
Ｓ−ＬＳＩより高い、２層ポリシリコン配線を用いるな
どといった理由により、通常のＣＭＯＳ−ＬＳＩと半導
体素子構造が異なるので、ＣＣＤ専用の半導体集積回路
の製造工程（プロセス）によって製造されるのに対し、
ＣＭＯＳセンサは、光電変換部及び駆動部は、通常のＣ
ＭＯＳ−ＬＳＩプロセスとほとんど同じ工程によって製
造することができるので、ＣＭＯＳ−ＬＳＩ用の製造ラ
インをそのまま使えること、同一基板上に光電変換部と
駆動部を混在して作製することができるので、小型化さ
れたイメージセンサを低コストで製造できるというメリ
ットがある。

【０００５】また、ＣＭＯＳセンサにはＣＣＤに比べて
固定パターン雑音が大きいという問題があることが知ら
れている。固定パターン雑音は主にアンプ用トランジス
タのしきい値電圧のバラツキによるものであり、ノイズ
キャンセラが必要である。また、ＣＣＤは電荷転送を行
うのに、複数の電源を必要とするが、ＣＭＯＳセンサは
単一電源でよくしかも低電圧でよいので低消費電力であ
る。また、ＣＣＤは現在広く実用に供されているが、Ｃ
ＭＯＳセンサは以上の特徴により実用化のために、種々
特性の向上が図られている。

【０００６】以下、添付図面を参照して、従来例のＣＭ
ＯＳイメージセンサを具体的に説明する。図１は、従来
例のＣＭＯＳイメージセンサの基本構成を示すブロック
図である。図２は、従来例のＣＭＯＳイメージセンサに
おける画素の構成を示すブロック図である。

【０００７】図１には、表示の簡便さのために２行２列
分の画素構成を有するＣＭＯＳイメージセンサ１が表示
されている。従って、実際には、例えばエリアセンサに
おいては、縦横にそれぞれ所定数の画素が配列されてお
り（すなわち、画素の所定数の行と列が形成されてい
る）、また、例えばラインセンサにおいては、所定数の
画素が１行、あるいは１列だけ配列されている。

【０００８】なお、各図中において、Ｇ，Ｄ，Ｓは、ト
ランジスタ（ＭＯＳＦＥＴより構成される）のゲート電
極（以下、単にゲートともいう）、ドレイン電極（以
下，単にドレインともいう）、ソース電極（以下，単に
ソースともいう）をそれぞれ表す。

【０００９】図２に示すように、各画素１０は、フォト
ダイオード２、転送トランジスタ６、アンプ用トランジ
スタ（以下、単にアンプともいう）４、行選択トランジ
スタ５及びリセットトランジスタ３より構成されてい
る。

【００１０】フォトダイオード２のＰ型領域Ｐは接地さ
れており、フォトダイオード２のＮ型領域Ｎは、転送ト
ランジスタ６のソースに接続されている。転送トランジ
スタ６のゲートは端子ｆを介して転送信号出力線２８に
接続されており、転送トランジスタ６のドレインはリセ
ットトランジスタ３のソース及びアンプ４のゲートに接
続されている。リセットトランジスタ３のドレインは、
アンプ４のドレイン及び図示しない基準電圧電源に接続
されており、所定の電圧Ｖｄｄが供給されている。リセ
ットトランジスタ３のゲートは端子ｃを介してリセット
信号出力線２７に接続されている。

【００１１】行選択トランジスタ５のドレインはアンプ
４のソースに、行選択トランジスタ５のソースは端子ｇ
を介して列信号出力線２０に、及び行選択トランジスタ
５のゲートは端子ｅを介して行信号出力線２６に、それ
ぞれ接続されている。

【００１２】各画素１０を駆動し、各画素１０（の素
子）からの出力信号を取り出し、図示しない信号処理回
路に出力するために、垂直シフトレジスタ２５、負荷ト
ランジスタ２２、ノイズキャンセラ１１、信号読み出し
用トランジスタ１４及び水平シフトレジスタ１３が配置
されている。垂直シフトレジスタ２５には、所定行数の
行信号出力線２６、リセット信号出力線２７及び転送信
号出力線２８が接続されている。

【００１３】各画素列毎に負荷トランジスタ２２が配置
されている。図示しない基準電圧電源に接続され、所定
の基準電圧が供給されている基準電圧供給線２３に、負
荷トランジスタ２２のドレインが接続されている。負荷
トランジスタ２２のゲートは、負荷トランジスタ駆動線
２４に接続されている。負荷トランジスタ２２のソース
は列信号出力線２０に接続されている。列信号出力線２
０は、各画素列毎に配置されており、各画素１０の行選
択トランジスタ５のソース及びノイズキャンセラ１１に
接続されている。

【００１４】信号読出し用トランジスタ１４のソースま
たはドレインはノイズキャンセラ１１に、ソースは信号
出力線１２に、ゲートは水平シフトレジスタ１３に、そ
れぞれ接続されてスイッチを構成している。

【００１５】次に、最も一般的な転送トランジスタを有
するＣＭＯＳイメージセンサの画素１０の基本動作につ
いて説明する。最初に，この画素の読出しが行われてい
ない状態とする。端子ｆ、端子ｃ、端子ｅは全てＬｏｗ
（以下、単にＬともいう）の状態になっている。この画
素の読出し操作がはじまると、まず、垂直シフトレジス
タ２５より、ある行のリセット信号出力線２７を通して
リセットトランジスタ３のゲートに、Ｈｉｇｈの電圧Ｖ
ｄｄ（以下，単にＨともいう）が印加され、これにより
リセットトランジスタ３がオンする。

【００１６】ここで、リセットトランジスタ３のしきい
値電圧をＶｔｈｒｓｔとすると、リセットトランジスタ
３のドレインとゲートには基準電圧Ｖｄｄが印加されて
いるので、アンプ４のゲート（端子ｂに相当する）の電
位が、Ｖｐ（＝（ゲート電位Ｖｇ−Ｖｔｈｒｓｔ）であ
り、Ｖｇ＝Ｖｄｄのときである）となる。

【００１７】次に、リセット信号出力線２７に印加され
た電圧がローレベル（以下，単にＬともいう）に切り替
わり、リセットトランジスタ３がオフになる。次に、垂
直シフトレジスタ２５より、この行の行信号出力線２６
を通して行選択トランジスタ５のゲートに、Ｈが印加さ
れ、これにより行選択トランジスタ５がオンする。これ
により、アンプ４のソースフォロア回路が作動し、アン
プ４のしきい値電圧をＶｔｈａｍｐとすると、（Ｖｐ−
Ｖｔｈａｍｐ）の電圧値が端子ｇを介して列信号出力線
２０に出力され、ノイズキャンセラ１１はこの値を記憶
する。

【００１８】次に、垂直シフトレジスタ２５より、この
行の転送信号出力線２８を通して転送トランジスタ６の
ゲートに、Ｈが印加され、これにより転送トランジスタ
６をオンする。

【００１９】フォトダイオード２には光が照射されてお
り、光電効果により光の量に比例した電子ホール対が発
生する。ホールはグランドの方へ逃げていき、電子がフ
ォトダイオード７のＮ型領域Ｎに蓄積されている。転送
トランジスタ６がオンとなるので、フォトダイオード２
の電荷がアンプ４のゲートに転送されて、ゲートの電位
が電荷量に対応してＶｓｉｇだけ低下する。この結果、
フォトダイオード２には電荷がなくなり、リセットさ
れ、転送トランジスタ６はオフになる。

【００２０】一方、行選択トランジスタ５がオンになっ
ているので、アンプ５のゲートの電位は取出され、（Ｖ
ｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）が端子ｇを介して列信号
出力線２０に出力され、ノイズキャンセラ１１に入力さ
れる。ノイズキャンセラ１１は、先に、アンプ４のゲー
トをリセットした時に記憶している値（Ｖｐ−Ｖｔｈａ
ｍｐ）から、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）を差し
引いて、フォトダイオード２の出力Ｖｓｉｇを画素の出
力信号として取りだす。次に、行選択トランジスタ５を
オフにする。

【００２１】この一連の動作を順次他の画素について
も、垂直シフトレジスタ２５により上の行から下の行に
亘って、水平シフトレジスタ１３により右列から左列に
亘って行い、信号出力線１２より画素の出力信号を取り
だし、これを一巡してまたこの画素１０の順になると、
リセットトランジスタ３のオンから，上述の動作を繰り
返す。

【００２２】

【発明が解決しようとする課題】ところで、従来の画素
の回路構成によると、画素の信号が出力されるアンプの
ソースと、行選択トランジスタのドレイン及びソースが
直列につながっている。この結果、行選択トランジスタ
はオン抵抗という抵抗分があるので、アンプの出力を低
下させるように作用する。出力信号レベルが低下する
と、後の信号処理に不利となり、これを改善するには回
路の負担が大きくなるという課題があった。

【００２３】そこで、本発明は上記課題を解決し、ＣＭ
ＯＳイメージセンサにおいて、フォトダイオードで蓄積
された電荷を信号として出力するアンプの信号出力レベ
ルを低下させない画素回路構成を有するＣＭＯＳイメー
ジセンサを提供することを目的とする。

【００２４】

【課題を解決するための手段】上記目的を達成するため
の手段として、第１の発明は、光電変換により電荷を生
成して蓄積するフォトダイオードと、ゲートに入力した
前記電荷を増幅して電位出力信号として出力するアンプ
用トランジスタと、前記フォトダイオードから前記電荷
を前記アンプ用トランジスタのゲートに転送する転送ト
ランジスタと、前記アンプ用トランジスタを選択的に動
作させる選択スイッチとを有し、前記電位出力信号を画
素信号として出力する画素を、ライン状またはアレイ状
に複数個配列したＣＭＯＳイメージセンサにおいて、前
記選択スイッチの一端を前記アンプ用トランジスタの前
記ゲートに接続し、且つ他端を接地電位に接続してあ
り、前記画素から前記画素信号を出力しないときには、
前記ゲートを接地電位にして前記アンプ用トランジスタ
を動作させず、前記画素から前記画素信号を出力すると
きは、前記ゲートを前記電位出力信号の電位にして前記
アンプ用トランジスタを動作させることを特徴とするＣ
ＭＯＳイメージセンサである。

【００２５】また、第２の発明は、第１の発明のＣＭＯ
Ｓイメージセンサにおいて、前記転送トランジスタと前
記アンプ用トランジスタの前記ゲートとの間に、容量か
らなり一時的に前記電荷を蓄積する蓄積部と、前記電荷
を前記ゲートに転送する第２の転送トランジスタとを設
けたことを特徴とするものである。

【００２６】また、第３の発明は、第１の発明のＣＭＯ
Ｓイメージセンサにおいて、前記転送トランジスタと前
記アンプ用トランジスタの前記ゲートとの間に、前記転
送トランジスタに隣接し、直下の領域のポテンシャルを
制御することにより、前記領域に前記電荷を蓄積するＭ
ＯＳゲートと、前記ＭＯＳゲートに隣接し、前記電荷を
前記ゲートに転送する第２の転送トランジスタとを設け
たことを特徴とするものである。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態につ
き、好ましい実施例により、図面を参照して説明する。
なお、説明の簡便のため、従来例における構成要素と同
一のものについては，同一の参照符号をつけその説明を
省略している。また、各図において、記号Ｇ，Ｄ，Ｓは
対応するトランジスタ（ＭＯＳＦＥＴ）のゲート，ドレ
イン，ソースをそれぞれ表す。

【００２８】＜第１実施例＞図３は、本発明のＣＭＯＳ
イメージセンサの第1実施例を示す基本構成ブロック図
である。図４は、本発明のＣＭＯＳイメージセンサの第
1実施例における画素の構成を示すブロック図である。

【００２９】図３に示すように、第１実施例のＣＭＯＳ
イメージセンサ１Ａは、従来例のＣＭＯＳイメージセン
サ１において、垂直シフトレジスタ２５に代えて垂直シ
フトレジスタ２５Ａとし、画素１０に代えて画素１０Ａ
とし、画素１０に接続されるリセット信号出力線２７、
転送信号出力線２８及び行信号出力線２６に代えて、画
素１０Ａに接続されるリセット信号線２７Ａ，転送信号
出力線２８Ａ及びアンプオフ信号出力線２９Ａとした以
外は、従来例のＣＭＯＳイメージセンサ１と同様に構成
されている。

【００３０】図４に示すように、各画素１０Ａは、フォ
トダイオード２Ａ、転送トランジスタ６Ａ、アンプ４
Ａ、アンプオフ用トランジスタ７Ａ及びリセットトラン
ジスタ３Ａより構成されている。

【００３１】フォトダイオード２ＡのＰ型領域Ｐは接地
されており、フォトダイオード２ＡのＮ型領域Ｎは、転
送トランジスタ６Ａのソースに接続されている。転送ト
ランジスタ６Ａのゲートは端子ｆＡを介して転送信号出
力線２８Ａに接続されており、転送トランジスタ６Ａの
ドレインはリセットトランジスタ３Ａのソース、アンプ
４Ａのゲート及びアンプオフ用トランジスタ７Ａのドレ
インに端子ｂＡを介して接続されている。リセットトラ
ンジスタ３Ａのドレインは、端子ｄＡを介してアンプ４
Ａのドレイン及び図示しない基準電圧電源に接続されて
おり、所定の電圧Ｖｄｄが供給されている。リセットト
ランジスタ３Ａのゲートは端子ｃＡを介してリセット信
号出力線２７Ａに接続されている。

【００３２】アンプ４Ａのソースは端子ｇＡを介して列
信号出力線２０に接続されている。アンプオフ用トラン
ジスタ７Ａのゲートは、端子ｈＡを介してアンプオフ信
号出力線２９Ａに接続され、アンプオフ用トランジスタ
７Ａのソースは接地されている。

【００３３】各画素１０Ａを駆動し、各画素１０Ａ（の
素子）からの出力信号を取り出し、図示しない信号処理
回路に出力するために、垂直シフトレジスタ２５Ａ、負
荷トランジスタ２２、ノイズキャンセラ１１、信号読み
出し用トランジスタ１４及び水平シフトレジスタ１３が
配置されている。垂直シフトレジスタ２５Ａには、所定
行数のアンプオフ信号出力線２９Ａ、リセット信号出力
線２７Ａ及び転送信号出力線２８Ａが接続されている。

【００３４】各画素列毎に負荷トランジスタ２２が配置
されている。ここで、図示しない基準電圧電源に接続さ
れ、所定の基準電圧が供給されている基準電圧供給線２
３に、負荷トランジスタ２２のドレインが接続されてい
る。負荷トランジスタ２２のゲートは、負荷トランジス
タ駆動線２４に接続されている。負荷トランジスタ２２
のソースは列信号出力線２０に接続されている。列信号
出力線２０は、各画素列毎に配置されており、各画素１
０Ａのアンプ４Ａのソース及びノイズキャンセラ１１に
接続されている。

【００３５】信号読出し用トランジスタ１４のソースま
たはドレインはノイズキャンセラ１１に、ソースは信号
出力線１２に、ゲートは水平シフトレジスタ１３に、そ
れぞれ接続されてスイッチを構成している。

【００３６】次に、画素１０Ａの動作を説明する。初期
状態として，端子ｆＡ，端子ｃＡはＬｏｗ（以下，単に
Ｌともいう）に、端子ｈＡはＨｉｇｈ（以下，単にＨと
もいう）になっているものとする。この状態では、端子
ｂＡはグランド電位に固定されてアンプ４Ａはオフで、
端子ｇＡへの出力はない。

【００３７】この画素の読出し動作がはじまると、ま
ず，端子ｈＡがＬになる。するとアンプオフ用トランジ
スタ７Ａがオフになり、端子ｂＡが電気的に浮いた状態
になる。次に、垂直シフトレジスタ２５Ａより、リセッ
ト信号出力線２７Ａを通してリセットトランジスタ３Ａ
のゲートに、Ｈｉｇｈの電圧Ｖｄｄ（以下、単にＨとも
いう）であるリセット信号が印加され、リセットトラン
ジスタ３Ａがオンする。ここでリセットトランジスタ３
Ａのしきい値電圧をＶｔｈｒｓｔとすると、アンプ４Ａ
のゲート電位（すなわち端子ｂＡの電位）は、Ｖｐ（＝
（ゲート電位Ｖｇ−Ｖｔｈｒｓｔ）であり、Ｖｇ＝Ｖｄ
ｄのときである）にリセットされる。

【００３８】アンプ４Ａのゲート電位をリセット後、リ
セット信号出力線２７ＡをＬｏｗ（以下，単にＬともい
う）にし、リセットトランジスタ３Ａをオフにする。こ
こで、アンプ４Ａのソースフォロア回路が作動するか
ら、アンプ４Ａのしきい値電圧をＶｔｈａｍｐとする
と、端子ｇＡを介して列信号出力線２０に（Ｖｐ−Ｖｔ
ｈａｍｐ）の値が出力され、ノイズキャンセラ１１はこ
の値を記憶する。

【００３９】次に、垂直シフトレジスタ２５Ａより転送
信号出力線２８Ａを通して転送トランジスタ６Ａのゲー
トにＨが印加され、転送トランジスタ６Ａがオンする。
光の照射されているフォトダイオード２Ａには、光電効
果によって発生した電子が電荷としてＮ型領域に蓄積さ
れているが、この電荷がアンプ４Ａのゲート電極（すな
わち端子ｂＡに接続する）に転送されて、アンプ４Ａの
ゲートの電位が、電荷に相当ずる電圧Ｖｓｉｇだけ下が
る。すなわち、（Ｖｐ−Ｖｓｉｇ）となる。電荷が転
送されて、フォトダイオード２Ａには電荷が無くなり、
リセットされる。

【００４０】一方、アンプ４Ａのソースフォロア回路が
作動しているから、アンプ４Ａから端子ｇＡを介して列
信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）
の値が出力され、ノイズキャンセラ１１はこの値と、最
初に記憶した値（Ｖｐ−Ｖｔｈａｍｐ）との差を取り、
信号成分Ｖｓｉｇを取りだし、画素１０Ａの出力として
出力する。

【００４１】次に、垂直シフトレジスタ２５Ａより、ア
ンプオフ信号出力線２９Ａを通して、アンプオフ用トラ
ンジスタ７ＡのゲートにＨが印加され、アンプオフ用ト
ランジスタがオンする。すると、アンプオフ用トランジ
スタ７Ａのソースは接地されているので、アンプ４Ａの
ゲートは接地電位となり、アンプ４Ａはオフとなる。こ
の状態が初期状態となる。

【００４２】この状態で、上述した、画素の一連の動作
を順次他の画素についても、垂直シフトレジスタ２５Ａ
により上の行から下の行に亘って、水平シフトレジスタ
１３により右列から左列に亘って行い、信号出力線１２
より画素の出力信号を取りだす。これが一巡すると、再
び読出し操作を繰り返す。

【００４３】本第１実施例においては、アンプ４Ａか
ら、直接列信号出力線２０に出力信号が出力されるの
で、画素内での信号出力レベルの低下を引き起こさず、
トランジスタの配置を変えるだけの簡単な構成によって
高い信号出力を得ることができる。

【００４４】＜第２実施例＞図５は、本発明のＣＭＯＳ
イメージセンサの第２実施例を示す基本構成ブロック図
である。図６は、本発明のＣＭＯＳイメージセンサの第
２実施例における画素の構成を示すブロック図である。

【００４５】第２実施例のＣＭＯＳイメージセンサ１Ｂ
は、第１実施例のＣＭＯＳイメージセンサ１Ａにおい
て、画素１０Ａに代えて画素１０Ｂとし、垂直シフトレ
ジスタ２５Ａに代えて垂直シフトレジスタ２５Ｂとし、
垂直シフトレジスタ２５Ａから画素１０Ａに接続するリ
セット信号出力線２７Ａ、転送信号出力線２８Ａ及びア
ンプオフ信号出力線２９Ａに代えて、垂直シフトレジス
タ２５Ｂから画素１０Ｂに接続するリセット信号出力線
２７Ｂ、第１転送信号出力線２８Ｂ１，第２転送信号出
力線２８Ｂ２及びアンプオフ信号出力線２９Ｂとした以
外はＣＭＯＳイメージセンサ１Ａと同様にして得たもの
である。これによって、ＣＭＯＳイメージセンサ１Ｂ
は、全ての画素の時間情報がそろったフレームシャッタ
ー機能を有するものである。

【００４６】図６に示すように、各画素１０Ｂは、フォ
トダイオード２Ｂ、第１転送トランジスタ６Ｂ１、第２
転送トランジスタ６Ｂ２、蓄積容量９Ｂ、アンプ４Ｂ、
アンプオフ用トランジスタ７Ｂ及びリセットトランジス
タ３Ｂより構成されている。ここで、蓄積容量９Ｂは拡
散層やＭＯＳＦＥＴのゲート電極を用いて構成する。

【００４７】フォトダイオード２ＢのＰ型領域Ｐは接地
されており、フォトダイオード２ＢのＮ型領域Ｎは、第
１転送トランジスタ６Ｂ１のソースに接続されている。
第１転送トランジスタ６Ｂ１のゲートは端子ｆＢ１を介
して第１転送信号出力線２８Ｂ１に接続されており、第
１転送トランジスタ６Ｂ１のドレインは端子ｊＢを介し
て第２転送トランジスタ６Ｂ２のソースおよび蓄積容量
９Ｂの一端に接続している。蓄積容量９Ｂの他端は接地
されている。

【００４８】第２転送トランジスタ６Ｂ２のゲートは端
子ｆＢ２を介して第２転送信号出力線２８Ｂ２に接続さ
れており、第２転送トランジスタ６Ｂ２のドレインは端
子ｂＢを介して、リセットトランジスタ３Ｂのソース、
アンプ４Ｂのゲート及びアンプオフ用トランジスタ７Ｂ
のドレインに接続している。リセットトランジスタ３Ｂ
のドレインは端子ｄＢを介してアンプ４Ｂのドレイン及
び図示しない基準電圧電源に接続されており、所定の電
圧Ｖｄｄが供給されている。リセットトランジスタ３Ｂ
のゲートは端子ｃＢを介してリセット信号出力線２７Ｂ
に接続されている。

【００４９】アンプ４Ｂのソースは端子ｇＢを介して列
信号出力線２０に接続されている。アンプオフ用トラン
ジスタ７Ｂのゲートは端子ｈＢを介してアンプオフ信号
出力線２９Ｂに接続され、アンプオフ用トランジスタ７
Ｂのソースは接地されている。

【００５０】次に、画素１０Ｂの動作を説明する。初期
状態として、端子ｆＢ１，端子ｆＢ２、端子ｃＢはＬｏ
ｗ（以下，単にＬともいう）になっており、一方、端子
ｈＢはＨｉｇｈ（以下，単にＨともいう）になって、端
子ｂＢはグランドに固定されていて、アンプ４Ｂはオフ
になっているとする。

【００５１】はじめに、ＣＭＯＳイメージセンサ１Ｂの
全ての第１転送信号出力線２８Ｂ１をＨにして、全画素
１０Ｂの第１転送トランジスタ６Ｂ１をオンにする。各
画素１０Ｂのフォトダイオード２ＢのＮ型領域に光電変
換により蓄積された電荷が蓄積容量９Ｂにそれぞれ転送
され、各フォトダイオード２Ｂの電荷が無くなリ、フォ
トダイオード２Ｂはリセットされる。次に、第１転送信
号出力線２８Ｂ１の全てをＬにし、全画素１０Ｂの第１
転送トランジスタ６Ｂ１をオフにする。

【００５２】次に、各画素１０Ｂの蓄積容量９Ｂに蓄積
されている電荷を、各画素について順次読み出してい
く。まず、端子ｈＢをＬにしてアンプオフ用トランジス
タ７Ｂをオフにする。この結果、端子ｂＢは電気的に浮
いた状態になる。その後、リセット信号線２７ＢをＨに
して、しきい値電圧がＶｔｈｒｓｔであるリセットトラ
ンジスタ３Ｂをオンにする。リセットトランジスタ３Ｂ
のドレインには電源電圧Ｖｄｄが印加されているので、
アンプ４Ｂのゲート電極電位Ｖｐが（Ｖｄｄ−Ｖｔｈｒ
ｓｔ）にリセットされる。

【００５３】アンプ４Ｂのゲートをリセット後、リセッ
ト信号線２７ＢをＬにして、リセットトランジスタ３Ｂ
をオフにする。アンプ４Ｂのソースフォロア回路が作動
し、アンプ４Ｂのしきい値電圧はＶｔｈａｍｐであるの
で、端子ｇＢを介して列信号出力線２０に、（Ｖｐ−Ｖ
ｔｈａｍｐ）の値が出力される。ノイズキャンセラ１１
はこの値を記憶する。

【００５４】次に、第２転送信号出力線２８Ｂ２をＨに
して、第２転送トランジスタ６Ｂ２をオンにすると蓄積
容量９Ｂの電荷がアンプ４Ｂのゲート電極に転送され
る。蓄積容量９Ｂの電荷は無くなリ、蓄積容量９Ｂはリ
セットされる。

【００５５】次に、第２転送信号出力線２８Ｂ２をＬに
して、第２転送トランジスタ６Ｂ２をオフにする。アン
プ４Ｂのゲート電極の端子ｂＢの電位が、転送された電
荷に対応する電圧Ｖｓｉｇ分だけ低下する。アンプ４Ｂ
のソースフォロア回路が作動して、端子ｇＢを介して列
信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａｍｐ）
の値を出力する。ノイズキャンセラ１１はこの値と、先
に記憶した（Ｖｐ−Ｖｔｈａｍｐ）の値の差をとり、信
号成分Ｖｓｉｇを取り出す。Ｖｓｉｇは画素１０Ｂの出
力信号として、水平シフトレジスタ１３により、信号出
力線１２に出力される。

【００５６】次に、アンプオフ信号出力線２９ＢをＨに
して、ソースが接地されているアンプオフ用トランジス
タ７Ｂをオンにする。アンプ４Ｂのゲート電極の端子ｂ
Ｂがグランドとなり、アンプ４Ｂがオフになる。初期状
態に戻る。

【００５７】この状態で、上述した、画素の一連の動作
を順次他の画素についても、垂直シフトレジスタ２５Ｂ
により上の行から下の行に亘って、水平シフトレジスタ
１３により右列から左列に亘って行い、信号出力線１２
より画素信号出力を取りだす。これが一巡すると、全画
素の電荷一括転送から繰り返す。

【００５８】本第２実施例においては、全画素同時に蓄
積容量に一旦電荷を蓄積し、それを画素毎に順次読み出
せるので、全画素で時間情報のそろったフレームシャッ
ター機能を有するとともに、アンプ４Ｂから、直接列信
号出力線２０に画素信号を出力できるので、画素内での
信号出力レベルの低下を引き起こさず、トランジスタの
配置を変えるだけの簡単な構成によって高い信号出力を
得ることができる。

【００５９】＜第３実施例＞図７は、本発明のＣＭＯＳ
イメージセンサの第３実施例を示す基本構成ブロック図
である。図８は、本発明のＣＭＯＳイメージセンサの第
３実施例における画素の構成を示すブロック図であリ、
（ａ）は画素を、（ｂ）は蓄積部の概念図をそれぞれ示
す。

【００６０】第３実施例のＣＭＯＳイメージセンサ１Ｃ
は、第１実施例のＣＭＯＳイメージセンサ１Ａにおい
て、画素１０Ａに代えて画素１０Ｃとし、垂直シフトレ
ジスタ２５Ａに代えて垂直シフトレジスタ２５Ｃとし、
垂直シフトレジスタ２５Ａから画素１０Ａに接続するリ
セット信号出力線２７Ａ、転送信号出力線２８Ａ及びア
ンプオフ信号出力線２９Ａに代えて、垂直シフトレジス
タ２５Ｃから画素１０Ｃに接続するリセット信号出力線
２７Ｃ、第１転送信号出力線２８Ｃ１，第２転送信号出
力線２８Ｃ２、第３転送信号出力線２８Ｃ３及びアンプ
オフ信号出力線２９Ｃとした以外はＣＭＯＳイメージセ
ンサ１Ａと同様にして得たものである。これによって、
第２実施例と同様、全画素で時間情報がそろったフレー
ムシャッター機能を有するものである。

【００６１】図８の（ａ）に示すように、各画素１０Ｃ
は、フォトダイオード２Ｃ、第１転送トランジスタ６Ｃ
１、第２転送トランジスタ６Ｃ２、蓄積部Ｍｃｃｄ、ア
ンプ４Ｃ、アンプオフ用トランジスタ７Ｃ及びリセット
トランジスタ３Ｃより構成されている。

【００６２】ここで、蓄積部Ｍｃｃｄは、ＣＣＤ転送の
ようにＭＯＳゲート直下の基板中にポテンシャル井戸を
設けて、電荷を蓄積するように構成されており、蓄積部
Ｍｃｃｄのゲート電極で直下の基板のポテンシャルを制
御するようになっている。図８の（ｂ）には、蓄積部Ｍ
ｃｃｄに電荷を蓄積したときのポテンシャルの様子を示
してある。ここでは、左右の壁になっているポテンシャ
ルの高さを、対応する第１及び第２転送トランジスタ６
Ｃ１、６Ｃ２のゲートの電位を変えることによって、ポ
テンシャル井戸の中への電荷の出し入れを行う。

【００６３】第１転送トランジスタ６Ｃ１はソース領域
としてフォトダイオード２ＣのＮ型領域Ｎを，及び第２
転送トランジスタ６Ｃ２は端子ｂＣ側にドレイン領域を
持つ以外は、特にドレイン及びソースに対応する拡散領
域を有しておらず、ゲートだけから構成されており、ゲ
ートの電位を変えることによって、ゲート直下の領域
（以下，単にゲート領域ともいう）のポテンシャルを変
更するスイッチ機能を有するものである。

【００６４】まず、画素１０Ｃの構成を説明する。フォ
トダイオード２ＣのＰ型領域Ｐは接地されており、フォ
トダイオード２ＣのＮ型領域Ｎは、第１転送トランジス
タ６Ｃ１のソース領域となっている。第１転送トランジ
スタ６Ｃ１のゲートは端子ｆＣ１を介して第１転送信号
出力線２８Ｃ１に、第２転送トランジスタ６Ｃ２のゲー
トは端子ｆＣ２を介して第２転送信号出力線２８Ｃ２
に、蓄積部Ｍｃｃｄのゲートは端子ｆＣ３を介して第３
転送信号出力線２８Ｃ３に，それぞれ接続している。

【００６５】蓄積部Ｍｃｃｄは一方が第１転送トランジ
スタ６Ｃ１のゲート領域に隣接し、他方が第２転送トラ
ンジスタ６Ｃ２のゲート領域に隣接している。

【００６６】端子ｂＣは、リセットトランジスタ３Ｃの
ソース、アンプ４Ｃのゲート、アンプオフ用トランジス
タ７Ｃのドレイン及び第２転送トランジスタ６Ｃ２のド
レインに接続している。リセットトランジスタ３Ｃのド
レインは端子ｄＣを介してアンプ４Ｃのドレイン及び図
示しない基準電圧電源に接続されており、所定の電圧Ｖ
ｄｄが供給されている。リセットトランジスタ３Ｃのゲ
ートは端子ｃＣを介してリセット信号出力線２７Ｃに接
続されている。

【００６７】アンプ４Ｃのソースは端子ｇＣを介して列
信号出力線２０に接続されている。アンプオフ用トラン
ジスタ７Ｃのゲートは端子ｈＣを介してアンプオフ信号
出力線２９Ｃに接続され、アンプオフ用トランジスタ７
Ｃのソースは接地されている。

【００６８】次に、画素１０Ｃの動作を説明する。初期
状態としては端子ｆＣ１，端子ｆＣ３、端子ｆＣ２，端
子ｃＣにはＬｏｗ（以下，単にＬともいう）が入力さ
れ，端子ｈＣにはＨｉｇｈ（以下，単にＨともいう）が
入力されているとする。アンプオフ用トランジスタ７Ｃ
は，オンしているので，端子ｂＣはグランド電位になっ
ており、アンプ４Ｃはオフになっており，画素１０Ｃ外
への出力はない。

【００６９】はじめに、ＣＭＯＳイメージセンサ１Ｃの
全ての第１及び第３転送信号出力線２８Ｃ１、２８Ｃ３
をＨにして、全画素１０Ｃの第１転送トランジスタ６Ｃ
１及び蓄積部Ｍｃｃｄをオンにする。各画素１０Ｃのフ
ォトダイオード２ＣのＮ型領域に光電変換により蓄積さ
れた電荷が蓄積部Ｍｃｃｄにそれぞれ転送され、各フォ
トダイオード２Ｃの電荷が無くなリ、フォトダイオード
２Ｃはリセットされる。次に、第１転送信号出力線２８
Ｃ１の全てをＬにし、全画素１０Ｃの第１転送トランジ
スタ６Ｃ１をオフにし、蓄積部Ｍｃｃｄに電荷を保持す
る。

【００７０】次に、各画素１０Ｃの蓄積部Ｍｃｃｄに蓄
積されている電荷を、各画素１０Ｃについて順次読み出
していく。まず、端子ｈＣをＬにして、アンプオフ用ト
ランジスタ７Ｃをオフにする。端子ｂＣは電気的に浮い
た状態になる。その後、リセット信号線２７ＣをＨにし
て、しきい値電圧がＶｔｈｒｓｔであるリセットトラン
ジスタ３Ｃをオンにする。リセットトランジスタ３Ｃの
ドレインには電源電圧Ｖｄｄが印加されているので、ア
ンプ４Ｃのゲート電極電位Ｖｐが（Ｖｄｄ−Ｖｔｈｒｓ
ｔ）にリセットされる。

【００７１】アンプ４Ｃのゲートをリセット後、リセッ
ト信号線２７ＣをＬにして、リセットトランジスタ３Ｃ
をオフにする。アンプ４Ｃのソースフォロア回路が作動
し、アンプ４Ｃのしきい値電圧はＶｔｈａｍｐであるの
で、端子ｇＣＢを介して列信号出力線２０に、（Ｖｐ−
Ｖｔｈａｍｐ）の値が出力される。ノイズキャンセラ１
１はこの値を記憶する。

【００７２】次に、第２転送信号出力線２８Ｃ２をＨに
して、第２転送トランジスタ６Ｃ２をオンにし、第３転
送信号出力線２８Ｃ３をＬにして、蓄積部Ｍｃｃｄをオ
フにすると、蓄積部Ｍｃｃｄに蓄積されている電荷がア
ンプ４Ｃのゲート電極に転送され、蓄積部Ｍｃｃｄの電
荷は無くなる。次に、第２転送信号出力線２８Ｃ２をＬ
にして、第２転送トランジスタ６Ｃ２をオフにする。

【００７３】アンプ４Ｃのゲート電極の電位が、転送さ
れた電荷に対応する電圧Ｖｓｉｇ分だけ低下する。アン
プ４Ｃのソースフォロア回路が作動して、端子ｇＣを介
して列信号出力線２０に、（Ｖｐ−Ｖｓｉｇ−Ｖｔｈａ
ｍｐ）の値を出力する。ノイズキャンセラ１１はこの値
と、先に記憶した（Ｖｐ−Ｖｔｈａｍｐ）の値の差をと
り、信号成分Ｖｓｉｇを取り出す。Ｖｓｉｇは画素１０
Ｃの出力信号として、水平シフトレジスタ１３により、
信号出力線１２に出力される。

【００７４】次に、アンプオフ信号出力線２９ＣをＨに
して、ソースが接地されているアンプオフ用トランジス
タ７Ｃをオンにする。アンプ４Ｃのゲート電極の端子ｂ
Ｃがグランドとなり、アンプ４Ｃがオフになる。これ
で，初期状態に戻る。

【００７５】この状態で、上述した、画素の一連の動作
を順次他の画素についても、垂直シフトレジスタ２５Ｃ
により上の行から下の行に亘って、水平シフトレジスタ
１３により右列から左列に亘って行い、信号出力線１２
より画素の出力信号として取りだす。これが一巡する
と、フォトダイオード電荷の全画素一括転送から繰り返
す。

【００７６】本第３実施例においては、全画素で同時に
蓄積部に一旦電荷を蓄積し、それを画素毎に順次読み出
せるので、全画素で時間情報がそろったフレームシャッ
ター機能を有するとともに、アンプから、直接列信号出
力線に画素信号を出力できるので、画素内での信号出力
レベルの低下を引き起こさず、トランジスタの配置を変
えるだけの簡単な構成によって高い信号出力を得ること
ができる。

【００７７】

【発明の効果】以上説明したように本発明のＣＭＯＳイ
メージセンサにおいて、請求項１記載によれば、選択ス
イッチの一端をアンプ用トランジスタのゲートに接続
し、且つ他端を接地電位に接続してあり、画素から画素
信号を出力しないときには、前記ゲートを接地電位にし
て前記アンプ用トランジスタを動作させず、前記画素か
ら前記画素信号を出力するときは、前記ゲートを前記電
位出力信号の電位にして前記アンプ用トランジスタを動
作させることにより、フォトダイオードで蓄積された電
荷を信号として出力するアンプの信号出力レベルを低下
させない画素回路構成を有するＣＭＯＳイメージセンサ
を提供することができるという効果がある。

【００７８】また，請求項２記載によれば、前記転送ト
ランジスタと前記アンプ用トランジスタの前記ゲートと
の間に、容量からなり一時的に前記電荷を蓄積する蓄積
部と、前記電荷を前記ゲートに転送する第２の転送トラ
ンジスタとを設けたことにより、請求項１に記載のＣＭ
ＯＳイメージセンサと同様の効果に加えて、フレームシ
ャッター機能を有するＣＭＯＳイメージセンサを提供す
ることができるという効果がある。

【００７９】また、請求項３記載によれば、前記転送ト
ランジスタと前記アンプ用トランジスタの前記ゲートと
の間に、前記転送トランジスタに隣接し、直下の領域の
ポテンシャルを制御することにより、前記領域に前記電
荷を蓄積するＭＯＳゲートと、前記ＭＯＳゲートに隣接
し、前記電荷を前記ゲートに転送する第２の転送トラン
ジスタとを設けたことにより、請求項１に記載のＣＭＯ
Ｓイメージセンサと同様の効果に加えて、フレームシャ
ッター機能を有するＣＭＯＳイメージセンサを提供する
ことができるという効果がある。

【図面の簡単な説明】

【図１】従来例のＣＭＯＳイメージセンサの基本構成を
示すブロック図である。

【図２】従来例のＣＭＯＳイメージセンサにおける画素
の構成を示すブロック図である。

【図３】本発明のＣＭＯＳイメージセンサの第1実施例
を示す基本構成ブロック図である。

【図４】本発明のＣＭＯＳイメージセンサの第1実施例
における画素の構成を示すブロック図である。

【図５】本発明のＣＭＯＳイメージセンサの第２実施例
を示す基本構成ブロック図である。

【図６】本発明のＣＭＯＳイメージセンサの第２実施例
における画素の構成を示すブロック図である。

【図７】本発明のＣＭＯＳイメージセンサの第３実施例
を示す基本構成ブロック図である。

【図８】本発明のＣＭＯＳイメージセンサの第３実施例
における画素の構成を示すブロック図である。

【符号の説明】

１，１Ａ，１Ｂ，１Ｃ…ＣＭＯＳイメージセンサ、２，
２Ａ，２Ｂ，２Ｃ…フォトダイオード、３，３Ａ，３
Ｂ，３Ｃ…リセットトランジスタ、４，４Ａ，４Ｂ，４
Ｃ…アンプ（アンプ用トランジスタ）、５…行選択トラ
ンジスタ、６，６Ａ…転送トランジスタ、６Ｂ１，６Ｃ
１…第１転送トランジスタ、６Ｂ２，６Ｃ２…第２転送
トランジスタ、７Ａ，７Ｂ，７Ｃ…アンプオフ用トラン
ジスタ、９Ｂ…蓄積容量、１０，１０Ａ，１０Ｂ，１０
Ｃ…画素、１１…ノイズキャンセラ、１２…信号出力
線、１３…水平シフトレジスタ、１４…信号読出し用ト
ランジスタ、２０…列信号出力線、２２…負荷トランジ
スタ、２３…基準電圧供給線、２４…負荷トランジスタ
駆動線、２５，２５Ａ，２５Ｂ，２５Ｃ…垂直シフトレ
ジスタ、２６…行信号出力線、２７，２７Ａ，２７Ｂ，
２７Ｃ…リセット信号出力線、２８，２８Ａ…転送信号
出力線、２８Ｂ１，２８Ｃ１…第１転送信号出力線、２
８Ｂ２，２８Ｃ２…第２転送信号出力線、２９Ａ，２９
Ｂ，２９Ｃ…アンプオフ信号出力線、Ｍｃｃｄ…蓄積
部。

フロントページの続きＦターム(参考） 4M118 AA01 AA10 AB01 BA14 CA02 DD08 DD09 FA06 FA33 FA34 FA40 5C024 CX03 GX03 GY35 GY38 GZ32 JX21

Claims

【特許請求の範囲】

【請求項１】光電変換により電荷を生成して蓄積するフ
ォトダイオードと、ゲートに入力した前記電荷を増幅し
て電位出力信号として出力するアンプ用トランジスタ
と、前記フォトダイオードから前記電荷を前記アンプ用
トランジスタのゲートに転送する転送トランジスタと、
前記アンプ用トランジスタを選択的に動作させる選択ス
イッチとを有し、前記電位出力信号を画素信号として出
力する画素を、ライン状またはアレイ状に複数個配列し
たＣＭＯＳイメージセンサにおいて、前記選択スイッチの一端を前記アンプ用トランジスタの
前記ゲートに接続し、且つ他端を接地電位に接続してあ
り、前記画素から前記画素信号を出力しないときには、
前記ゲートを接地電位にして前記アンプ用トランジスタ
を動作させず、前記画素から前記画素信号を出力すると
きは、前記ゲートを前記電位出力信号の電位にして前記
アンプ用トランジスタを動作させることを特徴とするＣ
ＭＯＳイメージセンサ。
【請求項２】前記転送トランジスタと前記アンプ用トラ
ンジスタの前記ゲートとの間に、容量からなり一時的に
前記電荷を蓄積する蓄積部と、前記電荷を前記ゲートに
転送する第２の転送トランジスタとを設けたことを特徴
とする請求項１に記載のＣＭＯＳイメージセンサ。
【請求項３】前記転送トランジスタと前記アンプ用トラ
ンジスタの前記ゲートとの間に、前記転送トランジスタ
に隣接し、直下の領域のポテンシャルを制御することに
より、前記領域に前記電荷を蓄積するＭＯＳゲートと、
前記ＭＯＳゲートに隣接し、前記電荷を前記ゲートに転
送する第２の転送トランジスタとを設けたことを特徴と
する請求項１に記載のＣＭＯＳイメージセンサ。