KR20070016382A - 상관 이중 샘플링 회로 및 이를 구비한 시모스 이미지 센서 - Google Patents

상관 이중 샘플링 회로 및 이를 구비한 시모스 이미지 센서 Download PDF

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Abstract

본 발명은 회로가 간단하고, 고집적화가 가능하면서 FPN(Fixed Pattern Noise)을 제거할 수 있는 CDS(Correlated Double Sampling circuit) 및 이를 구비한 시모스 이미지 센서(CMOS image sensor)에 관한 것으로, 이를 위해 본 발명은 복수의 화소가 매트릭스 형태로 배치된 화소부로부터 출력되는 리셋신호 및 영상신호를 칼럼라인을 통해 제공받아 제1 제어신호에 응답하여 전달하는 제1 스위칭부와, 제1 전극이 상기 제1 스위칭부와 연결되어 상기 제1 스위칭부를 통해 전달되는 상기 리셋신호 및 상기 영상신호를 상기 제1 전극을 통해 입력받고, 제2 전극과 연결된 노드의 전위에 따라 상기 리셋신호와 상기 영상신호의 차신호를 샘플링하는 제1 캐패시터와, 상기 노드와 전압공급단 사이에 연결되고, 제2 제어신호에 응답하여 상기 노드의 전위를 일정 전압으로 풀-업하거나, 플로팅 상태로 유지하기 위한 풀-업 트랜지스터와, 상기 제1 캐패시터에 샘플링된 차신호를 증폭하여 출력하는 소스 팔로워 버퍼 증폭부와, 상기 칼럼라인을 선택하기 위한 선택신호에 응답하여 상기 버퍼 증폭부의 출력을 출력하는 제2 스위칭부를 포함하는 상관 이중 샘플링 회로를 제공한다.
CMOS 이미지 센서, 상관 이중 샘플링 회로(CDS), 고정 패턴 잡음(FPN), 오프셋 전압

Description

상관 이중 샘플링 회로 및 이를 구비한 시모스 이미지 센서{CORRELATED DOUBLE SAMPLING CIRCUIT AND CMOS IMAGE SENSOR HAVING THE SAME}
도 1은 종래기술에 따른 상관 이중 샘플링 회로를 설명하기 위하여 도시한 회로도.
도 2는 본 발명의 바람직한 실시예1에 따른 상관 이중 샘플링 회로를 설명하기 위하여 도시한 회로도.
도 3은 도 2에 도시된 상관 이중 샘플링 회로의 동작특성을 설명하기 위하여 도시한 동작 파형도.
도 4는 도 2에 도시된 상관 이중 샘플링 회로에서 생성되는 오프셋 전압을 제거하기 위한 오프셋 제거부를 설명하기 위하여 도시한 회로도.
도 5는 도 2에 도시된 상관 이중 샘플링 회로의 오프셋 전압을 제거하기 위한 다른 오프셋 제거부를 설명하기 위하여 도시한 회로도.
도 6은 도 5에 도시된 오프셋 제거부의 동작특성을 설명하기 위하여 도시한 동작 파형도.
도 7은 본 발명의 바람직한 실시예2에 따른 상관 이중 샘플링 회로를 설명하기 위하여 도시한 회로도.
<도면의 주요 부분에 대한 부호의 설명>
10, 110, 210 : 단위 화소
20, 120, 220 : 상관 이중 샘플링 회로(CDS)
30, 130, 230 : 버퍼
140, 150 : 오프셋 제거부
M1 내지 M14 : 트랜지스터
PD : 포토 다이오드
FD : 플로팅 디퓨젼 영역
C, Cs, CR, Ccds, Cvdd : 캐패시터
CL : 칼럼라인
본 발명은 반도체 기술에 관한 것으로, 특히 매트릭스 형태로 배치된 화소의 출력신호를 처리하는 상관 이중 샘플링(Correlated Double Sampling) 회로 및 이를 구비한 CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서에 관한 것이다.
최근들어 디지털 카메라(digital camera)는 인터넷을 이용한 영상통신의 발 전과 더불어 그 수요가 폭발적으로 증가하고 있는 추세에 있다. 더욱이, 카메라가 장착된 PDA(Personal Digital Assistant), IMT-2000(International Mobile Telecommunications-2000), CDMA(Code Division Multiple Access) 단말기 등과 같은 이동통신단말기의 보급이 증가됨에 따라 소형 카메라 모듈의 수요가 증가하고 있다.
카메라 모듈은 기본적으로 이미지 센서를 포함한다. 일반적으로, 이미지 센서라 함은 광학 영상(optical image)을 전기 신호로 변환시키는 소자를 말한다. 이러한 이미지 센서로는 전하 결합 소자(Charge Coupled Device, 이하, CCD라 함)와 시모스(CMOS; Complementary Metal-Oxide-Semiconductor) 이미지 센서가 널리 사용되고 있다.
CCD는 구동 방식이 복잡하고, 전력 소모가 많으며, 제조공정시 마스크 공정 수가 많아 공정이 복잡하고, 시그날 프로세싱 회로(signal processing circuit)를 칩 내에 구현할 수 없어 원 칩(one chip)화가 어렵다는 등의 여러 단점이 있다. 이에 반해, 시모스 이미지 센서는 하나의 단일 칩 상에 제어, 구동 및 신호 처리 회로의 모놀리식 집적화가 가능하기 때문에 최근에 보다 주목을 받고 있다. 게다가, 시모스 이미지 센서는 저전압 동작 및 저전력 소모, 주변기기와의 호환성 및 표준 CMOS 제조 공정의 유용성으로 인하여 기존의 CCD에 비해 잠재적으로 적은 비용을 제공한다.
그러나, 시모스 이미지 센서에서 수광 소자, 예컨대 포토 다이오드(photo diode)에 의해 생성된 아날로그 신호는 기생 캐패시턴스, 저항, 암전류 누설 또는 반도체 소자 특성의 불일치 등에 의해 야기되는 다양한 기생 효과(parasitic effect)를 갖는다. 이러한 기생 효과는 반도체 소자에서는 필수적으로 발생되는 것으로서, 이미지 데이터의 신호대 잡음비(Signal to Noise Ratio)의 저하를 가져온다. 따라서, 잡음은 시모스 이미지 센서의 성능을 제한하는 중요한 요인으로 작용하고 있다.
시모스 이미지 센서에서 잡음이 발생되는 원인은 이미지 데이터의 샘플링과 관련되는 kT/C 잡음, 이미지 신호를 증폭하기 위해 사용되는 회로와 관련되는 1/f 잡음 및 센서의 신호 처리 회로의 불일치와 관련되는 고정 패턴 잡음(Fixed Pattern Noise, 이하, FPN이라 함) 등이 있다. 이중 FPN은 이미지 안에 세로선 또는 스트립(strip)으로 나타나서 사람의 눈에 쉽게 발견되므로 시각적으로 매우 좋지 않다.
최근에는 이러한 FPN을 제거하기 위하여 독출(read out) 회로에 상관 이중 샘플링 회로(Correlate Double Sampling circuit; 이하, CDS라 함)가 사용되고 있다.
도 1은 일반적인 시모스 이미지 센서에서 단위 화소와 CDS를 도시한 구성도이다. 여기서는, 다양한 구조 중 일례로 4-T(4-Transistor) 구조를 갖는 단위 화소에 대해 설명한다.
도 1을 참조하면, 단위 화소(10)는 1개의 포토 다이오드(PD)와, 3개의 NMOS 트랜지스터(M1 내지 M3)과 4개의 PMOS 트랜지스터(M9 내지 M12)로 이루어진다. 4개의 NMOS 트랜지스터(M1 내지 M4)는 포토 다이오드(PD)에서 집속된 광전하(photo- generated charge)를 플로팅 디퓨젼 영역(Floating Diffusion; FD)으로 운송하기 위한 트랜스퍼 트랜지스터(transfer transistor, M1), 원하는 값으로 플로팅 디퓨젼 영역(FD)의 전위를 세팅하고 전하(Cpd)를 배출하여 플로팅 디퓨젼 영역(FD)을 리셋(reset)시키기 위한 리셋 트랜지스터(reset transistor, M2), 플로팅 디퓨전 영역(FD)에 축적된 전하에 따라 동작하여 소스 팔로워(source follower) 구성으로 버퍼 증폭기(buffer amplifier) 역할을 하는 드라이브 트랜지스터(drive transistor; M4), 스위칭으로 어드레싱(addressing)을 할 수 있도록 하는 셀렉트 트랜지스터(select transistor; M3)로 구성된다. 이러한 단위 화소(10)가 매트릭스 형태로 복수개로 배열되어 화소부가 형성된다.
CDS(20)는 화소부의 칼럼라인(Column Line, CL)당 하나씩 설치되어 하나의 칼럼라인(CL)과 연결된 복수의 단위 화소(10)로부터 칼럼라인(CL)으로 출력되는 아날로그 신호를 독출하여 처리한다. 이러한 CDS(20)는 리셋 독출구간 동안 리셋신호(RST)에 의해 턴-온(turn-ON)되는 리셋 트랜지스터(M2)에 의해 플로팅 디퓨전 영역(FD)을 전원전압(VDD)으로 리셋시키고, 리셋된 플로팅 디퓨전 영역(FD)의 전위에 대응되는 레벨(level)을 갖고 칼럼라인(CL)으로 출력되는 신호(이하, 리셋전압이라 함)와, 리셋 독출구간 후 신호 검출구간 동안 포토 다이오드(PD)로 조사되는 빛에 의해 전자와 홀이 형성되고, 이러한 전자들의 축적에 대응되는 레벨을 갖고 칼럼라인(CL)으로 출력되는 신호(이하, 영상 신호전압이라 함)를 각각 독출하여 샘플링하기 위하여 3개의 NMOS 트랜지스터(M6 내지 M8)와, 4개의 PMOS 트랜지스터(M9 내지 M12)와, 2개의 캐패시터(CS 및 CR)로 구성된다.
이러한 구성을 갖는 시모스 이미지 센서의 독출 동작을 살펴보면 다음과 같다.
먼저, 리셋 독출구간 동안 리셋신호(RST)에 의해 리셋 트랜지스터(M2)가 턴-온되어 플로팅 디퓨전 영역(FD)으로는 리셋 트랜지스터(M2)를 통해 전원전압(VDD)이 인가된다. 이에 따라, 플로팅 디퓨전 영역(FD)의 전위는 전원전압(VDD)보다 낮은 전위 레벨로 리셋된다. 그리고, 리셋된 플로팅 디퓨전 영역(FD)의 전위에 의해 드라이브 트랜지스터(M4)는 턴-온된다. 이런 상태에서 로우라인 선택신호(SEL)에 의해 셀렉트 트랜지스터(M3)가 선택되어 턴-온되면 오프셋 전압이 포함된 리셋전압이 칼럼라인(CL)으로 출력된다. 보통, 오프셋 전압은 소스 팔로워로 구성된 드라이브 트랜지스터(M4)에 의해 발생된다. 즉, 리셋전압은 "Vreset + Voffset"으로 표현할 수 있다. 이런 상태에서, 리셋 샘플 및 홀드(reset sample and hold) 신호(이하, SHR라 함)에 의해 SHR 트랜지스터(M6)가 턴-온되면, 칼럼라인(CL)으로 출력된 리셋전압은 리셋전압 저장용 캐패시터(CR)에 저장된다. 물론, 신호 샘플 및 홀드(signal sample and hold) 신호(이하, SHS라 함)에 의해 SHS 트랜지스터(M7)가 턴-오프되고, 칼럼라인 선택신호(Col)에 의해 Col 트랜지스터(M9, M11)는 턴-오프(turn-OFF)된 상태로 유지되어 있다.
이후, 신호 독출구간 동안 리셋신호(RST)에 의해 리셋 트랜지스터(M2)가 턴-오프되고, 트랜스퍼신호(TR)에 의해 트랜스퍼 트랜지스터(M1)가 턴-온되면 포토 다 이오드(PD)로 조사된 빛에 의해 포토 다이오드(PD)에 생성된 전자들은 트랜스퍼 트랜지스터(M1)를 통해 플로팅 디퓨전 영역(FD)으로 전달되어 축적된다. 이때, 전자와 함께 정공도 생성되는데, 이러한 정공들은 실리콘 기판으로 확산된다. 플로팅 디퓨전 영역(FD)은 축적된 전하에 대응되는 레벨의 전위로 상승하여 드라이브 트랜지스터(M4)를 턴-온시킨다. 이런 상태에서 로우라인 선택신호(SEL)에 의해 셀렉트 트랜지스터(M3)가 선택되어 턴-온되면 오프셋 전압이 포함된 영상 신호전압이 칼럼라인(CL)으로 출력된다. 여기서도 리셋전압과 마찬 가지로, 소스 팔로워로 구성된 드라이브 트랜지스터(M4)에 의해 오프셋 전압이 발생되어 영상 신호전압은 "Vsignal + Voffset"으로 표현할 수 있다. 이런 상태에서, 'SHS'에 의해 SHS 트랜지스터(M7)가 턴-온되면, 칼럼라인(CL)으로 출력된 영상 신호전압은 영상 신호전압 저장용 캐패시터(CS)에 저장된다. 물론, 'SHR'에 의해 SHR 트랜지스터(M6)가 턴-오프되고, 칼럼라인 선택신호(Col)에 의해 Col 트랜지스터(M9, M11)는 모두 턴-오프(turn-OFF)된 상태로 유지되어 있다.
이후, 칼럼라인 선택신호(Col)에 의해 Col 트랜지스터(M7, M11)가 턴-온 상태에 따라 캐패시터(CR, CS)에 각각 저장된 리셋전압과 영상 신호전압은 버퍼 증폭기(M10, M12)를 통하여 감산기로 기능하는 연산 증폭기(30)의 입력단(+, -)으로 각각 입력된다. 연산 증폭기(30)는 비반전 입력단(+)과 반전 입력단(-)으로 각각 입력되는 리셋전압과 영상 신호전압을 감산하여 출력신호인 출력전압(Vout)을 출력한다. 이때, 출력전압(Vout)은 하기의 수학식1로 표현할 수 있다.
Vout = Vsignal-Vreset = (Vsignal+Voffset)-(Vreset+Voffset)
전술한 바와 같이, CDS는 칼럼라인(CL)으로 출력되는 리셋전압과 영상 신호전압이 드라이브 트랜지스터(M4)에 의해 생성되는 오프셋 전압을 동일하게 포함한다는 사실을 기본으로 하여 구현된다. 즉, 리셋전압과 영상 신호전압에서 오프셋 전압은 공통으로 나타나며, 이러한 오프셋 전압은 리셋전압과 영상 신호전압을 감산함으로써 제거되는 것이다.
그러나, 종래기술에 따른 CDS는 7개의 트랜지스터(M6 내지 M12)와 2개의 캐패시터(CR 및 CS)로 비교적 많은 수의 소자가 요구되어 고집적화하는데 많은 어려움이 있다. 특히, 캐패시터의 경우에는 다른 소자, 예컨대 트랜지스터에 비해 구현시 상대적으로 많은 스페이스(space)가 요구되기 때문에 고집적화하는데 많은 어려움이 있다.
한편, 도 1에서 도시되고 미설명된 트랜지스터(M5)는 화소 드라이브 트랜지스터(M4)의 바이어스 트랜지스터로서 일정 바이어스 전압(Vb1)으로 구동된다. 이러한 트랜지스터(M5)는 동일 칼럼라인(CL)에 있는 화소들의 선택신호(SEL)가 로우레벨로 천이되어 SEL 트랜지스터(M3)가 턴-오프되면 칼럼라인(CL)을 접지단과 연결하게 된다. 그리고, 트랜지스터(M13, M14)는 트랜지스터(M5)와 마찬 가지로 바이어스 트랜지스터로서, PMOS 트랜지스터로 구현되며, 버퍼 증폭기(M10, M12)로 전원전압(VDD)을 제공한다.
또한, 트랜지스터(M8)는 캐패시터(CR, CS)의 제1 전극 사이에 접속되어 노드(A, B)의 전위를 동일하게 유지시킨다. 제어신호(DDS)는 연산 증폭기(30)가 캐패시터(CR, CS)로부터 각각 리셋전압과 영상 신호전압을 입력받아 감산한 후 하이레벨로 천이한다. 이로써, 트랜지스터(M8)는 제어신호(DDS)에 의해 턴-온되어 노드(A, B)를 서로 연결한다. 결국, 노드(A, B)는 동일한 전위를 갖게 된다. 그러나, 버퍼 증폭기(M10, M12)가 서로 동일한 크기(W/L)로 설계되지 않기 때문에 연산 증폭기(30)로는 동일한 전압이 입력되지 않고, 약간의 전위차를 갖는 전압이 입력되어 출력된다.
이렇게 연산 증폭기(30)를 통해 출력된 신호와, 이전에 연산 증폭기(30)를 통해 감산된 결과값은 도시되지는 않았지만 후속 소정 회로를 통해 감산된다. 이로써, CDS(20)의 버퍼 증폭기(M10, M12)에 의해 발생되는 오프셋 전압은 제거되게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 회로가 간단하고, 고집적화가 가능하면서 FPN((Fixed Pattern Noise)을 제거할 수 있는 CDS(Correlated Double Sampling circuit) 및 이를 구비한 시모스 이미지 센서를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 복수의 화소가 매트릭스 형태로 배치된 화소부로부터 출력되는 리셋신호 및 영상신호를 칼럼라인을 통해 제공받아 제1 제어신호에 응답하여 전달하는 제1 스위칭부와, 제1 전극이 상기 제1 스위칭부와 연결되어 상기 제1 스위칭부를 통해 전달되는 상기 리셋신호 및 상기 영상신호를 상기 제1 전극을 통해 입력받고, 제2 전극과 연결된 노드의 전위에 따라 상기 리셋신호와 상기 영상신호의 차신호를 샘플링하는 제1 캐패시터와, 상기 노드와 전압공급단 사이에 연결되고, 제2 제어신호에 응답하여 상기 노드의 전위를 일정 전압으로 풀-업하거나, 플로팅 상태로 유지하기 위한 풀-업 트랜지스터와, 상기 제1 캐패시터에 샘플링된 차신호를 증폭하여 출력하는 소스 팔로워 버퍼 증폭부와, 상기 칼럼라인을 선택하기 위한 선택신호에 응답하여 상기 버퍼 증폭부의 출력을 출력하는 제2 스위칭부를 포함하는 상관 이중 샘플링 회로를 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 상기한 구성을 갖는 상관 이중 샘플링 회로와, 상기 복수의 상관 이중 샘플링 회로부의 출력단과 연결되며, 상기 상관 이중 샘플링 회로부의 버퍼 증폭부에 의해 생성된 오프셋 전압을 제거하기 위한 오프셋 제거부를 더 포함하는 시모스 이미지 센서를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 동일 요소들을 나타낸다.
실시예1
도 2는 본 발명의 바람직한 실시예1에 따른 CDS를 설명하기 위하여 도시한 회로도이다. 여기서는 먼저 4-T(4-Transistor) 구조를 갖는 단위 화소에 대해 설명한다.
도 2를 참조하면, 본 발명의 바람직한 실시예1에 따른 CDS(120)는 리셋 독출구간과 신호 독출구간 동안 단위 화소(110)가 복수 개로 배열되어 어레이를 이루는 화소부로부터 해당 칼럼라인(CL)을 통해 각각 출력되는 리셋전압과 영상 신호전압을 동일한 경로를 통해 독출하도록 4개의 트랜지스터(M6 내지 M9)와, 1개의 캐패시터(C)를 포함한다.
스위칭 트랜지스터(M6)는 칼럼라인(CL)과 캐패시터(C) 사이에 접속되어 리셋 독출구간에는 신호 샘플 홀드신호(이하, 'SHS'라 함)에 응답하여 상기 리셋전압을 캐패시터(C)의 제1 전극으로 전달하고, 신호 독출구간에는 상기 영상 신호전압을 전달한다.
캐패시터(C)는 스위칭 트랜지스터(M6)와 노드(A) 사이에 접속되어 상기 리셋 독출구간에는 스위칭 트랜지스터(M6)를 통해 전달된 상기 리셋전압을 저장하고, 신호 독출구간에는 저장된 상기 리셋전압과 스위칭 트랜지스터(M6)를 통해 전달된 상 기 영상 신호전압의 차 값을 저장한다. 실제로, 상기 리셋 독출구간에는 캐패시터(C)에 'VDD-(Vreset+Voffset)'가 저장된다. 여기서, 리셋전압은 'Vreset+Voffset'이 된다.
풀-업 트랜지스터(pull-up transistor, M7)는 리셋신호(RST)가 하이레벨(HIGH level, 논리 '1')로 인에이블되는 동시에 로우레벨(LOW level, 논리 '0')로 인에이블되는 제어신호(Cont)에 응답하여 상기 리셋 독출구간 동안 캐패시터(C)의 제2 전극과 연결된 노드(A)로 전원전압(VDD)을 전달하여 노드(A)의 전위를 상승시킨다.
드라이브 트랜지스터(M8)는 입력단이 노드(A)와 접속된 소스 팔로워 버퍼 증폭기로 샘플링 구간 동안 캐패시터(C)에 저장된 'VDD-(Vreset-Vsignal)'을 증폭하여 출력한다.
스위칭 트랜지스터(M9)는 드라이브 트랜지스터(M8)의 연결되고, 칼럼라인 선택신호(Col)에 응답하여 드라이브 트랜지스터(M8)로부터 증폭되어 출력된 전압을 출력한다. 이때, 스위칭 트랜지스터(M9)는 드라이브 트랜지스터(M8)에 의해 생성된 오프셋 전압(Vcds_offset)을 포함하여 'VDD-(Vreset-Vsignal)-Vcds_offset'을 출력한다.
단위 화소(110)는 4-T 구조를 가지며, 1개의 포토 다이오드(PD)와, 4개의 NMOS 트랜지스터(M1 내지 M4)로 구성된다. 이러한 단위 화소(110)는 일반적인 구성과 동일한 구조로 이루어짐에 따라 여기서는 그에 대한 구체적인 설명은 생략하기로 한다. 다만, 도 2에 도시된 바와 같이 로우라인 선택신호(SEL)에 의해 동작되는 셀렉트 트랜지스터(M3)는 전원전압단과 드라이브 트랜지스터(M4) 사이에 접속되어 있으나, 이는 일례로서 드라이브 트랜지스터(M4)와 칼럼라인(CL) 사이에 접속되어 드라이브 트랜지스터(M4)의 증폭신호를 칼럼라인(CL)으로 전달할 수도 있다. 즉, 소스 팔로워로 구성되어 버퍼 증폭기로 기능하는 드라이브 트랜지스터(M4)의 드레인이 전원전압단과 접속되고, 소스는 셀렉트 트랜지스터의 드레인과 접속되도록 구성할 수도 있다.
이하, 도 3을 참조하여 도 2에 도시된 본 발명의 바람직한 실시예1에 따른 CDS의 독출 동작을 설명하기로 한다. 도 3은 도 2에 도시된 각 신호의 동작 파형도이다.
도 2 및 도 3을 참조하면, 리셋 독출구간 동안, 로우레벨로 인에이블되는 제어신호(Cont)에 의해 풀-업 트랜지스터(M7)는 턴-온되어 캐패시터(C)의 제2 전극과 연결된 노드(A)는 전원전압(VDD)으로 근접한다. 이런 상태에서, 하이레벨로 인에이블되는 리셋신호(RST)에 의해 리셋 트랜지스터(M2)가 턴-온되어 플로팅 디퓨전 영역(FD)으로는 전원전압(VDD)이 인가된다. 이에 따라, 플로팅 디퓨전 영역(FD)은 전원전압(VDD)에 대응하는 전위 레벨로 리셋된다. 그리고, 소정 전위 레벨로 리셋된 플로팅 디퓨전 영역(FD)의 전위에 의해 드라이브 트랜지스터(M4)는 턴-온되고, 이런 상태에서 로우라인 선택신호(SEL)에 의해 셀렉트 트랜지스터(M3)가 선택되어 턴-온되면 오프셋 전압이 포함된 리셋전압이 칼럼라인(CL)으로 출력된다. 보통, 오프셋 전압은 소스 팔로워로 구성된 드라이브 트랜지스터(M4)에 의해 발생된다. 즉, 리셋전압은 "Vreset+Voffset"으로 표현할 수 있다. 이런 상태에서, 'SHS'에 의해 스위칭 트랜지스터(M6)가 턴-온되면, 칼럼라인(CL)으로 출력된 리셋전압은 캐패시터(C)에 저장된다. 결국, 캐패시터(C)에는 'VDD-(Vreset+Voffset)'가 저장되어 유지된다.
이후, 신호 독출구간에서, 제어신호(Cont)는 로우레벨에서 하이레벨로 천이하여 풀-업 트랜지스터(M7)는 턴-오프된다. 이에 따라, 캐패시터(C)의 제2 전극과 접속된 노드(A)는 플로팅된다. 이런 상태에서, 로우레벨을 갖는 리셋신호(RST)에 의해 리셋 트랜지스터(M2)가 턴-오프되고, 트랜스퍼신호(TR)에 의해 트랜스퍼 트랜지스터(M1)가 턴-온되면 포토 다이오드(PD)로 조사된 빛에 의해 포토 다이오드(PD)에 생성된 전자들은 트랜스퍼 트랜지스터(M1)를 통해 플로팅 디퓨전 영역(FD)으로 전달되어 축적된다. 이때, 전자와 함께 정공도 생성되는데, 이러한 정공들은 실리콘 기판으로 확산된다. 플로팅 디퓨전 영역(FD)은 축적된 전하에 대응되는 레벨의 전위로 상승하여 드라이브 트랜지스터(M4)를 턴-온시킨다. 이런 상태에서 로우라인 선택신호(SEL)에 의해 셀렉트 트랜지스터(M3)가 선택되어 턴-온되면 오프셋 전압이 포함된 영상 신호전압이 칼럼라인(CL)으로 출력된다. 여기서도 리셋전압과 마찬 가지로, 소스 팔로워로 구성된 드라이브 트랜지스터(M4)에 의해 오프셋 전압이 발생되어 영상 신호전압은 "Vsignal + Voffset"으로 표현할 수 있다. 이런 상태에서, 'SHS'에 의해 스위칭 트랜지스터(M8)가 턴-온되면, 칼럼라인(CL)으로 출력된 영상 신호전압은 캐패시터(C)의 제1 전극으로 전달된다. 이에 따라, 캐패시터(C)의 제2 전극에는 커플링 효과(coupling effect)에 의해 'VDD-(Vreset-Vsignal)'로 바뀌게 된다. 즉, 노드(A)에는 오프셋 전압(Voffset)이 제거된 'VDD-(Vreset-Vsignal)'가 나타나게 된다. 이러한 동작은 임의의 동일한 칼럼라인에서 동시에 이루어지고, 리셋전압에서 영상 신호전압의 차가 노드(A)에 나타나게 되어 화소에 대한 상관 이중 샘플링이 이루어진다.
이후, 샘플링 구간에서, 칼럼라인 선택신호(Col)이 하이레벨로 인에이블되어 스위칭 트랜지스터(M9)가 턴-온되어 노드(A)의 전위, 즉 오프셋 전압(Voffset)이 제거된 'VDD-(Vreset-Vsignal)'이 버퍼 증폭기(130)를 통해 출력된다. 여기서, 버퍼 증폭기(130)는 1개의 CDS(120)와 연결되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로, 실제로는 칩 내에 구현된 모든 칼럼라인과 연결된다. 즉, 칼럼라인 선택신호(Col)에 의해 선택된 CDS(120)의 아날로그 신호만 버퍼 증폭기(130)로 출력된다. 그러나, 설계에 따라서는 각 CDS(120)마다 하나씩 설치될 수도 있다.
한편, 전술한 바와 같이 도 2에 도시된 CDS(120)에는 소스 팔로워로 구성되어 버퍼 증폭기로 기능하는 드라이브 트랜지스터(M8)를 사용함에 따라 CDS(120)로부터 출력되는 아날로그 신호 또한 오프셋 전압(Vcds-offset)을 포함하게 된다. 이러한 오프셋 전압(Vcds_offset)은 CDS(120)의 출력단에 CDS 오프셋 제거부를 설치함으로써 제거할 수 있다.
도 4에 도시된 바와 같이, CDS 오프셋 제거부(140)는 2개의 NMOS 트랜지스터(M11, M12), 2개의 캐패시터(Ccds 및 Cvdd) 및 1개의 비교기(141)로 구성된다. 이러한 CDS 오프셋 제거부(140)는 도 2에 도시된 버퍼 증폭기(130)와 마찬 가지로 칩 내에 구현된 모든 칼럼라인과 연결된다. 즉, 어레이를 구성하는 모든 칼럼라인과 연결되는 모든 CDS의 출력단과 연결되며 그 선택은 해당 칼럼라인 선택신호(Col)에 의해 이루어진다.
스위칭 트랜지스터(M11)는 CDS(120)의 출력단과 비교기(141)의 반전 입력단(-) 사이에 접속되고, CDS 신호 샘플 및 홀드신호(이하, 'SHS_cds'라 함)에 응답하여 CDS(120)의 출력신호를 전달한다. 이때, CDS(120)의 출력신호는 'VDD-(Vreset-Voffset)-Vcds_offset'이 된다. 그리고, 'SHS_cds'는 샘플링 구간에서 제어신호(Cont)가 하이레벨이고, 칼럼라인 선택신호(Col)가 하이레벨일 때 하이레벨을 갖는다.
캐패시터(Ccds)는 제1 전극이 접지전압단과 연결되고, 제2 전극이 스위칭 트랜지스터(M11)와 비교기(141)의 반전 입력단 사이에 연결되어 스위칭 트랜지스터(M11)를 통해 전달되는 CDS(120)의 출력신호, 즉 'VDD-(Vreset-Vsignal)-Vcds_offset'를 저장한다.
스위칭 트랜지스터(M12)는 CDS(120)의 출력단과 비교기(141)의 비반전 입력단(+) 사이에 접속되고, 전원전압 리셋 샘플 및 홀드신호(이하, 'SHR_VDD'라 함)에 응답하여 CDS(120)의 출력신호를 전달한다. 이때, CDS(120)의 출력신호는 'VDD-Vcds_offset'이 되는데, 이에 대한 구체적인 설명은 후술되는 동작설명에서 설명하기로 한다. 그리고, 'SHS_vdd'는 샘플링 구간에서 제어신호(Cont)가 로우레벨이고, 칼럼라인 선택신호(Col)가 하이레벨일 때 하이레벨을 갖는다. 즉, 'SHS_cds'의 반전신호가 된다.
캐패시터(Cvdd)는 제1 전극이 접지전압단과 연결되고, 제2 전극이 스위칭 트 랜지스터(M12)와 비교기(141)의 비반전 입력단 사이에 연결되어 스위칭 트랜지스터(M12)를 통해 전달되는 CDS(120)의 출력신호, 즉 'VDD-Vcds_offset'를 저장하여 유지한다.
비교기(141)는 연산 증폭기로 이루어지며, 캐패시터(Ccds 및 Cvdd)에 각각 저장된 전압, 즉 'VDD-(Vreset-Vsignal)-Vcds_offset'과 'VDD-Vcds_offset'을 감산하여 출력한다. 따라서, 비교기(141)의 출력신호에는 오프셋 전압(Vcds-offset')이 포함되지 않는다. 즉, 비교기(141)의 출력신호(Vout)는 오프셋 전압이 제거된 'Vreset-Vsignal'이 된다.
이러한 구성을 갖는 CDS 오프셋 제거부(140)의 오프셋 제거동작을 도 3을 참조하여 설명한다.
도 3 및 도 4를 참조하면, 샘플링 구간 중 TRS 구간에서, 해당 칼럼라인 선택신호(Col)가 선택되어 하이레벨로 인에이블된 상태에서 'SHS_cds'가 하이레벨로 인에이블되면, 스위칭 트랜지스터(M11)가 턴-온되어 CDS(120)의 출력신호, 즉 'VDD-(Vreset-Vsignal)-Vcds_offset'가 캐패시터(Ccds)의 제1 전극으로 입력되어 저장된다.
이후, Tss 구간에서, 'SHS_cds'가 로우레벨로 천이하여 스위칭 트랜지스터(M11)가 턴-오프되고, 'SHR_vdd'가 하이레벨로 인에이블되어 스위칭 트랜지스터(M12)가 턴-온되며, 이런 상태에서 제어신호(cont)가 로우레벨로 인에이블되면, 풀-업 트랜지스터(M7)가 턴-온되어 CDS(120)로부터 'VDD-Vcds_offset'가 스위칭 트랜 지스터(M9)를 통해 캐패시터(Cvdd)의 제1 전극으로 입력되어 저장된다. 결국, 비교기(141)의 입력단에는 캐패시터(Ccds 및 Cvdd)에 각각 저장된 전압, 즉 'VDD-(Vreset-Vsignal)-Vcds_offset'과 'VDD-Vcds_offset'이 인가된다. 비교기(141)는 이 두 전압의 차 값을 출력한다. 따라서, 비교기(141)는 오프셋 전압이 제거된 'Vreset-Vsignal'을 출력한다.
한편, 도 5는 CDS(120)의 오프셋 전압을 제거하기 위한 오프셋 제거부의 다른 실시예로서, 스위치된 캐패시터 증폭기(switched capacitor amplifier)를 사용하였다. 도 6은 도 5에 도시된 화소 신호들, CDS 신호들 및 칩(chip) 신호의 동작 파형도이다.
도 5에 도시된 바와 같이, 다른 실시예에 따른 CDS 오프셋 제거부(150)는 1개의 NMOS 트랜지스터(M11), 2개의 캐패시터(Ccds 및 Cvdd) 및 1개의 연산 증폭기(151)로 구성된다.
캐패시터(Ccds)는 제1 전극이 CDS(120)의 출력단과 연결되고, 제2 전극이 연산 증폭기(151)의 반전 입력단(-)에 연결된다. 캐패시터(Cvdd)는 제1 전극이 반전 입력단(-)과 연산 증폭기(151)의 출력단 사이에 연결된다. 스위칭 트랜지스터(M11)는 캐패시터(Cvdd)와 병렬접속되어 스위칭 신호(SW)에 따라 동작한다. 연산 증폭기(151)의 반전 입력단은 캐패시터(Ccds)의 제2 전극과 연결되고, 비반전 입력단(+)에는 기준전압(Vref)이 입력된다.
이러한 구성을 갖는 CDS 오프셋 제거부(150)의 오프셋 제거동작을 도 6을 참조하여 설명한다.
도 6에 도시된 바와 같이, 샘플링 구간 중 TRS 구간에서, 해당 칼럼라인 선택신호(Col)가 선택되어 하이레벨로 인에이블된 상태에서 스위칭 신호(SW)가 하이레벨로 인에이블되면, 스위칭 트랜지스터(M11)가 턴-온되어 연산 증폭기(151)는 기준전압(Vref)에 대응하는 출력신호(Vout)를 출력한다. 이때, 캐패시터(Ccds)의 제1 전극으로는 기준전압(Vref)과 CDS(120)의 출력신호의 차 값, 'Vref-VDD-(Vreset-Vsignal)-Vcds_offset'이 전달된다.
이후, Tss 구간에서, 스위칭 신호(SW)가 로우레벨로 천이하면, 스위칭 트랜지스터(M11)가 턴-오프되어 연산 증폭기(151)의 반전 입력단이 플로팅되고, 이런 상태에서 제어신호(cont)가 로우레벨로 인에이블되면, 풀-업 트랜지스터(M7)가 턴-온되어 CDS(120)로부터 'VDD-Vcds_offset'가 스위칭 트랜지스터(M9)를 통해 캐패시터(Ccds)의 제1 전극으로 입력되어, 결국 TRS 구간 동안 캐패시터(Ccds)에 저장된 전하가 캐패시터(Cvdd)로 전달되어 연산 증폭기(151)는 'Vref-(Vreset-Vsignal)'를 출력한다. 즉, 'Vref-VDD-(Vreset-Vsignal)-Vcds_offset'와 'VDD-Vcds_offset'의 차 값으로 CDS의 오프셋 전압(Vcds_offset)이 제거된 'Vref-(Vreset-Vsignal)'가 출력된다.
실시예2
도 7은 본 발명의 바람직한 실시예2에 따른 CDS를 설명하기 위하여 도시한 회로도로서, 도 2에 도시된 실시예1과 동일한 구성을 갖는다. 다만, 실시예1은 4-T 구조를 갖는 단위 화소에서 생성된 신호를 독출하기 위한 회로인 반면, 실시예2는 3-T(3-Transistor) 구조를 갖는 단위 화소에서 생성된 신호를 독출하기 위한 회로도이다.
도 7에 도시된 바와 같이, 먼저 단위 화소(210)는 3-T 구조를 가지며, 1개의 포토 다이오드(PD)와, 3개의 NMOS 트랜지스터(M1 내지 M3)로 구성된다. 포토 다이오드(PD)의 캐소드는 리셋 트랜지스터(M1)의 소스와 드라이브 트랜지스터(M3)의 게이트 사이에 연결된다. 리셋 트랜지스터(M1)는 전원전압단과 드라이브 트랜지스터(M3)의 게이트 사이에 연결된다. 셀렉트 트랜지스터(M2)는 전원전압단과 드라이브 트랜지스터(M3)의 드레인 사이에 연결된다. 드라이브 트랜지스터(M3)는 셀렉트 트랜지스터(M2)의 소스와 칼럼라인(CL) 사이에 접속되어 소스 팔로워 버퍼 증폭기로 기능한다.
이러한 단위 화소(210)의 동작에 대해 설명하면 다음과 같다. 3-T 구조를 갖는 단위 화소의 독출동작은 4-T 구조를 갖는 단위 화소의 독출동작과 달리 빛의 조사에 의해 생성되는 신호를 먼저 독출한 후 리셋신호를 독출하는 과정으로 이루어진다.
먼저, 포토 다이오드(PD)에 빛을 조사하면, 포토 다이오드(PD)의 접합영역에 전자와 홀이 형성되고, 홀은 실리콘 기판으로 확산해가고, 전자들이 접합영역에 축되며, 이 축적된 전자에 의해 소스 팔로워 구성을 갖는 드라이브 트랜지스터(M3)가 턴-온되고, 셀렉트 트랜지스터(M2)가 선택되면 플로팅 디퓨젼 영역(FD)의 전압 변화에 따른 단위 화소의 출력전압이 발생되어 화소의 정보를 아날로그적으로 출력하 게 된다. 즉, 포토 다이오드(PD)에 빛이 조사되면, 조사되는 빛에 대응되는 레벨을 갖는 신호가 생성된다. 드라이브 트랜지스터(M3)는 포토 다이오드(PD)를 통해 생성된 신호(이하, 영상 신호전압이라 함)를 증폭하고, 이렇게 증폭된 영상 신호전압은 로우라인 선택신호(SEL)에 응답하여 동작하는 셀렉트 트랜지스터(M2)를 통해 해당 칼럼라인(CL)으로 전송된다.
이후, 리셋신호(RST)를 하이레벨로 인에이블시키면, 리셋 트랜지스터(M1)가 턴-온된다. 이에 따라, 플로팅 디퓨젼 영역(FD)에는 전원전압(VDD)이 인가되어 소정 레벨로 리셋된다. 드라이브 트랜지스터(M3)는 소정 레벨로 리셋된 전위(이하, 리셋전압이라 함)를 증폭하고, 이렇게 증폭된 리셋전압은 로우라인 선택신호(SEL)에 응답하여 동작하는 셀렉트 트랜지스터(M2)를 통해 해당 칼럼라인(CL)으로 전송된다.
한편, 상기 영상 신호전압은 'Vsignal-Voffset'으로, 리셋전압은 'Vreset-Voffset'으로 표현된다.
CDS(220)는 실시예1에서 도시된 CDS(120)와 동일하게 1개의 캐패시터(C)와 4개의 NMOS 트랜지스터(M5 내지 M8)로 구성된다. 다만, 실시예2에 따른 CDS(220)는 3-T 구성을 갖는 단위 화소(210)의 신호를 독출해야하기 때문에 그 특성상 스위칭 트랜지스터(M6)의 드레인으로는 1~2V 범위의 드레인 전압이 인가된다. 즉, 3-T 구성을 갖는 단위 화소(210)의 경우 리셋전압의 독출에 앞서 영상 신호전압을 먼저 독출하기 때문이다.
이하, 도 7를 참조하여 본 발명의 바람직한 실시예2에 따른 CDS의 독출 동작 을 설명하기로 한다.
도 7를 참조하면, 신호 독출구간 동안 로우레벨로 인에이블되는 제어신호(Cont)에 의해 풀-업 트랜지스터(M6)는 턴-온되어 캐패시터(C)의 제2 전극과 연결된 노드(A)는 드레인 전압(VM)으로 근접한다. 대략 드레인 전압(VM)은 1~2V가 된다. 이런 상태에서, 이런 상태에서, 'SHS'에 의해 스위칭 트랜지스터(M5)가 턴-온되면, 칼럼라인(CL)으로 출력된 영상 신호전압, 즉 'Vsignal-Voffset'이 캐패시터(C)의 제1 전극으로 전달된다. 이에 따라, 캐패시터(C)에는 'VM-(Vsignal-Voffset)'이 샘플링되어 저장된다.
이후, 리셋 독출구간에서, 하이레벨로 인에이블되는 리셋신호(RST)에 의해 리셋 트랜지스터(M1)가 턴-온되어 플로팅 디퓨전 영역(FD)으로는 전원전압(VDD)이 인가된다. 이에 따라, 플로팅 디퓨전 영역(FD)은 전원전압(VDD)에 대응되는 전위 레벨로 리셋된다. 그리고, 소정 전위 레벨로 리셋된 플로팅 디퓨전 영역(FD)의 전위에 의해 드라이브 트랜지스터(M3)는 턴-온되고, 이런 상태에서 로우라인 선택신호(SEL)에 의해 셀렉트 트랜지스터(M2)가 선택되어 턴-온되면 오프셋 전압이 포함된 리셋전압이 칼럼라인(CL)으로 출력된다. 이런 상태에서, 'SHS'에 의해 스위칭 트랜지스터(M6)가 턴-온되면, 칼럼라인(CL)으로 출력된 리셋전압은 캐패시터(C)의 제1 전극으로 입력된다. 이때, 캐패시터(C)의 제2 전극과 접속된 노드(A)는 제어신호(Cont)에 의해 스위칭 트랜지스터(M6)가 턴-오프되어 있기 때문에 플로팅 상태를 유지하고 있다. 이에 따라, 캐패시터(C)의 제2 전극에는 커플링 효과에 의해 'VM-(Vsignal-Vreset)'로 바뀌게 된다. 즉, 노드(A)에는 오프셋 전압(Voffset)이 제거 된 'VM-(Vsignal-Vreset)'가 나타나게 된다. 이러한 동작은 임의의 동일한 칼럼라인에서 동시에 이루어지고, 리셋전압에서 영상 신호전압의 차가 노드(A)에 나타나게 되어 화소에 대한 상관 이중 샘플링이 이루어진다.
이후, 샘플링 구간에서, 칼럼라인 선택신호(Col)이 하이레벨로 인에이블되어 스위칭 트랜지스터(M8)가 턴-온되어 노드(A)의 전위, 즉 오프셋 전압(Voffset)이 제거된 'VM-(Vreset-Vsignal)'이 버퍼 증폭기(230)를 통해 출력된다. 여기서, 버퍼 증폭기(230)는 1개의 CDS(220)와 연결되는 것으로 도시되어 있으나, 이는 설명의 편의를 위한 것으로, 실제로는 칩 내에 구현된 모든 칼럼라인과 연결된다. 즉, 칼럼라인 선택신호(Col)에 의해 선택된 CDS(220)의 아날로그 신호만 버퍼 증폭기(230)로 출력된다. 그러나, 설계에 따라서는 각 CDS(220)마다 하나씩 설치될 수도 있다.
물론, 실시예2에서도 실시예1에서와 마찬 가지로, CDS(220)에서 발생되는 오프셋 전압을 제거하기 위하여 후단에 도 4 및 도 5에 도시된 오프셋 제거부가 설치될 수 있다.
한편, 도 2, 도 4 및 도 5에서 도시되고 미설명된 트랜지스터(M5, M10)는 풀-다운 트랜지스터로서, 바이어스 신호(Vb1, Vb2)에 의해 항상 턴-온상태로 유지되어 칼럼라인(CL)을 접지단과 연결한다. 특히 트랜지스터(M5)의 경우 독출동작시 턴-온상태로 유지되기 때문에 캐패시터(C)의 제1 전극과 접지전압 간의 전류 경로는 스위칭 트랜지스터(M6)를 통해 제어할 수 있다. 도 7에 도시된 트랜지스터(M4, M9)도 이와 동일하다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 시모스 이미지 센서에서, 고정 패턴 잡을 제거하기 위한 CDS를 1개의 캐패시터와 4개의 트랜지스터로 구현함으로써 회로가 간단하고, 고집적화가 가능하면서 고정 패턴 잡음을 안정적으로 ㅈ제제거할 수 있다.
또한, 본 발명에 의하면, 칼럼 단위의 CDS 후단에 CDS에서 생성된 오프셋 전압을 제거하기 위한 오프셋 제거부를 추가함으로써 CDS에서부터 생성되는 오프셋 전압을 안정적으로 제거할 수 있다.

Claims (22)

  1. 복수의 화소가 매트릭스 형태로 배치된 화소부로부터 출력되는 리셋신호 및 영상신호를 칼럼라인을 통해 제공받아 제1 제어신호에 응답하여 전달하는 제1 스위칭부;
    제1 전극이 상기 제1 스위칭부와 연결되어 상기 제1 스위칭부를 통해 전달되는 상기 리셋신호 및 상기 영상신호를 상기 제1 전극을 통해 입력받고, 제2 전극과 연결된 노드의 전위에 따라 상기 리셋신호와 상기 영상신호의 차신호를 샘플링하는 제1 캐패시터;
    상기 노드와 전압공급단 사이에 연결되고, 제2 제어신호에 응답하여 상기 노드의 전위를 일정 전압으로 풀-업하거나, 플로팅 상태로 유지시키기 위한 풀-업 트랜지스터;
    상기 제1 캐패시터에 샘플링된 차신호를 증폭하여 출력하는 소스 팔로워 버퍼 증폭부; 및
    상기 칼럼라인을 선택하기 위한 선택신호에 응답하여 상기 버퍼 증폭부의 출력을 출력하는 제2 스위칭부
    를 포함하는 상관 이중 샘플링 회로.
  2. 제 1 항에 있어서,
    상기 단위 화소는 4-T 구조를 갖는 상관 이중 샘플링 회로.
  3. 제 2 항에 있어서,
    상기 풀-업 트랜지스터는 상기 리셋신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-온되어 상기 전압공급단으로부터 공급되는 전원전압으로 상기 노드를 풀-업하는 상관 이중 샘플링 회로.
  4. 제 3 항에 있어서,
    상기 풀-업 트랜지스터는 상기 영상신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-오프되어 상기 노드를 플로팅시키는 상관 이중 샘플링 회로.
  5. 제 4 항에 있어서,
    상기 제1 캐패시터는 상기 풀-업 트랜지스터가 턴-온되는 동안 상기 제2 전극으로 입력되는 상기 전원전압과 상기 제1 전극으로 입력되는 상기 리셋신호의 차신호를 샘플링하여 저장하고, 상기 풀-업 트랜지스터가 턴-오프되는 동안 샘플링된 상기 리셋신호와 상기 제1 전극으로 입력되는 상기 영상신호의 차신호를 샘플링하는 상관 이중 샘플링 회로.
  6. 제 1 항에 있어서,
    상기 단위 화소는 3-T 구조를 갖는 상관 이중 샘플링 회로.
  7. 제 6 항에 있어서,
    상기 풀-업 트랜지스터는 상기 영상신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-온되어 상기 전압공급단으로부터 공급되는 전압으로 상기 노드를 풀-업하는 상관 이중 샘플링 회로.
  8. 제 7 항에 있어서,
    상기 풀-업 트랜지스터는 상기 리셋신호가 상기 제1 스위칭부를 통해 상기 제1 캐패시터의 제1 전극으로 입력되는 시점에 상기 제2 제어신호에 의해 턴-오프되어 상기 노드를 플로팅시키는 상관 이중 샘플링 회로.
  9. 제 8 항에 있어서,
    상기 제1 캐패시터는 상기 풀-업 트랜지스터가 턴-온되는 동안 상기 제2 전극으로 입력되는 상기 전압과 상기 제1 전극으로 입력되는 상기 영상신호의 차신호를 샘플링하여 저장하고, 상기 풀-업 트랜지스터가 턴-오프되는 동안 샘플링된 상기 영상신호와 상기 제1 전극으로 입력되는 상기 리셋신호의 차신호를 샘플링하는 상관 이중 샘플링 회로.
  10. 제 9 항에 있어서,
    상기 전압공급단으로부터 공급되는 전압은 1~2V를 갖는 상관 이중 샘플링 회로.
  11. 제 1 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 제1 스위칭부, 상기 제2 스위칭부 및 상기 버퍼 증폭부는 NMOS 트랜지스터로 이루어지고, 상기 풀-업 트랜지스터는 PMOS 트랜지스터로 이루어진 상관 이중 샘플링 회로.
  12. 제 11 항에 있어서,
    상기 제1 스위칭부의 NMOS 트랜지스터는 상기 제1 제어신호에 의해 상기 리셋신호와 상기 영상신호가 상기 칼럼라인으로 독출되는 동안 턴-온되는 상관 이중 샘플링 회로.
  13. 제 12 항에 있어서,
    상기 풀-업 트랜지스터의 PMOS 트랜지스터는 상기 제2 제어신호에 의해 상기 리셋신호가 상기 칼럼라인으로 독출되는 동안 턴-온되는 상관 이중 샘플링 회로.
  14. 상기 제 1 항 내지 제 10 항 중 어느 하나의 항에 기재된 구성으로 이루어지며, 복수의 상기 칼럼라인에서 칼럼라인당 하나씩 연결된 복수의 상관 이중 샘플링 회로부; 및
    상기 복수의 상관 이중 샘플링 회로부의 출력단과 연결되며, 상기 상관 이중 샘플링 회로부의 버퍼 증폭부에 의해 생성된 오프셋 전압을 제거하기 위한 오프셋 제거부
    를 더 포함하는 시모스 이미지 센서.
  15. 제 14 항에 있어서, 상기 오프셋 제거부는,
    상기 상관 이중 샘플링 회로부의 상기 제2 스위칭부와 연결되어 제3 제어신호에 따라 상기 제2 스위칭부로부터 전달되는 상기 상관 이중 샘플링 회로부의 제1 출력신호를 전달하는 제3 스위칭부;
    상기 제3 스위칭부와 접지전압단 사이에 연결되어 상기 제3 스위칭부를 통해 전달되는 상기 제1 출력신호를 제1 전극을 통해 입력받아 샘플링하여 저장하는 제2 캐패시터;
    상기 제2 스위칭부와 연결되어 제4 제어신호에 따라 상기 제2 스위칭부로부터 전달되는 상기 상관 이중 샘플링 회로부의 제2 출력신호를 전달하는 제4 스위칭부;
    상기 제4 스위칭부와 접지전압단 사이에 연결되어 상기 제4 스위칭부를 통해 전달되는 상기 제2 출력신호를 제1 전극을 통해 입력받아 샘플링하여 저장하는 제3 캐패시터; 및
    상기 제2 캐패시터의 제1 전극과 반전 입력단이 연결되고, 상기 제3 캐패시터의 제1 전극과 비반전 입력단이 연결되며, 상기 제2 및 제3 캐패시터에 저장되어 상기 입력단을 통해 입력되는 상기 제1 출력신호와 상기 제2 출력신호의 차신호를 출력하는 비교부
    를 포함하는 시모스 이미지 센서.
  16. 제 15 항에 있어서,
    상기 제1 출력신호는 상기 영상신호와 상기 리셋신호의 차신호이고, 상기 제2 출력신호는 상기 풀-업 트랜지스터에 의해 상기 노드에 풀-업된 전압에 대응되는 신호인 시모스 이미지 센서.
  17. 제 16 항에 있어서,
    상기 제3 스위칭부는 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 하이레벨을 갖는 동안 상기 제1 출력신호를 상기 제2 캐패시터의 제1 전극으로 전달하는 시모스 이미지 센서.
  18. 제 17 항에 있어서,
    상기 제4 스위칭부는 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 로우레벨을 갖는 동안 상기 제2 출력신호를 상기 제3 캐패시터의 제2 전극으로 전달하는 시모스 이미지 센서.
  19. 제 17 항에 있어서,
    상기 칼럼라인과 제1 스위칭부와 접속된 지점과 접지전압단 사이에 연결되어 바이어스 신호에 따라 동작하는 풀-다운 트랜지스터를 더 포함하는 시모스 이미지 센서.
  20. 제 14 항에 있어서, 상기 오프셋 제거부는,
    제1 전극이 상기 상관 이중 샘플링 회로부의 상기 제2 스위칭부와 연결되고, 상기 제1 전극으로 상기 제2 스위칭부로부터 출력되는 제1 및 제2 출력신호를 입력받는 제2 캐패시터;
    상기 제2 캐패시터의 제2 전극과 반전 입력단이 연결되고, 반전 입력단으로 입력되는 신호와 비반전 입력단으로 입력되는 기준신호의 차신호를 증폭하여 출력하는 연산 증폭기;
    상기 제2 캐패시터의 제2 전극과 상기 연산 증폭기의 출력단 사이에 접속되고, 상기 제1 출력신호가 입력되는 동안 제3 제어신호에 의해 동작되어 상기 연산 증폭기의 출력이 상기 기준신호와 대응되는 신호를 출력하도록 제어하고, 상기 제2 출력신호가 입력되는 동안 상기 제3 제어신호에 의해 비동작되어 상기 연산 증폭기의 출력이 상기 기준신호와 상기 제1 출력신호의 차신호가 되도록 제어하는 제3 스위칭부; 및
    제1 전극이 상기 연산 증폭기의 반전 입력단과 연결되고, 제2 전극이 상기 연산 증폭기의 출력단과 연결되어 상기 제3 스위칭부와 병렬접속되며, 상기 제2 출력신호가 입력되는 동안 상기 제2 캐패시터로부터 전달된 전하를 저장하는 제3 캐 패시터
    를 포함하는 시모스 이미지 센서.
  21. 제 20 항에 있어서,
    상기 제1 출력신호는 상기 영상신호와 상기 리셋신호의 차신호이고, 상기 제2 출력신호는 상기 풀-업 트랜지스터에 의해 상기 노드에 풀-업된 전압에 대응되는 신호인 시모스 이미지 센서.
  22. 제 21 항에 있어서,
    상기 제3 스위칭부는 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 하이레벨을 갖는 동안 동작하고, 상기 제1 제어신호가 로우레벨을 갖고, 상기 제2 제어신호가 로우레벨을 갖는 동안 비동작하는 시모스 이미지 센서.
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