KR100965357B1

KR100965357B1 - 이미저에서의 잡음 감소

Info

Publication number: KR100965357B1
Application number: KR1020087025598A
Authority: KR
Inventors: 존 래드
Original assignee: 앱티나 이미징 코포레이션
Priority date: 2006-03-30
Filing date: 2007-03-16
Publication date: 2010-06-22
Also published as: WO2007126601A2; CN101410982A; TW200822706A; KR20090005014A; US7538304B2; EP1999790A2; WO2007126601A3; JP2009532938A; US20070235631A1; CN101410982B

Abstract

본 발명은, 라인에서부터의 대부분의 리셋 신호 및 픽셀 신호 샘플링 동작 동안에 픽셀 출력이나 열 출력 라인 상에서 증가한 커패시턴스를 갖도록 이미저를 동작하는 방법에 관한 것이다. 증가한 커패시턴스는, 샘플링 동작 동안에 다수의 샘플 및 홀드 커패시터를 스위칭함으로써 달성한다.

Description

이미저에서의 잡음 감소{REDUCING NOISE IN AN IMAGER}

본 발명은 일반적으로 이미징 장치에 관한 것이며, 더욱 상세하게는 이미징 장치에서 일시적 잡음(temporal noise)을 감소시키는 방법에 관한 것이다.

CMOS 이미저 회로는 픽셀 셀의 초점면 어레이(focal plane array of pixel cells)를 포함하며, 셀 각각은, 예컨대 광에 의해 생성된 전하를 기판의 아랫부분에 축적하기 위해 기판을 덮는 광게이트, 광전도체 또는 광다이오드와 같은 광센서를 포함한다. 각 픽셀 셀은 판독 회로를 가지며, 이 회로는 기판에 형성된 출력 전계 효과 트랜지스터와, 출력 트랜지스터의 게이트에 연결된, 기판상에 형성된 전하 저장 영역을 적어도 포함한다. 전하 저장 영역은 플로팅(floating) 확산 영역으로서 구성될 수 있다. 각 픽셀은, 전하를 광센서로부터 저장 영역으로 전달하기 위한 트랜지스터와 저장 영역을 전하 전달 이전에 미리 결정된 전하 레벨로 리셋하기 위한, 역시 통상 트랜지스터인 하나의 장치와 같이 적어도 하나의 전자 장치를 포함할 수 있다.

CMOS 이미저에서, 픽셀 셀의 활성화 소자는, (1) 광자-전하 변환; (2) 이미지 전하 축적; (3) 전하의 저장 영역으로의 전달 이전에 저장 영역의 알려진 상태로의 리셋; (4) 전하 증폭을 수반하는, 전하의 저장 영역으로의 전달; (5) 판독용 픽셀 선택; 및 (6) 픽셀 전하를 나타내는 신호의 출력 및 증폭이라는 필요한 기능을 실행한다. 광 전하는, 초기 전하 축적 영역에서 저장 영역으로 이동할 때 증폭할 수 있다. 저장 영역에서의 전하는 통상 소스 팔로워 출력 트랜지스터에 의해 픽셀 출력 전압으로 변환된다.

앞서 논의한 타입의 CMOS 이미저는, 예컨대 미국특허(제 6,140,630호), 미국특허(제 6,376,868호), 미국특허(제 6,310,366호), 미국특허(제 6,326,652호), 미국특허(제 6,204,524호), 및 미국특허(제 6,333,205호)에서 논의된 바와 같이 일반적으로 알려져 있으며. 이들 미국특허는 Micron Technology, Inc.에 양도되어 있고, 그 전체가 본 명세서에 참고로서 병합되어 있다.

도 1은 종래의 CMOS 이미저(10)의 일부를 예시한다. 예시한 이미저(10)는 픽셀 어레이(미도시됨)에 있는 많은 픽셀 중 하나인 픽셀(20)을 포함하며, 이것은 픽셀 출력 라인(32)에 의해 열 샘플 및 홀드(column sample and hold) 회로(40)에 연결된다. 이미저(10)는 또한 판독 PGA(Programmable Gain Amplifier)(70) 및 ADC(Analog-to-Digital Converter)(80)를 포함한다.

예시한 픽셀(20)은 광센서(22)(예컨대, 고정된 광다이오드, 광게이트 등), 전달 트랜지스터(24), 플로팅 확산 영역(FD), 리셋 트랜지스터(26), 소스 팔로워 트랜지스터(28) 및 행 선택 트랜지스터(30)를 포함한다. 광센서(22)는, 전달 트랜지스터(24)가 전달 제어 신호(TX)에 의해 활성화될 때 전달 트랜지스터(24)에 의해 플로팅 확산 영역(FD)에 연결된다. 리셋 트랜지스터(26)는 플로팅 확산 영역(FD)과 어레이 픽셀 공급 전압(Vaa-pix) 사이에 연결된다. 리셋 제어 신호(RST)는 리셋 트 랜지스터(26)를 활성화하는데 사용되며, 이 트랜지스터(26)는 (종래 기술에서 알려져 있는 바와 같이) 플로팅 확산 영역(FD)을 리셋한다.

소스 팔로워 트랜지스터(28)는 플로팅 확산 영역(FD)에 연결된 게이트를 가지며, 어레이 픽셀 공급 전압(Vaa-pix)과 행 선택 트랜지스터(30) 사이에 연결된다. 소스 팔로워 트랜지스터(28)는 플로팅 확산 영역(FD)에서 저장된 전하를 전기 출력 전압 신호로 변환한다. 행 선택 트랜지스터(30)는, 소스 팔로워 트랜지스터(28)와 그 출력 전압 신호를 픽셀 출력 라인(32)에 선택적으로 연결하기 위해 행 선택 신호(SELECT)에 의해 제어될 수 있다.

열 샘플 및 홀드 회로(40)는, 제어 전압(Vln_bias)에 의해 제어되고 픽셀 출력 라인(32)을 바이어스하는데 사용되는 바이어스 트랜지스터(56)를 포함한다. 픽셀 출력 라인(32)은 또한 샘플 및 홀드 리셋 신호 스위치(42)를 통해 제 1 커패시터(44)에 연결된다. 샘플 및 홀드 리셋 신호 스위치(42)는 샘플 및 홀드 리셋 제어 신호(SHR)에 의해 제어된다. 픽셀 출력 라인(32)은 또한 샘플 및 홀드 픽셀 신호 스위치(52)를 통해 제 2 커패시터(54)에 연결된다. 샘플 및 홀드 픽셀 신호 스위치(52)는 샘플 및 홀드 픽셀 제어 신호(SHS)에 의해 제어된다. 스위치(42, 52)는 전형적으로는 MOSFET 트랜지스터이다.

제 1 커패시터(44)의 제 2 단자는 제 1 열 선택 스위치(50)를 통해 증폭기(70)에 연결되며, 이 스위치(50)는 열 선택 신호(COLUMN_SELECT)에 의해 제어된다. 제 1 커패시터(44)의 제 2 단자는 또한 제 1 클램핑 스위치(46)를 통해 클램핑 전압(VCL)에 연결된다. 유사하게, 제 2 커패시터(54)의 제 2 단자는 제 2 열 선택 스위치(60)에 의해 증폭기(70)에 연결되며, 이 스위치(60)는 열 선택 신호(COLUMN_SELECT)에 의해 제어된다. 제 2 커패시터(54)의 제 2 단자는 또한 제 2 클래핑 스위치(48)에 의해 클램핑 전압(VCL)에 연결된다.

클램핑 스위치(46 및 48)는 클램핑 제어 신호(CLAMP)에 의해 제어된다. 종래에 알려진 바와 같이, 클램핑 전압(VCL)은, 리셋 및 픽셀 신호 각각을 저장하는 것이 바람직할 때(적절한 샘플 및 홀드 제어 신호(SHR 및 SHS)가 또한 생성될 때), 두 커패시터(44 및 54) 상에 전하를 제공하는데 사용된다.

도 1 및 도 2를 참조하면, 동작시, 행 선택 신호(SELECT)는 하이 상태로 구동되며, 이것은 행 선택 트랜지스터(30)를 활성화시킨다. 활성화되면, 행 선택 트랜지스터(30)는 소스 팔로워 트랜지스터(28)를 픽셀 출력 라인(32)에 연결한다. 클램핑 제어 신호(CLAMP)는 그러면 하이 상태로 구동되어 클램핑 스위치(46 및 48)를 활성화시켜, 클램핑 전압(VCL)이 샘플 및 홀드 커패시터(44 및 54)의 제 2 단자에 인가되게 한다. 리셋 신호(RST)는 그러면 펄스로 제공되어 리셋 트랜지스터(26)를 활성화시키며, 이 트랜지스터(26)는 플로팅 확산 영역(FD)을 리셋한다. (리셋 플로팅 확산 영역(FD)을 기초로 한) 소스 팔로워(28)로부터의 신호는 그러면, 샘플 및 홀드 리셋 제어 신호(SHR)가 펄스로 제공될 때 샘플링된다. 이 시점에서, 제 1 커패시터(44)는 픽셀 리셋 신호(V_rst)를 저장한다.

결국, 전달 트랜지스터 제어 신호(TX)가 펄스로 제공되어, 광센서(22)로부터의 전하가 플로팅 확산 영역(FD)에 전달되게 한다. (플로팅 확산 영역(FD)으로 전 달된 전하를 기초로 한) 소스 팔로워(28)로부터의 신호는, 샘플 및 홀드 픽셀 제어 신호(SHS)가 펄스로 제공될 때 샘플링된다. 이 시점에서, 제 2 커패시터(54)는 픽셀 이미지 신호(V_sig)를 저장한다. 차이 신호(V_rst-V_sig)는 차동 증폭기(70)에 의해 발생한다. 차동 신호는 아날로그-디지털 변환기(80)에 의해 디지털화된다. 아날로그-디지털 변환기(80)는 디지털화된 픽셀 신호를 이미지 프로세서(미도시됨)에 공급하며, 이 프로세서는 디지털 이미지 출력을 형성한다.

픽셀-단위의 일시적으로 판독된 잡음은 중요한 픽셀 성능 파라미터이다. 높은 판독 잡음은, 감소한 신호대잡음(SNR) 비로 인해 이미지 센서의 낮은 광 이미징 성능을 저하시킨다. 예컨대, 만약 픽셀이 대략 6개 전자의 판독된 잡음을 갖는다면, 픽셀은 (광자 샷 잡음을 배제하고) 1의 신호대잡음 비를 달성하기 위해 6개의 광자를 포획해야 한다. 판독된 잡음을 감소시킬 수 있다면, 센서는 감소한 노출에서 동일한 신호대잡음 비를 달성할 수 있으며, 이것은 이미지 센서의 낮은 광 성능을 개선할 것이다.

따라서, 이미저에서는, 예컨대, 픽셀-단위의 일시적으로 판독된 잡음의 존재를 경감시키고자 하는 바람과 필요가 있다.

본 발명의 앞선 장점 및 특성과 다른 장점 및 특성은, 첨부된 도면을 참조하여 아래 제공한 예시적인 실시예에 대한 상세한 설명으로부터 더욱 분명하게 될 것이다.

도 1은 전형적인 CMOS 이미저의 일부분을 도시한 도면이다.

도 2는 도 1의 이미저의 동작의 타이밍 도이다.

도 3은 4-웨이(way) 공유 픽셀을 포함하는 CMOS 이미저의 일부분을 도시한 도면이다.

도 4는 도 3의 이미저의 전형적인 동작의 타이밍 도이다.

도 5는 본 발명의 예시적인 실시예에 따른 도 3의 이미저의 동작의 타이밍 도이다.

도 6은 2-웨이 공유 픽셀을 포함하는 CMOS 이미저의 일부분을 도시한 도면이다.

도 7은 본 발명의 예시적인 실시예에 따른 도 6의 이미저의 동작의 타이밍 도이다.

도 8은 본 발명의 예시적인 실시예에 따른 도 1의 이미저의 동작의 타이밍 도이다.

도 9는 본 발명의 임의의 예시적인 실시예에 따른 이미저를 예시한다.

도 10은 본 발명의 실시예에 따라 구성된 적어도 하나의 이미징 장치를 병합한 프로세서 시스템을 도시한다.

픽셀-단위의 일시적인 잡음에 대한 많은 알려진 소스가 있다. 소스 팔로워 및 바이어스 트랜지스터와 관련된 1/f 및 열잡음이 픽셀-단위의 판독된 잡음 문제 에 대한 핵심 요인인 것으로 여겨진다. 본 발명자는, 잡음의 지배적인 소스가 고주파 전력 스펙트럼(이후 "고주파 잡음"이라 함)을 갖는다고 결론지었다. 이러한 타입의 고주파 잡음은 CDS(Correlated Double Sampling)와 같은 종래의 기술을 사용하여 감소하지 않는다. 본 발명자는, 증가한 용량성 부하를 열(column) 출력(예컨대, 열 출력 라인)이나 픽셀 출력에 더함으로써 고주파 전력 스펙트럼과 관련된 잡음을 상당히 감소시킬 수 있다고 결론지었다.

다시 도 1을 참조하면, 소스 팔로워 트랜지스터(28)의 출력과 관련된 일부 기생 커패시턴스가 있을지라도, 샘플링 동작 동안에 소스 팔로워 트랜지스터(28)의 출력에 의해 보게 되는 커패시턴스 대부분은 열 샘플 및 홀드 회로(40)에서의 샘플 및 홀드 커패시터(44 및 54)의 결과이다. 따라서 샘플 및 홀드 커패시터(44 및 54)의 크기를 증가시킴으로써, 열 상의 고주파 잡음(즉, 소스 팔로워 트랜지스터(28)의 출력)을 감소시킬 수 있다.

이러한 접근법의 한 가지 단점은, 다이 면적(die area)이 또한 샘플 및 홀드 커패시터(44 및 54)의 크기를 증가시키기 위해 증가할 필요가 있다는 점이다. 게다가, 바이어스 트랜지스터(56)를 통해 흐르는 전류는, 이미저(10)의 프레임 율에 악영향을 미치는 것을 피하기에 충분할 정도로 빠르게 더 큰 커패시터(44 및 54)를 충전하도록 증가할 필요가 있을 것이다. 바이어스 트랜지스터(56)를 통과하는 전류를 증가시키면, 전력 소모가 증가하게 될 것이고, 또한 소스 팔로워 트랜지스터(28)의 이득이 감소하게 될 것이며, 또한 이미저에 흔히 사용되는 앤티-이클립스(anti-eclipse) 회로(미도시됨)에 영향을 미치게 될 것이다.

도 3은 4-웨이 공유 픽셀(120)을 포함하는 CMOS 이미저(110)의 일부분을 도시한다. 앞서 언급한 고주파 잡음 문제는 특히 도 3의 이미저(110)에 곤란한 것일 수 있다. 도시된 바와 같이, 이미저(110)는, 두 개의 녹색(G1 및 G2), 청색(B) 및 적색(R) 픽셀 부분을 얻기 위해 베이어 패턴(Bayer pattern)으로 배치된 네 개의 광센서(22_G1, 22_B, 22_R 및 22_G2) 및 전달 트랜지스터(24_G1, 24_B, 24_R 및 24_G2)를 포함하는 픽셀(120)을 포함한다.

예시된 이미저(110)에서, 제 1 녹색 및 청색 픽셀 부분(G1 및 B)은 플로팅 확산 영역(FD_E), 리셋 트랜지스터(126_E), 소스 팔로워 트랜지스터(128_E) 및 행 선택 트랜지스터(130_E)를 이미저(110)의 픽셀 어레이의 짝수 번호의 행에서의 두 개의 다른 픽셀 부분과 공유한다. 유사하게, 제 2 녹색 및 적색 픽셀 부분(G2 및 R)은 플로팅 확산 영역(FD_O), 리셋 트랜지스터(126_O), 소스 팔로워 트랜지스터(128_O) 및 행 선택 트랜지스터(130_O)를 이미저(110)의 픽셀 어레이의 홀수 번호의 행에서의 두 개의 다른 픽셀 부분과 공유한다.

공유되는 열 출력 라인(132)은 짝수 열의 샘플 및 홀드 회로(140_E)와 홀수 열의 샘플 및 홀드 회로(140_O)에 연결된다. 짝수 샘플 및 홀드 회로(140_E)는 제 1 커패시터(144_E), 제 2 커패시터(154_E), 샘플 및 홀드 리셋 신호 스위치(142_E), 샘플 및 홀드 픽셀 신호 스위치(152_E) 및 클램핑 스위치(146_E)를 포함한다. (도 1에 도시 된 것과 같은) 바이어싱 및 열 선택 회로가 또한 사용되지만 도 3에 도시되지 않음을 이해해야 한다. 샘플 및 홀드 리셋 신호 스위치(142_E)는 짝수 샘플 및 홀드 리셋 제어 신호(SHR_EVEN)에 의해 제어된다. 샘플 및 홀드 픽셀 신호 스위치(152_E)는 짝수 샘플 및 홀드 픽셀 제어 신호(SHS_EVEN)에 의해 제어된다. 클램핑 스위치(146_E)는, 리셋 및 픽셀 신호 각각을 저장하는 것이 바람직할 때, 두 커패시터(144_E 및 154_E)에 전하를 제공하는데 사용된다.

홀수 샘플 및 홀드 회로(140_O)는 제 1 커패시터(144_O), 제 2 커패시터(154_O), 샘플 및 홀드 리셋 신호 스위치(142_O), 샘플 및 홀드 픽셀 신호 스위치(152_O) 및 클램핑 스위치(146_O)를 포함한다. 바이어싱 및 열 선택 회로가 또한 사용될 수 있지만, 도 3에 도시되지 않음을 이해해야 한다. 샘플 및 홀드 리셋 신호 스위치(142_O)는 홀수 샘플 및 홀드 리셋 제어 신호(SHR_ODD)에 의해 제어된다. 샘플 및 홀드 픽셀 신호 스위치(152_O)는 홀수 샘플 및 홀드 픽셀 제어 신호(SHS_ODD)에 의해 제어된다. 클램핑 스위치(146_O)는, 리셋 및 픽셀 신호 각각을 저장하는 것이 바람직할 때 두 커패시터(144_O 및 154_O)에 전하를 제공하는데 사용된다. 샘플 및 홀드 회로(140_E 및 140_O)는 증폭기 및 아날로그-디지털 변환단(170_E 및 170_O)에 연결되며, 이러한 단은 샘플 및 홀드 회로(140_E 및 140_O)로부터 수신된 차동 신호(V_rst 및 V_sig)로부터 디지털 신호 출력을 형성한다.

도 3 및 도 4를 참조하면, 동작시, 픽셀(120)과 관련된 두 플로팅 확산 영역(FD_E 및 FD_O)이 리셋 제어 신호(RST<n> 및 RST<n+1>)를 어서팅(asserting)함으로써 리셋된 이후, 짝수 샘플 및 홀드 리셋 제어 신호(SHR_EVEN)는, (리셋된 짝수 플로팅 확산 영역(FD_E)을 기초로) 소스 팔로워(128_E)에 의해 생성된 리셋 신호 값을 (스위치(142_E)를 통해) 커패시터(144_E)에 저장하기 위해 펄스로 제공된다. 그러면, 홀수 샘플 및 홀드 리셋 제어 신호(SHR_ODD)는, (리셋된 홀수 플로팅 확산 영역(FD_O)을 기초로) 소스 팔로워(128_O)에 의해 생성된 리셋 신호 값을 (스위치(142_O)를 통해) 커패시터(144_O)에 저장하기 위해 펄스로 제공된다.

결국, 제 1 전달 게이트 제어 신호(TXA<n+1>)는, 청색 부분(B)으로부터의 전하가 (트랜지스터(24_B)를 통해) 짝수 플로팅 확산 영역(FD_E)으로 전달되게 하고, 제 2 녹색 부분(G2)으로부터의 전하가 (트랜지스터(24_G2)를 통해) 홀수 플로팅 확산 영역(FD_O)으로 전달되게 하도록 펄스로 제공된다. 짝수 샘플 및 홀드 픽셀 제어 신호(SHS_EVEN)는 (짝수 플로팅 확산 영역(FD_E)에 저장된 전하를 기초로 해서) 소스 팔로워(128_E)에 의해 생성된 청색 픽셀 신호 값을 (스위치(152_E)를 통해) 커패시터(154_E)에 저장하도록 펄스로 제공된다. 그러면, 홀수 샘플 및 홀드 픽셀 제어 신 호(SHS_ODD)는 (홀수 플로팅 확산 영역(FD_O)에 저장된 전하를 기초로 해서) 소스 팔로워(128_O)에 의해 생성된 제 2 녹색 픽셀 신호 값을 (스위치(152_O)를 통해) 커패시터(154_O)에 저장하도록 펄스로 제공된다.

도 4에 도시되지 않을지라도, 두 플로팅 확산 영역(FD_E 및 FD_O)은 리셋 제어 신호(RST<n> 및 RST<n+1>)를 어서팅함으로써 다시 리셋된다. 그러면, 적색 및 제 1 녹색 부분으로부터의 리셋 신호 및 픽셀 신호 값이 판독되고 샘플링된다. 리셋 신호 값의 후속한 샘플링 및, 적색 및 제 1 녹색 픽셀 신호 값의 전달 및 샘플링에 대한 타이밍은 (TXA<n+1> 대신에 TXB<n+1>이 생성된다는 점을 제외하고는) 도 4의 타이밍 도를 따른다. 도 3 회로의 바람직한 동작에서, 제 1 및 제 2 녹색 픽셀 부분(G1 및 G2)은 동일한 샘플 및 홀드 회로(140_O)로 라우팅되는 반면, 적색 및 청색 부분(R 및 B)은 샘플 및 홀드 회로(140_E)에 라우팅되어, 적색/청색 채널 및 녹색 채널을 형성한다. 이를 달성하기 위해, 또 다른 선택 신호 및 추가 샘플 및 홀드 입력 스위치(미도시됨)가 원하는 샘플 및 홀드 커패시터에 신호를 라우팅하기 위해 사용된다.

앞서 언급한 바와 같이, 이미저(110)는 고주파 잡음 문제를 겪는다. 또한, 앞서 언급한 바와 같이, 커패시터(144_E, 144_O, 154_E 및 154_O)의 크기 증가는, 이러한 문제를 경감할 수 있지만, 적절한 해법은 아니다. 본 발명에 따라, 그러나 고주파 잡음 문제는, 도 4에 도시된 방식과는 다른 방식으로 이미저(110)를 동작시킴으로 써 커패시터 크기를 증가시키지 않고도 상당히 경감할 수 있다. 도 5는 본 발명에 따른 예시적인 동작 방법을 예시하며, 이 방법은 다수의 샘플 및 홀드 커패시터가 대부분의 샘플링 동작 동안에 열 출력 라인에 연결되게 하도록 디자인된다. 그에 따라, 열 출력 라인 상에서 보게 되는 유효 커패시턴스는, 다이 크기나 샘플 및 홀드 커패시터의 크기를 증가시키지 않고도(또는 다른 커패시터를 이미저(110)에 더하지 않고도) 매우 증가하게 된다.

본 발명의 예시적인 실시예에 따라, 두 플로팅 확산 영역(FD_E, FD_O)이 리셋 제어 신호(RST<n> 및 RST<n+1>)를 어서팅함으로써 리셋된 이후, 네 개의 샘플 및 홀드 제어 신호 모두가 실질적으로 동시에 어서팅된다. 즉, 짝수 및 홀수 샘플 및 홀드 리셋 제어 신호(SHR_EVEN 및 SHR_ODD)와, 짝수 및 홀수 샘플 및 홀드 픽셀 제어 신호(SHS_EVEN 및 SHS_ODD)는 동시에 활성화된다. 네 개의 샘플 및 홀드 제어 신호(SHR_EVEN, SHR_ODD, SHS_EVEN 및 SHS_ODD) 모두의 활성화는, 네 개의 샘플 및 홀드 커패시터(144_E, 144_O, 154_E 및 154_O) 모두를 동시에 열 출력 라인(132)에 연결하는 트랜지스터(142_E, 142_O, 152_E 및 152_O)를 활성화시킨다. 본래, 커패시터(144_E, 144_O, 154_E 및 154_O)의 커패시턴스는 함께 더해져, 열 출력 라인(132)에 인가되며, 이것은 고주파 잡음을 상당히 경감시킨다.

(리셋된 짝수 플로팅 확산 영역(FD_E)을 기초로) 소스 팔로워(128_E)로부터의 리셋 신호 값이 (스위치(142_E)를 통해) 커패시터(144_E)에 저장된다. 결국, 짝수 샘 플 및 홀드 리셋 제어 신호(SHR_EVEN)는 디어서팅(deassert)된다. 이것은 공유된 열 출력 라인(132)으로부터 샘플 및 홀드 커패시터(144_E)를 제거한다. (리셋된 홀수 플로팅 확산 영역(FD_O)을 기초로) 소스 팔로워(128_O)로부터의 리셋 신호 값이 그러면 (스위치(142_O)를 통해) 커패시터(144_O)에 저장된다. 이러한 샘플링 동안에, 세 개의 샘플 및 홀드 커패시터(144_O, 154_E 및 154_O)는 라인(132)에 연결된다. 후속하여, 홀수 샘플 및 홀드 리셋 제어 신호(SHR_ODD)는 디어서팅되며, 이것은 라인(132)으로부터 샘플 및 홀드 커패시터(144_O)를 제거한다.

결국, 제 1 전달 게이트 제어 신호(TXA<n+1>)는, 청색 부분(B)으로부터의 전하가 (트랜지스터(24_B)를 통해) 짝수 플로팅 확산 영역(FD_E)으로 전달되게 하며, 제 2 녹색 부분(G2)으로부터의 전하가 (트랜지스터(24_G2)를 통해) 홀수 플로팅 확산 영역(FD_O)으로 전달되게 하도록 펄스로 제공된다. 이때, 짝수 및 홀수 샘플 및 홀드 픽셀 제어 신호(SHS_EVEN 및 SHS_ODD)는 여전히 하이 레벨로 유지되며, 이것은, 커패시터(154_E 및 154_O)가 여전히 (각각 스위치(152_E 및 152_O)를 통해) 열 라인(132)에 연결됨을 의미한다. 일단 짝수 플로팅 확산 영역(FD_E)으로부터의 전하가 전달되면, 소스 팔로워(128_E)에 의해 생성된 청색 픽셀 신호 값은 커패시터(154_E)에 저장된다. 이 샘플링 동안에, 두 개의 샘플 및 홀드 커패시터(154_E 및 154_O)는 라인(132)에 연 결된다.

짝수 샘플 및 홀드 픽셀 제어 신호(SHS_EVEN)는 그러면 디어서팅되고, 이것은 라인(132)으로부터 샘플 및 홀드 커패시터(154_E)를 제거한다. (홀수 플로팅 확산 영역(FD_O)에 저장된 전달된 전하를 기초로) 소스 팔로워(128_O)로부터의 제 2 녹색 픽셀 신호 값은 (스위치(152_O)를 통해) 커패시터(154_O)에 저장된다. 이처럼, 다수의 커패시터가 열 출력 라인(132)에 연결되지 않는 유일한 시간은 홀수 픽셀 신호 값(예컨대, 녹색 픽셀(G2))의 샘플링 동안이다.

본 발명자는, 도 5의 타이밍 도에 따라 이미저(110)를 동작함으로써 고주파 잡음이 매우 감소하며, 상당히 경감한다고 결론지었다. 고주파 잡음을 감소시키면, 판독을 향상시키며, 이미지 출력을 매우 향상시키게 된다. 도 5의 타이밍은 열 라인(132)의 안정화 시간을 증가시킬 것이며, 이는, 대부분의 동작 동안에 라인에서 보게 되는 더 큰 커패시턴스를 충전시키는데 더 오랜 시간이 걸릴 것이기 때문이다. 그러나 이것은 전형적으로는 문제가 되지 않으며, 이는 이미저(110)가 낮은 조명 조건에 대해 감소한 프레임 율로 작동하기 때문이다(여기서, 픽셀 타이밍 폭은 프레임 율에 임의의 영향을 미치지 않고도 증가할 수 있다). 밝은 조명 조건에서, 픽셀 판독은 도 4에 예시한 타이밍으로 복귀할 수 있으며, 이는, 밝은 조명 조건(여기서, 광자 샷 잡음(photon shot noise)이 주된 잡음 소스이다)에서 개선된 판독 잡음 성능에 대한 필요가 없기 때문이다.

게다가, 샘플 및 홀드 제어 신호의 폭을 최적화함으로써, 본 발명자는, 안정 화 시간 요건이 도 4의 타이밍의 요건의 2배 미만이라고 결론지었다. 이것은, 더 큰 용량성 부하가 있을지라도, SHR_ODD, SHS_EVEN 및 SHS_ODD 신호의 폭이 또한 증가하며, 이것이 이들 신호와 관련된 커패시터가 도 4의 타이밍을 사용하여 보통 충전하는 경우보다 더 빠르게 충전을 시작하게 하기 때문이다.

도 6은 2-웨이 공유 픽셀(220)을 포함하는 CMOS 이미저(210)의 일부분을 도시한 도면이다. 즉, 각 픽셀(220)은 두 개의 광센서(222₀ 및 222₁)와 전달 트랜지스터(224₀ 및 224₁)를 포함한다. 예시한 이미저(210)에서, 광센서(222₀ 및 222₁)와 전달 트랜지스터(224₀ 및 224₁)는 플로팅 확산 영역(FD), 리셋 트랜지스터(226), 소스 팔로워 트랜지스터(228) 및 행 선택 트랜지스터(230)를 공유한다. 공유된 픽셀 출력 라인(32)은 (도 1을 참조하여 앞서 기재한) 열 샘플 및 홀드 회로(40)에 연결된다.

고주파 잡음을 감소시키고 및/또는 상당히 경감시키기 위해, 이미저(210)는, 리셋 및 픽셀 신호 샘플 및 홀드 동작의 적어도 일부분 동안에 다수의 샘플 및 홀드 커패시터를 라인(32)에 연결하기 위해 도 7에 예시된 예시적인 타이밍 도에 따라 동작한다.

이제 도 6 및 도 7을 참조하면, 행 선택 신호(SELECT)는 하이 상태로 구동되며, 이것은 행 선택 트랜지스터(230)를 활성화시킨다. 활성화될 때, 행 선택 트랜지스터(230)는 소스 팔로워 트랜지스터(228)를 라인(32)에 연결한다. 클램핑 제어 신호(CLAMP)는 그러면 하이 상태로 구동되어 클램핑 스위치(46, 48)를 활성화시켜, 클램핑 전압(VCL)이 샘플 및 홀드 커패시터(44 및 54)의 제 2 단자에 인가되게 한다. 리셋 신호(RST)는 그러면 리셋 트랜지스터(226)를 활성화시키기 위해 펄스로 제공되며, 이러한 리셋 트랜지스터(226)는 플로팅 확산 영역(FD)을 리셋시킨다. 그러면, 샘플 및 홀드 리셋 제어 신호(SHR)와, 샘플 및 홀드 픽셀 제어 신호(SHS)는 동시에 활성화된다 이렇게 함으로써, 샘플 및 홀드 회로(40)에서 두 커패시터(44 및 54)의 커패시턴스는 라인(32)에 연결된다.

플로팅 확산 영역(FD) 상의 신호는 소스 팔로워(228)에 의해 리셋 신호(V_rst)로 변환되고, 그런 다음 제 1 커패시터(44)에 저장된다. 일단 V_rst가 저장되면, 샘플 및 홀드 리셋 제어 신호(SHR)는 디어서팅되며, 이것은 라인(32)으로부터 (개방 스위치(42)를 통해) 커패시터(44)를 제거한다. 결국, 제 1 전달 트랜지스터 제어 신호(TXO)가 펄스로 제공되어, 제 1 광센서(222₀)로부터의 전하가 플로팅 확산 영역(FD)에 전달되게 한다. (플로팅 확산 영역(FD) 상의 전달된 전하를 기초로) 소스 팔로워(228)로부터의 픽셀 신호(V_sig)는 그러면 제 2 커패시터(54)에 저장된다. 차동 신호(V_rst-V_sig)는 차동 증폭기(70)에 의해 발생한다. 차동 신호는 아날로그-디지털 컨버터(80)에 의해 디지털화된다. 아날로그-디지털 컨버터(80)는 디지털화된 픽셀 신호를 이미저 프로세서(미도시됨)에 공급하며, 이러한 프로세서는 디지털 이미지 출력을 형성한다.

도 6에 도시되지 않을지라도, 플로팅 확산 영역(FD)은, 리셋 제어 신호(RST) 를 어서팅함으로써 다시 리셋된다. 제 2 광센서(222₁)로부터의 리셋 신호(V_rst) 및 픽셀 신호(V_sig)는 그러면 (TX0 대신에 TX1이 생성된다는 점을 제외하고) 앞서 논의한 것과 동일한 타이밍을 사용하여 판독되고 샘플링된다.

도 8은 본 발명의 또 다른 예시적인 실시예에 따른 도 1의 이미저(10)의 동작의 타이밍 도이다. 고주파 잡음을 감소시키고 및/또는 상당히 경감시키기 위해, 이미저(10)는, 리셋 및 픽셀 신호 샘플 및 홀드 동작의 적어도 일부분 동안에 다수의 샘플 및 홀드 커패시터를 라인(32)에 연결하기 위해 도 8에서 예시한 예시적인 타이밍 도에 따라 동작한다.

이제 도 1 및 도 8을 참조하면, 행 선택 신호(SELECT)는 하이 상태로 구동되어, 행 선택 트랜지스터(30)를 활성화시킨다. 활성화되면, 행 선택 트랜지스터(30)는 소스 팔로워 트랜지스터(28)를 라인(32)에 연결한다. 클램핑 제어 신호(CLAMP)는 그러면 하이 상태로 구동되어 클램핑 스위치(46 및 48)를 활성화시키며, 클램핑 전압(VCL)이 샘플 및 홀드 커패시터(44 및 54)의 제 2 단자에 인가되게 한다. 리셋 신호(RST)는 그러면, 리셋 트랜지스터(26)를 활성화시키기 위해 펄스로 제공되며, 이 리셋 트랜지스터(26)는 플로팅 확산 영역(FD)을 리셋한다. 그러면, 샘플 및 홀드 리셋 제어 신호(SHR)와 샘플 및 홀드 픽셀 제어 신호(SHS)는 동시에 활성화된다. 그렇게 함으로서, 샘플 및 홀드 회로(40)에서 두 커패시터(44 및 54)의 커패시턴스는 라인(32)에 연결된다.

플로팅 확산 영역(FD) 상의 신호는 소스 팔로워(28)에 의해 리셋 신호(V_rst) 로 변환된 다음, 제 1 커패시터(44)에 저장된다. V_rst가 저장되면, 샘플 및 홀드 리셋 제어 신호(SHR)는 디어서팅되고, 이것은 라인(32)으로부터 (개방 스위치(42)를 통해) 커패시터(44)를 제거한다. 결국, 전달 트랜지스터 제어 신호(TX)는 펄스로 제공되어, 광센서(22)로부터의 전하가 플로팅 확산 영역(FD)으로 전달되게 한다. (플로팅 확산 영역(FD) 상의 전달된 전하를 기초로) 소스 팔로워(28)로부터의 픽셀 신호(V_sig)는 그러면 제 2 커패시터(54)에 저장된다. 차동 신호(V_rst-V_sig)는 차동 증폭기(70)에 의해 발생한다. 차동 신호는 아날로그-디지털 변환기(80)에 의해 디지털화된다. 아날로그-디지털 변환기(80)는 디지털화된 픽셀 신호를 이미지 프로세서(미도시됨)에 공급하며, 이 프로세서는 디지털 이미지 출력을 형성한다.

도 9는 더욱 완벽한 CMOS 이미저(400)에 대한 블록도를 예시한다. 이미저(400)는 픽셀 어레이(410)를 포함한다. 픽셀 어레이(410)는 미리 결정된 수의 열 및 행으로 배치된 복수의 픽셀을 포함한다. 어레이(410)는 도 1, 4 또는 6에 예시된 픽셀 구성 중 하나를 사용할 수 있다. 어레이(410)에서 각 행의 픽셀 모두는 행 선택 라인에 의해 동시에 턴 온되며, 각 열의 픽셀은 열 선택 라인에 의해 선택적으로 출력된다. 복수의 행 및 열 라인은 전체 어레이(410)를 위해 제공된다.

행 라인은 행 어드레스 디코더(430)에 응답하여 행 구동기(432)에 의해 선택적으로 활성화되며, 열 선택 라인은 열 어드레스 디코더(436)에 응답하여 열 구동기(434)에 의해 선택적으로 활성화된다. 그에 따라, 행 및 열 어드레스가 각 픽셀을 위해 제공된다. CMOS 이미저(400)는 제어 회로(420)에 의해 동작하며, 회 로(420)는, 픽셀 판독을 위한 적절한 행 및 열 라인을 선택하기 위해 어드레스 디코더(430 및 436)를 제어하고, 행 및 열 구동 회로(432 및 434)를 제어하며, 이러한 구동 회로(432 및 434)는 선택된 행 및 열 라인의 구동 트랜지스터에 구동 전압을 인가한다.

각 열은, 선택된 픽셀에 대한 픽셀 리셋 신호(V_rst)와 픽셀 이미지 신호(V_sig)를 판독하는 열 구동기(434)와 관련된 샘플 및 홀드 회로(440)를 포함한다. 차동 신호(V_rst-V_sig)는 각 픽셀에 대해 차동 증폭기(470)에 의해 발생하며, 아날로그-디지털 컨버터(480)(ADC)에 의해 디지털화된다. 아날로그-디지털 컨버터(480)는 디지털화된 픽셀 신호를 이미지 프로세서(490)에 공급하며, 이러한 프로세서(490)는 디지털 이미지 출력을 형성한다. 바람직한 실시예에서, 제어 회로(420)는 본 발명의 적절한 타이밍에 따라 어레이(410)를 동작한다. 전술한 바와 같이, 원하는 경우, 제어 회로(420)는 낮은 조명 조건에 대해 다수의 커패시터 샘플 및 홀드 동작을 이용하는 것이 가능하며, 밝은 조명 조건에 대해 표준 단일 커패시터 샘플 및 홀드 동작을 사용하는 것이 가능하다.

도 10은 시스템(700), 즉 본 발명의 실시예에 따라 구성되고 동작하는 이미징 장치(400)를 포함하도록 변경된 전형적인 프로세서 시스템을 도시한다. 프로세서 시스템(700)은, 이미지 센서 장치를 포함할 수 있는 디지털 회로를 가진 시스템의 예이다. 제한되지 않고, 그러한 시스템은 컴퓨터 시스템, 카메라 시스템, 스캐너, 머신 비전(machine vision), 차량용 내비게이션, 화상 전화, 감시 시스템, 오 토 포커스 시스템, 별 추적 시스템(star tracker system), 움직임 감지 시스템, 이미지 안정화 시스템 및 데이터 압축 시스템을 포함할 수 있다.

예컨대 카메라 시스템과 같은 시스템(700)은 일반적으로, 마이크로프로세서와 같은 중앙처리장치(CPU)(702)를 포함하며, 이러한 CPU(702)는 버스(704)를 통해 입출력(I/O) 장치(706)와 통신한다. 이미징 장치(400)는 또한 버스(704)를 통해 CPU(702)와 통신한다. 프로세서 시스템(700)은 또한 랜덤 액세스 메모리(RAM)(710)를 포함하며, 플래시 메모리와 같은 탈착 가능한 메모리(715)를 포함할 수 있으며, 이러한 메모리(715)는 버스(704)를 통해 CPU(702)와 또한 통신한다. 이미징 장치(400)는 CPU, 디지털 신호 프로세서, 또는 마이크로프로세서와 같은 프로세서와 결합될 수 있고, 이때 단일 집적회로 또는 이러한 프로세서와 다른 칩 상에 메모리 저장부를 갖거나 갖지 않을 수 있다.

앞서 기재한 프로세스 및 장치는, 사용되고 발생할 수 있는 많은 방법 및 장치 중 바람직한 방법과 전형적인 장치를 예시한다. 앞선 상세한 설명 및 도면은 본 발명의 목적, 특성 및 장점을 달성하는 실시예를 예시한다. 그러나 본 발명을 앞서 기재하고 예시한 실시예로 엄격하게 제한하고자 하는 것은 아니다. 현재 예측할 수는 없을지라도, 다음의 청구범위의 사상과 범주 내에 있는 본 발명의 임의의 변경은 본 발명의 일부분인 것으로 간주하여야 한다.

Claims

픽셀 플로팅 확산 영역(pixel floating diffusion region)을 리셋하는 단계;

복수의 커패시턴스를 픽셀 출력 라인에 연결하는 단계;

상기 리셋된 플로팅 확산 영역으로부터의 제 1 신호를 상기 라인에서부터 샘플링하는 단계;

상기 복수의 커패시턴스 중 제 1 커패시턴스를 상기 라인으로부터 제거하는 단계;

제 1 감광성 장치로부터 상기 플로팅 확산 영역으로 전하를 전달하는 단계; 및

상기 플로팅 확산 영역으로부터의 제 2 신호를 상기 라인에서부터 샘플링하는 단계를 포함하는,

이미징 장치를 동작하는 방법.
청구항 1에 있어서, 상기 샘플링된 제 1 신호는 상기 제 1 커패시턴스와 관련된 제 1 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
청구항 2에 있어서, 상기 샘플링된 제 2 신호는 상기 복수의 커패시턴스 중 제 2 커패시턴스와 관련된 제 2 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
청구항 1에 있어서,

상기 픽셀 플로팅 확산 영역을 리셋하는 단계;

상기 복수의 커패시턴스를 상기 픽셀 출력 라인에 연결하는 단계;

상기 리셋된 플로팅 확산 영역으로부터의 제 3 신호를 상기 라인에서부터 샘플링하는 단계;

상기 복수의 커패시턴스 중 상기 제 1 커패시턴스를 상기 라인으로부터 제거하는 단계;

제 2 감광성 장치로부터 상기 플로팅 확산 영역으로 전하를 전달하는 단계; 및

상기 플로팅 확산 영역으로부터의 제 4 신호를 상기 라인에서부터 샘플링하는 단계를 더 포함하는, 이미징 장치를 동작하는 방법.
청구항 4에 있어서, 상기 샘플링된 제 3 신호는 상기 제 1 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
청구항 5에 있어서, 상기 샘플링된 제 4 신호는 상기 제 2 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
제 1 및 제 2 픽셀 플로팅 확산 영역을 리셋하는 단계;

상기 플로팅 확산 영역에 전기적으로 연결된 픽셀 출력 라인에 복수의 커패시턴스를 연결하는 단계;

상기 리셋된 제 1 플로팅 확산 영역으로부터의 제 1 신호를 상기 라인에서부터 샘플링하는 단계;

상기 복수의 커패시턴스 중 제 1 커패시턴스를 상기 라인으로부터 제거하는 단계;

상기 리셋된 제 2 플로팅 확산 영역으로부터의 제 2 신호를 상기 라인에서부터 샘플링하는 단계;

상기 복수의 커패시턴스 중 제 2 커패시턴스를 상기 라인으로부터 제거하는 단계;

제 1 감광성 장치로부터 상기 제 1 플로팅 확산 영역으로 전하를 전달하는 단계;

제 2 감광성 장치로부터 상기 제 2 플로팅 확산 영역으로 전하를 전달하는 단계;

상기 제 1 플로팅 확산 영역으로부터의 제 3 신호를 상기 라인에서부터 샘플링하는 단계;

상기 복수의 커패시턴스 중 제 3 커패시턴스를 상기 라인으로부터 제거하는 단계; 및

상기 제 2 플로팅 확산 영역으로부터의 제 4 신호를 상기 라인에서부터 샘플링하는 단계를 포함하는,

이미징 장치를 동작하는 방법.
청구항 7에 있어서, 상기 샘플링된 제 1 신호는 상기 제 1 커패시턴스와 관련된 제 1 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
청구항 8에 있어서, 상기 샘플링된 제 2 신호는 상기 제 2 커패시턴스와 관련된 제 2 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
청구항 9에 있어서, 상기 샘플링된 제 3 신호는 상기 제 3 커패시턴스와 관련된 제 3 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
청구항 10에 있어서, 상기 샘플링된 제 4 신호는 상기 복수의 커패시턴스 중 제 4 커패시턴스와 관련된 제 4 커패시터에 저장되는, 이미징 장치를 동작하는 방법.
청구항 7에 있어서,

상기 제 1 및 제 2 픽셀 플로팅 확산 영역을 리셋하는 단계;

상기 플로팅 확산 영역에 전기적으로 연결된 픽셀 출력 라인에 상기 복수의 커패시턴스를 연결하는 단계;

상기 리셋된 제 1 플로팅 확산 영역으로부터의 제 5 신호를 상기 라인에서부 터 샘플링하는 단계;

상기 제 1 커패시턴스를 상기 라인으로부터 제거하는 단계;

상기 리셋된 제 2 플로팅 확산 영역으로부터의 제 6 신호를 상기 라인에서부터 샘플링하는 단계;

상기 제 2 커패시턴스를 상기 라인으로부터 제거하는 단계;

제 3 감광성 장치로부터 상기 제 1 플로팅 확산 영역으로 전하를 전달하는 단계;

제 4 감광성 장치로부터 상기 제 2 플로팅 확산 영역으로 전하를 전달하는 단계;

상기 제 1 플로팅 확산 영역으로부터의 제 7 신호를 상기 라인에서부터 샘플링하는 단계;

상기 제 3 커패시턴스를 상기 라인으로부터 제거하는 단계; 및

상기 제 2 플로팅 확산 영역으로부터의 제 8 신호를 상기 라인에서부터 샘플링하는 단계를 더 포함하는, 이미징 장치를 동작하는 방법.
복수의 커패시터가 열 출력 라인에 연결되는 동안, 픽셀 회로에 연결된 상기 라인에서부터 제 1 신호를 샘플링하는 단계;

상기 복수의 커패시터 중 하나를 상기 라인으로부터 제거하는 단계; 및

상기 라인에서부터 제 2 신호를 샘플링하는 단계를 포함하는,

이미징 장치를 동작하는 방법.
청구항 13에 있어서,

상기 복수의 커패시터 중 제 2 커패시터를 상기 라인으로부터 제거하는 단계; 및

상기 라인에서부터 제 3 신호를 샘플링하는 단계를 더 포함하는, 이미징 장치를 동작하는 방법.
청구항 14에 있어서,

상기 복수의 커패시터 중 제 3 커패시터를 상기 라인으로부터 제거하는 단계; 및

상기 라인에서부터 제 4 신호를 샘플링하는 단계를 더 포함하는, 이미징 장치를 동작하는 방법.
행 및 열로 구성된 복수의 픽셀;

열 출력 라인을 통해 상기 열에 연결된 샘플 및 홀드 회로; 및

복수의 커패시터가 제 1 열 출력 라인에 연결되는 동안, 상기 라인에서부터 제 1 신호를 샘플링하고, 상기 복수의 커패시터 중 하나의 커패시터를 상기 라인으로부터 제거하고, 상기 라인에서부터 제 2 신호를 샘플링하도록 상기 샘플 및 홀드 회로를 제어하는 제어 회로를 포함하는,

이미징 장치.
청구항 16에 있어서, 상기 제어 회로는, 상기 복수의 커패시터 중 제 2 커패시터를 상기 라인으로부터 제거하고, 상기 라인에서부터 제 3 신호를 샘플링하도록 상기 샘플 및 홀드 회로를 더 제어하는, 이미징 장치.
청구항 17에 있어서, 상기 제어 회로는, 상기 복수의 커패시터 중 제 3 커패시터를 상기 라인으로부터 제거하고, 상기 라인에서부터 제 4 신호를 샘플링하도록 상기 샘플 및 홀드 회로를 더 제어하는, 이미징 장치.
프로세서; 및

상기 프로세서에 결합되는 이미징 장치로서, 행 및 열로 구성된 복수의 픽셀과, 열 출력 라인을 통해 상기 열에 연결된 샘플 및 홀드 회로와, 복수의 커패시터가 제 1 열 출력 라인에 연결되는 동안, 상기 라인에서부터 제 1 신호를 샘플링하고, 상기 복수의 커패시터 중 하나의 커패시터를 상기 라인으로부터 제거하고, 상기 라인에서부터 제 2 신호를 샘플링하도록 상기 샘플 및 홀드 회로를 제어하는 제어 회로를 포함하는, 이미징 장치를 포함하는,

프로세서 시스템.
청구항 19에 있어서, 상기 제어 회로는, 상기 복수의 커패시터 중 제 2 커패시터를 상기 라인으로부터 제거하고, 상기 라인에서부터 제 3 신호를 샘플링하도록 상기 샘플 및 홀드 회로를 더 제어하는, 프로세서 시스템.
청구항 20에 있어서, 상기 제어 회로는, 상기 복수의 커패시터 중 제 3 커패시터를 상기 라인으로부터 제거하고, 상기 라인에서부터 제 4 신호를 샘플링하도록 상기 샘플 및 홀드 회로를 더 제어하는, 프로세서 시스템.