JP5935285B2 - 撮像装置および撮像表示システム - Google Patents

Description

本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。

従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。そのような光電変換素子を有する撮像装置の一例としては、例えばいわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられる（例えば特許文献１）。

特開２０１１−１３５５６１号公報

上記のような撮像装置では一般に、複数の画素に対し信号電荷の読み出し駆動およびリセット駆動を行うことにより撮像データが得られるが、このリセット駆動に起因して出力信号においてノイズが生じ、撮像画像の画質が劣化するという問題がある。

本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。

本開示の撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、トランジスタを用いて画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、駆動部は、リセット駆動を１フレーム期間内で間欠的に複数回行い、トランジスタに対し、１フレーム期間における複数回のリセット期間のうち第１のリセット期間には第１の電圧を印加すると共に、前記第１のリセット期間とは異なる第２のリセット期間には、前記第１の電圧よりも低い第２の電圧を含む２以上の電圧を段階的に切り替えて印加してトランジスタのオン動作を行うものである。

本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。

本開示の撮像装置および撮像表示システムでは、撮像部の各画素において入射光に基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。駆動部は、リセット駆動を１フレーム期間内で間欠的に複数回行い、トランジスタに対し、１フレーム期間における複数回のリセット期間のうち第１のリセット期間には第１の電圧を印加すると共に、第１のリセット期間とは異なる第２のリセット期間には、第１の電圧よりも低い第２の電圧を含む２以上の電圧を段階的に切り替えて印加する。リセット駆動時のトランジスタのオン動作からオフ動作への切り替えに起因して生じる、いわゆるチャージインジェクションを低減することができる。

本開示の撮像装置および撮像表示システムによれば、撮像部の各画素が光電変換素子を含み、駆動部が、各画素からの信号電荷の読み出し駆動およびリセット駆動を行うことにより、入射光に基づく撮像画像を得ることができる。駆動部が、複数回のリセット駆動を行い、かつトランジスタに対し、１フレーム期間における複数回のリセット期間のうち第１のリセット期間には第１の電圧を印加すると共に、第１のリセット期間とは異なる第２のリセット期間には、第１の電圧よりも低い第２の電圧を含む２以上の電圧を段階的に切り替えて印加する。これにより、リセット動作に伴って生じるチャージインジェクションを低減することができる。よって、撮像画像の高画質化を実現することが可能となる。

本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した撮像部の概略構成例を表す模式図である。 図１に示した画素等の詳細構成例を表す回路図である。 図１に示した行走査部の詳細構成例を表すブロック図である。 図４に示したバッファ回路の構成例を表す断面図である。 図１に示した列選択部の詳細構成例を表すブロック図である。 （Ａ）は露光期間の動作状態の一例を表す回路図、（Ｂ）は読み出し／第１リセット期間における動作状態の一例を表す回路図である。 ラテラル型構造のＰＩＮ型のフォトダイオードにおいて、（Ａ）は蓄積状態を、（Ｂ）は空乏状態をそれぞれ説明するための模式図である。 バーティカル型構造のＰＩＮ型のフォトダイオードの一例を表す断面模式図である。 信号電荷残留のメカニズムを説明するための特性図である。 読み出し／第１リセット期間後の経過時間とDecay電流との関係の一例を表す特性図である。 残留電荷量とDecay電流との関係について説明するための特性図である。 実施の形態に係る線順次撮像動作の概要を説明するためのタイミング図である。 線順次撮像動作の詳細を説明するためのタイミング波形図である。 図１４に示したタイミング波形の一部を拡大した図である。 実施の形態に係る他の線順次撮像動作例を表すタイミング波形図である。 実施の形態に係る他の線順次撮像動作例を表すタイミング波形図である。 １ライン分の撮像動作を説明するためのタイミング波形図である。 （Ａ），（Ｂ）は、第２リセット期間における動作状態の一例を表す回路図である。 ２回目のリセット動作により低減される残留電荷量について説明するための特性図である。 電荷分配現象（チャージインジェクション）について説明するための回路図である。 比較例に係る撮像動作を説明するためのタイミング波形図である。 電圧Ｖon１，Ｖon２について説明するための波形図である。 変形例１に係る撮像動作を表すタイミング波形図である。 変形例２に係る画素等の構成を表す回路図である。 変形例３に係る画素等の構成を表す回路図である。 変形例４に係る画素等の構成を表す回路図である。 変形例５に係る画素等の構成を表す回路図である。 アクティブ型の画素回路における線順次撮像動作の一例を表すタイミング図である。 （Ａ）は変形例６に係る撮像部の概略構成、（Ｂ）は変形例７に係る撮像部の概略構成をそれぞれ表す模式図である。 適用例に係る撮像表示システムの概略構成を表す模式図である。

以下、本開示における実施の形態について、図面を参照して詳細に説明する。尚、説明は以下の順序で行う。
１．実施の形態（１回目のリセット駆動時のゲート電圧よりも２回目のリセット駆動時のゲート電圧を低くして撮像動作を行う撮像装置の例）
２．変形例１（２回目のゲート電圧を段階的に低くした例）
３．変形例２（パッシブ型の画素回路の他の例）
４．変形例３（パッシブ型の画素回路の他の例）
５．変形例４，５（アクティブ型の画素回路の例）
６．変形例６，７（放射線に基づいて撮像を行う撮像部の例）
７．適用例（撮像表示システムへの適用例）

＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、入射光（撮像光）に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６が、本開示における「駆動部」の一具体例に対応する。

（撮像部１１）
撮像部１１は、入射光（撮像光）に応じて電気信号を発生させるものである。この撮像部１１では、画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されており、各画素２０は、撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子（後述の光電変換素子２１）を有している。尚、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。

図２は、この撮像部１１の概略構成例である。撮像部１１は、画素２０毎に光電変換素子２１が配置された光電変換層１１１を有している。光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。

図３は、画素２０の回路構成（いわゆるパッシブ型の回路構成）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成とともに例示したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードまたはＭＩＳ（Metal-Insulator-Semiconductor）型センサからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。尚、この光電変換素子２１のカソードは、ここでは蓄積ノードＮに接続されている。

トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。但し、トランジスタ２２はＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。このトランジスタ２２はまた、例えば、非晶質シリコン（アモルファスシリコン）、微結晶シリコンまたは多結晶シリコン（ポリシリコン）等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いて構成されていてもよい。画素２０の回路構成において、トランジスタ２２のゲートは読み出し制御線Ｌreadに接続されており、ソースは、例えば信号線Ｌsigに接続されており、ドレインは、例えば光電変換素子２１のカソードに蓄積ノードＮを介して接続されている。また、光電変換素子２１のアノードは、ここではグランドに接続（接地）されている。本実施の形態では、このトランジスタ２２のゲートに対し、ゲートパルスとして、２値のオン電位（後述のオン電位Ｖon１，Ｖon２）とオフ電圧（オフ電圧Ｖoff）とを切り替えて印加できるようになっている。このような電圧切り替え動作は、例えば後述するバッファ回路１３５Ａ，１３５Ｂにより実現される。

（行走査部１３）
行走査部１３は、後述のシフトレジスタ回路や所定の論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する読み出し動作やリセット動作等の撮像動作を例えば線順次走査により行う。尚、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われるようになっている。

図４は、行走査部１３のブロック構成例である。行走査部１３は、Ｖ方向に沿って延在する複数の単位回路１３０を有している。尚、ここでは、図中に示した４つの単位回路１３０に接続された８つの読み出し制御線Ｌreadを、上から順に、Ｌread(1)〜Ｌread(8)として示している。

各単位回路１３０は、複数列（ここでは２列）のシフトレジスタ回路１３１，１３２（図中のブロック内では便宜上、「Ｓ／Ｒ」と記載；以下同様）と、４つのＡＮＤ回路（論理積回路）１３３Ａ〜１３３Ｄと、２つのＯＲ回路（論理和回路）１３４Ａ，１３４Ｂと、２つのバッファ回路１３５Ａ，１３５Ｂとを有している。

シフトレジスタ回路１３１は、システム制御部１６から供給されるスタートパルスＶＳＴ１およびクロック信号ＣＬＫ１に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。同様に、シフトレジスタ回路１３２は、システム制御部１６から供給されるスタートパルスＶＳＴ２およびクロック信号ＣＬＫ２に基づいて、複数の単位回路１３０全体として、Ｖ方向に順次シフトするパルス信号を生成する回路である。これらのシフトレジスタ回路１３１，１３２は、後述するリセット駆動の実効回数（例えば２回）に対応して設けられたものである（実行回数に対応して２列設けられている）。即ち、例えば、シフトレジスタ回路１３１は、１回目のリセット駆動用のパルス信号を生成する役割を担う一方、シフトレジスタ回路１３２は、２回目のリセット駆動用のパルス信号を生成する役割を担っている。

ＡＮＤ回路１３３Ａ〜１３３Ｄにはそれぞれ、シフトレジスタ回路１３１，１３２から出力される各パルス信号（各出力信号）の有効期間を制御（規定）するための４種類のイネーブル信号ＥＮ１〜ＥＮ４が入力されている。具体的には、ＡＮＤ回路１３３Ａでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ１が入力されている。ＡＮＤ回路１３３Ｂでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ２が入力されている。ＡＮＤ回路１３３Ｃでは、一方の入力端子にはシフトレジスタ回路１３２からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ３が入力されている。ＡＮＤ回路１３３Ｄでは、一方の入力端子にはシフトレジスタ回路１３１からのパルス信号が入力され、他方の入力端子にはイネーブル信号ＥＮ４が入力されている。

ＯＲ回路１３４Ａは、ＡＮＤ回路１３３Ａからの出力信号とＡＮＤ回路１３３Ｂからの出力信号との論理和信号（ＯＲ信号）を生成する回路である。同様に、ＯＲ回路１３４Ｂは、ＡＮＤ回路１３３Ｃからの出力信号とＡＮＤ回路１３３Ｄからの出力信号との論理和信号を生成する回路である。このようにして、上記したＡＮＤ回路１３３Ａ〜１３３ＤとＯＲ回路１３４Ａ，１３４Ｂとによって、シフトレジスタ回路１３１，１３２からの出力信号（パルス信号）同士の論理和信号が、各出力信号の有効期間を制御しつつ生成される。これにより、後述する複数回のリセット駆動の際の駆動タイミング等が規定される。

バッファ回路１３５Ａは、ＯＲ回路１３４Ａからの出力信号（パルス信号）に対するバッファとして機能する回路であり、バッファ回路１３５Ｂは、ＯＲ回路１３４Ｂからの出力信号に対するバッファとして機能する回路である。これらのバッファ回路１３５Ａ，１３５Ｂによるバッファ後のパルス信号（行走査信号）は、読み出し制御線Ｌreadを介して撮像部１１内の各画素２０へ出力されるようになっている。

図５（Ａ），（Ｂ）は、バッファ回路１３５Ａ（１３５Ｂ）の一例を表す回路図である。上述のように、読み出し制御線Ｌreadには、２値のオン電位Ｖon１，Ｖon２が切り替え可能に印加されるが、このような電圧切り替え動作は、例えば図５（Ａ）に示したように、スイッチ（スイッチＳＷ３１，ＳＷ３２）を利用した構成により実現することができる。具体的には、バッファ回路１３５Ａ（１３５Ｂ）のhigh側にスイッチＳＷ３１，ＳＷ３２を設け、スイッチＳＷ３１をオン状態、スイッチＳＷ３２をオフ状態にそれぞれ保持することにより、high側がオン電位Ｖon１に切り替えられる。一方、スイッチＳＷ３１をオフ状態、スイッチＳＷ３２をオン状態にそれぞれ保持することにより、high側がオン電位Ｖon２に切り替えられる。あるいは、図５（Ｂ）に示したように、撮像装置１の外部において２値（Ｖon１，Ｖon２）の電圧パルスを形成し、これをhigh側電圧として使用することも可能である。

（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。

各列選択部１７は、例えば図３および図６に示したように、チャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、信号線Ｌsig毎に設けられている。マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７毎に設けられている。

チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。即ち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。尚、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御される。

Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。

マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。

Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。

（列走査部１５）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力されるようになっている。

（システム制御部１６）
システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、システム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このシステム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ撮像部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得されるようになっている。

［撮像装置１の作用・効果］
本実施の形態の撮像装置１では、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１では、この撮像光Ｌinが信号電荷に変換（光電変換）される。このとき、蓄積ノードＮでは、光電変換により発生した信号電荷の蓄積によって、ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が変化（ここでは低下）する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が印加される。このトランジスタ２２へ供給される入力電圧Ｖinは、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、蓄積ノードＮに蓄積された信号電荷が画素２０から信号線Ｌsigへ読み出される。

読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷毎に、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ１７２からの出力電圧Ｖca）毎に、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される（または図示しない内部メモリーへ入力される）。以下、このような撮像駆動動作について詳細に説明する。

（露光期間，読み出し期間における動作）
図７（Ａ），（Ｂ）は、露光期間および読み出し期間における画素２０および列選択部１７内のチャージアンプ回路の動作例を表したものである。尚、以下では説明の便宜上、トランジスタ２２のオン・オフ状態を、スイッチを用いて図示している。

まず、図７（Ａ）に示したように、露光期間Ｔexでは、トランジスタ２２はオフ状態となっている。この状態では、画素２０内の光電変換素子２１へ入射した撮像光Ｌinに基づく信号電荷は、蓄積ノードＮに蓄積され、信号線Ｌsig側へは出力されない（読み出されない）。一方、チャージアンプ回路では、後述するアンプリセット動作（チャージアンプ回路のリセット動作）がなされた後の状態であるため、スイッチＳＷ１がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。

続いて、この露光期間Ｔex後には、画素２０から信号電荷を読み出す動作（読み出し動作）と共に、画素２０内に蓄積された信号電荷をリセット（排出）するため動作（リセット動作，画素リセット動作）がなされる。本実施の形態では、画素２０がパッシブ型の画素回路を有することから、上記読み出し動作に伴ってリセット動作が行われる。尚、このリセット動作が、後述する複数回のリセット動作のうちの１回目のリセット動作（第１のリセット動作）に対応する。従って、以下では、この読み出し期間を、「読み出し／第１リセット期間Ｔｒ１」あるいは単に「期間Ｔｒ１」と称して説明を行う。

具体的には、読み出し／第１リセット期間Ｔｒ１では、図７（Ｂ）に示したように、トランジスタ２２がオン状態となることにより、画素２０内の蓄積ノードＮから信号線Ｌsig側へ信号電荷が読み出される（図中の矢印Ｐ１１参照）。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。一方、チャージアンプ回路では、スイッチＳＷ１がオフ状態となっている（チャージアンプ回路が読み出し動作状態となっている）。従って、チャージアンプ回路へ入力された信号電荷は容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（出力電圧Ｖca）がチャージアンプ１７２から出力される。尚、容量素子Ｃ１に蓄積された電荷は、後述するアンプリセット動作の際にスイッチＳＷ１がオン状態となることにより、リセットされる（アンプリセット動作がなされる）。

この読み出し／第１リセット期間Ｔｒ１では、上記のような読み出し動作に伴って、以下のようなリセット動作（１回目のリセット動作）が行われる。即ち、図中の矢印Ｐ１２で示したように、チャージアンプ回路（チャージアンプ１７２）における仮想短絡（イマジナリー・ショート）現象を利用して、１回目のリセット動作がなされる。詳細には、仮想短絡現象によって、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなることから、蓄積ノードＮもリセット電圧Ｖrstとなる。このように、パッシブ型の画素回路を用いた本実施の形態では、読み出し／第１リセット期間Ｔｒ１において、上記した読み出し動作に伴って、蓄積ノードＮが所定のリセット電圧Ｖrstにリセットされる。

（読み出し／リセット後の信号電荷の残存）
上述のように、読み出し／第１リセット期間Ｔｒ１では、読み出し動作に伴ってリセット動作がなされるが、この期間Ｔｒ１後であっても、それ以前に蓄積されていた信号電荷の一部が画素２０内に残存（残留）する場合がある。信号電荷の一部が画素２０内に残ると、次の読み出し動作時（次のフレーム期間での撮像時）においてその残留電荷に起因した残像が発生し、撮像画質が劣化してしまう。以下、図８〜図１２を参照して、このような信号電荷の残存について、詳細に説明する。

ここで、光電変換素子２１がＰＩＮ型のフォトダイオード（薄膜フォトダイオード）である場合、具体的には以下の２つの構造のものに大別される。即ち、図８（Ａ），（Ｂ）に示したような、いわゆるラテラル型（横型）構造のものと、図９に示したような、いわゆるバーティカル型（縦型）構造のものである。

ラテラル型構造の場合、光電変換素子２１は横方向（積層面内方向）に沿って、ｐ型半導体層２１Ｐ、真性半導体層（ｉ層）２１Ｉおよびｎ型半導体層２１Ｎを、この順に有している。また、真性半導体層２１Ｉ付近でゲート絶縁膜（図示せず）を介して対向配置された、ゲート電極２１Ｇを有している。一方、バーティカル型構造の場合には、光電変換素子２１は縦方向（積層方向）に沿って、例えば、下部電極２１１ａ、ｐ型半導体層２１Ｐ、真性半導体層２１Ｉ、ｎ型半導体層２１Ｎおよび上部電極２１１ｂを、この順に有している。尚、以下では、光電変換素子２１が、上記２つの構造のうち、ラテラル型構造のＰＩＮ型のフォトダイオードである場合を想定して説明を行う。

（信号電荷残存のメカニズム）
上記のような信号電荷の残存が発生する理由の一つとして、外光（特に、強外光）の影響を受けて画素２０内の電荷が飽和してしまうことが考えられる。光電変換素子２１では、ゲート電極２１Ｇに印加されるゲート電圧により、真性半導体層２１Ｉが、蓄積状態（飽和状態）、空乏状態、反転状態のいずれかの状態となる。ところが、薄膜フォトダイオードでは、その蓄積状態もしくは反転状態においてゲート電極２１Ｇ側の界面に電荷が誘起された状態（図８（Ａ））から、空乏状態（図８（Ｂ））に遷移するには、数百μｓオーダーの時間が必要である。通常、ＰＩＮ型のフォトダイオードは、空乏状態で光感度が最大となるため空乏状態で使用するが、例えば強外光が照射されてＶｎｐ＜０Ｖの状態になると、蓄積状態に遷移する。尚、Ｖｎｐは、ｐ型半導体層２１Ｐ側から見たｎ型半導体層２１Ｎの電位である。

このため、例えば、強外光が照射された直後に暗状態に環境が変化し、かつリセット動作（１回目のリセット動作）が行われてＶｎｐ＞０の状態に戻っても、数百μｓの間は蓄積状態から空乏状態に遷移しない。ここで、空乏状態と、蓄積状態もしくは反転状態とでは、上記したゲート電極２１Ｇ側の界面に誘起された電荷の影響により、ＰＩＮ型のフォトダイオードにおける容量特性が異なることが知られている。具体的には、図８（Ａ），（Ｂ）に示したように、ゲート電極２１Ｇとｐ型半導体層２１Ｐと間に形成される寄生容量Ｃｇｐは、蓄積状態では大きく、空乏状態では小さくなる。

ここで、蓄積ノードＮに接続されているＰＩＮ型のフォトダイオード（光電変換素子２１）では、その寄生容量Ｃｇｐが空乏状態，蓄積状態および反転状態の状態毎に異なる場合、上記のような状態遷移により、画素２０内における全体のカップリング量（寄生容量の大きさ）が変化する。このため、読み出し／第１リセット期間Ｔｒ１後においても、その期間Ｔｒ１の直前まで入射していた光の情報（電荷）が、蓄積ノードＮに残ってしまう。このようなメカニズムにより、強外光が照射されて画素２０内の電荷が飽和してしまう場合、リセット動作を伴う読み出し／第１リセット期間Ｔｒ１後においても、その直前まで蓄積されていた信号電荷の一部が、画素２０内に残存してしまうのである。

あるいは、上記のような場合（強外光の影響により電荷が飽和してしまう場合）に限らず、以下に説明するような理由から信号電荷が残存する場合もある。即ち、Decay電流が光電変換素子２１（ＰＩＮ型のフォトダイオード）から生ずることによっても、残留電荷が発生する。

図１０（Ａ），（Ｂ）はそれぞれ、前述したＰＩＮ型のフォトダイオードにおける、エネルギーバンド構造（各層の位置とエネルギー準位との関係）を表したものである。これらの図から分かるように、真性半導体層２１Ｉには多数の欠陥準位Ｅｄが存在している。そして、図１０（Ａ）に示したように、読み出し／第１リセット期間Ｔｒ１の直後においては、これらの欠陥準位Ｅｄに電荷ｅが捕獲（トラップ）された状態となっている。ところが、例えば図１０（Ｂ）に示したように、読み出し／第１リセット期間Ｔｒ１からある程度の時間が経過すると、欠陥順位Ｅｄにトラップされている電荷ｅが、真性半導体層２１Ｉからフォトダイオード（光電変換素子２１）の外部へ放出される（図中の破線の矢印参照）。これにより、上記したDecay電流（電流Ｉdecay）が光電変換素子２１から発生する。

ここで、図１１（Ａ），（Ｂ）に、読み出し／第１リセット期間Ｔｒ１後の経過時間ｔと電流Ｉdecayとの関係の一例を示す。図１１（Ａ）では、縦軸および横軸とも対数（log）スケールで示し、図１１（Ｂ）では、縦軸を対数スケール、横軸を線形（リニア）スケールでそれぞれ示している。各図において破線で囲った部分（Ｇ１）が相対応する部分である。これらの図から分かるように、電流Ｉdecayは、読み出し／第１リセット期間Ｔｒ１の終了時（ｔ＝０）から時間の経過と共に相乗的に減少していく傾向にある（Ｉdecay＝（Ｉ₀／ｔ），Ｉ₀：定数値）。また、このときに発生する残留電荷（ｑ１とする）は、例えば図１２に示したように、電流Ｉdecay＝（Ｉ₀／ｔ）を経過時間ｔで積分することにより求められることが分かる。このような光電変換素子２１から発生するdecay電流によっても、画素２０内に残留電荷が発生する。

以上のような理由（強外光照射による画素飽和，Decay電流の発生）により、リセット動作を伴う読み出し／第１リセット期間Ｔｒ１後においても、画素２０内に残留電荷ｑ１が発生してしまうのである。

（複数回のリセット動作）
そこで本実施の形態では、複数回（ここでは、上記読み出し／第１リセット期間Ｔｒ１におけるリセット動作を含む計２回）のリセット動作が行われる。また、読み出し駆動およびリセット駆動は、後述するように線順次でなされ、詳細には読み出し駆動および複数回のリセット駆動が単一の線順次駆動によってなされる。これにより、上記残留電荷を低減し、この残留電荷に起因して生じる残像を抑えるようにしている。具体的には、図１３に示したように、１垂直期間（１フレーム期間）ΔＴｖにおいて、露光期間Ｔex後、期間Ｔｒ１において読み出し動作および１回目のリセット動作がなされた後、所定の時間間隔後の第２リセット期間Ｔｒ２において２回目のリセット動作（第２リセット動作）がなされる。また、これらのうち、期間Ｔｒ１，Ｔｒ２における読み出し動作およびリセット動作の各動作はそれぞれ線順次に行われる（システム制御部１６の制御に基づいて、各画素２０では、線順次読み出し駆動および線順次リセット駆動がなされる）。

（線順次駆動例）
図１４〜図１７に、線順次撮像駆動（線順次読み出し駆動および線順次リセット駆動）の際の各動作のタイミングの一例について示す。図１４は、本実施の形態に係る線順次撮像駆動の一例を、タイミング波形図で表わしたものである。ここで、（Ａ）〜（Ｆ）はそれぞれ、読み出し制御線Ｌread(1)〜Ｌread(3)，Ｌread(n-2)〜Ｌread(n)の電位Ｖread(1)〜Ｖread(3)，Ｖread(n-2)〜Ｖread(n)のタイミング波形を示している。また、図中に示したΔＴｈは、１水平期間（１水平走査期間）を表している。図１５〜図１７ではそれぞれ、前述したアンプリセット制御線Ｌcarstの電位Ｖcarstを、前述した第１の動作例の場合（各図の（Ｄ））および第２の動作例の場合（各図の（Ｅ））の各々について示している。

線順次撮像駆動の際には、例えば図１４（Ａ）〜（Ｆ）に示したように、全ライン分の１回目のリセット動作等（読み出し／第１リセット期間Ｔｒ１の動作）が行われる期間（線順次駆動期間ΔＴｒ１）と、全ライン分の２回目のリセット動作が行われる期間（線順次駆動期間ΔＴｒ２）とでは、部分的に重畳した期間（駆動オーバーラップ期間ΔＴol1）が存在している。

駆動オーバーラップ期間ΔＴol1では、各リセット動作の期間（期間Ｔｒ１，Ｔｒ２）が、以下のように設定されている。具体的には、１回目の線順次リセット駆動の際の各リセット期間（線順次駆動期間ΔＴｒ１内の各期間Ｔｒ１）と、２回目の線順次リセット駆動の際の各リセット期間（線順次駆動期間ΔＴｒ２内の各期間Ｔｒ２）とが、次のように設定される。即ち、駆動オーバーラップ期間ΔＴol1において、各読み出し／第１リセット期間Ｔｒ１と各第２リセット期間Ｔｒ２とがいずれも重ならない非重畳期間（非オーバーラップ期間）が、少なくとも一部に存在するように設定される（例えば、図１４中の符号Ｐ５で示した期間参照）。図１５（Ａ）〜（Ｅ）に、符号Ｐ５で示した期間付近の拡大波形を示す。

図１５（Ａ）〜（Ｅ）に示したように、駆動オーバーラップ期間ΔＴol1内では、読み出し／第１リセット期間Ｔｒ１と第２リセット期間Ｔｒ２とが、オーバーラップすることなく、各リセット駆動がなされている。この例では、符号Ｐ５で示した期間内において、Ｖread(2)（第２リセット期間Ｔｒ２）→Ｖread(n-2)（読み出し／第１リセット期間Ｔｒ１）→Ｖread(3)（第２リセット期間Ｔｒ２）の順に、行走査信号に相当する電位Ｖread（オン電位Ｖon１またはオン電位Ｖon２）が印加されている。一方、例えば図１６（Ａ）〜（Ｅ）中に示した他の符号Ｐ５ａの期間では、Ｖread(n-2)（読み出し／第１リセット期間Ｔｒ１）→Ｖread(2)（第２リセット期間Ｔｒ２）→Ｖread(3)（第２リセット期間Ｔｒ２）の順に、電位Ｖreadが印加されている。また、例えば図１７（Ａ）〜（Ｅ）中に示した他の符号Ｐ５ｂの期間では、駆動オーバーラップ期間ΔＴol1内の各読み出し／第１リセット期間Ｔｒ１および各第２リセット期間Ｔｒ２において、上記した非オーバーラップ期間が一部の期間でのみ設けられている。換言すると、読み出し／第１リセット期間Ｔｒ１と第２リセット期間Ｔｒ２との一部に、重畳期間（動作オーバーラップ期間ΔＴol2）が存在している。いずれの例においても、駆動オーバーラップ期間ΔＴol1において、少なくとも一部に非オーバーラップ期間が設けられている。

このような線順次撮像駆動の際の各動作のタイミング等は、例えば図４に示した単位回路１３０を有する行走査回路１３によって実現される。具体的には、線順次リセット駆動の実行回数に対応して設けられた複数列のシフトレジスタ回路１３１，１３２と、各列のシフトレジスタ回路１３１，１３２からの出力信号同士の論理和信号を、各出力信号の有効期間を制御しつつ生成する論理回路（ＡＮＤ回路１３３Ａ〜１３３ＤおよびＯＲ回路１３４Ａ，１３４Ｂ）と、によって実現される。

上記のように、線順次駆動期間ΔＴｒ１と線順次駆動期間ΔＴｒ２との駆動オーバーラップ期間ΔＴol1内のリセット動作の期間（読み出し／第１リセット期間Ｔｒ１および第２リセット期間Ｔｒ２）に、上記した非オーバーラップ期間が少なくとも一部に存在するように設定される。これにより、複数回の線順次リセット駆動の際の各リセット動作の期間やタイミング等が、任意に設定可能となる。また、特に図１７に示した例のように、駆動オーバーラップ期間ΔＴol1内の読み出し／第１リセット期間Ｔｒ１と第２リセット期間Ｔｒ２との非オーバーラップ期間を一部にのみ設けた場合には、他の例（図１５および図１６）と比べ、線順次撮像駆動の高速化（高フレームレート化）を実現できる。

尚、このような動作タイミング等を実現している本実施の形態の行走査回路１３に対して、従来の標準的な行走査回路（ゲートドライバ回路）では、異なる走査線に接続される画素における動作同士を、少なくとも一部がオーバーラップしないタイミング等で行うことはできない。

以下、上記のような線順次撮像駆動における１ライン分の撮像駆動動作について、詳細に説明する。

図１８（Ａ）は、読み出し制御線Ｌreadの電位Ｖreadのタイミング波形を、図１８（Ｂ）は、チャージアンプ１７２からの出力電圧Ｖcaのタイミング波形を、図１８（Ｃ）は信号線Ｌsigの電位Ｖsigのタイミング波形を、図１８（Ｄ）は蓄積ノードＮの電位Ｖｎのタイミング波形を、それぞれ表したものである。尚、これらの各タイミング波形は、１フレーム期間ΔＴｖを含む前後の期間についてのものである。

１フレーム期間ΔＴｖでは、まず露光期間Ｔex（タイミングｔ１１〜ｔ１２）において、前述（図７（Ａ））のようにして露光動作がなされ、各画素２０内の光電変換素子２１では、入射した撮像光Ｌinが信号電荷に変換（光電変換）される。そして、この信号電荷が画素２０内の蓄積ノードＮに蓄積されることにより、蓄積ノードＮの電位Ｖｎが徐々に変化する（図１８（Ｄ）中のＰ３１）。ここでは、光電変換素子２１のカソード側が蓄積ノードＮに接続されているため、露光期間Ｔexでは、電位Ｖｎがリセット電圧Ｖrst側から０Ｖへ向けて徐々に低下する。

次いで、読み出し／第１リセット期間Ｔｒ１（タイミングｔ１３〜ｔ１４）では、前述のように、読み出し動作と共に１回目のリセット動作が行われる。この際、本実施の形態では、読み出し制御線Ｌreadに対しオン電位Ｖon１が印加される。具体的には、電位Ｖreadでは、タイミングｔ１３において、オフ電位Ｖoffからオン電位Ｖon１への切り替えがなされ、タイミングｔ１４においてオン電位Ｖon１からオフ電位Ｖoffへ切り替えられる。尚、オン電位Ｖon１は、トランジスタ２２をオフ状態からオン状態に切り替え可能な電位（電圧パルスにおけるhigh側の電位（例えば正電位））である。オフ電位Ｖoffは、トランジスタ２２をオン状態からオフ状態に切り替え可能な電位（電圧パルスにおけるlow側の電位（例えば負電位））である。また、その後のタイミングｔ１５において、チャージアンプ回路におけるスイッチＳＷ１がオン状態となることにより、このチャージアンプ回路内の容量素子Ｃ１に蓄積された電荷がリセットされる（アンプリセット動作が行われる）。

この読み出し／第１リセット期間Ｔｒ１後には、上述したような理由から、残留電荷ｑ１が発生し、蓄積ノードＮの電位Ｖｎが徐々に低下する（図１８（Ｄ）中のＰ３２）。そこで、読み出し／第１リセット期間Ｔｒ１後、所定の時間間隔をおいて続く第２リセット期間Ｔｒ２（タイミングｔ１６〜ｔ１７）において、以下に説明する２回目のリセット動作が行われる。

（２回目のリセット動作）
第２リセット期間Ｔｒ２では、具体的には、例えば図１９（Ａ）に示した第１の動作例のようにして、２回目のリセット動作が行われる。即ち、画素２０内のトランジスタ２２がオン状態になると共に、チャージアンプ回路におけるスイッチＳＷ１もオン状態となっている。これにより、チャージアンプ１７２を用いたボルテージフォロワ回路が形成されている。このため、チャージアンプ１７２では、その帰還特性（フィードバック特性）により、負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなる。このように第１の動作例では、チャージアンプ１７２における帰還特性を利用して、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに変位する（２回目のリセット動作がなされる）。

あるいは、図１９（Ｂ）に示した第２の動作例のように、２回目のリセット動作が行われてもよい。即ち、前述した１回目のリセット動作と同様、チャージアンプ回路における仮想短絡現象を利用して、２回目のリセット動作がなされてもよい（図中のＰ４２）。この仮想短絡現象によっても、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに変位する。但し、この例では、読み出し／第１リセット期間Ｔｒ１のときと同様に、画素２０内のトランジスタ２２がオン状態であると共にチャージアンプ回路におけるスイッチＳＷ１がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印Ｐ４１で示したように、この第２の動作例では、蓄積ノードＮに残存している電荷をチャージアンプ回路によって読み出すことも可能である。

このようにして本実施の形態では、画素２０内の蓄積電荷のリセット動作が、１フレーム期間内において間欠的に繰り返し行われる（リセット動作が複数回行われる）。具体的には、ここでは１回目のリセット動作（読み出し／第１リセット期間Ｔｒ１）と２回目のリセット動作（第２リセット期間Ｔｒ２）とが、所定の時間間隔をおいて行われる。これにより、１回目のリセット動作後における画素２０内の残留電荷ｑ１（信号電荷の残存量）が低減される。

具体的には、１回目のリセット動作の終了時（Ｔｒ１の終了時）から２回目のリセット動作の終了時（Ｔｒ２の終了時）までの時間をΔｔ１２とすると、残留電荷ｑ１のうちの低減される電荷量は、例えば図２０に示したようになる。即ち、例えば図１２において説明した残留電荷ｑ１のうち、時間Δｔ１２の開始時ｔ１（＝０）から終了時ｔ２までの時間積分値に対応する電荷ｑ１２を、この２回目のリセット動作によって排出する（低減する）ことができる。尚、（ｑ１−ｑ１２）＝ｑ２３により算出される電荷ｑ２３が、２回目のリセット動作後に残存する電荷量に相当するため、上記した時間Δｔ１２はできるだけ長くなるように設定するのが望ましい。

このようにして、複数回のリセット動作により、１回目のリセット動作後における残留電荷ｑ１が低減され、次の読み出し動作時（次のフレーム期間での撮像時）において、この残留電荷に起因した残像の発生を抑えることができる。

（チャージインジェクションの低減）
上述のように、複数回のリセット動作がなされることにより、残留電荷を抑制して残像発生を低減することができるが、この残留電荷排出のためのリセット駆動に伴って、いわゆるチャージインジェクションと呼ばれる新たな現象が生じる。即ち、画素２０内の蓄積ノードＮでは、上述のように読み出し／第１リセット期間Ｔｒ１後に所定のリセット電圧Ｖrstとなるが、この後、トランジスタ２２がオン状態からオフ状態に遷移する。この際、例えば図２１に示したように、画素２０内の寄生容量（トランジスタ２２のゲート・チャネル間に形成されたゲート容量Ｃｇｃ（図示せず），ゲート・ドレイン間に形成された寄生容量Ｃｇｄ）に蓄積された電荷に起因して、蓄積ノードＮの電位がリセット電圧Ｖrstから微小に変動する（図中のＰ２参照）。ここでは、蓄積ノードＮが光電変換素子２１のカソード側に接続されていることから、電位Ｖｎがリセット電位Ｖrstから所定の電位分、降下する（図１８（Ｄ）中の矢印Ｘ１）。このようなチャージインジェクションの発生は、撮像データＤoutにおいてノイズとなり画質劣化を招くことから、できるだけ低減されることが望ましい。

（比較例）
ここで、図２２（Ａ）〜（Ｅ）に、本実施の形態の比較例に係る撮像駆動動作を表すタイミング波形図を示す。比較例では、本実施の形態と同様の回路構成を用いて撮像駆動動作がなされる。また、読み出し制御線Ｌreadに対して２値（オン電位Ｖon１およびオフ電位Ｖoff）の電圧パルスが印加されるようになっている。この比較例では、１回目および２回目のいずれのリセット動作に際しても、電位Ｖreadにおいて、オン電位Ｖon１が印加される。具体的には、タイミングｔ１３〜ｔ１４およびタイミングｔ１６〜ｔ１７の各期間において、同一のオン電位Ｖonが印加される。

このような比較例においても、リセット動作に伴って、上述したようなチャージインジェクションが生じるが、２回目のリセット動作に際して１回目と同一のオン電位Ｖon１を印加した場合には、チャージインジェクションが生じ易くなる。これにより、リセット電位Ｖrstからの電位降下（図２２（Ｄ）中の矢印Ｘ０）が大きなものとなる。また、この電位降下によって、各画素における電荷蓄積のためのダイナミックレンジＤＲ０が狭くなってしまう。

これに対し、本実施の形態では、２回目のリセット動作の際、上記第１および第２の動作例のいずれにおいても、トランジスタ２２をオン状態とするが、この際、次のような駆動がなされる。即ち、図１８（Ａ）に示したように、読み出し制御線Ｌreadに対し、オン電位Ｖon１よりも低く設定されたオン電位Ｖon２が印加される。換言すると、２回目のリセット動作時において、電位Ｖreadの振幅が小さく設定して駆動がなされる。具体的には、電位Ｖreadが、タイミング１６においてオフ電位Ｖoffからオン電位Ｖon２へ切り替えられた後、タイミングｔ１７にオン電位Ｖon２からオフ電位Ｖoffに切り替えられる。オン電位Ｖon２は、第２リセット期間Ｔｒ２の電圧パルスにおけるhigh側の電位であるが、このオン電位Ｖon２は、図２３に示したように、オン電位Ｖon１よりは低いものの、トランジスタ２２の閾値電圧Ｖthよりも大きな電圧をゲートに与えるように設定されている。より詳細には、オン電位Ｖon２の印加により、その閾値電圧Ｖthとリセット電圧Ｖrstとを足し合わせた電圧（Ｖrst＋Ｖth）よりも大きな電圧がトランジスタ２２のゲートへ与えられる。尚、図２３では、１回目のリセット動作の際の電圧波形に対応する部分を破線、２回目のリセット動作の際の電圧波形に対応する部分を実線で示している。

尚、オン電位（オン電圧）Ｖon１が本開示における「第１の電圧」の一具体例、オン電位（オン電圧）Ｖon２が本開示における「第２の電圧」の一具体例にそれぞれ相当する。

このように、２回目のリセット動作に際し、読み出し制御線Ｌread２にオン電位Ｖon１よりも低いオン電位Ｖon２を印加することにより、リセット動作に伴って生じるチャージインジェクションを抑制することができる。これは、ゲート容量Ｃｇｃ，寄生容量Ｃｇｄ（図２１）等に基づく蓄積電荷が発生しにくくなるためである。これにより、チャージインジェクションの発生を低減でき、これに起因するリセット電位Ｖrstの変動（図１８（Ｄ）に示した例では電位降下；矢印Ｘ１）が軽減される。つまり、オフセット電圧が低減される。

更に、複数の画素２０をアレイ状に配置した撮像部１１では、面内の領域毎にチャージインジェクションの発生具合が異なる。これは以下のような理由による。即ち、電位Ｖreadにおいて、オン電位からオフ電位への切り替えを行った場合、実際には、トランジスタ２２がオン状態からオフ状態へ完全に遷移するまでに、ある程度の時間を要する。ここで、オン状態から完全にオフ状態となるまでの期間では、トランジスタ２２は実質的に“オン状態”にあるため、光電変換素子２１が充電され得る状態となっている。従って、この期間は、寄生容量Ｃｇｄ等ではなく光電変換素子２１の側へ電荷が流れる。

このことから、トランジスタ２２でのオン状態からオフ状態への遷移が遅くなる程、電荷が光電変換素子２１にチャージされ易くなり、ゲート容量Ｃｇｃ，寄生容量Ｃｇｄ等に起因するチャージインジェクションが低減される。トランジスタ２２における状態遷移は、撮像部１１の面内の端部から中央部に向かって徐々に遅くなる傾向があるため、面内の領域毎にチャージインジェクションの発生具合が異なるのである。本実施の形態では、上述のように、オフセット成分を低減可能であるため、結果として、面内のオフセット成分のばらつきも軽減される。

上記のように、オフセット成分が低減され、また、その面内ばらつきが軽減されることから、各画素２０において信号蓄積に必要なダイナミックレンジＤＲを小さくする（必要最小限とする）ことが可能となる。即ち、ダイナミックレンジＤＲにおいて、オフセット分やその面内ばらつきを考慮して従来確保されていた、本来必要のない領域分を減らすことができる。

以上のように本実施の形態では、撮像部１１の各画素２０において入射光（撮像光Ｌin）に基づく光電変換がなされ、信号電荷の読み出し駆動およびリセット駆動が行われることにより、入射光に基づく撮像画像が得られる。１フレーム期間内において、リセット駆動を間欠的に複数回行い、トランジスタ２２のゲートに対し、１回目のリセット駆動時にはオン電位Ｖon１を印加する一方、２回目のリセット駆動時には、オン電位Ｖon１よりも低いオン電位Ｖon２を印加する。リセット駆動時のトランジスタのオン動作からオフ動作への切り替えに起因して生じる、いわゆるチャージインジェクションを低減することができる。よって、ノイズを減らし、撮像画像の高画質化を実現することが可能となる。

尚、上記実施の形態では、１フレーム期間内に２回のリセット駆動を行う場合を例に挙げて説明したが、これには限られず、１フレーム期間内で３回以上のリセット駆動を行うようにしてもよい。この場合にも、例えば１回目に印加したオン電位Ｖon１よりも低いオン電位Ｖon２を、他のいずれかの回のリセット動作の際に行うようにすればよい。但し、望ましくは、１フレーム期間における最終回のリセット動作の際に行うようにするとよい。

続いて、上記実施の形態の変形例（変形例１〜７）について説明する。尚、上記実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

＜変形例１＞
図２４は、変形例１に係る撮像動作を説明するためのタイミング波形図である。このように、例えば２回目のリセット駆動の際、段階的に電圧を切り替える（段階的に電圧が低くなる）ように設定してもよい。換言すると、第２リセット期間Ｔｒ２の一部の期間において、オン電位Ｖon１よりも低いオン電位Ｖon２が印加される。具体的には、上述した第２リセット期間Ｔｒ２において、タイミングｔ１６に、電位Ｖreadをオフ電位Ｖoffからオン電位Ｖon１へ切り替え、続くタイミングｔ１６ａにおいて、オン電位Ｖon１からこれよりも低いオン電位Ｖon２へ切り替え、更に続くタイミングｔ１６ｂに、そのオン電位Ｖon２からオフ電位Ｖoffへの切り替えを行う。尚、図２４では、１回目のリセット動作の際の電圧波形に対応する部分を破線で示し、２回目のリセット動作の際の電圧波形に対応する部分を実線で示している。

このように、２回目のリセット動作に際し、電位Ｖreadにおけるオン電位を段階的に低くなるようにしてもよく、このような駆動によっても、上記実施の形態と同様、リセット動作に伴うチャージインジェクションの発生を抑制することができる。よって、変形例１においても、上記実施の形態と同等の効果を得ることができる。

加えて、本変形例のように段階的にオン電位を切り替えるようにすれば、リセット期間（ここでは第２リセット期間Ｔｒ２）を時間的に短縮することができる。つまり、タイミングｔ１６〜ｔ１６ｂの期間は、上記実施の形態におけるタイミングｔ１６〜ｔ１７よりも短くした場合であっても、ほぼ同等の効果を得ることができる。これは、以下の理由による。即ち、リセット期間ではそもそも放電により電荷を排出（リセット）する動作がなされるが、この放電効果は、より高電圧を印加することによって効果的に得られる。一方、トランジスタ２２のオン動作からオフ動作への切り替えに際しては、上述のようにチャージインジェクションが発生することから、これを低減するために切り替え前のオン電位が低電位であることが望ましい。従って、リセット期間のうちの前半（チャージインジェクションの発生に寄与しにくい期間）は、相対的に高電圧に設定し、後半（チャージインジェクションの発生に寄与し易い期間）は、相対的に低電圧に設定することで、より短期間でノイズ発生を抑制しつつリセット動作を行うことができる。

尚、上記変形例１では、２回目のリセット動作において、２値のオン電位（Ｖon１，Ｖon２）を用いて段階的にオン電圧が低くなるようにしたが、これに限らず３値以上のオン電圧を段階的に変化させて駆動を行ってもよい。

＜変形例２＞
図２５は、変形例２に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０ＡにはＨ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

但し、本変形例の画素２０Ａでは、上記実施の形態の画素２０とは異なり、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードが電源に接続されている。このように、画素２０Ａにおいて光電変換素子２１のアノードに蓄積ノードＮが接続されるようにしてもよく、このように構成した場合であっても、上記実施の形態の撮像装置１と同様の効果を得ることが可能である。

＜変形例３＞
図２６は、変形例３に係る画素（画素２０Ｄ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例と共に表したものである。本変形例の画素２０Ｄは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１を有しており、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとに接続されている。

但し、本変形例では、画素２０Ｄが、２つのトランジスタ（トランジスタ２２Ａ，２２Ｂ）を有している。これら２つのトランジスタ２２Ａ，２２Ｂは、互いに直列に接続されている（一方のソースまたはドレインと他方のソースまたはドレインとが電気的に接続されている。また、各トランジスタ２２Ａ，２２Ｂにおける各ゲートは読み出し制御線Ｌreadに接続されている。

このように、画素２０Ｄ内に直列接続させた２つのトランジスタ２２Ａ，２２Ｂを設けてもよく、この場合にも、上記実施の形態で説明したような読み出し駆動およびリセット駆動を行うことにより、チャージインジェクションに起因する電位Ｖｎの変動を抑制することができる。

＜変形例４，５＞
図２７は、変形例４に係る画素（画素２０Ｂ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。また、図２８は、変形例５に係る画素（画素２０Ｃ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの変形例４，５に係る画素２０Ｂ，２０Ｃはそれぞれ、これまで説明した画素２０，２０Ａとは異なり、いわゆるアクティブ型の画素回路を有している。

このアクティブ型の画素２０Ｂ，２０Ｃには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｂ，２０Ｃにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadおよびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

画素２０Ｂ，２０Ｃではそれぞれ、トランジスタ２２の一方のゲートが読み出し制御線Ｌread１、他方のゲートが読み出し制御線Ｌread２にそれぞれ接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、蓄積ノードＮを介して、光電変換素子２１のカソード（図２７の例）またはアノード（図２８の例）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。トランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。図２７の変形例４では、光電変換素子２１のアノードがグランドに接続（接地）され、図２８の変形例５では、光電変換素子２１のカソードが電源に接続されている。

また、これらの変形例４，５において列選択部１７Ｂは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１に代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。尚、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。

このようなアクティブ型の回路構成を有する画素２０Ｂ，２０Ｃを有する撮像装置においても、リセット動作に伴ってチャージインジェクションに起因して蓄積ノードＮの電位Ｖｎが変動（例えば降下）する。このため、変形例４，５においても、上記実施の形態と同様、所定のオン電圧を用いてリセット駆動を行うことにより、チャージインジェクションを低減して、撮像画像の高画質化を図ることができる。但し、アクティブ型の回路構成を有する画素２０Ｂ，２０Ｃに対しては、以下のようにして撮像動作（線順次撮像駆動）が行われる。

即ち、例えば図２９に示したように、線順次読み出し駆動と複数回（ここでは２回）の線順次リセット駆動とが、互いに独立して（間欠的に）行われる。具体的には、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動と、１回目のリセット期間（第１リセット期間Ｔｒ１ｂ）の線順次動作を行うための１回目の線順次リセット駆動と、２回目のリセット期間（第２リセット期間Ｔｒ２）の線順次動作を行うための２回目の線順次リセット駆動とが、互いに独立してなされる。尚、アクティブ型の回路構成の場合、各リセット動作は、リセット用トランジスタとしてのトランジスタ２４がオン状態となることによって行われる。

＜変形例６，７＞
図３０（Ａ），（Ｂ）はそれぞれ、変形例６，７に係る撮像部（撮像部１１Ａ，１１Ｂ）の概略構成を模式的に表したものである。

図３０（Ａ）に示した変形例６に係る撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１上（受光面側）に、更に波長変換層１１２を有している。波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば光電変換層１１１３の上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をＣｓＩ、ＮａＩ、ＣａＦ₂等によって形成することにより得られる。この撮像部１１Ａは、例えばいわゆる間接型の放射線撮像装置に適用されるものである。

図３０（Ｂ）に示した変形例７に係る撮像部１１Ｂは、上記実施の形態と異なり、入射した放射線Ｒradを電気信号に変換する光電変換層１１１Ｂを有するものである。光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミニウムテルル（ＣｄＴｅ）半導体などにより構成されている。この撮像部１１Ｂは、例えばいわゆる直接型の放射線撮像装置に適用されるものである。

これらの変形例６，７に係る撮像部１１Ａ，１１Ｂを備えた撮像装置では、入射した放射線Ｒradに基づいて電気信号を得る、様々な種類の放射線撮像装置として利用される。放射線撮像装置としては、例えば、医療用のＸ線撮像装置（Digital Radiography等）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。

＜適用例＞
続いて、上記実施の形態および各変形例（変形例１〜７）に係る撮像装置は、以下に説明するような撮像表示システムへ適用可能である。

図３１は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。撮像表示システム５は、上記実施の形態等に係る撮像部１１（１１Ａ，１１Ｂ）等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）として構成されている。

画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。

この撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。

このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。即ち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。

尚、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。

以上、実施の形態、変形例および適用例を挙げたが、本開示内容はこれらの実施の形態等に限定されず、種々の変形が可能である。例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｄの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。

また、上記実施の形態等では、画素の回路構成としてパッシブ型のものとアクティブ型のものを例示したが、これらのうちアクティブ型を用いた場合には、上述のように読み出し動作とリセット動作とが互いに独立してなされる。このため、読み出し動作直後に行うリセット動作（１回目のリセット動作）時においても、オン電位を低電位に設定してもよいし、段階的に変化させてもよい。

更に、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。

尚、本開示は以下のような構成を取ることも可能である。
（１）各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記駆動部は、前記リセット駆動を１フレーム期間内で間欠的に複数回行い、前記トランジスタに対し、１フレーム期間内の少なくとも１回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第１の電圧よりも低い第２の電圧を印加して前記トランジスタのオン動作を行う撮像装置。
（２）前記駆動部は、少なくとも最終回のリセット駆動の際に、前記トランジスタに対して前記第２の電圧を印加する上記(1)に記載の撮像装置。
（３）前記駆動部は、前記第２の電圧を時系列に沿って段階的に低くなるように設定する上記(1)または(2)に記載の撮像装置。
（４）前記第２の電圧の印加期間は前記第１の電圧の印加期間よりも短い上記(3)に記載の撮像装置。
（５）前記第２の電圧は、前記トランジスタの閾値電圧よりも大きい上記(1)〜(4)のいずれかに記載の撮像装置。
（６）前記駆動部は、前記読み出し駆動に伴って、１フレーム期間内の１回目のリセット駆動を前記第１の電圧を用いて行い、最終回のリセット駆動の際に前記第２の電圧を用いる上記(1)〜(5)のいずれかに記載の撮像装置。
（７）前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる上記(1)〜(6)のいずれかに記載の撮像装置。
（８）前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである上記(1)〜(7)のいずれかに記載の撮像装置。
（９）前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する上記(8)に記載の撮像装置。
（１０）前記放射線がＸ線である上記(9)に記載の撮像装置。
（１１）前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる上記(1)〜(10)のいずれかに記載の撮像装置。
（１２）撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、前記撮像装置は、各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、前記駆動部は、前記リセット駆動を１フレーム期間内で間欠的に複数回行い、前記トランジスタに対し、１フレーム期間内の少なくとも１回のリセット期間にわたってまたはその一部の期間において、他の回のリセット期間に印加される第１の電圧よりも低い第２の電圧を印加して前記トランジスタのオン動作を行う撮像表示システム。

１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３…行走査部、１３０…単位回路、１３１，１３２…シフトレジスタ回路（Ｓ／Ｒ）、１３５Ａ，１３５Ｂ…バッファ回路、１３３Ａ〜１３３Ｄ…ＡＮＤ回路、１３４Ａ，１３４Ｂ…ＯＲ回路、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ｂ…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、２０，２０Ａ〜２０Ｃ…画素（撮像画素）、２１…光電変換素子、２１Ｐ…ｐ型半導体層、２１Ｎ…ｎ型半導体層、２１Ｉ…真性半導体層（ｉ領域）、２１Ｇ…ゲート電極、２２，２３，２４…トランジスタ、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｄ１…撮像信号、Ｖrst…リセット電圧、Ｎ…蓄積ノード、ＳＷ１，ＳＷ２…スイッチ、Ｃ１…容量素子、Ｃgd，Ｃgp，Ｃdp…寄生容量、ＶＳＴ１，ＶＳＴ２…スタートパルス信号、ＣＬＫ１，ＣＬＫ２…クロック信号、ＥＮ１〜ＥＮ４…イネーブル信号、ΔＴｖ…１垂直期間（１フレーム期間）、Ｔex…露光期間、Ｔｒ１…読み出し／第１リセット期間、Ｔｒ１ａ…読み出し期間、Ｔｒ１ｂ…第１リセット期間、Ｔｒ２…第２リセット期間、Ｌin…撮像光、Ｒrad…放射線。

Claims (12)

1. 各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
   前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、
   前記駆動部は、
   前記リセット駆動を１フレーム期間内で間欠的に複数回行い、
   前記トランジスタに対し、１フレーム期間における複数回のリセット期間のうち第１のリセット期間には第１の電圧を印加すると共に、前記第１のリセット期間とは異なる第２のリセット期間には、前記第１の電圧よりも低い第２の電圧を含む２以上の電圧を段階的に切り替えて印加して前記トランジスタのオン動作を行う
   撮像装置。
2. 前記駆動部は、少なくとも最終回のリセット駆動の際に、前記トランジスタに対して前記第２の電圧を印加する
   請求項１に記載の撮像装置。
3. 前記第２の電圧の印加期間は前記第１の電圧の印加期間よりも短い
   請求項１または２に記載の撮像装置。
4. 前記第２のリセット期間において、前記第１の電圧を印加した後に前記第２の電圧を印加する
   請求項１ないし請求項３のいずれか１つに記載の撮像装置。
5. 前記第２の電圧は、前記トランジスタの閾値電圧よりも大きい
   請求項１ないし請求項４のいずれか１つに記載の撮像装置。
6. 前記駆動部は、
   前記読み出し駆動に伴って、１フレーム期間内の１回目のリセット駆動を前記第１の電圧を用いて行い、
   最終回のリセット駆動の際に前記第２の電圧を用いる
   請求項１ないし請求項５のいずれか１つに記載の撮像装置。
7. 前記光電変換素子が、ＰＩＮ型のフォトダイオードまたはＭＩＳ型センサからなる
   請求項１ないし請求項６のいずれか１つに記載の撮像装置。
8. 前記撮像部が、入射した放射線に基づいて電気信号を発生させるものである
   請求項１ないし請求項６のいずれか１つに記載の撮像装置。
9. 前記撮像部は、前記光電変換素子上に、放射線を前記光電変換素子の感度域に変換する波長変換層を有する
   請求項１ないし請求項７のいずれか１つに記載の撮像装置。
10. 前記放射線がＸ線である
    請求項８または請求項９に記載の撮像装置。
11. 前記トランジスタの前記半導体層は、アモルファスシリコン、多結晶シリコン、微結晶シリコンまたは酸化物半導体よりなる
    請求項１ないし請求項１０のいずれか１つに記載の撮像装置。
12. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    各々が光電変換素子と電界効果型のトランジスタとを含む複数の画素を有する撮像部と、
    前記トランジスタを用いて前記画素内に蓄積された信号電荷の読み出し駆動およびリセット駆動を行う駆動部とを備え、
    前記駆動部は、
    前記リセット駆動を１フレーム期間内で間欠的に複数回行い、
    前記トランジスタに対し、１フレーム期間における複数回のリセット期間のうち第１のリセット期間には第１の電圧を印加すると共に、前記第１のリセット期間とは異なる第２のリセット期間には、前記第１の電圧よりも低い第２の電圧を含む２以上の電圧を段階的に切り替えて印加して前記トランジスタのオン動作を行う
    撮像表示システム。

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