JP5935293B2 - 撮像装置および撮像表示システム - Google Patents
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Description
1.実施の形態(読み出し用のアンプを用いてリセット用電圧を供給する例)
2.変形例
変形例1(切換用のスイッチおよび信号線を介してリセット用電圧を供給する例)
変形例2(光電変換素子の読み出しとは反対側にリセット用電圧を供給する例)
変形例3(パッシブ型の画素回路の他の構成例)
変形例4,5(アクティブ型の画素回路の例)
変形例6(撮像駆動の他の例)
変形例7(列選択部の他の構成例)
変形例8,9(放射線に基づいて撮像を行う撮像部の例)
3.適用例(撮像表示システムへの適用例)
4.その他の変形例
[撮像装置1の全体構成]
図1は、本開示の一実施の形態に係る撮像装置(撮像装置1)の全体のブロック構成を表すものである。撮像装置1は、撮像光に基づいて被写体の情報を読み取る(被写体を撮像する)ものである。この撮像装置1は、撮像部11、行走査部13、A/D変換部14、列走査部15、システム制御部16、フレームメモリ18および信号処理部19を備えている。これらのうち、行走査部13、A/D変換部14、列走査部15およびシステム制御部16が、本開示における「駆動部」の一具体例に対応する。
撮像部11は、入射した撮像光に応じて電気信号を発生させるもの(撮像領域)である。この撮像部11では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部(後述する光電変換素子21)を有する画素(撮像画素,単位画素)20が、行列状(マトリクス状)に2次元配置されている。なお、図1中に示したように、以下、撮像部11内における水平方向(行方向)を「H」方向とし、垂直方向(列方向)を「V」方向として説明する。
図1に示した行走査部13は、例えば図示しないシフトレジスタ回路やアドレスデコーダ、論理回路等を含んで構成されており、撮像部11内の複数の画素20に対して行単位(水平ライン単位)での駆動(線順次走査)を行う画素駆動部(行走査回路)である。具体的には、後述する線順次読み出し駆動や線順次リセット駆動等の線順次撮像駆動の際に、そのような線順次走査を行う。なお、この線順次走査は、読み出し制御線Lreadを介して前述した行走査信号を各画素20へ供給することによって行われるようになっている。
A/D変換部14は、図1に示したように、複数(ここでは4つ)の信号線Lsigごとに1つ設けられた複数の列選択部17を有しており、信号線Lsigを介して入力した信号電圧(信号電荷)に基づいてA/D変換(アナログ/デジタル変換)を行うものである。これにより、デジタル信号からなる出力データ(撮像信号D1)が生成され、後述するフレームメモリ18および信号処理部19へ出力されるようになっている。
列走査部15は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部17内の各スイッチSW2を走査しつつ順番に駆動するものである。このような列走査部15による選択走査によって、信号線Lsigの各々を介して読み出された各画素20の信号(撮像信号D1)が、フレームメモリ18および信号処理部19へ順番に出力されるようになっている。
フレームメモリ18は、A/D変換部14からの出力データ(撮像信号D1)を一時的に保持しておくための記憶部であり、例えばSRAM(Static Random Access Memory)等の種々のメモリを用いて構成されている。
(1.基本動作)
この撮像装置1では、図2に示したように、後述する露光期間Texにおいて撮像光Linが撮像部11へ入射すると、光電変換層111(図3に示した各画素20内の光電変換素子21)では、この撮像光Linが信号電荷に変換(光電変換)される。この光電変換によって発生した信号電荷により、蓄積ノードNでは蓄積ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をCs、発生した信号電荷をqとすると、蓄積ノードNでは(q/Cs)の分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ22のドレインには入力電圧Vin(信号電荷に対応した電圧)が印加される。このトランジスタ22へ供給される入力電圧Vinは、読み出し制御線Lreadから供給される行走査信号に応じてトランジスタ22がオン状態になると、その電荷が画素20から信号線Lsigへ読み出される(読み出し期間Tread)。
ここで、図5(A),(B)を参照して、上記した露光期間Texおよび読み出し期間Treadにおける画素20および列選択部17内のチャージアンプ回路の動作について、詳細に説明する。なお、以下では説明の便宜上、トランジスタ22のオン・オフ状態を、スイッチを用いて図示している。
ところで、このような読み出し動作後においても、画素20内(蓄積ノードN)に蓄積された信号電荷の一部が残存してしまう場合がある。このように信号電荷の一部が画素20内に残ってしまうと、次の読み出し動作時(次のフレーム期間での撮像時)においてその残留電荷に起因した残像が発生し、撮像画質が低下してしまう(残留電荷に相当する信号が加算されてしまう)という問題がある。以下、このような信号電荷の残存(残留電荷)の発生メカニズムについて説明する。つまり、以下説明するDecay電流が光電変換素子21から生ずることによって残留電荷が発生することについて説明する。
そこで本実施の形態では、例えば図8〜図13に示したように、読み出し期間Treadの後に所定のリセット動作(以下説明する予備リセット動作および本リセット動作)を行うことにより、上記した残留電荷を低減し、この残留電荷に起因した残像を抑えるようにしている。以下、このような予備リセット動作等を利用した残留電荷の低減作用について、詳細に説明する。
図8(A)〜(D)はそれぞれ、上記した第1の手法による予備リセット動作等の際のタイミング波形例を表したものである。具体的には、読み出し制御線Lreadの電位Vreadおよび光電変換素子21の両端間電圧Vpd(リセット用電圧Vrst)の各タイミング波形を、露光期間Tex,読み出し期間Tread,予備リセット期間Tr0,本リセット期間Tr1のタイミング順(時間軸)に沿って示している。なお、この図8(A)〜(D)では、露光期間Texにおける両端間電圧Vpd=Vrstの場合を一例として図示しているが、図7を用いて前述したように、このときの信号強度(両端間電圧Vpd)は露光強度に応じて変化する(図8(A)〜(D)中の破線の矢印参照)。この点については、後述する図11(A)〜(D)においても同様である。
図11(A)〜(D)はそれぞれ、上記した第2の手法による予備リセット動作等の際のタイミング波形例を表したものである。具体的には、読み出し制御線Lreadの電位Vreadおよび光電変換素子21の両端間電圧Vpd(リセット用電圧Vrst)の各タイミング波形を、露光期間Tex,読み出し期間Tread,予備リセット期間Tr0,本リセット期間Tr1のタイミング順(時間軸)に沿って示している。
続いて、上記実施の形態の変形例(変形例1〜9)について説明する。なお、実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。
(列選択部の構成)
図14(A),(B)はそれぞれ、変形例1に係る列選択部(列選択部17A,17B)の回路構成を表したものである。これらの列選択部17A,17Bはそれぞれ、上記実施の形態の列選択部17において、スイッチSW3を更に備えた構成となっている。
図15は、本変形例に係るリセット用電圧(両端間電圧Vpd0,Vpd1)の供給部の構成例を回路図で表わしたものである。本変形例では、このようなリセット用電圧の供給部として、撮像部11および行走査部13の周辺領域に、2つのバッファ回路Buf1,Buf2と、各信号線Lsig上に配設されたスイッチSW41とを有している。
図17は、変形例2に係る画素(画素20A)の回路構成を、上記実施の形態で説明した列選択部17の回路構成例とともに表したものである。本変形例の画素20Aは、実施の形態の画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20Aには画素20と同様に、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。
図18は、変形例3に係る画素(画素20B)の回路構成を、列選択部17の回路構成例とともに表したものである。本変形例の画素20Bは、画素20と同様にいわゆるパッシブ型の回路構成となっており、1つの光電変換素子21と1つのトランジスタ22とを有している。また、この画素20Bには画素20と同様に、H方向に沿って延在する読み出し制御線Lreadと、V方向に沿って延在する信号線Lsigとが接続されている。
図19は、変形例4に係る画素(画素20C)の回路構成を、以下説明する列選択部17Cの回路構成例とともに表したものである。また、図20は、変形例5に係る画素(画素20D)の回路構成を、列選択部17Cの回路構成例とともに表したものである。これらの変形例4,5に係る画素20C,20Dはそれぞれ、これまで説明した画素20,20A,20Bとは異なり、いわゆるアクティブ型の回路構成となっている。
図21(A)〜(C)および図22(A)〜(C)はそれぞれ、変形例6に係る撮像駆動例をタイミング図で表わしたものである。
図23は、変形例7に係る列選択部(列選択部17D)の概略構成を回路図で表わしたものである。本変形例の列選択部17Dは、上記実施の形態の列選択部17において、チャージアンプ回路の構成が以下の点で異なっている。
図24(A),(B)はそれぞれ、変形例8,9に係る撮像部(撮像部11A,11B)の概略構成を模式的に表したものである。
続いて、上記実施の形態および各変形例(変形例1〜9)に係る撮像装置の撮像表示システムへの適用例について説明する。
以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。
(1)
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と
を備え、
前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する
撮像装置。
(2)
前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に逆バイアス電圧を印加する
上記(1)に記載の撮像装置。
(3)
前記駆動部は、前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加する
上記(1)に記載の撮像装置。
(4)
前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部を備え、
前記信号処理部は、前記順バイアス電圧を用いた予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の減算処理を行うことにより、前記出力信号を生成する
上記(3)に記載の撮像装置。
(5)
前記駆動部は、前記光電変換素子における読み出し側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
上記(1)ないし(4)のいずれかに記載の撮像装置。
(6)
前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に前記リセット用電圧が他方の入力端子に入力されるアンプを有し、
前記アンプにおける仮想短絡現象により、前記リセット用電圧が前記読み出し側の端子に供給される
上記(5)に記載の撮像装置。
(7)
前記駆動部は、前記読み出し動作を行う際に用いられる信号線に対して前記リセット用電圧の供給の有無を切り換えるためのスイッチを有し、
前記スイッチおよび前記信号線を介して、前記リセット用電圧が前記読み出し側の端子に供給される
上記(5)に記載の撮像装置。
(8)
前記駆動部は、前記光電変換素子における読み出しとは反対側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
上記(1)ないし(7)のいずれかに記載の撮像装置。
(9)
前記駆動部は、前記本リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する
上記(1)ないし(8)のいずれかに記載の撮像装置。
(10)
前記光電変換素子が、PIN型のフォトダイオードからなる
上記(1)ないし(9)のいずれかに記載の撮像装置。
(11)
前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
上記(1)ないし(10)のいずれかに記載の撮像装置。
(12)
前記撮像部は、
前記光電変換素子を構成する光電変換層と、
前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
を有する上記(11)に記載の撮像装置。
(13)
前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
上記(11)に記載の撮像装置。
(14)
前記放射線がX線である
上記(11)ないし(13)のいずれかに記載の撮像装置。
(15)
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と
を備え、
前記駆動部は、前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加する
撮像表示システム。
Claims (13)
- 各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と、
前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部と
を備え、
前記駆動部は、
前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加すると共に、
前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加し、
前記信号処理部は、前記順バイアス電圧を用いた前記予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の均一強度信号を差し引く減算処理を行うことにより、前記出力信号を生成する
撮像装置。 - 前記順バイアス電圧を用いた前記予備リセット動作によって、前記光電変換素子内において電荷がトラップされていない欠陥準位に対し、外部から電荷が注入される
請求項1に記載の撮像装置。 - 前記駆動部は、前記光電変換素子における読み出し側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
請求項1または請求項2に記載の撮像装置。 - 前記駆動部は、前記読み出し動作を行う際に用いられる信号線が一方の入力端子に接続されると共に前記リセット用電圧が他方の入力端子に入力されるアンプを有し、
前記アンプにおける仮想短絡現象により、前記リセット用電圧が前記読み出し側の端子に供給される
請求項3に記載の撮像装置。 - 前記駆動部は、前記読み出し動作を行う際に用いられる信号線に対して前記リセット用電圧の供給の有無を切り換えるためのスイッチを有し、
前記スイッチおよび前記信号線を介して、前記リセット用電圧が前記読み出し側の端子に供給される
請求項3に記載の撮像装置。 - 前記駆動部は、前記光電変換素子における読み出しとは反対側の端子に対して、前記予備リセット動作時と前記本リセット動作時とで互いに異なるリセット用電圧を供給する
請求項1または請求項2に記載の撮像装置。 - 前記駆動部は、前記本リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する
請求項1ないし請求項6のいずれか1項に記載の撮像装置。 - 前記光電変換素子が、PIN型のフォトダイオードからなる
請求項1ないし請求項7のいずれか1項に記載の撮像装置。 - 前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
請求項1ないし請求項8のいずれか1項に記載の撮像装置。 - 前記撮像部は、
前記光電変換素子を構成する光電変換層と、
前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
を有する請求項9に記載の撮像装置。 - 前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
請求項9に記載の撮像装置。 - 前記放射線がX線である
請求項9ないし請求項11のいずれか1項に記載の撮像装置。 - 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子を含む複数の画素を有する撮像部と、
前記光電変換素子により得られた電荷を前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための予備リセット動作および本リセット動作とが、この順序で行われるように各画素を駆動する駆動部と、
前記読み出し動作により得られた撮像信号に基づいて出力信号を生成する信号処理部と
を備え、
前記駆動部は、
前記予備リセット動作時と前記本リセット動作時とで、互いに異なる電圧を前記光電変換素子に印加すると共に、
前記予備リセット動作時に、前記光電変換素子の両端間に順バイアス電圧を印加し、
前記信号処理部は、前記順バイアス電圧を用いた前記予備リセット動作後の次の読み出し動作により得られた撮像信号に対して、各画素に共通の均一強度信号を差し引く減算処理を行うことにより、前記出力信号を生成する
撮像表示システム。
Priority Applications (3)
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