JP5935291B2 - 撮像装置および撮像表示システム - Google Patents

Description

本開示は、光電変換素子を有する撮像装置、およびそのような撮像装置を備えた撮像表示システムに関する。

従来、各画素（撮像画素）に光電変換素子を内蔵する撮像装置として、種々のものが提案されている。例えば特許文献１には、そのような光電変換素子を有する撮像装置の一例として、いわゆる光学式のタッチパネルや、放射線撮像装置などが挙げられている。

特開２０１１−１３５５６１号公報

ところで、上記したような撮像装置では一般に、複数の画素を駆動（撮像駆動）することによって撮像画像が得られる。このようにして得られた撮像画像について、従来より高画質化のための様々な手法が提案されているが、更なる高画質化を実現可能な撮像装置の提案が望まれる。

本開示はかかる問題点に鑑みてなされたもので、その目的は、撮像画像の高画質化を実現することが可能な撮像装置、およびそのような撮像装置を備えた撮像表示システムを提供することにある。

本開示の撮像装置は、各々が光電変換素子を含む複数の画素を有する撮像部と、アンプを含んで構成されると共に、光電変換素子により得られた電荷をアンプを用いて画素から信号として読み出す読み出し動作と、画素内の電荷をリセットするための１または複数回の画素リセット動作と、アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように各画素を駆動する駆動部とを備えたものである。この駆動部は、読み出し動作および画素リセット動作の終了タイミングと、アンプリセット動作の終了タイミングとの双方が、所定の電源電位不安定化期間内に含まれず、かつ、読み出し動作および画素リセット動作の全期間と、アンプリセット動作の全期間とが、上記電源電位不安定化期間内に含まれないように、各画素の駆動を行う。

本開示の撮像表示システムは、上記本開示の撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備えたものである。

本開示の撮像装置および撮像表示システムでは、上記読出し動作と、上記画素リセット動作と、上記アンプリセット動作がそれぞれ行われるように、各画素が駆動される。このとき、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が所定の電源電位不安定化期間内に含まれないように、各画素の駆動が行われる。これにより、画素リセット動作やアンプリセット動作の終了タイミングが上記電源電位不安定化期間内に含まれる場合と比べ、リセット電圧の不安定化に起因した撮像信号におけるノイズ成分が低減する。

本開示の撮像装置および撮像表示システムによれば、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行うようにしたので、撮像信号におけるノイズ成分を低減する（Ｓ／Ｎ比を向上させる）ことができる。よって、撮像画像の高画質化を実現することが可能となる。

本開示の一実施の形態に係る撮像装置の全体構成例を表すブロック図である。 図１に示した撮像部の概略構成例を表す模式図である。 図１に示した画素等の詳細構成例を表す回路図である。 図１に示した列選択部の詳細構成例を表すブロック図である。 露光期間および読み出し／第１リセット期間における動作状態の一例を表す回路図である。 撮像動作の概要を説明するためのタイミング波形図である。 線順次撮像駆動の一例を表すタイミング波形図である。 第２のリセット期間における動作状態の例を表す回路図である。 実施の形態に係る画素リセット期間およびアンプリセット期間と電源電位不安定化期間との関係の一例を表すタイミング波形図である。 実施の形態に係る画素リセット期間およびアンプリセット期間と電源電位不安定化期間との関係の他の例を表すタイミング波形図である。 比較例に係る画素リセット期間およびアンプリセット期間と電源電位不安定化期間との関係を表すタイミング波形図である。 実施の形態に係る画素リセット期間とアンプリセット期間との関係の一例を表すタイミング波形図である。 図７に示した線順次撮像駆動の一部を拡大して表すタイミング波形図である。 実施の形態に係る線順次撮像駆動の他の例を表すタイミング波形図である。 実施の形態に係る線順次撮像駆動の他の例を表すタイミング波形図である。 実施の形態に係る線順次撮像駆動の他の例を表すタイミング波形図である。 変形例１に係る画素等の構成を表す回路図である。 変形例２に係る画素等の構成を表す回路図である。 変形例３に係る画素等の構成を表す回路図である。 パッシブ型およびアクティブ型の画素回路における線順次撮像駆動の一例を表すタイミング図である。 変形例４に係る撮像駆動の一例を表すタイミング図である。 変形例４に係る撮像駆動の他の例を表すタイミング図である。 変形例５に係る列選択部の概略構成を表す回路図である。 変形例６に係る列選択部の構成を表すブロック図である。 図２４に示したＣＤＳ回路および差動増幅回路の詳細構成例等を表す回路図である。 変形例７，８に係る撮像部の概略構成を表す模式図である。 適用例に係る撮像表示システムの概略構成を表す模式図である。

以下、本開示の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

１．実施の形態（パッシブ型の画素回路の例１）
２．変形例
変形例１（パッシブ型の画素回路の例２）
変形例２，３（アクティブ型の画素回路の例）
変形例４（線順次撮像駆動の他の例）
変形例５，６（列選択部の他の構成例）
変形例７，８（放射線に基づいて撮像を行う撮像部の例）
３．適用例（撮像表示システムへの適用例）
４．その他の変形例

＜実施の形態＞
［撮像装置１の全体構成］
図１は、本開示の一実施の形態に係る撮像装置（撮像装置１）の全体のブロック構成を表すものである。撮像装置１は、撮像光に基づいて被写体の情報を読み取る（被写体を撮像する）ものである。この撮像装置１は、撮像部１１、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６を備えている。これらのうち、行走査部１３、Ａ／Ｄ変換部１４、列走査部１５およびシステム制御部１６が、本開示における「駆動部」の一具体例に対応する。

（撮像部１１）
撮像部１１は、入射した撮像光に応じて電気信号を発生させるもの（撮像領域）である。この撮像部１１では、入射した撮像光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部（後述する光電変換素子２１）を有する画素（撮像画素，単位画素）２０が、行列状（マトリクス状）に２次元配置されている。なお、図１中に示したように、以下、撮像部１１内における水平方向（行方向）を「Ｈ」方向とし、垂直方向（列方向）を「Ｖ」方向として説明する。

図２は、この撮像部１１の概略構成例を表したものである。撮像部１１には、上記した複数の画素２０が配置された光電変換層１１１が設けられている。この光電変換層１１１では、図中に示したように、入射した撮像光Ｌinに基づく光電変換（撮像光Ｌinから信号電荷への変換）がなされるようになっている。

図３は、画素２０の回路構成例（いわゆるパッシブ型の回路構成例）を、Ａ／Ｄ変換部１４内の後述する列選択部１７の回路構成例とともに表したものである。このパッシブ型の画素２０には、１つの光電変換素子２１と、１つのトランジスタ２２とが設けられている。この画素２０にはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

光電変換素子２１は、例えばＰＩＮ（Positive Intrinsic Negative）型のフォトダイオードからなり、前述したように、入射光（撮像光Ｌin）の光量に応じた電荷量の信号電荷を発生させるようになっている。なお、この光電変換素子２１のカソードは、蓄積ノードＮに接続されている。

トランジスタ２２は、読み出し制御線Ｌreadから供給される行走査信号に応じてオン状態となることにより、光電変換素子２１により得られた信号電荷（入力電圧Ｖin）を信号線Ｌsigへ出力するトランジスタ（読み出し用トランジスタ）である。このトランジスタ２２は、ここではＮチャネル型（Ｎ型）の電界効果トランジスタ（ＦＥＴ；Field Effect Transistor）により構成されている。ただし、トランジスタ２２がＰチャネル型（Ｐ型）のＦＥＴ等により構成されていてもよい。このトランジスタ２２はまた、例えば、微結晶シリコン（Ｓｉ）または多結晶シリコン（ポリシリコン）等のシリコン系半導体を用いて構成されている。あるいは、酸化インジウムガリウム亜鉛（ＩｎＧａＺｎＯ）または酸化亜鉛（ＺｎＯ）等の酸化物半導体を用いて構成してもよい。微結晶シリコン、多結晶シリコンおよび酸化物半導体は、非晶質シリコン（アモルファスシリコン）と比べて移動度μが高いため、例えばトランジスタ２２による信号電荷の高速読み出しが可能となる。

この画素２０では、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、光電変換素子２１のカソード（蓄積ノードＮ）に接続されている。また、光電変換素子２１のアノードは、ここではグランド（接地）に接続されている。

（行走査部１３）
図１に示した行走査部１３は、例えば図示しないシフトレジスタ回路やアドレスデコーダ、論理回路等を含んで構成されており、撮像部１１内の複数の画素２０に対して行単位（水平ライン単位）での駆動（線順次走査）を行う画素駆動部（行走査回路）である。具体的には、後述する線順次読み出し駆動や線順次リセット駆動等の線順次撮像駆動の際に、そのような線順次走査を行う。なお、この線順次走査は、読み出し制御線Ｌreadを介して前述した行走査信号を各画素２０へ供給することによって行われるようになっている。

（Ａ／Ｄ変換部１４）
Ａ／Ｄ変換部１４は、図１に示したように、複数（ここでは４つ）の信号線Ｌsigごとに１つ設けられた複数の列選択部１７を有しており、信号線Ｌsigを介して入力した信号電圧（信号電荷）に基づいてＡ／Ｄ変換（アナログ／デジタル変換）を行うものである。これにより、デジタル信号からなる出力データＤout（撮像信号）が生成され、外部へ出力されるようになっている。

各列選択部１７は、例えば図３および図４に示したように、チャージアンプ１７２、容量素子（コンデンサ，フィードバック容量素子）Ｃ１、スイッチＳＷ１、サンプルホールド（Ｓ／Ｈ）回路１７３、４つのスイッチＳＷ２を含むマルチプレクサ回路（選択回路）１７４、およびＡ／Ｄコンバータ１７５を有している。これらのうち、チャージアンプ１７２、容量素子Ｃ１、スイッチＳＷ１、Ｓ／Ｈ回路１７３およびスイッチＳＷ２はそれぞれ、図４に示したように、信号線Ｌsigごとに１つずつ設けられている。一方、マルチプレクサ回路１７４およびＡ／Ｄコンバータ１７５は、列選択部１７全体として１つ設けられている。

チャージアンプ１７２は、信号線Ｌsigから読み出された信号電荷を電圧に変換（Ｑ−Ｖ変換）するためのアンプ（増幅器）である。このチャージアンプ１７２では、負側（−側）の入力端子に信号線Ｌsigの一端が接続され、正側（＋側）の入力端子には所定のリセット電圧Ｖrstが入力されるようになっている。また、チャージアンプ１７２の出力端子と負側の入力端子との間は、容量素子Ｃ１とスイッチＳＷ１との並列接続回路を介して帰還接続（フィードバック接続）されている。すなわち、容量素子Ｃ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。同様に、スイッチＳＷ１の一方の端子がチャージアンプ１７２の負側の入力端子に接続され、他方の端子がチャージアンプ１７２の出力端子に接続されている。なお、このスイッチＳＷ１のオン・オフ状態は、システム制御部１６からアンプリセット制御線Ｌcarstを介して供給される制御信号（アンプリセット制御信号）によって制御されるようになっている。このようにして、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１によって、上記したＱ−Ｖ変換を行うチャージアンプ回路が形成されている。

Ｓ／Ｈ回路１７３は、チャージアンプ１７２とマルチプレクサ回路１７４（スイッチＳＷ２）との間に配置されており、チャージアンプ１７２からの出力電圧Ｖcaを一時的に保持するための回路である。

マルチプレクサ回路１７４は、列走査部１５による走査駆動に従って４つのスイッチＳＷ２のうちの１つが順次オン状態となることにより、各Ｓ／Ｈ回路１７３とＡ／Ｄコンバータ１７５との間を選択的に接続または遮断する回路である。これにより、チャージアンプ１７２（チャージアンプ回路）を用いて読み出された信号の一部を選択することが可能となっている。

Ａ／Ｄコンバータ１７５は、スイッチＳＷ２を介して入力されたＳ／Ｈ回路１７３からの出力電圧（マルチプレクサ回路１７４により選択された信号）に対してＡ／Ｄ変換を行うことにより、上記した出力データＤoutを生成して出力する回路である。

（列走査部１５・システム制御部１６）
列走査部１５は、例えば図示しないシフトレジスタやアドレスデコーダ等を含んで構成されており、上記した列選択部１７内の各スイッチＳＷ２を走査しつつ順番に駆動するものである。このような列走査部１５による選択走査によって、信号線Ｌsigの各々を介して読み出された各画素２０の信号（上記した出力データＤout）が、順番に外部へ出力されるようになっている。

システム制御部１６は、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の動作を制御するものである。具体的には、このシステム制御部１６は、前述した各種のタイミング信号（制御信号）を生成するタイミングジェネレータを有しており、このタイミングジェネレータにおいて生成される各種のタイミング信号を基に、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５の駆動制御を行う。このようにして、システム制御部１６の制御に基づいて、行走査部１３、Ａ／Ｄ変換部１４および列走査部１５がそれぞれ撮像部１１内の複数の画素２０に対する撮像駆動（線順次撮像駆動）を行うことにより、撮像部１１から出力データＤoutが取得されるようになっている。

［撮像装置１の作用・効果］
（１．基本動作）
この撮像装置１では、図２に示したように、後述する露光期間Ｔexにおいて撮像光Ｌinが撮像部１１へ入射すると、光電変換層１１１（図３に示した各画素２０内の光電変換素子２１）では、この撮像光Ｌinが信号電荷に変換（光電変換）される。この光電変換によって発生した信号電荷により、蓄積ノードＮでは蓄積ノード容量に応じた電圧変化が生じる。具体的には、蓄積ノード容量をＣｓ、発生した信号電荷をｑとすると、蓄積ノードＮでは（ｑ／Ｃｓ）の分だけ電圧が低下する。このような電圧変化に応じて、トランジスタ２２のドレインには入力電圧Ｖin（信号電荷に対応した電圧）が印加される。このトランジスタ２２へ供給される入力電圧Ｖinは、読み出し制御線Ｌreadから供給される行走査信号に応じてトランジスタ２２がオン状態になると、その電荷が画素２０から信号線Ｌsigへ読み出される（読み出し期間）。

このようにして読み出された信号電荷は、信号線Ｌsigを介して複数（ここでは４つ）の画素列ごとに、Ａ／Ｄ変換部１４内の列選択部１７へ入力される。列選択部１７では、まず、各信号線Ｌsigから入力される信号電荷ごとに、チャージアンプ１７２等からなるチャージアンプ回路においてＱ−Ｖ変換（信号電荷から信号電圧への変換）を行う。次いで、変換された信号電圧（チャージアンプ回路からの出力電圧Ｖca）ごとに、Ｓ／Ｈ回路１７３およびマルチプレクサ回路１７４を介してＡ／Ｄコンバータ１７５においてＡ／Ｄ変換を行い、デジタル信号からなる出力データＤout（撮像信号）を生成する。このようにして、各列選択部１７から出力データＤoutが順番に出力され、外部へ伝送される。

（２．露光期間Ｔex・読み出し期間における動作）
ここで、図５（Ａ），（Ｂ）を参照して、上記した露光期間Ｔexおよび読み出し期間における画素２０および列選択部１７内のチャージアンプ回路の動作について、詳細に説明する。なお、以下では説明の便宜上、トランジスタ２２のオン・オフ状態を、スイッチを用いて図示している。

まず、図５（Ａ）に示したように、画素２０内の光電変換素子２１へ撮像光Ｌinが入射する露光期間Ｔexでは、蓄積ノードＮに蓄積された信号電荷が露光期間Ｔex中には信号線Ｌsig側へ出力されない（読み出されない）よう、トランジスタ２２はオフ状態となっている。なお、このときチャージアンプ回路では、後述するアンプリセット動作（チャージアンプ回路のリセット動作）がなされた後の状態であるため、スイッチＳＷ１がオン状態となっており、結果としてボルテージフォロワ回路が形成されている。

一方、上記した読み出し期間は、本実施の形態では、画素２０内に蓄積された電荷（信号電荷）をリセットするためのリセット動作（画素リセット動作）を行う期間ともなっている。すなわち、本実施の形態の画素２０はパッシブ型の画素回路となっていることに起因して、光電変換素子２１により得られた電荷を画素２０から信号として読み出す「読み出し動作」と、上記した「画素リセット動作」とが、実質的に同時に（並行して）行われる。換言すると、詳細は後述するが、この読み出し動作を線順次で行うための線順次読み出し駆動と、画素リセット動作を線順次で行うための線順次リセット駆動とが、単一の線順次駆動によって（実質的に）同時に行われるようになっている。なお、このときの画素リセット動作は、後述する複数回（ここでは２回）の画素リセット動作のうちの１回目の画素リセット動作に対応していることから、以下では、この読み出し動作と１回目の画素リセット動作とが実質的同時に行われる期間を、「読み出し／第１リセット期間Ｔｒ１」と称する。

この読み出し／第１リセット期間Ｔｒ１では、図５（Ｂ）に示したように、トランジスタ２２がオン状態となることにより、画素２０内の蓄積ノードＮから信号線Ｌsig側へ信号電荷が読み出される（図中の矢印Ｐ１１参照）。このようにして読み出された信号電荷は、チャージアンプ回路へ入力される。ここで、この読み出し／第１リセット期間Ｔｒ１では、チャージアンプ回路におけるスイッチＳＷ１は、オフ状態となっている。すなわち、チャージアンプ回路が読み出し動作状態となっている。したがって、このチャージアンプ回路へ入力された信号電荷は容量素子Ｃ１に蓄積され、その蓄積電荷に応じた信号電圧（出力電圧Ｖca）がチャージアンプ１７２から出力される。このようにしてチャージアンプ回路において、信号電荷から信号電圧への変換（Ｑ−Ｖ変換）がなされる。なお、このようにして容量素子Ｃ１に蓄積された電荷は、後述するアンプリセット動作の際にスイッチＳＷ１がオン状態となることにより、リセットされる（アンプリセット動作がなされる）ようになっている。

また、このような読み出し動作とともに、この読み出し／第１リセット期間Ｔｒ１では、以下のようにして１回目の画素リセット動作（第１の画素リセット動作）が行われる。すなわち、図中の矢印Ｐ１２で示したように、チャージアンプ回路（チャージアンプ１７２）における仮想短絡（イマジナリー・ショート）現象を利用して、１回目の画素リセット動作がなされる。つまり、この仮想短絡現象によって、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなることから、トランジスタ２２を介して画素２０内の蓄積ノードＮも、このリセット電圧Ｖrstとなるのである。このようにして、上記した読み出し動作に伴い、蓄積ノードＮの蓄積電荷が所定のリセット電圧Ｖrstにリセットされる。

（３．複数回の画素リセット動作を利用した残留電荷の低減作用）
ところで、上記のような１回目の画素リセット動作を行ったにも関わらず、この１回目の画素リセット動作前に蓄積された信号電荷の一部が、画素２０内に残存してしまう場合がある。このように信号電荷の一部が画素２０内に残ってしまうと、次の読み出し動作時（次のフレーム期間での撮像時）においてその残留電荷に起因した残像が発生し、撮像画質が低下してしまうという問題がある。

そこで本実施の形態では、例えば図６および図７に示したように、複数回（ここでは２回）の画素リセット動作を行うことによって上記した残留電荷を低減し、この残留電荷に起因した残像を抑えるようにしている。以下、この複数回の画素リセット動作を利用した残留電荷の低減作用について、詳細に説明する。

図６において、（Ａ）は読み出し制御線Ｌreadの電位Ｖreadのタイミング波形を、（Ｂ）は、チャージアンプ１７２からの出力電圧Ｖcaのタイミング波形を、（Ｃ）は信号線Ｌsigの電位Ｖsigのタイミング波形を、（Ｄ）は蓄積ノードＮの電位Ｖｎのタイミング波形を、それぞれ示す。また、これらの各タイミング波形は、１垂直期間（１フレーム期間）ΔＴｖを含む前後の期間についてのものである。

また、図７は、本実施の形態に係る線順次撮像駆動（線順次読み出し駆動および線順次リセット駆動）の一例を、タイミング波形図で表わしたものである。ここで、（Ａ）〜（Ｆ）はそれぞれ、ｎ本の読み出し制御線Ｌread（１）〜Ｌread（３），Ｌread（ｎ−２）〜Ｌread（ｎ）の電位Ｖread（１）〜Ｖread（３），Ｖread（ｎ−２）〜Ｖread（ｎ）のタイミング波形を示している。また、図中に示したΔＴｈは、１水平期間（１水平走査期間）を表している。更に、ΔＴｒ１は、１回目の画素リセット動作等（第１読み出し／リセット期間Ｔｒ１の動作）についての線順次駆動期間を、ΔＴｒ２は、２回目の画素リセット動作等（第１読み出し／リセット期間Ｔｒ１の動作）についての線順次駆動期間を、それぞれ表している。

この１フレーム期間ΔＴｖでは、まずタイミングｔ１１〜ｔ１２の露光期間Ｔexにおいて、図５（Ａ）等を用いて前述したようにして、露光動作が行われる。すなわち、撮像光Ｌinが撮像部１１へ入射すると、各画素２０内の光電変換素子２１では、この撮像光Ｌinが信号電荷に変換（光電変換）される。そして、この信号電荷が画素２０内の蓄積ノードＮに蓄積され、その電位Ｖｎが徐々に変化する（図６中の矢印Ｐ３１参照）。なお、この露光動作に伴って、電位Ｖｎがリセット電圧Ｖrst側から０Ｖへ向けて徐々に低下していっているのは、ここでは光電変換素子２１のカソード側が蓄積ノードＮに接続されているためである。

次いで、タイミングｔ１３〜ｔ１４の読み出し／第１リセット期間Ｔｒ１では、図５（Ｂ）等を用いて前述したようにして、読み出し動作と１回目の画素リセット動作とが行われる。すなわち、画素２０から信号電荷を読み出すことによってこの信号電荷に対応する撮像信号Ｄ１１を取得する読み出し動作と、この画素２０内の信号電荷をリセットするための１回目の画素リセット動作とが、実質的に同時に行われる。ただし、図６中の矢印Ｐ３２で示したように、この１回目の画素リセット動作後において蓄積ノードＮの電位Ｖｎが徐々に低下していき、前述した残留電荷ｑ１が発生してしまっている。

なお、例えばその後のタイミングｔ１５では、チャージアンプ回路におけるスイッチＳＷ１がオン状態となることにより、このチャージアンプ回路内の容量素子Ｃ１に蓄積された電荷がリセットされる。すなわち、チャージアンプ回路のリセット動作（アンプリセット動作）が行われる。

続いて、その後のタイミングｔ１６〜ｔ１７において、以下説明する２回目の画素リセット動作（第２の画素リセット動作）が行われる（第２リセット期間Ｔｒ２）。

この第２リセット期間Ｔｒ２では、具体的には、例えば図８（Ａ）に示した第１の動作例のようにして、２回目の画素リセット動作が行われる。すなわち、この第１の動作例では、画素２０内のトランジスタ２２がオン状態になると共に、チャージアンプ回路におけるスイッチＳＷ１もオン状態となり、チャージアンプ１７２を用いたボルテージフォロワ回路が形成される。このため、このチャージアンプ１７２における帰還特性（フィードバック特性）により、チャージアンプ１７２における負側の入力端子側（信号線Ｌsig側）の電圧が、正側の入力端子に印加されているリセット電圧Ｖrstに略等しくなる。このように第１の動作例では、チャージアンプ１７２における帰還特性を利用して、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに設定される（２回目の画素リセット動作がなされる）。

一方、図８（Ｂ）に示した第２の動作例では、前述した１回目の画素リセット動作のときと同様に、チャージアンプ回路（チャージアンプ１７２）における仮想短絡現象を利用して、２回目の画素リセット動作がなされる（図中の矢印Ｐ４２参照）。つまり、この仮想短絡現象によって、画素２０内の蓄積ノードＮの電位Ｖｎがリセット電圧Ｖrstに設定される。なお、このときは、読み出し／第１リセット期間Ｔｒ１のときと同様に、画素２０内のトランジスタ２２がオン状態であると共にチャージアンプ回路におけるスイッチＳＷ１がオフ状態であることから、チャージアンプ回路が読み出し動作状態となっている。つまり、図中の矢印Ｐ４１で示したように、この第２の動作例では、蓄積ノードＮに残存している電荷をチャージアンプ回路によって読み出すことも可能となっている。

このようにして本実施の形態では、画素２０内の蓄積電荷の画素リセット動作（後述する線順次リセット駆動）が、１フレーム期間内で間欠的に（独立して）複数回行われる。具体的には、ここでは１回目の画素リセット動作（読み出し／第１リセット期間Ｔｒ１）と２回目の画素リセット動作（第２リセット期間Ｔｒ２）とが、間欠的に行われるように設定されている。これにより、１回目の画素リセット動作後における画素２０内の残留電荷（信号電荷の残存量）がより確実にリセットされ、そのような残留電荷が低減される（図６中に示した矢印Ｐ３３参照）。

なお、このような複数回の画素リセット動作（線順次リセット駆動）は、例えば１水平期間（１水平走査期間：一例として３２μｓ程度）を超える期間に亘って間欠的に行われるようにするのが望ましい。これは、以下の理由によるものである。すなわち、例えばＰＩＮ型のフォトダイオードにおける状態遷移には、数百μｓ程度の時間がかかる。このことから、例えば１００μｓ程度の時間、リセット電圧Ｖrstを連続的または間欠的に蓄積ノードＮに与えることで、残留電荷の発生を低減することができると考えられる。ただし、実際には、このリセット電圧Ｖrstを与える期間が１水平期間（例えば３２μｓ程度）を超えると残留電荷が大きく減少し始めることが、実験等により確認されている。

（４．各リセット動作のタイミング等について）
また、本実施の形態では、例えば以下の図９〜図１６に示したようにして、線順次撮像駆動（線順次読み出し駆動および線順次リセット駆動）の際の、各リセット動作（画素リセット動作およびアンプリセット動作）のタイミングや期間が設定されている。

すなわち、例えば図９（Ａ），図９（Ｂ）または図９（Ｃ）に示したように、画素リセット動作を行う画素リセット期間Ｔprstの終了タイミングと、アンプリセット動作を行うアンプリセット期間Ｔarstの終了タイミングとのうちの一方が、所定の電源電位不安定化期間内に含まれないように設定されている（図中の矢印参照）。あるいは、例えば図１０（Ａ），図１０（Ｂ）または図１０（Ｃ）に示したように、画素リセット期間Ｔprstの終了タイミングとアンプリセット期間Ｔarstの終了タイミングとの双方が、所定の電源電位不安定化期間内に含まれないように設定されている（図中の矢印参照）。また、特に図９（Ａ）および図１０（Ａ）に示したように、画素リセット期間Ｔprstの全期間（画素リセット動作の全期間）またはアンプリセット期間Ｔarstの全期間（アンプリセット動作の全期間）が、この電源電位不安定化期間内に含まれないようにするのが望ましい。

ここで、画素リセット期間Ｔprstとは、ここでは読み出し／第１リセット期間Ｔｒ１および第２リセット期間Ｔｒ２の双方の期間を意味している。また、ここでいう「電源電位不安定化期間」とは、グランド電位（接地電位）を含む電源電位が揺れてしまっている（不安定になっている）期間のことである。具体的には、例えば図９中に示したように、マルチプレクサ動作期間Ｔmux（マルチプレクサ回路１７４の動作期間）や、Ａ／Ｄ変換期間Ｔadc（Ａ／Ｄコンバータ１７５の動作期間）など（これら２つの動作期間のうちの少なくとも一方）を含んでいる。

ここで、これらの画素リセット期間Ｔprstやアンプリセット期間Ｔarstの終了タイミングを、上記した電源電位不安定化期間から避けて（外して）設定しているのは、リセット電圧Ｖrst等の不安定化に起因した撮像信号（出力データＤout）におけるノイズ成分を低減するためである。以下、このノイズ成分に関する問題について詳述する。

まず、例えば図４に示したように、マルチプレクサ回路１７４内には多数のスイッチＳＷ２が設けられていることから、これらのスイッチＳＷ２のオン・オフ状態を切り換える際に、電源（接地電源等）にノイズ（スイッチング・ノイズ）が乗り易い。また、一般にデジタル信号を扱う回路は、ノイズ源となり易い。これは、デジタル信号は、２つの電圧レベル（ハイ・レベルおよびロー・レベル）を急峻に切り替えることによって得られることから、これらの電圧レベル間での切り換え時に、高周波成分のノイズが発生するためである。このような高周波成分のノイズは主にデジタル系の電源（接地電源等）に乗っていき、アナログ系の電源と分離するように設計されていても、多少影響してしまう。そして、一般にＡ／Ｄコンバータでは、アナログ系とデジタル系とが直近に存在するため、特に影響が大きくなる。

このように、マルチプレクサ動作期間ＴmuxやＡ／Ｄ変換期間Ｔadcでは電源が揺れてしまう（電源電位が不安定となってしまう）ことから、これらの期間内に画素リセット期間Ｔprstやアンプリセット期間Ｔarstの終了タイミングが含まれると、以下のようなノイズの問題が生じる。

すなわち、まず、電源電位が不安定となっていることに起因してリセット電圧Ｖrstも揺れていると、前述したチャージアンプ回路における仮想短絡（イマジナリー・ショート）現象により、信号線Ｌsigの電位Ｖsigも揺れてしまう。このような状態で画素リセット動作（画素リセット期間Ｔprst）がなされると、揺れているリセット電圧Ｖrstで画素２０内の電荷がリセットされる。そして、このようにリセット電圧Ｖrstが揺れている状態で画素リセット期間Ｔprstが終了となると、不安定な電圧状態で画素２０内のトランジスタ２２がオフ状態となるため、蓄積ノードＮの電位（および接地電位）が画素リセット動作の度にばらついてしまう。つまり、光電変換素子２１のアノード側およびカソード側の電位がそれぞればらついてしまい、それが撮像信号におけるノイズ成分として現れ、Ｓ／Ｎ比の低下につながるのである。

また、アンプリセット動作（アンプリセット期間Ｔarst）の際には、前述した理由により、チャージアンプ１７２における正側および負側の入力端子における電圧は、互いに等しくなっている。ところが、このアンプリセット期間Ｔarstが終了してからリセット電圧Ｖrstが揺れると、正側および負側の入力端子に電位差が生じ、チャージアンプ１７２の出力電圧Ｖcaが変化する。このようにしてチャージアンプ１７２の出力電圧Ｖcaが変化すると、フィードバックがかかるため、容量素子Ｃ１と信号線Ｌsigの容量との容量比に応じて負側の入力端子の電圧が変化する。その結果、画素２０から撮像信号を読み出していない状態でも容量素子Ｃ１に電荷が蓄積されてしまい（容量素子Ｃ１の両端間に電圧が発生し）、それがそのまま撮像信号におけるノイズ成分として現れてしまう。

これらの理由により本実施の形態では、上記した図９および図１０のように、画素リセット期間Ｔprstの終了タイミングおよびアンプリセット期間Ｔarstの終了タイミングのうちの少なくとも一方が、上記した電源電位不安定化期間内に含まれないように、各画素２０の駆動が行われる。これにより、例えば図１１（Ａ），（Ｂ）に示した比較例のように、画素リセット期間Ｔprstやアンプリセット期間Ｔarstの終了タイミングが電源電位不安定化期間内に含まれる場合と比べ、上記したリセット電圧Ｖrstの不安定化に起因した撮像信号におけるノイズ成分が低減する。

また、本実施の形態では、例えば図１２（Ａ）に示したように、画素リセット期間Ｔprstとアンプリセット期間Ｔarstとが互いにオーバーラップ（重畳）していない場合よりも、例えば図１２（Ｂ）〜（Ｄ）に示したように、これらの期間の少なくとも一部が互いにオーバーラップしているほうが望ましい。具体的には、図１２（Ｂ）に示した例では、画素リセット期間Ｔprstとアンプリセット期間Ｔarstとの一部が互いにオーバーラップしており、オーバーラップ期間ΔＴolとなっている。また、図１２（Ｃ）に示した例では、画素リセット期間Ｔprstおよびアンプリセット期間Ｔarstの全期間が互いにオーバーラップしており、オーバーラップ期間ΔＴolとなっている。つまり、これらの画素リセット期間Ｔprstとアンプリセット期間Ｔarstとが、互いに一致している。更に、図１２（Ｄ）に示した例では、アンプリセット期間Ｔarst内に画素リセット期間Ｔprst全体（開始タイミングから終了タイミングまでの全期間）が含まれるようにして、オーバーラップ期間ΔＴolが設けられている。このように、画素リセット期間Ｔprstとアンプリセット期間Ｔarstとの少なくとも一部が互いにオーバーラップしているようにした場合、リセット動作時間の短縮化を図ることができ、フレームレートの低下を最低限に抑えつつ（あるいは低下することなく）、上記したノイズ成分を低減してＳ／Ｎ比を向上させることが可能となる。

ここで、前述した図７中の符号Ｐ５で示した期間付近のタイミング波形を拡大して示すと、各リセット動作（画素リセット動作およびアンプリセット動作）のタイミングや期間は、詳細には例えば図１３〜図１６に示したようになる。なお、これらの図１３〜図１６ではそれぞれ、前述したアンプリセット制御線Ｌcarstの電位Ｖcarstを、前述した第１の動作例の場合（各図の（Ｄ））および第２の動作例の場合（各図の（Ｅ））の各々について示している。

まず、図１３および図１４に示した例では、符号Ｐ５または符号Ｐ５ａで示した期間内において、以下のように設定されている。すなわち、Ｖread（２）（第２リセット期間Ｔｒ２）→Ｖread（ｎ−２）（読み出し／第１リセット期間Ｔｒ１）→Ｖread（３）（第２リセット期間Ｔｒ２）の順に、行走査信号に相当する電位Ｖreadが印加されている。また、特に図１４に示した例では、アンプリセット期間Ｔarstの一部（開始タイミングから途中までの期間）が、電源電位不安定化期間（マルチプレクサ動作期間ＴmuxやＡ／Ｄ変換期間Ｔadc等）の一部とオーバーラップしている。そして、これらの例ではそれぞれ、図中の矢印で示したように、画素リセット期間Ｔprstの終了タイミングおよびアンプリセット期間Ｔarstの終了タイミングがそれぞれ、この電源電位不安定化期間内に含まれないように設定されている。

一方、図１５および図１６に示した例では、符号Ｐ５ｂまたは符号Ｐ５ｃで示した期間内において、図１３，図１４中に示した符号Ｐ５，Ｐ５ａの期間とは異なり、以下の順番で、行走査信号に相当する電位Ｖreadが印加されている。すなわち、Ｖread（ｎ−２）（読み出し／第１リセット期間Ｔｒ１）→Ｖread（２）（第２リセット期間Ｔｒ２）→Ｖread（３）（第２リセット期間Ｔｒ２）の順に、電位Ｖreadが印加されている。また、特に図１６に示した例では、アンプリセット期間Ｔarstの一部（途中の期間）が、電源電位不安定化期間（マルチプレクサ動作期間ＴmuxやＡ／Ｄ変換期間Ｔadc等）とオーバーラップしている。そして、これらの例ではそれぞれ、図中の矢印で示したように、画素リセット期間Ｔprstの終了タイミングおよびアンプリセット期間Ｔarstの終了タイミングがそれぞれ、この電源電位不安定化期間内に含まれないように設定されている。

以上のように本実施の形態では、読出し動作、画素リセット動作およびアンプリセット動作がそれぞれ行われるように各画素２０を駆動すると共に、画素リセット動作（画素リセット期間Ｔprst）の終了タイミングおよびアンプリセット動作（アンプリセット期間Ｔarst）の終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素２０の駆動を行う。これにより、撮像信号におけるノイズ成分を低減する（Ｓ／Ｎ比を向上させる）ことができ、撮像画像の高画質化を実現することが可能となる。

特に、画素リセット期間Ｔprstの終了タイミングが電源電位不安定化期間内に含まれないようにした場合には、アンプリセット期間Ｔarstの終了タイミングが電源電位不安定化期間内に含まれないようにした場合と比べ、以下の理由により、更にＳ／Ｎ比を向上させて更なる撮像画像の高画質化を図ることが可能となる。すなわち、画素２０から電荷を読み出す際にゲインがかかるため、画素２０におけるリセット電圧Ｖrstの揺れが大きくなり、出力に現れてしまう（ノイズもゲイン倍されてしまう）ためである。ただし、このゲインの値が小さい場合などには、タイミングの設定等により、逆になる場合もあり得る。なお、上記したゲインは、画素容量Ｃpdと容量素子Ｃ１との容量比により規定されるものであり（ゲインＧ＝（Ｃpd／Ｃ１））、Ｇ≧１の場合が多いが、Ｇ＜１の場合もあり得る。

＜変形例＞
続いて、上記実施の形態の変形例（変形例１〜８）について説明する。なお、実施の形態における構成要素と同一のものには同一の符号を付し、適宜説明を省略する。

［変形例１］
図１７は、変形例１に係る画素（画素２０Ａ）の回路構成を、上記実施の形態で説明した列選択部１７の回路構成例とともに表したものである。本変形例の画素２０Ａは、実施の形態の画素２０と同様にいわゆるパッシブ型の回路構成となっており、１つの光電変換素子２１と１つのトランジスタ２２とを有している。また、この画素２０Ａには画素２０と同様に、Ｈ方向に沿って延在する読み出し制御線Ｌreadと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

ただし、画素２０Ａでは、光電変換素子２１の配置方向（向き）が、画素２０とは逆になっている。すなわち、この画素２０Ａでは、光電変換素子２１のアノードが蓄積ノードＮに接続され、カソードがグランド（接地）に接続されている。ただし、この光電変換素子２１のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。

このような構成の画素２０Ａを有する撮像装置においても、上記実施の形態の撮像装置１と同様の作用により同様の効果を得ることが可能である。

［変形例２，３］
（回路構成）
図１８は、変形例２に係る画素（画素２０Ｂ）の回路構成を、以下説明する列選択部１７Ｂの回路構成例とともに表したものである。また、図１９は、変形例３に係る画素（画素２０Ｃ）の回路構成を、列選択部１７Ｂの回路構成例とともに表したものである。これらの変形例２，３に係る画素２０Ｂ，２０Ｃはそれぞれ、これまで説明した画素２０，２０Ａとは異なり、いわゆるアクティブ型の回路構成となっている。

具体的には、このアクティブ型の画素２０Ｂ，２０Ｃには、１つの光電変換素子２１と、３つのトランジスタ２２，２３，２４とが設けられている。これらの画素２０Ｂ，２０Ｃにはまた、Ｈ方向に沿って延在する読み出し制御線Ｌreadおよびリセット制御線Ｌrstと、Ｖ方向に沿って延在する信号線Ｌsigとが接続されている。

画素２０Ｂ，２０Ｃではそれぞれ、トランジスタ２２のゲートが読み出し制御線Ｌreadに接続され、ソースが信号線Ｌsigに接続され、ドレインが、ソースフォロワ回路を構成するトランジスタ２３のドレインに接続されている。トランジスタ２３のソースは電源ＶＤＤに接続され、ゲートは、光電変換素子２１のカソード（図１８に示した画素２０Ｂ）またはアノード（図１９に示した画素２０Ｃ）（蓄積ノードＮ）と、リセット用トランジスタとして機能するトランジスタ２４のドレインとに接続されている。このトランジスタ２４のゲートはリセット制御線Ｌrstに接続され、ソースにはリセット電圧Ｖrstが印加されるようになっている。光電変換素子２１のアノード（画素２０Ｂ）またはカソード（画素２０Ｃ）は、グランド（接地）に接続されている。ただし、画素２０Ｃの場合、光電変換素子２１のカソードが、グランド以外の他の電源電位に接続されているようにしてもよい。

また、図１８および図１９に示した変形例２，３に係る列選択部１７Ｂは、前述した列選択部１７において、チャージアンプ１７２、容量素子Ｃ１およびスイッチＳＷ１の代わりに、定電流源１７１およびアンプ１７６を設けたものとなっている。アンプ１７６では、正側の入力端子には信号線Ｌsigが接続されると共に、負側の入力端子と出力端子とが互いに接続され、ボルテージフォロワ回路が形成されている。なお、信号線Ｌsigの一端側には定電流源１７１の一方の端子が接続され、この定電流源１７１の他方の端子には電源ＶＳＳが接続されている。

（作用・効果）
このようなアクティブ型の回路構成からなる画素２０Ｂ，２０Ｃを有する変形例２，３の撮像装置では、以下のようにして撮像動作（線順次撮像駆動）がなされる。

すなわち、まず、これまで説明したパッシブ型の回路構成からなる画素２０，２０Ａを有する撮像装置では、例えば図２０（Ａ）に示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と線順次リセット駆動とが、単一の線順次駆動（読み出し／第１リセット期間Ｔｒ１の線順次動作を行うための駆動）によって、実質的に同時に行われる。

これに対して、変形例２，３のように、アクティブ型の回路構成からなる画素２０Ｂ，２０Ｃを有する撮像装置では、例えば図２０（Ｂ）に示したようにして線順次撮像駆動が行われる。具体的には、線順次読み出し駆動と各回（ここでは１回目および２回目）の線順次リセット駆動とが、互いに独立して個別に行われる。すなわち、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動と、１回目の画素リセット期間（第１リセット期間Ｔｒ１ｂ）の線順次動作を行うための１回目の線順次リセット駆動と、２回目の画素リセット期間（第２リセット期間Ｔｒ２）の線順次動作を行うための２回目の線順次リセット駆動とが、互いに独立して個別に行われる。なお、このアクティブ型の回路構成の場合、各回の線順次リセット駆動の際の画素リセット動作は、リセット用トランジスタとして機能するトランジスタ２４がオン状態となることによって行われる。

このように、アクティブ型の回路構成からなる画素２０Ｂ，２０Ｃを有する撮像装置においても、これまで説明したパッシブ型の回路構成の場合と同様の効果が得られる。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素２０の駆動を行うことにより、Ｓ／Ｎ比を向上させることができ、撮像画像の高画質化を実現することが可能となる。

［変形例４］
図２１（Ａ）〜（Ｃ）および図２２（Ａ）〜（Ｃ）はそれぞれ、変形例４に係る撮像駆動例をタイミング図で表わしたものである。

まず、図２１（Ａ），（Ｂ）に示した例では、上記した読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動と、画素リセット期間（リセット期間Ｔｒ１ｂ）の線順次動作を行うための線順次リセット駆動とが、互いに独立して個別に行われている。具体的には、図２１（Ａ）の例では、これらの線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられていない一方、図２１（Ｂ）の例では、線順次読み出し駆動と線順次リセット駆動との間でオーバーラップ期間が設けられている。

また、図２１（Ｃ）に示した例では、読み出し／リセット期間Ｔｒ１の線順次動作を行うための線順次駆動のみが行われている。

更に、図２２（Ａ）〜（Ｃ）に示した例では、全ての水平ライン上の読み出し制御線Ｌreadに対して一括して（同時に）リセット動作を行う手法が用いられている。具体的には、図２２（Ａ）の例では、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動と、第２リセット期間Ｔｒ２の線順次動作を行うための線順次リセット駆動との間に、一括した画素リセット期間（第１リセット期間Ｔｒ１ｂ）が設けられている。一方、図２２（Ｂ）の例では、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動の直後に、一括した画素リセット期間（第１リセット期間Ｔｒ１ｂ）が設けられている。他方、図２２（Ｃ）の例では、読み出し期間Ｔｒ１ａの線順次動作を行うための線順次読み出し駆動の直後に、一括した２つの画素リセット期間（第１リセット期間Ｔｒ１ｂおよび第２リセット期間Ｔｒ２）が、この順に設けられている。

このように、他の様々な撮像駆動を行う場合においても、上記実施の形態の手法を用いることにより、同様の効果を得ることが可能である。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素２０の駆動を行うことにより、Ｓ／Ｎ比を向上させることができ、撮像画像の高画質化を実現することが可能となる。

［変形例５］
図２３は、変形例５に係る列選択部（列選択部１７Ｃ）の概略構成を回路図で表わしたものである。本変形例の列選択部１７Ｃは、上記実施の形態の列選択部１７において、チャージアンプ回路の構成が以下の点で異なっている。

すなわち、チャージアンプ１７２における正側の入力端子と負側の入力端子との間に、スイッチＳＷ４が更に設けられている。また、チャージアンプ１７２の出力端子と接地（グランド）との間に、スイッチＳＷ３および電源Ｖ０（アンプリセット動作の際に用いられる電源）が、この順に直列接続して配置されている。

このように、他の様々なチャージアンプ回路を設けた場合においても、上記実施の形態の手法を用いることにより、同様の効果を得ることが可能である。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素２０の駆動を行うことにより、Ｓ／Ｎ比を向上させることができ、撮像画像の高画質化を実現することが可能となる。

［変形例６］
図２４は、変形例６に係る列選択部（列選択部１７Ｄ）のブロック構成を表したものであり、図２５は、この列選択部１７Ｄにおける詳細な回路構成例を表したものである。

本変形例の列選択部１７Ｄでは、上記実施の形態の列選択部１７（図４）において、Ｓ／Ｈ回路１７３の代わりに、ＣＤＳ（Correlated Double Sampling；相関２重サンプリング）回路１７７が設けられている。また、マルチプレクサ回路１７４とＡ／Ｄコンバータ１７５との間に、差動増幅回路１７８が更に設けられている。

ＣＤＳ回路１７７は、相間のあるタイミングによって、チャージアンプ回路から撮像信号を取得してサンプリングを行う回路である。具体的には、例えば図２５に示したように、互いに並設された、２つのスイッチＳＷ５および２つの容量素子Ｃ２を有している。

差動増幅回路１７８は、例えば図２５に示したように、３つのアンプＡｍｐ１１，Ａｍｐ１２，Ａｍｐ２を有しており、所定の差動増幅動作を行う回路である。具体的には、ＣＤＳ回路１７７における一方のスイッチＳＷ５および容量素子Ｃ２からマルチプレクサ回路１７４内のスイッチＳＷ２を介して入力された信号と、ＣＤＳ回路１７７における他方のスイッチＳＷ５および容量素子Ｃ２からマルチプレクサ回路１７４内のスイッチＳＷ２を介して入力された信号との差動増幅動作を行うようになっている。

このように、ＣＤＳ回路１７７や差動増幅回路１７８等の他の回路を用いて構成された列選択部を設けた場合においても、上記実施の形態の手法を用いることにより、同様の効果を得ることが可能である。すなわち、画素リセット動作の終了タイミングおよびアンプリセット動作の終了タイミングのうちの少なくとも一方が電源電位不安定化期間内に含まれないように、各画素２０の駆動を行うことにより、Ｓ／Ｎ比を向上させることができ、撮像画像の高画質化を実現することが可能となる。

［変形例７，８］
図２６（Ａ），（Ｂ）はそれぞれ、変形例７，８に係る撮像部（撮像部１１Ａ，１１Ｂ）の概略構成を模式的に表したものである。

まず、図２６（Ａ）に示した変形例７に係る撮像部１１Ａは、上記実施の形態で説明した光電変換層１１１に加え、波長変換層１１２を更に有している。具体的には、光電変換層１１１上（撮像部１１Ａの受光面（撮像面）側）に、波長変換層１１２が設けられている。

波長変換層１１２は、放射線Ｒrad（α線，β線，γ線，Ｘ線等）を、光電変換層１１１の感度域に波長変換するものであり、これにより光電変換層１１１では、この放射線Ｒradに基づく情報を読み取ることが可能となっている。この波長変換層１１２は、例えばＸ線などの放射線を可視光に変換する蛍光体（例えば、シンチレータ）からなる。このような波長変換層１１２は、例えば光電変換層１１１の上部に、有機平坦化膜もしくはスピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体膜をＣｓＩ、ＮａＩ、ＣａＦ₂等によって形成することにより得られる。

一方、図２６（Ｂ）に示した変形例８に係る撮像部１１Ｂは、上記実施の形態で説明した光電変換層１１１の代わりに、光電変換層１１１Ｂを有している。この光電変換層１１１Ｂは、入射した放射線Ｒradに応じて電気信号を直接発生させるものである。つまり、図２６（Ａ）に示した変形例７の撮像部１１Ａは、いわゆる間接型の放射線撮像装置に適用されるものであるのに対し、変形例８の撮像部１１Ｂは、いわゆる直接型の放射線撮像装置に適用されるものとなっている。なお、このような直接型に適用される光電変換層１１１Ｂは、例えば、アモルファスセレン（ａ−Ｓｅ）半導体や、カドミウムテルル（ＣｄＴｅ）半導体などにより構成されている。

このような構成の撮像部１１Ａ，１１Ｂを有する変形例７，８に係る撮像装置では、撮像部１１Ａ，１１Ｂが、入射した放射線Ｒradに応じて電気信号を発生するものとなっており、放射線撮像装置として構成されている。このような放射線撮像装置は、例えば医療機器（Digital Radiography等のＸ線撮像装置）や、空港等で用いられる携帯物検査用Ｘ線撮影装置、工業用Ｘ線撮像装置（例えば、コンテナ内の危険物等の検査や、鞄等の中身の検査を行う装置）などに適用することが可能である。

＜適用例＞
続いて、上記実施の形態および各変形例（変形例１〜８）に係る撮像装置の撮像表示システムへの適用例について説明する。

図２７は、適用例に係る撮像表示システム（撮像表示システム５）の概略構成例を模式的に表したものである。この撮像表示システム５は、上記実施の形態等に係る撮像部１１（１１Ａ，１１Ｂ）等を有する撮像装置１と、画像処理部５２と、表示装置４とを備えており、この例では放射線を用いた撮像表示システム（放射線撮像表示システム）として構成されている。

画像処理部５２は、撮像装置１から出力される出力データＤout（撮像信号）に対して所定の画像処理を施すことにより、画像データＤ１を生成するものである。表示装置４は、画像処理部５２において生成された画像データＤ１に基づく画像表示を、所定のモニタ画面４０上で行うものである。

このような構成からなる撮像表示システム５では、撮像装置１（ここでは放射線撮像装置）が、光源（ここではＸ線源等の放射線源）５１から被写体５０に向けて照射された照射光（ここでは放射線）に基づき、被写体５０の画像データＤoutを取得し、画像処理部５２へ出力する。画像処理部５２は、入力された画像データＤoutに対して上記した所定の画像処理を施し、その画像処理後の画像データ（表示データ）Ｄ１を表示装置４へ出力する。表示装置４は、入力された画像データＤ１に基づいて、モニタ画面４０上に画像情報（撮像画像）を表示する。

このように、本適用例の撮像表示システム５では、撮像装置１において被写体５０の画像を電気信号として取得可能であるため、取得した電気信号を表示装置４へ伝送することによって画像表示を行うことができる。すなわち、従来のような放射線写真フィルムを用いることなく、被写体５０の画像を観察することが可能となり、また、動画撮影および動画表示にも対応することが可能となる。

なお、本適用例では、撮像装置１が放射線撮像装置として構成されており、放射線を用いた撮像表示システムとなっている場合を例に挙げて説明したが、本開示の撮像表示システムは、他の方式の撮像装置を用いたものにも適用することが可能である。

＜その他の変形例＞
以上、実施の形態、変形例および適用例を挙げて本開示の技術を説明したが、本技術はこれらの実施の形態等に限定されず、種々の変形が可能である。

例えば、撮像部における画素の回路構成は、上記実施の形態等で説明したもの（画素２０，２０Ａ〜２０Ｃの回路構成）には限られず、他の回路構成であってもよい。同様に、行走査部や列選択部等の回路構成についても、上記実施の形態等で説明したものには限られず、他の回路構成であってもよい。

また、上記実施の形態等では、所定の単位期間（１フレーム期間）内において、１回または２回の画素リセット動作やアンプリセット動作を行う場合を例に挙げて説明したが、これには限られない。すなわち、例えば、１フレーム期間内で３回以上の画素リセット動作やアンプリセット動作を行うようにしてもよい。

更に、上記実施の形態等で説明した撮像部、行走査部、Ａ／Ｄ変換部（列選択部）および列走査部等はそれぞれ、例えば同一基板上に形成されているようにしてもよい。具体的には、例えば低温多結晶シリコンなどの多結晶半導体を用いることにより、これらの回路部分におけるスイッチ等も同一基板上に形成することができるようになる。このため、例えば外部のシステム制御部からの制御信号に基づいて、同一基板上における駆動動作を行うことが可能となり、狭額縁化（３辺フリーの額縁構造）や配線接続の際の信頼性向上を実現することができる。

なお、本技術は以下のような構成を取ることも可能である。
（１）
各々が光電変換素子を含む複数の画素を有する撮像部と、
アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部と
を備え、
前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行う
撮像装置。
（２）
前記駆動部は、前記画素リセット動作の終了タイミングが前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う
上記（１）に記載の撮像装置。
（３）
前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングの双方が前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う
上記（２）に記載の撮像装置。
（４）
前記駆動部は、前記アンプリセット動作の終了タイミングが前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う
上記（１）に記載の撮像装置。
（５）
前記画素リセット動作の期間と前記アンプリセット動作の期間との少なくとも一部が、互いにオーバーラップしている
上記（１）ないし（４）のいずれかに記載の撮像装置。
（６）
前記アンプリセット動作の期間内に、前記画素リセット動作の期間全体が含まれている
上記（５）に記載の撮像装置。
（７）
前記画素リセット動作の期間と前記アンプリセット動作の期間とが、互いに一致している
上記（５）に記載の撮像装置。
（８）
前記駆動部は、前記画素リセット動作の全期間または前記アンプリセット動作の全期間が前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う
上記（１）ないし（７）のいずれかに記載の撮像装置。
（９）
前記駆動部は、
前記アンプを用いて読み出された信号の一部を選択するマルチプレクサ回路と、
前記マルチプレクサ回路により選択された信号に対してＡ／Ｄ変換を行うＡ／Ｄコンバータとを有し、
前記電源電位不安定化期間は、前記マルチプレクサ回路の動作期間および前記Ａ／Ｄコンバータの動作期間のうちの少なくとも一方を含む
上記（１）ないし（８）のいずれかに記載の撮像装置。
（１０）
前記駆動部は、前記画素リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する
上記（１）ないし（９）のいずれかに記載の撮像装置。
（１１）
前記画素リセット動作が、１水平期間を超える期間に亘って間欠的に複数回行われる
上記（１０）に記載の撮像装置。
（１２）
前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
上記（１）ないし（１１）のいずれかに記載の撮像装置。
（１３）
前記撮像部は、
前記光電変換素子を構成する光電変換層と、
前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
を有する上記（１２）に記載の撮像装置。
（１４）
前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
上記（１２）に記載の撮像装置。
（１５）
前記放射線がＸ線である
上記（１２）ないし（１４）のいずれかに記載の撮像装置。
（１６）
撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
前記撮像装置は、
各々が光電変換素子を含む複数の画素を有する撮像部と、
アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部と
を備え、
前記駆動部は、前記画素リセット動作の終了タイミングおよび前記アンプリセット動作の終了タイミングのうちの少なくとも一方が、所定の電源電位不安定化期間内に含まれないように、各画素の駆動を行う
撮像表示システム。

１…撮像装置、１１，１１Ａ，１１Ｂ…撮像部、１１１，１１１Ｂ…光電変換層、１１２…波長変換層、１３…行走査部、１４…Ａ／Ｄ変換部、１５…列走査部、１６…システム制御部、１７，１７Ｂ，１７Ｃ，１７Ｄ…列選択部、１７１…定電流源、１７２…チャージアンプ、１７３…Ｓ／Ｈ回路、１７４…マルチプレクサ回路、１７５…Ａ／Ｄコンバータ、１７６…アンプ、１７７…ＣＤＳ回路、１７８…差動増幅回路、２０，２０Ａ〜２０Ｃ…画素（撮像画素）、２１…光電変換素子、２２，２３，２４…トランジスタ、４…表示装置、４０…モニタ画面、５…撮像表示システム、５０…被写体、５１…光源（放射線源）、５２…画像処理部、Ｌsig…信号線、Ｌread…読み出し制御線、Ｌrst…リセット制御線、Ｌcarst…アンプリセット制御線、Ｄout…出力データ、Ｄ１…撮像信号、Ｖrst…リセット電圧、Ｖ０…電源、Ｎ…蓄積ノード、ＳＷ１〜ＳＷ５…スイッチ、Ｃ１，Ｃ２…容量素子、Ａｍｐ１１，Ａｍｐ１２，Ａｍｐ２…アンプ、ΔＴｖ…１垂直期間（１フレーム期間）、ΔＴｈ…１水平期間、Ｔex…露光期間、Ｔｒ１…読み出し／第１リセット期間、Ｔｒ１ａ…読み出し期間、Ｔｒ１ｂ…第１リセット期間、Ｔｒ２…第２リセット期間、Ｔmux…マルチプレクサ動作期間、Ｔadc…Ａ／Ｄ変換期間、Ｔprst…画素リセット期間、Ｔarst…アンプリセット期間、ΔＴｒ１，ΔＴｒ２…線順次駆動期間、ΔＴol…オーバーラップ期間、Ｌin…撮像光、Ｒrad…放射線。

Claims (12)

1. 各々が光電変換素子を含む複数の画素を有する撮像部と、
   アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための１または複数回の画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部と
   を備え、
   前記駆動部は、
   前記読み出し動作と、前記１または複数回の画素リセット動作のうちの１回目の画素リセット動作とが、並行して行われると共に、
   前記読み出し動作および前記画素リセット動作の終了タイミングと、前記アンプリセット動作の終了タイミングとの双方が、所定の電源電位不安定化期間内に含まれず、かつ、
   前記読み出し動作および前記画素リセット動作の全期間と、前記アンプリセット動作の全期間とが、前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う
   撮像装置。
2. 前記画素リセット動作の期間と前記アンプリセット動作の期間との少なくとも一部が、互いにオーバーラップしている
   請求項１に記載の撮像装置。
3. 前記アンプリセット動作の期間内に、前記画素リセット動作の期間全体が含まれている
   請求項２に記載の撮像装置。
4. 前記画素リセット動作の期間と前記アンプリセット動作の期間とが、互いに一致している
   請求項２に記載の撮像装置。
5. 前記駆動部は、
   前記アンプを用いて読み出された信号の一部を選択するマルチプレクサ回路と、
   前記マルチプレクサ回路により選択された信号に対してＡ／Ｄ変換を行うＡ／Ｄコンバータとを有し、
   前記電源電位不安定化期間は、前記マルチプレクサ回路の動作期間および前記Ａ／Ｄコンバータの動作期間のうちの少なくとも一方を含む
   請求項１ないし請求項４のいずれか１項に記載の撮像装置。
6. 前記駆動部は、前記画素リセット動作が所定の単位期間内で間欠的に複数回行われるように、各画素を駆動する
   請求項１ないし請求項５のいずれか１項に記載の撮像装置。
7. 前記画素リセット動作が、１水平期間を超える期間に亘って間欠的に複数回行われる
   請求項６に記載の撮像装置。
8. 前記撮像部が、入射した放射線に応じて電気信号を発生させるものであり、放射線撮像装置として構成されている
   請求項１ないし請求項７のいずれか１項に記載の撮像装置。
9. 前記撮像部は、
   前記光電変換素子を構成する光電変換層と、
   前記放射線を前記光電変換層の感度域に波長変換する波長変換層と
   を有する請求項８に記載の撮像装置。
10. 前記撮像部は、前記光電変換素子を構成すると共に前記放射線に応じて前記電気信号を直接発生させる光電変換層を有する
    請求項８に記載の撮像装置。
11. 前記放射線がＸ線である
    請求項８ないし請求項１０のいずれか１項に記載の撮像装置。
12. 撮像装置と、この撮像装置により得られた撮像信号に基づく画像表示を行う表示装置とを備え、
    前記撮像装置は、
    各々が光電変換素子を含む複数の画素を有する撮像部と、
    アンプを含んで構成されると共に、前記光電変換素子により得られた電荷を前記アンプを用いて前記画素から信号として読み出す読み出し動作と、前記画素内の電荷をリセットするための１または複数回の画素リセット動作と、前記アンプの動作をリセットするためのアンプリセット動作とがそれぞれ行われるように、各画素を駆動する駆動部と
    を備え、
    前記駆動部は、
    前記読み出し動作と、前記１または複数回の画素リセット動作のうちの１回目の画素リセット動作とが、並行して行われると共に、
    前記読み出し動作および前記画素リセット動作の終了タイミングと、前記アンプリセット動作の終了タイミングとの双方が、所定の電源電位不安定化期間内に含まれず、かつ、
    前記読み出し動作および前記画素リセット動作の全期間と、前記アンプリセット動作の全期間とが、前記電源電位不安定化期間内に含まれないように、各画素の駆動を行う
    撮像表示システム。

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