JP4587804B2 - ボルテージレギュレータ回路 - Google Patents

ボルテージレギュレータ回路 Download PDF

Info

Publication number
JP4587804B2
JP4587804B2 JP2004370538A JP2004370538A JP4587804B2 JP 4587804 B2 JP4587804 B2 JP 4587804B2 JP 2004370538 A JP2004370538 A JP 2004370538A JP 2004370538 A JP2004370538 A JP 2004370538A JP 4587804 B2 JP4587804 B2 JP 4587804B2
Authority
JP
Japan
Prior art keywords
voltage
mos transistor
channel mos
voltage regulator
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004370538A
Other languages
English (en)
Other versions
JP2006178702A (ja
Inventor
宝昭 根来
航一 森野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ricoh Co Ltd filed Critical Ricoh Co Ltd
Priority to JP2004370538A priority Critical patent/JP4587804B2/ja
Priority to US11/313,640 priority patent/US7394307B2/en
Publication of JP2006178702A publication Critical patent/JP2006178702A/ja
Priority to US12/127,531 priority patent/US7728566B2/en
Application granted granted Critical
Publication of JP4587804B2 publication Critical patent/JP4587804B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • GPHYSICS
    • G05CONTROLLING; REGULATING
    • G05FSYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10Regulating voltage or current
    • G05F1/46Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Continuous-Control Power Sources That Use Transistors (AREA)

Description

本発明は、CMOSボルテージレギュレータに関し、特に、車載機器、産業機器などで使用される高電圧化されたボルテージレギュレータ、あるいはバッテリーに接続されたボルテージレギュレータに関するものである。
一般的に、MOSトランジスタは、図4に示すように、その構成上、ソースとウェル間、ドレインとウェル間にPN接合ができる。これにより、MOSトランジスタ内では、ダイオードD1とD2が形成されている。図4の場合のように、Nチャネルトランジスタで説明すると、Nチャネルトランジスタの場合、ウェルは接地電位で用いられる。
このため、ドレイン電圧がウェル電位よりも高い場合には何等問題はないが、ドレイン電位がウェル電位よりも約−0.7Vより小さくなると、PNダイオードD2がONし、大きな順方向電流が流れる。
同様に、Pチャネルトランジスタの場合は、ドレイン電圧がウェル電位よりも0.7V以上に高くなると、PNダイオードがONし、大きな順方向電流が流れる。
また、MOSトランジスタは、図6に示すように、ウェルがP基板上に構成されており、図6の場合のように、Pチャネルトランジスタで説明すると、通常のPNP接続のMOSトランジスタの他に、ソースp、ウェルn、基板pの縦型PNP接続の寄生バイポーラトランジスタが内部に構成されている。例えば、入力側の電流を流す能力が出力側の電流を流す能力よりも小さくなった場合には、通常のPNP接続のMOSトランジスタに電流が流れず、縦型PNP接続の寄生バイポーラトランジスタがONして、ここに電流Iが流れてしまう。
なお、従来、例えば特公平7−69749号公報(特許文献1参照)に記載の直流電源回路では、電源が瞬断して入力電圧がロウレベルになった時、パワーMOSトランジスタのバックゲート電圧を、パワーMOSトランジスタのソース・ドレイン間に寄生するダイオードを非導通にする電圧に切り換えることにより、出力端子から入力端子に向う電流の逆流を確実に阻止する方法が提案されている。
この寄生ダイオードが非導通となるように、そのバックゲート電圧をコントロールするバックゲート制御回路を設けている。これは、PチャネルMOSトランジスタとNチャネルMOSトランジスタからなる2段のインバータ回路からなり、その後段のPチャネルとNチャネルMOSトランジスタの各ドレインを共通接続し、その接続点をパワーMOSトランジスタのバックゲートに接続する。
図5は、従来のボルテージレギュレータ回路の構成例を示す図である。
近年、ボルテージレギュレータ製品においては、消費電流を低くすることが可能なCMOSトランジスタで構成する低ドロップアウト製品が注目を集めている。この場合、出力制御用トランジスタはPチャネルトランジスタM30が用いられる。ここで、例えば電源瞬断などにより入力電圧VINがGND電圧よりも−0.7V以下に小さくなった場合、基準電圧回路11、差動増幅回路21に含まれるMOSトランジスタのドレイン・ウェル間のPNダイオードが順バイアスされ、GNDから入力VINに大きな電流が流れる。
この現象は、機器の誤動作や破壊に繋がる可能性がある。
このために、CMOSボルテージレギュレータの入力電圧は、一般的に−0.3V以下の電圧は印加しないように規定されている。
一方、バイポーラトランジスタは、ベース電位をオープンにすることで、コレクタ・エミッタ間にある程度大きな電圧がかからないと電流が流れない特質を持っている。
このため、バイポーラボルテージレギュレータには、入力電圧に大きな逆バイアス電圧を印加しても問題のない製品が存在している。このためには、入力端子を順方向とするダイオードを挿入する方法もあるが、入力電圧に、出力電圧と比較して順方向電圧以上の電圧を印加しなくてはならなくなり、低ドロップアウト製品は不可能である。
また、CMOSボルテージレギュレータは、出力電圧が入力電圧よりも高くなった場合に、出力制御用PチャネルMOSトランジスタのドレインとウェル間のPN接合が順バイアスされるため、大きな電流が出力端子から入力端子に逆流するという問題があった。
この現象も、機器の誤動作や破壊に繋がる可能性がある。
一方、出力制御用トランジスタにバイポーラトランジスタを使用すると、出力電圧が入力電圧よりも大きくなった場合にベース電位をオープンにすることで、出力端子から入力端子に電流が逆流するという問題を防止することができた。
特公平7−69749号公報
このように、従来のボルテージレギュレータでは、MOSトランジスタを配置している場合に、入力電圧に逆電圧がかかったとき、PチャネルMOSトランジスタでは、ドレイン電位がウェル電位よりも高くなって順方向電流が流れ、出力端子側から入力端子側に大きな逆電流が流れるため、機器の誤動作または破壊に繋がっていた。
また、入力端子側PチャネルMOSトランジスタの電流を流す能力が出力端子側のPチャネルMOSトランジスタよりも低い場合には、入力端子側PチャネルMOSトランジスタのドレインとNウェルで構成される寄生ダイオードがONし、あるいは、PソースとNウェルとP基板からなる縦型PNP寄生バイポーラトランジスタがONすることで、機器の誤動作または破壊に至る可能性があった。
(目的)
本発明の目的は、CMOSボルテージレギュレータの低消費電流のメリットを生かし、かつ、バイポーラ製品と同様の逆電圧入力保護と逆入出力間電圧状態での逆電流防止保護が可能なボルテージレギュレータ回路を提供することにある。
本発明のボルテージレギュレータ回路は、少なくともドライバがMOSトランジスタで構成されたボルテージレギュレータにおいて、電圧入力端子側と電圧出力端子側にPチャネルMOSトランジスタを配置し、入力端子側をPチャネルMOSトランジスタのドレイン側とし、ゲート電位を閾値電圧と同じかそれ以上低い電圧を与えておき、出力端子側のPチャネルMOSトランジスタも出力端子をドレインとして配置し、入力端子側PチャネルMOSトランジスタを通過した電流で電圧レギュレータ回路および出力端子側PチャネルMOSトランジスタを動作させる。
また、入力電圧より出力電圧が大きくなったときに、入力側のPチャネルMOSトランジスタのゲート電圧をそのトランジスタのソース電圧と同じ電圧になるようにする手段を有し、出力端子から入力端子への電流を遮断する回路を含む。
また、ボルテージレギュレータ回路に信号入力端子を設けた場合に、その端子にボルテージレギュレータの前記入力端子側に配置したものと同じ構成のPチャネルMOSトランジスタを配置した回路を備える。
また、ボルテージレギュレータ回路の入力端子側と出力端子側のPチャネルMOSトランジスタにおいて、入力端子側のPチャネルMOSトランジスタの電流駆動能力は出力端子側のPチャネルMOSトランジスタの電流駆動能力に比べて、それ以上の能力のある構成とする。
本発明によれば、1)ボルテージレギュレータの入力側と出力側にPチャネルMOSトランジスタを配置することで、入力電圧に逆電圧がかかってもPチャネルMOSトランジスタの耐圧まで電流が流れないため、入力電圧の逆接続を保護することができ、入力電圧に順電圧がかかった場合でも、PチャネルMOSトランジスタがON状態となるために、この部分での電圧低下を回避することができる。
2)また、ボルテージレギュレータの出力電圧が入力電圧より高くなったとき、入力側のPチャネルMOSトランジスタのゲート電圧をソース電圧と一致させる手段を備えていることで、MOSトランジスタがOFF状態となるために、逆入出力電圧がかかっても過剰な逆流電流は発生しない。
3)また、ボルテージレギュレータの信号入力端子にもPチャネルMOSトランジスタを配置しているので、この端子への逆電圧印加時にも、この端子への電流が発生せず、また、逆入力出力電圧状態になっても、この端子への逆流を防ぐことが可能になる。
4)また、ボルテージレギュレータの入力端子側PチャネルMOSトランジスタの電流を流す能力が、出力端子側PチャネルMOSトランジスタより高いことで、電流は入力端子側PチャネルMOSトランジスタのドレインとNウェルで構成される寄生ダイオードよりチャネル領域を優先的に流れるため、ドレイン、Nウェル、P基板で構成される寄生バイポーラトランジスタがONすることなく、入力電流は基板側に流れない。
以下、本発明の実施例を、図面により詳細に説明する。
図1は、本発明の一実施例に係るボルテージレギュレータの構成図である。
本実施例においては、図5に示す従来のボルテージレギュレータに、入力端子側に接続されたPチャネルMOSトランジスタ31、PチャネルMOSトランジスタ31のソースおよびゲートに接続されたCMOSトランジスタM40,M41からなるインバータ、および、入力側PチャネルMOSトランジスタのゲート電圧をそのトランジスタのソース電圧と同じ電圧になるようにするコンパレータ14の制御回路を追加した構成である。
すなわち、コンパレータ14は、入力端子側PチャネルMOSトランジスタM31のソース電圧とボルテージレギュレータの出力電圧VOUTを比較している。通常は、VIN>VOUTであるため、トランジスタM31はON状態であり、トランジスタM31のソース電圧とドレイン電圧はほぼ等しい。このため、コンパレータ14は、入力電圧VINとボルテージレギュレータの出力電圧VOUTを比較していることになる。
しかし、VIN<VOUTとなった場合、コンパレータ14の出力はロウレベルとなるので、トランジスタM40,M41で構成されるインバータ出力はハイレベルとなり、トランジスタM31の(ゲート電圧)=(ソース電圧)となるため、トランジスタM31はOFFする。
PチャネルMOSトランジスタM31は、入力電圧VIN側にドレインがあるので、ドレイン・ウェル接合は逆バイアスとなり、出力端子から入力端子へ電流は流れず、抵抗R1/R2とコンパレータ14と基準電圧回路12と差動増幅回路13とで消費され
る微小電流となるために、ICは逆入出力間電圧状態での逆電流防止保護が実現できる。
他の実施例となるが、図1に示すコンパレータ14を検知回路として停止させずに、抵抗R1/R2と接地との間にMOSトランジスタ・スイッチを挿入して、電流を遮断させ、その他の回路を全て停止させることで、逆電流を少なくすることも可能である。これにより、ボルテージレギュレータでは、コンパレータ14で消費される電流のみにすることができる。
このように、VOUT>VINとなった場合にも、逆流電流を防ぐことが可能である。
図2は、本発明の他の実施例に係るボルテージレギュレータの構成図である。
図2で、図1と異なる部分は、トランジスタM41の代りに定電流回路I1を用いた点である。この場合にも、VIN<VOUTになると、コンパレータ14の出力はロウレベルとなるので、トランジスタM40の出力はハイレベルとなり、トランジスタM31の(ゲート電圧)=(ソース電圧)となるため、トランジスタM31はOFFする。
従って、トランジスタM31はOFFするので、逆電流防止保護が実現できる。
VIN>VOUTになると、コンパレータ14の出力はハイレベルとなるので、トランジスタM40の出力はローレベルとなり、トランジスタM31はONする。その場合のゲート電流は、定電流回路I1を介して流れる。
なお、さらに他の実施例では、図1のトランジスタM41の代りに抵抗を用いることも可能である。この場合にも、図2の動作と全く同じように、コンパレータ14、トランジスタM40、およびトランジスタM31が動作することになる。
以上が、逆電圧入力保護の説明である。
本発明のさらに他の実施例として、GND電圧が入力電圧よりも高くなる場合について説明する。
図1および図2において、GND電圧が入力電圧VINよりも高くなった場合には、トランジスタM31のソース電圧とウェル電圧、ゲート電圧は等しくなるため(ゲート電圧はGND電圧に設定される)、トランジスタM31はOFFする。また、トランジスタM31のドレイン/ウェル間のPN接合は逆バイアスとなる。従って、GNDからVINに電流が流れることはなく、入力端子への逆接続を保護することができる。
また、この場合、トランジスタM41の代りに定電流回路I1、抵抗を使用することができるのは、逆電圧入力保護の場合と同様である。
図3は、本発明のさらに他の実施例を示すもので、ボルテージレギュレータICに外部からの信号入力端子V1がある場合の説明図である。
例えば、ICチップを制御する回路がある場合には、その回路の入力にもPチャネルMOSトランジスタM32を使用できることを示している。
信号入力端子V1にPチャネルMOSトランジスタM32のドレインを接続し、ゲートをGNDに接続する。これにより、GND電圧が入力電圧よりも高くなった場合、トランジスタM32のソース電圧とウェル電圧、ゲート電圧は等しくなるため、トランジスタM32はOFFし、信号入力端子V1が逆接続された状態や出力電圧が信号入力端子V1より高い電圧である逆入出力間電圧状態での逆電流を防止する。
図3においては、外部からの信号入力がインバータINV1,INV2,INV3に入力されている例を示しているが、インバータだけではなく、トランジスタのソース、ドレインであっても、上記と同様の逆電流防止保護効果がある。
このように、本発明は、CMOSボルテージレギュレータにおいて入力される電圧を低下させることなく、逆電圧入力保護と逆入出力間電圧状態での逆電流防止保護を同時に実現していることに特徴がある。
本実施例では、少なくともドライバにMOSトランジスタを用いたボルテージレギュレータに適用すれば、顕著な効果を奏する。例えば、図1あるいは図2の基準電圧回路12あるいは差動増幅回路13にバイポーラトランジスタが用いられていても、本発明を適用するのに差し支えはない。
すなわち、ボルテージレギュレータの電圧入力端子側と電圧出力端子側にMOSトランジスタを配置し、入力端子側をMOSトランジスタのドレイン側とし、ゲート電位を閾値電圧と同じないしそれ以上低い電圧を与えておき、一方、出力端子側をMOSトランジスタのドレイン側として接続する。なお、閾値電圧は、PチャネルMOSトランジスタをONさせるために必要な電圧である。
本発明の一実施例に係るボルテージレギュレータの構成図である。 本発明の他の実施例に係るボルテージレギュレータの構成図である。 本発明のさらに他の実施例を示すもので、ボルテージレギュレータICに外部からの信号入力端子がある場合の説明図である。 一般のMOSトランジスタ内のPN寄生ダイオードの構造図である。 従来のボルテージレギュレータの構成例を示す図である。 一般のMOSトランジスタ内の縦型PNP寄生バイポーラトランジスタの構造図である。
符号の説明
11 静電保護素子
12 基準電圧回路
13 差動増幅回路
14 コンパレータ
21 差動増幅回路
M31 PチャネルMOSトランジスタ
M30 PチャネルMOSトランジスタ
M32 PチャネルMOSトランジスタ
M40 PチャネルMOSトランジスタ
M41 NチャネルMOSトランジスタ
R1 抵抗
R2 抵抗
I1 定電流回路
INV1 インバータ
INV2 インバータ
INV3 インバータ
VIN 入力電圧
VOUT 出力電圧
VI 入力電圧
VREF 基準電圧

Claims (6)

  1. 少なくともドライバに第1のPチャネルMOSトランジスタを用いたボルテージレギュレータにおいて、
    ドレインが電圧入力端子に接続され、ソースが上記第1のPチャネルMOSトランジスタのソースに接続され、ゲートが該ゲートに閾値電圧以下の電圧を与える手段を介してGND電圧に接続された第2のPチャネルMOSトランジスタと、
    該第2のPチャネルMOSトランジスタのソース電圧と上記ボルテージレギュレータの出力電圧とを比較する比較回路と、
    該比較回路の比較結果で、上記ボルテージレギュレータの出力電圧が上記第2のPチャネルMOSトランジスタのソース電圧より高ければ、該第2のPチャネルMOSトランジスタのゲートとソースを接続して該第2のPチャネルMOSトランジスタをオフして、該第2のPチャネルMOSトランジスタを通過する電流で動作する差動増幅器と基準電圧回路および上記比較回路の動作を停止する制御回路と
    を設けたことを特徴とするボルテージレギュレータ回路。
  2. 請求項1に記載のボルテージレギュレータ回路において、
    上記制御回路は、
    ソースが上記第2のPチャネルMOSトランジスタのソースに、ドレインが該第2のPチャネルMOSトランジスタのゲートに、ゲートが上記比較回路の出力端子に接続された第3のPチャネルMOSトランジスタからなり
    上記電圧を与える手段は、
    ソースが上記GND電圧に、ドレインが上記第3のPチャネルMOSトランジスタのゲートに、ゲートが上記比較回路の出力端子に接続されたNチャネルMOSトランジス
    らなることを特徴とするボルテージレギュレータ回路。
  3. 請求項1に記載のボルテージレギュレータ回路において、
    上記制御回路は、
    ソースが上記第2のPチャネルMOSトランジスタのソースに、ドレインが該第2のPチャネルMOSトランジスタのゲートに、ゲートが上記比較回路の出力端子に接続された第4のPチャネルMOSトランジスタからなり
    上記電圧を与える手段は、
    上記第4のPチャネルMOSトランジスタのドレインと上記第2のPチャネルMOSトランジスタのゲートを上記GND電圧に接続する定電流回
    らなることを特徴とするボルテージレギュレータ回路。
  4. 請求項1に記載のボルテージレギュレータ回路において、
    上記制御回路は、
    ソースが上記第2のPチャネルMOSトランジスタのソースに、ドレインが該第2のPチャネルMOSトランジスタのゲートに、ゲートが上記比較回路の出力端子に接続された第5のPチャネルMOSトランジスタからなり
    上記電圧を与える手段は、
    上記第5のPチャネルMOSトランジスタのドレインと上記第2のPチャネルMOSトランジスタのゲートを上記GND電圧に接続する抵
    らなることを特徴とするボルテージレギュレータ回路。
  5. 請求項1から請求項4のいずれかに記載のボルテージレギュレータ回路において、
    上記第2のPチャネルMOSトランジスタの電流駆動能力を上記第1のPチャネルMOSトランジスタの電流駆動能力以上とすることを特徴とするボルテージレギュレータ回路。
  6. 請求項1から請求項5のいずれかに記載のボルテージレギュレータ回路において、
    該ボルテージレギュレータ回路に設けられた外部からの信号を入力する信号入力端子にドレインが接続され、ゲートが上記GND電圧に接続され、ソースを介して上記外部からの信号を出力する第6のPチャネルMOSトランジスタを
    設けたことを特徴とするボルテージレギュレータ回路。
JP2004370538A 2004-12-22 2004-12-22 ボルテージレギュレータ回路 Expired - Fee Related JP4587804B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2004370538A JP4587804B2 (ja) 2004-12-22 2004-12-22 ボルテージレギュレータ回路
US11/313,640 US7394307B2 (en) 2004-12-22 2005-12-22 Voltage regulator having reverse voltage protection and reverse current prevention
US12/127,531 US7728566B2 (en) 2004-12-22 2008-05-27 Voltage regulator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004370538A JP4587804B2 (ja) 2004-12-22 2004-12-22 ボルテージレギュレータ回路

Publications (2)

Publication Number Publication Date
JP2006178702A JP2006178702A (ja) 2006-07-06
JP4587804B2 true JP4587804B2 (ja) 2010-11-24

Family

ID=36610441

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004370538A Expired - Fee Related JP4587804B2 (ja) 2004-12-22 2004-12-22 ボルテージレギュレータ回路

Country Status (2)

Country Link
US (2) US7394307B2 (ja)
JP (1) JP4587804B2 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8525580B2 (en) 2010-07-15 2013-09-03 Ricoh Company, Ltd. Semiconductor circuit and constant voltage regulator employing same
US8575906B2 (en) 2010-07-13 2013-11-05 Ricoh Company, Ltd. Constant voltage regulator

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4587804B2 (ja) * 2004-12-22 2010-11-24 株式会社リコー ボルテージレギュレータ回路
JP4909670B2 (ja) * 2006-01-24 2012-04-04 株式会社東芝 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム
JP4890126B2 (ja) * 2006-07-13 2012-03-07 株式会社リコー ボルテージレギュレータ
JP4965375B2 (ja) * 2007-07-31 2012-07-04 株式会社リコー 演算増幅回路、その演算増幅回路を使用した定電圧回路及びその定電圧回路を使用した機器
US20100109435A1 (en) * 2008-09-26 2010-05-06 Uti Limited Partnership Linear Voltage Regulator with Multiple Outputs
TWI416703B (zh) * 2009-11-24 2013-11-21 Wintek Corp 電子裝置
JP5593904B2 (ja) 2010-07-16 2014-09-24 株式会社リコー 電圧クランプ回路およびこれを用いた集積回路
US9582017B2 (en) 2013-07-02 2017-02-28 Stmicroelectronics Design And Application S.R.O. Method of preventing inversion of output current flow in a voltage regulator and related voltage regulator
JP6263914B2 (ja) 2013-09-10 2018-01-24 株式会社リコー 撮像装置、撮像装置の駆動方法、および、カメラ
JP6020417B2 (ja) * 2013-11-06 2016-11-02 株式会社デンソー 電流保護回路
JP6387743B2 (ja) 2013-12-16 2018-09-12 株式会社リコー 半導体装置および半導体装置の製造方法
JP6281297B2 (ja) 2014-01-27 2018-02-21 株式会社リコー フォトトランジスタ、及び半導体装置
JP6354221B2 (ja) 2014-03-12 2018-07-11 株式会社リコー 撮像装置及び電子機器
JP2016025261A (ja) 2014-07-23 2016-02-08 株式会社リコー 撮像装置、撮像装置の制御方法、画素構造
JP6309855B2 (ja) * 2014-07-31 2018-04-11 株式会社東芝 レギュレータ回路
JP2016092178A (ja) 2014-11-04 2016-05-23 株式会社リコー 固体撮像素子
JP2016092348A (ja) 2014-11-11 2016-05-23 株式会社リコー 半導体デバイス及びその製造方法、撮像装置
JP6993243B2 (ja) * 2018-01-15 2022-01-13 エイブリック株式会社 逆流防止回路及び電源回路
US11095111B2 (en) * 2018-04-02 2021-08-17 Allegro Microsystems, Llc Systems and methods for transient pulse protection
US10317921B1 (en) * 2018-04-13 2019-06-11 Nxp Usa, Inc. Effective clamping in power supplies

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04117133A (ja) * 1990-09-05 1992-04-17 Seiko Instr Inc 電源切り換え回路
JPH05260652A (ja) * 1992-03-13 1993-10-08 Toyota Autom Loom Works Ltd 電源逆接続防止回路
JPH10341141A (ja) * 1997-06-10 1998-12-22 Matsushita Electric Ind Co Ltd 出力段回路
JPH11176948A (ja) * 1997-12-08 1999-07-02 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2001051735A (ja) * 1999-08-06 2001-02-23 Ricoh Co Ltd 電源回路
JP2002153045A (ja) * 2000-11-10 2002-05-24 Denso Corp チャージポンプ回路及びチャージポンプ回路を用いた負荷駆動回路
JP2003029854A (ja) * 2001-07-13 2003-01-31 Matsushita Electric Ind Co Ltd 電圧降圧回路
JP2003347913A (ja) * 2002-05-27 2003-12-05 Rohm Co Ltd 電源回路およびこの電源回路を有する携帯用電子機器
JP2004312231A (ja) * 2003-04-04 2004-11-04 Rohm Co Ltd 半導体集積回路装置

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0769749B2 (ja) 1990-10-25 1995-07-31 関西日本電気株式会社 直流電源回路
EP0545266A3 (en) * 1991-11-29 1993-08-04 Nec Corporation Semiconductor integrated circuit
KR0123849B1 (ko) * 1994-04-08 1997-11-25 문정환 반도체 디바이스의 내부 전압발생기
US5546264A (en) * 1994-12-22 1996-08-13 Caterpillar Inc. Reverse voltage protection circuit
JP3036423B2 (ja) * 1996-02-06 2000-04-24 日本電気株式会社 半導体装置
KR100224669B1 (ko) * 1996-12-10 1999-10-15 윤종용 내부 전원 전압 발생기 회로
JPH1166890A (ja) * 1997-08-12 1999-03-09 Mitsubishi Electric Corp 半導体集積回路装置
US6300749B1 (en) * 2000-05-02 2001-10-09 Stmicroelectronics S.R.L. Linear voltage regulator with zero mobile compensation
JP4149637B2 (ja) * 2000-05-25 2008-09-10 株式会社東芝 半導体装置
JP2002258955A (ja) * 2001-02-27 2002-09-13 Toshiba Corp 半導体装置
JP3643043B2 (ja) 2001-03-08 2005-04-27 株式会社リコー ボルテージレギュレータ及びそのボルテージレギュレータを有する携帯電話機器
JP4587804B2 (ja) * 2004-12-22 2010-11-24 株式会社リコー ボルテージレギュレータ回路

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04117133A (ja) * 1990-09-05 1992-04-17 Seiko Instr Inc 電源切り換え回路
JPH05260652A (ja) * 1992-03-13 1993-10-08 Toyota Autom Loom Works Ltd 電源逆接続防止回路
JPH10341141A (ja) * 1997-06-10 1998-12-22 Matsushita Electric Ind Co Ltd 出力段回路
JPH11176948A (ja) * 1997-12-08 1999-07-02 Nec Ic Microcomput Syst Ltd 半導体集積回路
JP2001051735A (ja) * 1999-08-06 2001-02-23 Ricoh Co Ltd 電源回路
JP2002153045A (ja) * 2000-11-10 2002-05-24 Denso Corp チャージポンプ回路及びチャージポンプ回路を用いた負荷駆動回路
JP2003029854A (ja) * 2001-07-13 2003-01-31 Matsushita Electric Ind Co Ltd 電圧降圧回路
JP2003347913A (ja) * 2002-05-27 2003-12-05 Rohm Co Ltd 電源回路およびこの電源回路を有する携帯用電子機器
JP2004312231A (ja) * 2003-04-04 2004-11-04 Rohm Co Ltd 半導体集積回路装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8575906B2 (en) 2010-07-13 2013-11-05 Ricoh Company, Ltd. Constant voltage regulator
US8525580B2 (en) 2010-07-15 2013-09-03 Ricoh Company, Ltd. Semiconductor circuit and constant voltage regulator employing same

Also Published As

Publication number Publication date
JP2006178702A (ja) 2006-07-06
US20060138546A1 (en) 2006-06-29
US20080218147A1 (en) 2008-09-11
US7728566B2 (en) 2010-06-01
US7394307B2 (en) 2008-07-01

Similar Documents

Publication Publication Date Title
JP4587804B2 (ja) ボルテージレギュレータ回路
US7719242B2 (en) Voltage regulator
US7224192B2 (en) Voltage detection circuit
US7457092B2 (en) Current limited bilateral MOSFET switch with reduced switch resistance and lower manufacturing cost
JP4597044B2 (ja) 逆流防止回路
US7639064B2 (en) Drive circuit for reducing inductive kickback voltage
US9276571B2 (en) Systems and methods for driving transistors with high threshold voltages
JP2001051730A (ja) スイッチ回路及びシリーズレギュレータ
US10454376B1 (en) Power supply circuit
JP4285036B2 (ja) 電源装置の逆流防止回路
JP2013223215A (ja) 出力回路
JP4958434B2 (ja) 電圧選択回路
JP2010003982A (ja) 電気回路
JP2008211707A (ja) 入力回路
JP2008109349A (ja) 逆流電流防止回路
US6967378B2 (en) Semiconductor integrated circuit device configured to prevent the generation of a reverse current in a MOS transistor
US6496036B2 (en) Input-output buffer circuit
JP5005970B2 (ja) 電圧制御回路及び電圧制御回路を有する半導体集積回路
US7965125B2 (en) Current drive circuit
JP6969982B2 (ja) 負荷開放検出回路
JP2008219664A (ja) スイッチング回路
JP4580202B2 (ja) 半導体装置の電圧供給回路
JP4072755B2 (ja) 逆過電流防止回路
JP2006025085A (ja) Cmos駆動回路
JP2010166359A (ja) 電流制限回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070518

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100304

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100312

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100428

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100615

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100805

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100907

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100907

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130917

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees