TWI832415B - 半導體元件及其形成方法 - Google Patents

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Abstract

一種半導體元件包含：基材；基材之上的互連結構；互連結構之上的蝕刻停止層；及蝕刻停止層之上的金屬-絕緣體-金屬(MIM)電容器。MIM電容器包含：沿著蝕刻停止層延伸的底部電極，其中底部電極具有層狀結構，其包含第一導體層、第二導體層、及在第一導體層與第二導體層之間的第三導體層，其中第一導體層及第二導體層包含第一材料，第三導體層包含不同於第一材料的第二材料；底部電極之上的第一介電層；中間電極在第一介電層之上，其中中間電極具有層狀結構；中間電極之上的第二介電層；及第二介電層之上的頂部電極。

Description

半導體元件及其形成方法
本揭露是有關於一種半導體元件及其形成方法。
半導體元件被使用於各種類電子應用中，諸如，舉例而言，個人電腦、手機、數位相機、及其他電子設備。半導體元件通常藉由以下方式所產製：依序地在半導體基材之上沉積絕緣或介電層、導體層、及半導體層、及半導體材料層，並使用微影製程圖案化各種材料層以在其上形成電路組件及元素。
半導體產業藉由不斷減小最小特徵大小以不斷改善各種電子組件(例如，電晶體、二極管、電阻器、電容器等)的集成密度，此舉允許將更多的組件被整合至給定的區域中。然而，隨著減少最小特徵大小，產生應被應對之額外問題。
在實施例中，半導體元件包含：基材；互連結構，在基材之上；蝕刻停止層，在互連結構之上；及金屬-絕緣體-金屬電容器，在蝕刻停止層之上，包括：底部電極，沿著蝕刻停止層延伸，其中底部電極具有層狀結構，其包括第一導體層、第二導體層、及在第一導體層與第二導體層之間的第三導體層，其中第一導體層及第二導體層包括第一材料，第三導體層包括不同於第一材料的第二材料；介電層，在底部電極之上；中間電極，在第一介電層之上，其中中間電極具有層狀結構；第二介電層，在中間電極之上；及頂部電極，在第二介電層之上。
在實施例中，半導體元件包含：基材，具有電晶體；蝕刻停止層，在基材之上；及金屬-絕緣體-金屬電容器，在蝕刻停止層之上，包括：底部電極，在蝕刻停止層之上，其中底部電極覆蓋蝕刻停止層的第一部分並暴露蝕刻停止層的第二部分，其中底部電極具有層狀結構，包括：第一導體材料的第一層；第一導體材料的第二層；及第三層，由不同於第一導體材料的第二導體材料構成，其中第三層在第一層與第二層之間；第一介電層，在底部電極及蝕刻停止層的第二部分之上；中間電極，在第一介電層之上，其中中間電極具有與底電極相同的層狀結構；第二介電層，在中間電極及第一介電層之上；及頂部電極，在第二介電層之上。
在實施例中，形成半導體元件之方法包含：在基材 之上形成電晶體；在基材之上形成蝕刻停止層；及在蝕刻停止層之上形成金屬-絕緣體-金屬電容器，包括：在蝕刻停止層之上形成底部電極，其中底部電極具有層狀結構並包括第一導體層、第二導體層、及在其之間的第三導體層，其中第一導體層及第二導體層係由第一導體材料形成，且第三導體層由不同於第一導體材料的第二導體材料形成，其中底部電極形成為覆蓋蝕刻停止層的第一部分並暴露蝕刻停止層的第二部分；在蝕刻停止層的第二部分及底部電極之上形成第一介電層；在第一介電層之上形成中間電極，其中中間電極具有層狀結構，其中中間電極形成為覆蓋第一介電層的第一部分並暴露第一介電層的第二部分；在第一介電層的第二部分之上及中間電極之上形成第二介電層；及在第二介電層之上形成頂部電極，其中頂部電極形成為覆蓋第二介電層的第一部分並暴露第二介電層的第二部分。
C1:第一電容器
C2:第二電容器
100,100A:半導體元件
101:基材
102:閘極介電
103:閘極電極
104:主動區
105:源極/汲極區
106:電晶體
107:閘極間隔件
109:導體區
111:絕緣區
113:層間介電
115:接觸柱塞
116:通孔
117,119,121:介電層
118:導體線路
120:互連接結構
123:蝕刻停止層
125,129,133:三層狀結構
125A,125B,125C:導體層
129A,129B,129C:導體層
133A,133B,133C:導體層
127,131:介電層
133R:右側部分
133L:左側部分
133S:單一導體層
134,136,136A,136B,137,137A,137B:開口
135:鈍化層
1000:方法
1010~1030:方塊
當與隨附圖示一起閱讀時，可由以下實施方式最佳地理解本揭露內容的態樣。應注意到根據此產業中之標準實務，並未按比例繪製各種特徵。實際上，為論述的清楚性，可任意增加的或減少各種特徵的尺寸。
第1至14圖例示在實施例中，在製造各種階段期間半導體元件的截面視圖。
第15圖例示在實施例中，並聯地耦合的電容器的示意 圖。
第16圖例示在另一實施例中，半導體元件的截面視圖。
第17圖為在一些實施例中，形成半導體元件的方法的流程圖。
以下揭露內容提供用於實行本揭露的不同特徵之許多不同實施例、或範例。後文描述組件及佈置之特定範例以簡化本揭露內容。當然，此等僅為範例且未意圖具限制性。舉例而言，在後文的描述中，在第二特徵之上或上之第一特徵的形成可包含其中以直接接觸方式形成第一特徵及第二特徵的實施例，且亦可包含其中在第一特徵與第二特徵間形成額外特徵，使得第一特徵及第二特徵可不直接接觸之實施例。
進一步地，為便於描述，本文中可使用諸如「在...之下」、「在...下方」、「較低」、「在...上方」、「較高」、及類似者的空間相對術語，以描述圖示中所例示之一個元件或特徵與另一元件(等)或特徵(等)的關係。除圖示中所描繪之定向之外，空間相對術語亦預期涵蓋元件在使用或操作中之不同定向。設備能以其他方式定向(旋轉90度或以其他定向)，且本文中使用之空間相對描述語可同樣以相應的方式解釋。在本文中的整個論述中，除非另作說明，否則不同附圖中之相同或相似元件符號指代藉由使用相同或相似材料的相同或相似製程形成的相同或相似 元件。
根據一些實施例，在半導體裸晶的生產線後端處理(back end of line processing；BEOL)中形成金屬-絕緣體-金屬(metal-insulator-metal；MIM)電容器。藉由在半導體裸晶的互連接結構之上依次地形成底部電極、第一高k值介電層、中間電極、第二高k值介電層、及頂部電極來形成MIM電容器。至少底部電極及中間電極形成為具有三層狀結構，其中三層狀結構包含夾在其之間的第一導體層、第二導體層、及第三導體層。由第一材料形成第一導體層及第二導體層，由與第一材料不同的第二材料形成第三導體層。在一些實施例中，第三導體材料破壞第一材料的柱狀晶體結構並減少至少底部電極及中間電極的表面粗糙度。減少的表面粗糙度減輕或避免歸因於高表面粗糙度導致的性能劣化。
第1至14圖例示在實施例中，在製造各種階段期間半導體元件100的截面視圖。半導體元件100為集成電路(IC)元件(亦稱作IC裸晶)，具有在生產線後端(BEOL)處理期間形成的集成金屬-絕緣體-金屬(MIM)電容器。如在第1圖中所例示，半導體元件100包含基材101、在基材101中或上形成的電晶體106、層間介電(interlayer dielectric；ILD)113、互連接結構120、及蝕刻停止層123。
基材101可為半導體基材，諸如塊狀半導體、絕緣體上半導體(SOI)、或類似者，此半導體基材可為已(例 如，採用p型或n型摻雜劑)摻雜或無摻雜。基材101可為晶圓，諸如矽晶圓。通常而言，SOI基材為在絕緣體層上所形成之半導體材料的層。絕緣體層可為，舉例而言，埋入的氧化物(BOX)層、氧化矽層、或類似者。將絕緣體層提供至通常為矽或玻璃基材之基材上。亦可使用其他基材，諸如多層或梯度基材。在一些實施例中，基材101的半導體材料可包含矽；鍺；包含碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦、及/或銻化銦之化合物半導體，；包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、及/或GaInAsP之合金半導體；或其等的組合。
在基材101的主動區104中形成的基材101中/上形成電晶體106。主動區104可為，例如，突出基材101上方的鰭片。可由半導體材料(例如，Si或SiGe)形成鰭片，並可藉由，例如，在基材101中蝕刻溝槽來形成鰭片。可使用本領域已知及使用的任何合適的方法形成電晶體106。每個電晶體106可為，例如，鰭片場效應電晶體(FinFET)，並可包含源極/汲極區105、閘極介電102、閘極電極103、及閘極間隔件107。在毗鄰電晶體106的基材101中形成絕緣區111，諸如淺溝槽隔離(STI)區。應注意到將FinFET用作非限制性範例。電晶體106可為其他類型的電晶體，諸如平面電晶體。除了電晶體106之外，亦可在基材101中/上形成其他電性組件，諸如電阻器、電感應器、二極體、或類似物。第1圖進一步示意是了導體區109，其被使用於例示在基材101中/上形成的任何 導體特徵。舉例而言，每個導體區109可為電晶體106(例如，源極/汲極區105或閘極電極103)的端子、電阻器的端子、電感應器的端子、二極體的端子，或類似物。應注意到，在本文中的整個描述中，除非另作說明，否則術語「導體特徵」、「導體區」或「導體材料」係指代電性地導體特徵、電性地導體區、或電性地導體材料，且術語「耦合」或「耦合」係指電性耦合。
仍參照第1圖，在基材101中/上形成電性組件(例如，電晶體106)之後，在電晶體106的閘極結構(例如，102/103)周圍的基材101之上形成層間介電113。可由介電材料形成層間介電113，並可藉由任何合適的方法，諸如化學氣相沉積(CVD)、電漿增強CVD(PECVD)、或可流動CVD(FCVD)，沉積ILD。用於層間介電113之合適介電材料包含氧化矽、磷矽玻璃(PSG)、硼矽玻璃(BSG)、摻硼磷矽玻璃(BPSG)、無摻雜矽酸鹽玻璃(USG)、或類似物。亦可使用藉由任何可接受的製程所形成之其他絕緣材料。
接下來，接觸柱塞115在層間介電113中形成以待與導體區109耦合。可藉由使用光微影及蝕刻技術在層間介電113中蝕刻開口，接著採用一種或更多種導體材料填充開口形成接觸柱塞115。舉例而言，在層間介電113中的開口形成之後，可似型地形成包括電性地導體材料，諸如氮化鈦、氮化鉭、鈦、鉭、或類似物的阻擋層以排列開口的側壁及底部。可使用諸如電漿增強CVD(PECVD) 的CVD製程形成阻擋層。然而，可替代地使用其他替代製程，諸如濺鍍或金屬有機化學氣相沉積(MOCVD)、原子層沉積(ALD)。在形成阻擋層之後，可形成諸如銅、鎢、金、鈷、其等的組合、或類似物的導體材料以填充開口以形成接觸柱塞115。可進行，諸如化學機械平坦化(CMP)的平坦化製程以從層間介電113的上表面去除阻擋層及導體材料的多餘部分。
接下來，形成互連接結構120以互連接在基材101中/上形成的電性組件以形成功能電路。互連接結構120包含複數個介電層(例如，117、119、121)及在介電層中形成的導體特徵(例如，通孔116及導體線路118)。可由一種或更多種合適的介電材料(諸如氧化矽、氮化矽，低k值介電材料，諸如摻雜碳的氧化物，極低k值介電常數介電材料，諸如多孔碳摻雜二氧化矽、其等的組合、或類似物)製成介電層117、119、及121。可通過藉由合適的製程諸如CVD形成介電層117、119、及121，但可利用任何合適的製程。可使用合適的方法，諸如鑲嵌、雙鑲嵌、或類似者，形成互連接結構120的導體特徵(例如，通孔116及導體線路118)。如熟習技藝者容易理解的，互連接結構120中的介電層的數量及第1圖中所例示的電性連接僅為非限制性範例。其他數量的介電層及其他電性連接為可能的且完全地預期被包含在本揭露內容的範圍之內。
接下來，在第1圖中，在互連接結構120之上形 成蝕刻停止層(ESL)123。由具有與隨後所形成的導體層125A不同的蝕刻速率的材料形成蝕刻停止層123(參見第2圖)。在實施例中，使用PECVD由氧化矽形成蝕刻停止層123，儘管亦可使用其他介電材料，諸如氮化物、氧氮化矽、其等的組合、或類似物，及形成蝕刻停止層123的替代技術，諸如低壓力CVD(LPCVD)、物理氣相沉積(PVD)、或類似者。
接著參照第2圖，在導體(蝕刻停止層123)之上形成導體層125A。由導體材料，諸如氮化鈦(TiN)、氮化鉭(TaN)、鎢(W)、矽化鎢(WSi)、鉑(Pt)、鋁(Al)、銅(Cu)、或類似物形成導體層125A，並可藉由諸如PVD、CVD、ALD、或類似者之合適的方法形成導體層。在範例實施例中，使用PVD由TiN形成導體層125A。在一些實施例中，導體層125A的厚度在約100埃與約1000埃之間。小於100埃的導體層125A的厚度可能太薄而無法形成隨後所形成的MIM電容器的底部電極，而大於1000埃的導體層125A的厚度可能太厚而無法在後續的圖案化製程中圖案化。在一些實施例中，PVD製程的沉積功率，即在PVD製程中使用的DC源(或在雙電源PVD製程的情況下為DC源及RF源)的功率，在約1KW與大約30KW之間。小於1KW的沉積功率可能不足以將濺鍍氣體點燃成電漿及/或可能致使沉積速率過慢，而大於30KW的沉積功率可能會致使導體層125A的沉積速率過高而無法精確控制。
接下來，在第3圖中，在導體層125A之上形成導體層125B。由與導體層125A不同的導體材料形成導體層125B。導體層125B的範例材料包含鈦(Ti)、鉭(Ta)、鎢(W)、及類似物。導體層125B可具有在約5埃米及10埃米之間的厚度。可使用諸如PVD、ALD、或類似者等合適的沉積方法來形成導體層125B。在範例實施例中，導體層125A由TiN形成，而導體層125B由Ti形成，在此種情況下，可有利地在供用於PVD沉積的同一沉積腔室中形成導體層125B及導體層125A。
接下來，在第4圖中，在導體層125B之上形成導體層125C。在所例示的實施例中，使用相同的形成方法由與導體層125A相同的導體材料形成導體層125C，因此不再贅述細節。在一些實施例中，導體層125C的厚度在約100埃與約1000埃之間。在一些實施例中，進行PVD製程以形成導體層125C，且PVD製程的沉積功率介於約1KW至約30KW之間。
導體層125A、125B、及125C形成三層狀結構125(亦稱作多層狀結構125)。在範例實施例中，由TiN形成導體層125A及125B，由Ti形成導體層125B，三層狀結構125的材料組合可表示成TiN/Ti/TiN。用於多層狀結構125的其他範例材料組合包含TaN/Ta/TaN、TaN/Ti/TaN、及WSi/W/WSi，其中列出的第一、第二、及第三材料分別對應至導體層125A、125B、及125C。
導體層125B夾在導體層125A與125C之間的 三層狀結構125有利地減少、導體層125A及125C的表面粗糙度。舉例而言，與其中三層狀結構125被替換成由導體層125A(或125C)的導體材料形成的厚單一導體層的參考設計相比較，減少導體層125C的(例如，上表面的)表面粗糙度。在一些實施例中，諸如，藉由PVD製程在生產線後端(BEOL)製程域中(例如，在低於400℃的溫度下)形成的導體層125A的薄膜具有柱狀多晶結構。具有柱狀多晶結構的薄膜，若成長到大厚度(例如，幾百埃以上)，歸因於柱狀多晶結構中晶粒高度的巨大差異，可能具有高表面粗糙度。舉例而言，用於參考設計(例如，厚度約為600埃的單一導體層)的RMS表面粗糙度可在約1.8nm與2.0nm之間。三層狀結構125中的導體層125B破壞導體層125A(及125C)的材料(例如，TiN)的柱狀多晶結構，這致使更小的晶粒及更小的高度差異。結果為，減少導體層125C及125A的表面粗糙度。舉例而言，導體層125C的RMS粗糙度可在約1.6nm與約1.8nm之間。在一些實施例中，導體層125B被稱作插入層，三層狀結構125被描述成具有嵌入的插入層125B的柱狀多晶材料(例如，導體層125A或125C的材料)。在一些實施例中，與導體層125A及125C(其由具有柱狀多晶結構的材料形成)不同，由具有更平滑的扁平晶粒結構的材料形成導體層125B。在一些實施例中，由具有扁平晶粒結構與柱狀多晶結構之間的結構的材料形成導體層125B，但是由於其厚度小(例如，小於10埃)，導體層125B並未展現柱狀多晶 結構的行為。
在後續處理中圖案化三層狀結構125以形成MIM電容器的底部電極。在MIM電容器中，具有高表面粗糙度的電極表面可能會致使電暈作用(例如，高局部電場)，這可能會產生負面地影響MIM電容器在擊穿電壓(VBD)及時間相關介質擊穿(TDDB)方面的性能)用於MIM電容器中的介電層(例如，參照第7圖中的127)。此外，高表面粗糙度可能會致使電極與隨後所形成的介電層(例如，127)之間的交界面較弱，從而致使，例如，介電層127分層。藉由破壞導體層125A及125C的柱狀多晶結構，所揭露的三層狀結構125減少表面粗糙度，從而減輕或避免了前文所論述的性能問題。
接下來，在第5圖中，圖案化三層狀結構125以形成底部電極125。在一些實施例中，在三層狀結構125上形成光抗蝕劑層。使用，例如，光微影法圖案化光抗蝕劑層。接著使用圖案化的光抗蝕劑層作為蝕刻遮罩進行各向異性蝕刻製程。各向異性蝕刻製程可使用對光抗蝕劑層的材料具有選擇性(例如，具有較高蝕刻速率)的蝕刻劑。在各向異性蝕刻製程之後，三層狀結構125的其餘部分形成底部電極125。如在第5圖中所例示，底部電極125覆蓋蝕刻停止層123的第一部分(例如，在第5圖中的右側部分)並暴露蝕刻停止層123的第二部分(例如，在第5圖中的左側部分)。在形成底部電極125之後，藉由合適的製程，諸如灰化，去除圖案化的光抗蝕劑層。
接下來，在第6圖中，在底部電極125之上形成(如，似型地)介電層127。在範例實施例中，由高k值介電材料形成介電層127。用於介電層127的範例材料包含HfO2、ZrO2、Al2O3、Ta2O5、TiO2、La2O3、Y2O3、HfSiO4、LaAlO3、SrTiO3、Si3N4、其等的組合、或類似物。可使用諸如CVD、PECVD、ALD、或類似物等合適的形成方法形成介電層127。應注意到，介電層127具有階梯形形狀截面。介電層127的第一部分(例如，第6圖中的左側部分)接觸並沿著蝕刻停止層123的上表面延伸，並且介電層127的第二部分(例如，第6圖中的右側部分)接觸並沿著底部電極125的上表面延伸。
接下來，在第7圖中，在介電層127之上依次地形成導體層129A、129B、及129C以形成三層狀結構129。在所例示的實施例中，三層狀結構129與第4圖的三層狀結構125相同。換言之，導體層129A、129B、及和129C分別與導體層125A、125B、及125C相同。三層狀結構129的材料及形成方法與三層狀結構125相同或類似，因此不再贅述細節。
接下來，在第8圖中，使用，例如，光微影及蝕刻技術圖案化三層狀結構129以形成中間電極129。細節與前文所論述的底部電極125相同或類似，因此在本文中不再贅述。應注意到，中間電極129具有階梯形形狀截面。中間電極129的第一部分(例如，下部分)橫向地毗鄰底部電極125，第二部分(例如，較高部分)在底部電極125的 垂直上方(例如，之上)。在第8圖中，介電層127的第一部分(其接觸並沿著蝕刻停止層123的上表面延伸)被中間電極129覆蓋(例如，完全地覆蓋)，介電層127的第二部分(其接觸並沿著底部電極125延伸)的上表面被中間電極129部分地暴露。
接下來，在第9圖中，在中間電極129之上及介電層127的暴露部分之上形成(例如，似型地)介電層131(例如，高k值介電材料)。在範例實施例中，使用相同或類似的形成方法由與介電層127的材料相同的材料形成介電層131，因此不再贅述細節。應注意到，介電層131的一部分接觸並沿著中間電極129的上表面及側壁延伸，而介電層131的另一部分接觸並沿著介電層127的暴露部分延伸。結果為，介電層127的暴露部分與上層介電層131合併以形成介電材料區(在第9圖中標記成131/127)，在一些實施例中，其厚度約為介電層131(或127)的兩倍。
接下來，在第10圖中，在介電層131之上依次地形成導體層133A、133B、及133C以形成三層狀結構133。在所例示的實施例中，三層狀結構133與第4圖的三層狀結構125相同。換言之，導體層133A、133B、及和133C分別與導體層125A、125B、及125C相同。三層狀結構133的材料及形成方法與三層狀結構125相同或類似，因此不再贅述細節。
接下來，在第11圖中，使用，例如，光微影及蝕刻技術圖案化三層狀結構133。在所例示的實施例中，在 三層狀結構133中形成開口134以暴露介電層131，且三層狀結構133被分為兩個單獨的部分，例如，左側部分133L及右側部分133R。右側部分133R具有階梯形形狀截面並形成頂部電極133R。在第11圖的範例中，頂部電極133R的第一部分橫向地毗鄰中間電極129)，而頂部電極133R的第二部分在中間電極129的垂直上方(例如，之上)。在所例示的實施例中，中間電極129的一部分垂直介於底部電極125與頂部電極133R的一部分之間。換言之，頂部電極133R的一部分、中間電極129的一部分、及底部電極125的一部分沿著同一垂直線垂直堆疊。應注意到，介電層127及131將底部電極125、中間電極129、及頂部電極133R彼此分離。如將在下文更詳細地論述，底部電極125、中間電極129、及其之間的介電層127形成第一MIM電容器。頂部電極133R、中間電極129、及其之間的介電層131形成與第一MIM電容器並聯耦合的第二MIM電容器。
應注意到，在第11圖中，並未將三層狀結構133的左側部分133L使用於形成第二MIM電容器，因而亦可稱作虛設頂部電極133L。在所例示的實施例中，左側部分133L有助於確保在隨後的蝕刻製程以形成通孔開口(參照第13圖中的136A及136B)期間，通孔開口具有大致上相同的深度。在沒有左側部分133L的情況下，歸因於蝕刻必須蝕刻通過的不同數量的三層狀結構，第13圖中的開口136A可形成得比開口136B更深。
接下來，在第12圖中，在頂部電極133R之上形成鈍化層135。由合適的介電材料，諸如氧化矽、聚合物(例如，聚酰亞胺)、或類似物使用合適的形成方法例如CVD、PECVD、或類似物形成鈍化層135。鈍化層135填充開口134(參照第11圖)。在形成鈍化層135之後，可進行諸如CMP的平坦化製程以實現鈍化層135的水平上表面。
接下來，在第13圖中，形成開口136(例如，136A及136B)以暴露互連接結構120的導體特徵。在實施例中，使用光微影及蝕刻技術形成開口136。在第13圖的範例中，將開口136A形成為延伸通過鈍化層135、三層狀結構133的左側部分133L、介電層131、中間電極129、介電層127、及蝕刻停止層123。將開口136B形成為延伸通過鈍化層135、頂部電極133R、介電層131、介電層127、底部電極125、及蝕刻停止層123。
接下來，在第14圖中形成，在開口136中形成一種或更多種導體材料以形成通孔137(例如，137A及137B)。可藉由形成阻擋層以襯裡開口136的側壁及底部，接著採用導體材料填充開口，而形成通孔137。與前文所描述形成接觸柱塞115的細節相同或類似，因此在本文中不再贅述。應注意到，在第14圖中，通孔137A接觸的側壁因此電性地耦合至三層狀結構133的左側部分133L及中間電極129。類似地，通孔137B的側壁接觸，因此電性地耦合至頂部電極133R及底部電極125。
第14圖進一步例示半導體元件100的MIM電容器的範例電性連接。舉例而言，將通孔137A連接至第一電壓供應節點(例如，電壓供應的正端子)，且將通孔137B連接至第二電供應節點(例如，電壓供應的負端子)。為了有助於論述，在頂部電極133R、中間電極129及底部電極125上顯示出「+」符號或「-」符號以例示它們與電壓供應的電性連接。熟習技藝者將輕易地理解其他電性連接為可能的。舉例而言，在第14圖中的「+」符號及「-」符號可互換。因而，在第14圖的範例中，兩個MIM電容器並聯耦合在標記成「+」的正端子與標記成「-」的負端子之間，如第15圖中所例示。
第15圖例示在實施例中，在第14圖中的MIM電容器的示意圖。如在第15圖中所例示，第一電容器C1及第二電容器C2並聯耦合在正端子與負端子之間。第一電容器C1可對應至由底部電極125、中間電極129、及其之間的介電層127形成的MIM電容器。第二電容器C2可對應至由頂部電極133R、中間電極129、及其之間的介電層131形成的MIM電容器。第一電容器C1及第二電容器C2的並聯獲得具有較大電容器的均等電容器，該較大電容器為第一電容器C1與第二電容器C2的電容之和。
第16圖例示在另一實施例中，半導體元件100A的截面視圖。半導體元件100A類似於第14圖的半導體裝置100，但是在第14圖中的三層狀結構133由在第16圖中的單一導體層133S替換。在一些實施例中，在第16 圖中的單一層導體層133S由與第14圖中的導體層133A(或133C)相同的材料形成，並具有與第14圖中的三層狀結構133相同的厚度。換言之，為了在第16圖中形成單一導體層133S，不再形成第14圖中的三層狀結構133中的導體層133B，且成長導體層133A的材料(例如，TiN)(例如，沉積)至第14圖中的三層狀結構133的全部厚度。這簡化製造製程並減少成本。應注意到，與在其上形成具有高k值介電材料(例如，127或131)的三層狀結構125及129不同，沒有在單一導體層133S之上形成高k值介電材料以形成MIM電容器。因而，儘管單一導體層133S具有比三層狀結構125及129更高的表面粗糙度，但是不會因單一導體層133S的較高表面粗糙度而致使性能損失(例如，VBD及/或TDDB)。
實施例可實現優點。藉由為MIM電容器的電極使用三層狀結構而非單一層狀結構，減少電極的表面粗糙度。減少的表面粗糙度減輕或避免了VBD及TDDB方面的性能下降。結果為，改善所形成的半導體元件的性能及可靠性。
第17圖例示根據一些實施例，產製半導體元件的方法1000的流程圖。應當瞭解，第17圖中所圖示之實施例方法僅為許多可能的實施例方法的範例。熟習此項技藝者將認知到許多變化、替代、及修改。舉例而言，可添加、去除、替換、重新佈置、及重複如第17圖中所例示之各種步驟。
參照第17圖，在方塊1010處，在基材之上形成電晶體。在方塊1020處，在基材之上形成接觸蝕刻停止層。在方塊1030處，金屬-絕緣體-金屬電容器在蝕刻停止層之上，包括：在蝕刻停止層之上形成底部電極，其中底部電極具有層狀結構並包括第一導體層、第二導體層、及在其之間的第三導體層，其中第一導體層及第二導體層係由第一導體材料形成，且第三導體層由不同於第一導體材料的第二導體材料形成，其中底部電極形成為覆蓋蝕刻停止層的第一部分並暴露蝕刻停止層的第二部分；在蝕刻停止層的第二部分及底部電極之上形成第一介電層；在第一介電層之上形成中間電極，其中中間電極具有層狀結構，其中中間電極形成為覆蓋第一介電層的第一部分並暴露第一介電層的第二部分；在第一介電層的第二部之上分及中間電極之上形成第二介電層；及在第二介電層之上形成頂部電極，其中頂部電極形成為覆蓋第二介電層的第一部分並暴露第二介電層的第二部分。
在實施例中，半導體元件包含：基材；互連結構，在基材之上；蝕刻停止層，在互連結構之上；及金屬-絕緣體-金屬電容器，在蝕刻停止層之上，包括：底部電極，沿著蝕刻停止層延伸，其中底部電極具有層狀結構，其包括第一導體層、第二導體層、及在第一導體層與第二導體層之間的第三導體層，其中第一導體層及第二導體層包括第一材料，第三導體層包括不同於第一材料的第二材料；介電層，在底部電極之上；中間電極，在第一介電層之上， 其中中間電極具有層狀結構；第二介電層，在中間電極之上；及頂部電極，在第二介電層之上。在實施例中，頂部電極具有層狀結構。在實施例中，中間電極具有階梯形形狀截面。在實施例中，第一介電層具有接觸蝕刻停止層並沿著蝕刻停止層延伸的第一部分，及具有接觸及沿著遠離基材的底部電極的上表面延伸的第二部分。在實施例中，中間電極具有與底部電極橫向地毗鄰的第一部分，及在底部電極的垂直上方的第二部分。在實施例中，中間電極的第一部分的面對基材的下表面相較於底部電極的面對基材的下表面離基材更遠。在實施例中，第二介電層具有接觸並沿著遠離基材的中間電極的上表面延伸的第一部分，並具有接觸第一介電層並沿著第一介電層延伸的第二部分。在實施例中，半導體元件，進一步包含第三介電層，在頂部電極之上，其中第三介電層接觸第二介電層的第一部分，其中藉由頂部電極分離第二介電層的第二部分與第三介電層。在實施例中，頂部電極具有與中間電極的第二部分橫向地毗鄰的第一部分，及在底部電極的垂直上方的第二部分。在實施例中，半導體元件進一步包含：第一通孔，延伸通過中間電極，其中第一通孔的側壁接觸中間電極；及第二通孔，延伸通過頂部電極及底部電極，其中第二通孔的側壁接觸頂部電極及底部電極。在實施例中，其中第一材料為具有柱狀多晶結構的電性地導體材料。
在實施例中，半導體元件包含：基材，具有電晶體；蝕刻停止層，在基材之上；及金屬-絕緣體-金屬電容器， 在蝕刻停止層之上，包括：底部電極，在蝕刻停止層之上，其中底部電極覆蓋蝕刻停止層的第一部分並暴露蝕刻停止層的第二部分，其中底部電極具有層狀結構，包括：第一導體材料的第一層；第一導體材料的第二層；及第三層，由不同於第一導體材料的第二導體材料構成，其中第三層在第一層與第二層之間；第一介電層，在底部電極及蝕刻停止層的第二部分之上；中間電極，在第一介電層之上，其中中間電極具有與底電極相同的層狀結構；第二介電層，在中間電極及第一介電層之上；及頂部電極，在第二介電層之上。在實施例中，中間電極覆蓋第一介電層的第一部分並暴露第一介電層的第二部分。在實施例中，頂部電極覆蓋第二介電層的第一部分並暴露第二介電層的第二部分。在實施例中，中間電極介於第一介電層的第一部分與第二介電層的第一部分之間，其中第一介電層的第二部分接觸並沿著第二介電層的第二部分延伸。在實施例中，底部電極及頂部電極配置成電性地耦合至第一電壓供應節點，且中間電極配置成電性地耦合至第二電壓供應節點。
在實施例中，形成半導體元件之方法包含：在基材之上形成電晶體；在基材之上形成蝕刻停止層；及在蝕刻停止層之上形成金屬-絕緣體-金屬電容器，包括：在蝕刻停止層之上形成底部電極，其中底部電極具有層狀結構並包括第一導體層、第二導體層、及在其之間的第三導體層，其中第一導體層及第二導體層係由第一導體材料形成，且第三導體層由不同於第一導體材料的第二導體材料形成， 其中底部電極形成為覆蓋蝕刻停止層的第一部分並暴露蝕刻停止層的第二部分；在蝕刻停止層的第二部分及底部電極之上形成第一介電層；在第一介電層之上形成中間電極，其中中間電極具有層狀結構，其中中間電極形成為覆蓋第一介電層的第一部分並暴露第一介電層的第二部分；在第一介電層的第二部分之上及中間電極之上形成第二介電層；及在第二介電層之上形成頂部電極，其中頂部電極形成為覆蓋第二介電層的第一部分並暴露第二介電層的第二部分。在實施例中，第一導體材料具有柱狀多晶結構。在實施例中，中間電極形成為具有第一階梯形形狀截面，頂部電極形成為具有第二階梯形形狀截面。在實施例中，此方法進一步包含，形成延伸通第一介電層、第二介電層、及中間電極的第一通孔；及形成延伸通過第一介電層、第二介電層、底部電極、及頂部電極的第二通孔。
上述概述數種實施例的特徵，以便熟習此項技藝者可更瞭解本揭露內容的態樣。熟習此項技藝者應當理解，熟習此項技藝者可輕易地使用本揭露內容作為設計或修改其他製程及結構之基礎，以實現本文中所介紹之實施例的相同目的及/或達成相同優點。熟習此項技藝者亦應當認知，此均等構造不脫離本揭露內容的精神及範圍，且在不脫離本揭露內容之精神及範圍之情況下，熟習此項技藝者可在本文中進行各種改變、替換、及變更。
100:半導體元件
101:基材
102:閘極介電
103:閘極電極
104:主動區
105:源極/汲極區
107:閘極間隔件
109:導體區
111:絕緣區
113:層間介電
115:接觸柱塞
116:通孔
117,119,121:介電層
118:導體線路
120:互連接結構
123:蝕刻停止層
125,129:三層狀結構
125A,125B,125C:導體層
129A,129B,129C:導體層
127,131:介電層
133R:右側部分
133L:左側部分
133S:第一導體層
135:鈍化層
137,137A,137B:開口

Claims (10)

  1. 一種半導體元件，包括：一基材；一互連結構，在該基材之上；一蝕刻停止層，在該互連結構之上；及一金屬-絕緣體-金屬電容器，在該蝕刻停止層之上且包括：一底部電極，沿著該蝕刻停止層延伸，其中該底部電極具有一層狀結構，其包括一第一導體層、一第二導體層、及在該第一導體層與該第二導體層之間的一第三導體層，其中該第一導體層及該第二導體層包括一第一材料，該第三導體層包括不同於該第一材料的一第二材料；一第一介電層，在該底部電極之上，其中該第一介電層具有接觸該蝕刻停止層並沿著該蝕刻停止層延伸的一第一部分，及具有接觸及沿著遠離該基材的該底部電極的一上表面延伸的一第二部分；一中間電極，在該第一介電層之上，其中該中間電極具有該層狀結構；一第二介電層，在該中間電極之上；及一頂部電極，在該第二介電層之上。
  2. 如請求項1所述之半導體元件，其中該頂部 電極具有該層狀結構。
  3. 如請求項1所述之半導體元件，其中該中間電極具有一階梯形形狀截面。
  4. 如請求項1所述之半導體元件，其中該中間電極具有與該底部電極橫向地毗鄰的一第一部分，及在該底部電極的垂直上方的一第二部分。
  5. 一種半導體元件，包括：一基材，具有一電晶體；一蝕刻停止層，在該基材之上；及金屬-絕緣體-金屬電容器，在該蝕刻停止層之上且包括：一底部電極，在該蝕刻停止層之上，其中該底部電極覆蓋該蝕刻停止層的一第一部分並暴露該蝕刻停止層的一第二部分，其中該底部電極具有一層狀結構，包括：一第一導體材料的一第一層；該第一導體材料的一第二層；及一第三層，由不同於該第一導體材料的一第二導體材料構成，其中該第三層在該第一層與該第二層之間，且該第三層的厚度小於該第一層的厚度；一第一介電層，在該底部電極及該蝕刻停止層的該第二部分之上； 一中間電極，在該第一介電層之上，其中該中間電極具有與該底部電極相同的一層狀結構；一第二介電層，在該中間電極及該第一介電層之上；及一頂部電極，在該第二介電層之上。
  6. 如請求項5所述之半導體元件，其中該中間電極覆蓋該第一介電層的一第一部分並暴露該第一介電層的一第二部分。
  7. 如請求項6所述之半導體元件，其中該頂部電極覆蓋該第二介電層的一第一部分並暴露該第二介電層的一第二部分。
  8. 一種形成半導體元件之方法，該方法包括以下步驟：在一基材之上形成一電晶體；在該基材之上形成一蝕刻停止層；及在該蝕刻停止層之上形成金屬-絕緣體-金屬電容器，其包括：在該蝕刻停止層之上形成一底部電極，其中該底部電極具有一層狀結構並包括一第一導體層、一第二導體層、及在其之間的一第三導體層，該第一導體層及該第二導體層由一第一導體材料形成，且該第三導體層由不同於 該第一導體材料的一第二導體材料形成，該底部電極形成以覆蓋該蝕刻停止層的一第一部分並暴露該蝕刻停止層的一第二部分，且該第三導體層的厚度小於該第一導體層的厚度；在該蝕刻停止層的該第二部分及該底部電極之上形成一第一介電層；在該第一介電層之上形成一中間電極，其中該中間電極具有該層狀結構，該中間電極形成以覆蓋該第一介電層的一第一部分並暴露該第一介電層的一第二部分；在該第一介電層的一第二部分之上及該中間電極之上形成一第二介電層；及在該第二介電層之上形成一頂部電極，其中該頂部電極形成以覆蓋該第二介電層的一第一部分並暴露該第二介電層的一第二部分。
  9. 如請求項8所述之方法，其中該第一導體材料具有一柱狀多晶結構。
  10. 如請求項8所述之方法，其中該中間電極形成以具有一第一階梯形形狀截面，且該頂部電極形成以具有一第二階梯形形狀截面。
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