TW202347513A - 半導體裝置及其製造方法 - Google Patents
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Abstract
本揭露實施例提供一種半導體裝置的製造方法，包括在第一絕緣層上方形成第一導電層，以及在第一導電層上方形成第一介電層。在第一介電層的第一部分上方形成第二導電層。在第二導電層上方形成第二介電層。在第二介電層以及第一介電層的第二部分上方形成第三導電層。在第三導電層上方形成第三介電層。形成接觸第一導電層的第一導電接點。形成接觸第三導電層的第二導電接點。第二導電層為電性浮動層。
Description
本揭露係有關於一種半導體裝置及其製造方法，特別係有關於一種在極板之間具有浮動極板的電容器裝置及其製造方法。
形成在半導體晶粒(die)上的積體電路(IC)包括數以百萬計或數以十億計的獨立半導體裝置。舉例來說，電晶體裝置被配置以作為切換器(switch)，及/或提供功率增益(power gain)，如此以為IC晶片致能(enable)邏輯功能(例如：用於執行邏輯功能的功能)。IC晶片通常還包括被動電子裝置，例如電容器、電阻器、電感器等裝置。被動裝置被廣泛地用於控制晶片特性(例如：增益、時間常數等)，如此以為積體晶片提供許多不同的功能(例如：在相同晶粒上導入類比與數位電路兩者)。諸如金屬絕緣體金屬(metal- insulator-metal, MIM)電容器的電容器，其至少包括被絕緣介電質所分隔的頂部金屬極板(plate)與底部金屬極板，經常被實施於IC中。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在第一絕緣層上方形成第一導電層，以及在第一導電層上方形成第一介電層。在第一介電層的第一部分上方形成第二導電層。在第二導電層上方形成第二介電層。在第二介電層以及第一介電層的第二部分上方形成第三導電層。在第三導電層上方形成第三介電層。形成接觸第一導電層的第一導電接點。形成接觸第三導電層的第二導電接點。第二導電層為電性浮動層。
本揭露實施例提供一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在第一絕緣層上方形成第一極板層，第一極板層具有第一區域以及第二區域，其中第一區域與第二區域彼此電性隔離。在第一極板層的第一區域及第二區域上方形成第一介電層。在第一極板層之第一區域的第一部分上方形成第二極板層。在第二極板層上方形成第二介電層。在第二介電層以及第一介電層上方形成第三極板層。在第三極板層上方形成第三介電層。形成第一導電通孔，第一導電通孔與第一極板層的第二區域以及第三極板層接觸，並且形成第二導電通孔，第二導電通孔與第一極板層的第一區域接觸。第二極板層為浮動極板層。
本揭露實施例提供一種半導體裝置。上述半導體裝置包括第一導電層，覆蓋第一絕緣層，其中第一導電層包括第一區域以及與第一區域分隔的第二區域。第一介電層覆蓋第一導電層的第一區域以及第二區域。第二導電層覆蓋第一導電層之第一區域的第一部分。第二介電層覆蓋第二導電層以及第一導電層。第三導電層覆蓋第一介電層以及第二介電層。第三介電層覆蓋第三導電層。第一導電接點電性接觸第一導電層的第一區域，並且第二導電接點電性接觸第一導電層的第二區域以及第三導電層。第二導電層為電性浮動層。
應理解的是，以下之揭露提供許多不同實施例或範例，用以實施本揭露之不同特徵。本揭露之各部件及排列方式，其特定實施例或範例敘述於下以簡化說明。理所當然的，這些範例並非用以限制本揭露。舉例來說，組件的尺寸並不限於所揭露的範圍或數值，而是可以根據製程條件及/或所欲獲得之裝置特性進行調整。進一步的，若敘述中有著第一特徵成形於第二特徵之上或上方，其可能包含第一特徵與第二特徵以直接接觸成形之實施例，亦可能包含有附加特徵被形成為夾設於第一特徵與第二特徵之間，而使第一特徵與第二特徵間並非直接接觸之實施例。為使說明簡化且清晰易懂，各種特徵可被以不同比例任意繪製。為使說明簡化，所附圖式中的一些薄層/特徵可被省略。
進一步來說，本揭露可能會使用空間相對術語，例如「在…下方」、「下方」、「低於」、「在…上方」、「高於」及類似詞彙，以便於敘述圖式中一個元件或特徵與其他元件或特徵間之關係。除了圖式所描繪之方位外，空間相對術語亦欲涵蓋使用中或操作中之裝置其不同方位。裝置可能會被轉向不同方位(旋轉90度或其他方位)，而此處所使用之空間相對術語則可相應地進行解讀。此外，術語「由…製成(made of)」可表示「包括(comprising)」或「由…構成(consisting of)」其中之一。
金屬絕緣體金屬(MIM)電容器乃是由兩個金屬層再加上插入其間的介電層所形成的平行板電容器。對MIM電容器有所需求是因為它們在提供高電容的同時，僅使用少量的積體電路面積。MIM電容器被用於能量儲存、訊號濾波(filtering)以及高頻調整(high-frequency tuning)應用。MIM電容器提供比其他類型之電容器更好的可靠度。在一些半導體裝置中，提供了在不同電壓下操作的複數電容器。一或多個電容器可存在於半導體裝置的核心區域(core region)中，並且一或多個電容器可以存在於半導體裝置的輸入/輸出(I/O)區域中。在操作中，I/O區域承受比核心區域更高的電壓。在裝置的製造期間，介電層可能會受到蝕刻操作的傷害。由於I/O區域較高的工作電壓，在I/O區域中，受到蝕刻傷害的介電層可能造成更嚴重的問題。本揭露的實施例在裝置的製造期間限制或是防止對介電層的傷害。本揭露實施例提供經過改善的電容、降低的漏電流、增加的崩潰電壓以及增加的時間相關介電質崩潰(time dependent dielectric breakdown)。
第1圖至第12圖根據本揭露實施例，顯示了MIM電容器裝置之一系列製造製程的多種階段。應理解的是，附加的操作可被提供於第1圖至第12圖所示的製程之前、之中或是之後，並且在方法的附加實施例中，下文所述的一些操作可被取代或是消除。在一些實施例中，操作的順序可被改變。
MIM電容器被形成在基板100上方，如第1圖所示。在一些實施例中，基板100包括結晶或非晶的玻璃、陶瓷或是半導體材料。在一些實施例中，基板100由單晶的半導體材料所製成，例如但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb以及InP。在某些實施例中，基板100由結晶矽所製成。在一些實施例中，基板100為Si晶圓。在一些實施例中，諸如電晶體110的一或多個電子裝置被形成在基板100上方，並且一或多個層間介電(ILD)層105被形成在基板上方以覆蓋電子裝置。進一步地，一或多個金屬佈線(wiring)層115或是再分配層(redistribution layer, RDL)被設置在ILD層105中。在一些實施例中，第一絕緣層10被設置在ILD層115上方，如第1圖所示。在一些實施例中，第一絕緣層10為結晶或非晶的玻璃或是陶瓷材料。在一些實施例中，第一絕緣層10為氧化矽、氮化矽或氧化鋁，或是氧化物與氮化物層的組合。第一絕緣層10可藉由下列方法形成：化學氣相沉積(chemical vapor deposition, CVD)，包括電漿增強型化學氣相沉積(plasma-enhanced CVD, PE-CVD)、金屬有機化學氣相沉積(metal-organic CVD, MO-CVD)、常壓化學氣相沉積(atmospheric pressure CVD, AP-CVD)以及低壓化學氣相沉積(low pressure CVD, LP-CVD)；原子層沉積(atomic layer deposition, ALD)、電漿增強型原子層沉積(plasma-enhanced ALD, PE-ALD)、濺鍍(sputtering)或其他物理氣相沉積(physical vapor deposition, PVD)，或是任何合適的沉積技術。
在一些實施例中，蝕刻停止層15被形成在第一絕緣層10的下方表面上，如第1圖所示。在一些實施例中，蝕刻停止層15由氮化物形成。在一些實施例中，蝕刻停止層15由氮化矽、SiCN或是SiON所製成。蝕刻停止層的形成，可以藉由CVD、PE-CVD、MO-CVD、AP-CVD、LP-CVD、ALD、PE-ALD、濺鍍或是其他PVD技術，或是任何合適的沉積技術來進行。在一些實施例中，蝕刻停止層15所具有的厚度，處於自約10nm至約100nm的範圍。在厚度低於所揭露之範圍的情況下，可能無法獲得足夠的蝕刻停止效果，而在厚度大於所揭露之範圍的情況下，可能無法提供任何額外的明顯益處，並且可能導致半導體裝置的尺寸變成大得不必要，以及降低裝置的產量。
在如第1圖所示的一些實施例中，接點襯墊(contact pad)20被形成在蝕刻停止層15下方之ILD層105的表面區域處。在一些實施例中，接點襯墊20由金屬所製成，例如鋁、銅、鎳、鉭、鎢、銀、金、鉑或是其合金。接點襯墊20的形成，可藉由在ILD層105上方透過合適的沉積技術沉積金屬層，並接著進行微影圖案化與蝕刻以形成期望的接點襯墊圖案或是配置，其中合適的沉積技術例如濺鍍、電鍍或是任何合適的金屬沉積技術。在其他實施例中，使用鑲嵌(damascene)製程以形成嵌入於ILD層105中的接點襯墊20。在一些實施例中，接點襯墊20與再分配層電性接觸。
第一導電層25被形成在第一絕緣層10的主要表面上方，此主要表面與第一絕緣層10之其上形成有蝕刻停止層15或接點襯墊20的主要表面相對。在一些實施例中，第一導電層25為金屬層。在一些實施例中，金屬層由選自一群組的金屬所製成，此群組由Al、Cu、AlCu合金、TiN、Ti、TaN、Ta、W、Co、Ni及其組合所組成。第一導電層25可藉由透過合適的沉積技術沉積金屬層來形成，例如CVD、濺鍍、電鍍或是任何合適的金屬沉積技術。在一些實施例中，第一導電層25為電容器的第一極板層，因此第一導電層25亦稱為第一極板25。在一些實施例中，第一導電層25所具有的厚度處於約10nm至約200nm的範圍，而在其他實施例中，所具有的厚度處於約20nm至約100nm的範圍。在厚度低於所揭露之範圍的情況下，隨後形成的電容器極板可能沒有足夠的導電率，而在厚度大於所揭露之範圍的情況下，可能無法提供任何額外的明顯益處，並且可能導致半導體裝置的尺寸變成大得不必要，以及降低裝置的產量。
為了簡化本揭露，基板100與ILD層105並未顯示於第2圖至第21圖中。第一導電層25隨後被圖案化以形成開口30，以提供間隔開來的第一區域25a以及第二區域25b，如第2圖所示。在一些實施例中，第一導電層25的圖案化使用了合適的微影與蝕刻技術。在一些實施例中，用於蝕刻第一導電層之合適的蝕刻技術包括乾式蝕刻(包含基於電漿的蝕刻)以及濕式蝕刻技術。第一區域25a可形成裝置的第一極板(或稱底部極板)，而第二區域25b可以形成另一個裝置的另一個底部極板。
第一介電層35隨後被形成在第一導電層的第一區域25a與第二區域25b上方，如第3圖所示。在一些實施例中，第一介電層35亦被形成在開口30中。在一些實施例中，第一介電層35為順應性的(conformal)薄層，在水平與垂直表面上具有實質上相同的厚度。在一些實施例中，第一介電層35由介電材料製成，例如氧化矽或是高k值介電質。在一些實施例中，第一介電層35由二氧化矽製成。在一些實施例中，高k值介電質具有大於3.9的介電常數k。高k值介電材料的範例包括氧化鉿、氧化鉿矽、氮氧化鉿矽、氧化鉿鉭、氧化鉿鈦、氧化鉿鋁、氧化鉿鈦、氧化鉿鋯、氧化鋯、氧化鋯鋁、氧化鋁、氧化鈦、氧化鑭、二氧化鉿-氧化鋁 (HfO
2-Al
2O
3)合金、其他合適的高k值介電材料、及/或其組合。在一些實施例中，第一介電層35包括複數介電材料層(未圖示)，例如具有設置於兩個第二介電材料層間之第一介電材料層的三層結構。在一些實施例中，三層介電層為氧化鉿/氧化鋯/氧化鉿、氧化鋯/氧化鉿/氧化鋯、氧化鉿/氧化鋁/氧化鉿、氧化鋁/氧化鉿/氧化鋁、氧化鋯 /氧化鋁/氧化鋯、或是氧化鋁/氧化鋯/氧化鋁的三層結構。第一介電層35的形成可藉由化學氣相沉積、原子層沉積或是任何合適的方法來進行。在一些實施例中，第一介電層35具有約1nm至約50nm的厚度，並且在其他實施例中，第一介電層35具有約2nm至約20nm的厚度，這取決於設計需求。在厚度低於所揭露之範圍的情況下，極板之間可能缺乏足夠的電性絕緣。在厚度高於所揭露之範圍的情況下，可能會缺乏足夠的電容或是裝置的尺寸變成大得不必要，進而降低裝置的產量。
第二導電層40隨後被形成在第一介電層35上方，如第4圖所示。在一些實施例中，第二導電層40被順應性地形成。第二導電層40的形成，可以由與本文所揭露之第一導電層25相同的材料、相同的厚度以及以相同的方法來進行。
接著，第二導電層40被圖案化，以在第一介電層35的第一部分上方形成第二極板，因此第二導電層40亦稱為第二極板40，如第5圖所示。在一些實施例中，第二極板40僅被形成在第一介電層35的第一部分上方。第二導電層40藉由合適的微影與蝕刻操作從第一介電層35的其他部分移除。
第二介電層45隨後被形成為環繞第二導電層40，如第6圖所示。第二介電層45可被順應性地形成在第二導電層40以及第一介電層35上方。在一些實施例中，第二介電層45之設置於第一介電層上方的部分，藉由合適的微影與蝕刻操作移除。在一些實施例中，第二介電層45可以保留並覆蓋在第一介電層35上方，進而在形成有兩個介電層的那些部分上方提供較厚的介電層。如圖所示，當在截面中觀察時，第二導電層(極板)40被第一介電層35、第二介電層45在四個側面上包圍或是完全包圍。第二導電層40的形成，可以藉由與本文參照第一導電層25所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第二導電層40的材料及厚度與第一導電層25相同，在其他實施例中，第二導電層40的材料或是厚度與第一導電層25不同，這取決於設計需求。接著，第三導電層50被形成在第一介電層35、第二介電層45上方。第三導電層50的形成，可以藉由與本文參照第一導電層25及第二導電層40所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第三導電層50的材料及厚度與第一導電層25或第二導電層40相同，在其他實施例中，第三導電層50的材料或是厚度與第一導電層25或第二導電層40不同，這取決於設計需求。
第三導電層50隨後被圖案化以形成第三極板(或稱頂部極板)，因此第三導電層50亦被稱為第三極板50，如第7圖所示。可以使用合適的微影與蝕刻操作來圖案化第三導電層。
第三介電層55接著被形成在第三導電層50上方，如第8圖所示。在一些實施例中，第三介電層55亦被形成在第一介電層35的一部分上方。在第三介電層55被形成於第一介電層35上方的情況下，介電層的組合厚度大於單獨的第一介電層35或是第三介電層55。在第三介電層55與第一介電層35重疊的一些實施例中，介電層的組合厚度約為第一介電層35之厚度的兩倍。接著，在一些實施例中，第四導電層60被形成在第三介電層55上方。在一些實施例中，第四導電層60與第三介電層55為順應性的薄層。第三介電層55的形成，可以藉由與本文參照第一介電層35及第二介電層45所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。並且第四導電層60的形成，可以藉由與本文參照第一導電層25、第二導電層40及第三導電層50所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第三介電層由與第一介電層35或第二介電層45不同的材料或是不同厚度所製成。在一些實施例中，第四導電層由與第一導電層25、第二導電層40或第三導電層50不同的材料或是不同厚度所製成。
在一些實施例中，第四導電層60接著被圖案化以形成第四極板，因此第四導電層60亦稱為第四極板60，如第9圖所示。在一些實施例中，第四極板60被形成在第一導電層25之第一區域的第一部分上方。在一些實施例中，第四極板60位於第二極板40上方，並且與第二極板40實質上垂直對準。在一些具有較高電容要求的實施例中，第四極板60被用於半導體裝置的核心區域。另一方面，在電容要求較低的輸入/輸出區域中，於一些實施例中並未包括第四極板。
在一些實施例中，第二絕緣層(或稱上方絕緣層)65被形成於第三介電層55或第四導電層60上方，如第10圖所示。第二絕緣層65為氧化物或氮化物。在一些實施例中，第二絕緣層65由氧化矽、氮化矽或氧化鋁製成，並且藉由CVD、ALD或是MOCVD形成。在一些實施例中，第二絕緣層65為旋塗式玻璃(spin-on glass, SOG)、氟矽酸鹽玻璃、有機矽酸鹽玻璃、旋塗式有機聚合物介電質、或是旋塗式矽基聚合物介電質。在一些實施例中，第二絕緣層65的上方表面藉由化學機械研磨(CMP)操作或回蝕刻(etch back)操作而被平坦化。
在一些實施例中，第一開口70a及第二開口70b藉由合適的蝕刻製程被形成於裝置結構中。如第11圖所示，第一開口70a及第二開口70b延伸至接點襯墊20。藉由使用合適的濕式或乾式蝕刻操作，第二絕緣層65、第一介電層35、第三介電層55、第一導電層25、第三導電層50、第一絕緣層(或稱下方絕緣層)10以及蝕刻停止層15被蝕刻。在一些實施例中，使用了對被蝕刻的每一個薄層具有選擇性的不同蝕刻劑。
隨後以導電材料填充第一開口70a及第二開口70b，以形成第一導電通孔75a及第二導電通孔75b，如第12圖所示。在一些實施例中，導電材料為金屬。在一些實施例中，金屬選自一群組，此群組由Al、Cu、W、Ta、Ti、Ni及其合金所組成。金屬可藉由合適的技術來沉積在第一開口70a以及第二開口70b中，合適的技術包括濺鍍、CVD、ALD、電鍍或者是熱蒸鍍(thermal evaporation)等。
在第12圖中，MIM電容器被形成在第二導電通孔75b及第三極板50與第一導電通孔75a及第一極板25之間，並且第一介電層35及第二介電層45位於其間。第一導電通孔75a與第一極板25電性接觸，第二導電通孔75b與第三極板50電性接觸，並且第二極板40並未與第一或第二導電通孔電性接觸，而且是電性浮動的(floating)。在本實施例中，此電性浮動的第二極板40被插入至MIM電容器之中。在一些實施例中，隨後對沉積在第二絕緣層65之頂部上的金屬執行平坦化操作。在一些實施例中，於開口中沉積金屬之後，使用合適的微影與蝕刻操作來執行圖案化操作，以在第二絕緣層65的上方表面上形成接點襯墊。
第13圖至第21圖根據本揭露實施例，顯示了MIM電容器裝置之一系列製造製程的多種階段。應理解的是，附加的操作可被提供於第13圖至第21圖所示的製程之前、之中或是之後，並且在方法的附加實施例中，下文所述的一些操作可被取代或是消除。在一些實施例中，操作的順序可被改變。
在一些實施例中，於形成第5圖所示的結構之後，第二介電層45被形成在第二極板40上方，如第13圖所示。第二介電層45可被順應性地形成在第二導電層40與第一介電層35上方，且接著第二介電層45之設置於第一介電層上方的部分，可藉由合適的微影與蝕刻操作移除。在一些實施例中，第二介電層45可以保留並覆蓋於第一介電層35上方，進而在形成有兩個介電層的那些部分上方提供較厚的介電層。如圖所示，當在截面中觀察時，第二導電層40被第一介電層35、第二介電層45在四個側面上包圍或是完全地包圍。第二導電層40的形成，可以藉由與本文參照第一導電層25所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第二導電層40的材料及厚度與第一導電層25相同，在其他實施例中，第二導電層40的材料或是厚度與第一導電層25不同，這取決於設計需求。接著，第三導電層80被形成在第一介電層35、第二介電層45上方，如第14圖所示。第三導電層80的形成，可以藉由與本文參照第一導電層25及第二導電層40所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第三導電層80的材料及厚度與第一導電層25或第二導電層40相同，在其他實施例中，第三導電層80的材料或是厚度與第一導電層25或第二導電層40不同，這取決於設計需求。
第三導電層80隨後被圖案化以形成第三極板(或稱頂部極板)，因此第三導電層80亦稱為第三極板80，如第15圖所示。可以使用合適的微影與蝕刻操作來圖案化第三導電層。在一些實施例中，第三極板80具有與第二極板40約略相同的長度。在一些實施例中，第三極板80與第二極板40實質上垂直對準。
第三介電層85接著被形成在第三導電層80上方，並且第四導電層120接著被形成在第三介電層85上方，且被圖案化以形成第四極板，因此第四導電層120亦稱為第四極板120，如第16圖所示。如圖所示，當在截面中觀察時，第三極板80被第三介電層85、第二介電層45在四個側面上包圍或是完全地包圍。然後，第四導電層120被形成在第三介電層85上方。在一些實施例中，第四導電層120與第三介電層85為順應性的薄層。第三介電層85的形成，可以藉由與本文參照第一介電層35及第二介電層45所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。第四導電層120的形成，可以藉由與第一導電層25、第二導電層40及第三導電層80相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第三介電層85由與第一介電層35或第二介電層45不同的材料或是不同厚度所製成。在一些實施例中，第四導電層120由與第一導電層25、第二導電層40或第三導電層80不同的材料或是不同厚度所製成。
第四介電層125接著被形成在第四導電層120上方，並且第五導電層130接著被形成在第四介電層125上方，如第17圖所示。在一些實施例中，第四介電層125亦被形成在第一介電層35的一部分上方。在第四介電層125被形成於第一介電層35上方的情況下，介電層的組合厚度大於單獨的第一介電層35或是第四介電層125。在第四介電層125與第一介電層35重疊的一些實施例中，介電層的組合厚度約為第一介電層35之厚度的大約兩倍。
接著，在一些實施例中，第五導電層130被形成在第四介電層125上方。在一些實施例中，第五導電層130與第四介電層125為順應性的薄層。第四介電層125的形成，可以藉由與本文參照第一介電層35、第二介電層45及第三介電層85所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。第五導電層130的形成，可以藉由與第一導電層25、第二導電層40、第三導電層80及第四導電層120相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第四介電層125由與第一介電層35、第二介電層45或第三介電層85不同的材料或是不同厚度所製成。在一些實施例中，第五導電層130由與第一導電層25、第二導電層40、第三導電層80或第四導電層120不同的材料或是不同厚度所製成。在一些實施例中，第五導電層130接著被圖案化以形成第五極板，因此第五導電層130亦稱為第五極板130，如第18圖所示。在一些實施例中，第五極板130位於第二極板40或是第三極板80上方，並且與第二極板40或是第三極板80實質上垂直對準。
在一些實施例中，第二絕緣層(或稱上方絕緣層)65被形成於第四介電層125或第五導電層130上方，如第19圖所示。第二絕緣層65為氧化物或氮化物。在一些實施例中，第二絕緣層由氧化矽、氮化矽或氧化鋁製成，並且藉由CVD、ALD或是MOCVD形成。在一些實施例中，第二絕緣層65的上方表面藉由化學機械研磨(CMP)操作或回蝕刻操作進行平坦化。
在一些實施例中，第一開口70a及第二開口70b藉由合適的蝕刻操作被形成於裝置結構中。如第20圖所示，第一開口70a及第二開口70b延伸至接點襯墊20。藉由使用合適的濕式或乾式蝕刻操作，第二絕緣層65、第一介電層35、第四介電層125、第一導電層25、第四導電層120、第一絕緣層10以及蝕刻停止層15被蝕刻。在一些實施例中，使用了對被蝕刻的每一個薄層具有選擇性的不同蝕刻劑。
隨後以導電材料填充第一開口70a及第二開口70b，以形成第一導電通孔75a及第二導電通孔75b，如第21圖所示。在一些實施例中，導電材料為金屬。在一些實施例中，金屬選自一群組，此群組由Al、Cu、W、Ta及其合金所組成。金屬可藉由合適的技術沉積在第一開口70a及第二開口70b中，合適的技術包括濺鍍、CVD、ALD、電鍍或是熱蒸鍍等。第一導電通孔75a與第一極板(或稱底部極板)25電性接觸，第二導電通孔75b與第四極板(或稱頂部極板)120電性接觸，並且第二極板40及第三極板80並未與第一或第二導電通孔電性接觸，而且是電性浮動的。在本實施例中，這兩個電性浮動的第二極板40及第三極板80被插入至MIM電容器之中。在一些實施例中，隨後對沉積在第二絕緣層65之頂部上的金屬執行平坦化操作。在一些實施例中，於開口中沉積金屬之後，使用合適的微影與蝕刻操作來執行圖案化操作，以在第二絕緣層65的上方表面上形成接點襯墊。
在一些實施例中，三個或更多個浮動極板被形成在底部極板(第一極板25)與頂部極板(第四極板120)之間。在一些實施例中，底部與頂部極板之間的浮動極板的數量範圍處於1到10之間，而在其他實施例中，浮動極板的數量範圍處於2到5之間。儘管底部極板(第一極板25)與頂部極板(第四極板120)之間的兩個或更多個浮動極板會提供更高的崩潰電壓，但是複數浮動極板會導致比底部與頂部極板之間的單一浮動極板更低的電容。
第22圖至第33圖根據本揭露實施例，顯示了MIM電容器裝置之一系列製造製程的多種階段。應理解的是，附加的操作可被提供於第22圖至第33圖所示的製程之前、之中或是之後，並且在方法的附加實施例中，下文所述的一些操作可被取代或是消除。在一些實施例中，操作的順序可被改變。
MIM電容器被形成在基板100上方，如第22圖所示。基板100可為本文參照第1圖所揭露的任何材料。在一些實施例中，諸如電晶體110的一或多個電子裝置被形成在基板100上方，並且一或多個層間介電(ILD)層105被形成在基板上方以覆蓋電子裝置。進一步地，一或多個金屬佈線層115或是再分配層(RDL)被設置在ILD層105中。在一些實施例中，第一絕緣層10被設置在ILD層115上方，如第22圖所示。第一絕緣層10的形成，可藉由本文參照第1圖之第一絕緣層10所揭露的任何材料及任何技術來進行。在一些實施例中，蝕刻停止層15被形成在第一絕緣層10的下方表面上方，如第22圖所示。蝕刻停止層15的形成，可藉由與本文參照第1圖所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，接點襯墊20被形成在蝕刻停止層15上。接點襯墊20的形成，可藉由與本文參照第1圖所揭露之內容相同的材料以及相同的厚度來進行。第一導電層25被形成在第一絕緣層10的主要表面上方，此主要表面與第一絕緣層10之上方形成有蝕刻停止層15或接點襯墊20的主要表面相對。第一導電層25的形成，可藉由與本文參照第1圖所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。
第一導電層25隨後被圖案化以形成複數開口30a、30b，以提供間隔開來的第一區域25a、第二區域25b以及第三區域25c，如第23圖所示。為了簡化本揭露，基板100以及ILD層105並未顯示於第23圖至第33圖中。在一些實施例中，第一導電層25的圖案化使用了合適的微影與蝕刻技術。第一區域25a、第二區域25b以及第三區域25c可以形成第一裝置、第二裝置以及第三裝置的底部極板。
第一介電層35隨後被形成在第一導電層的第一區域25a、第二區域25b與第三區域25c上方，如第24圖所示。在一些實施例中，第一介電層35被形成於開口30a、30b中。在一些實施例中，第一介電層35為順應性的薄層，在水平與垂直表面上具有實質上相同的厚度。第一介電層35的形成，可藉由與本文參照第3圖所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。
第二導電層40隨後被形成在第一介電層35上方，如第25圖所示。在一些實施例中，第二導電層40被順應性地形成。在一些實施例中，第二導電層40於沉積後被平坦化。第二導電層40的形成，可藉由與本文所揭露之第一導電層25相同的材料、相同的厚度以及相同的方法來進行。
接著，第二導電層40被圖案化，以在第一介電層35之覆蓋第一導電層的第一區域25a的部分上方形成極板，並且在第一介電層35之覆蓋第一導電層的第二區域25b及第三區域25c的另一個部分上方形成另一個極板，如第26圖所示。第二導電層40藉由合適的微影與蝕刻操作從第一介電層35的其他部分移除。
第二介電層45隨後被形成在第二導電層40以及第一介電層35上方，如第27圖所示。第二介電層45可被順應性地形成在第二導電層40以及第一介電層35上方，並且第二介電層45之設置於第一介電層35上方的部分，可接著藉由合適的微影與蝕刻操作移除。在一些實施例中，第二介電層45可以保留並覆蓋在第一介電層35上方，進而在形成有兩個介電層的那些部分上方提供較厚的介電層。如圖所示，當在截面中觀察時，覆蓋第一導電層之第一區域25a第二導電層40，被第一介電層35、第二介電層45在四個側面上包圍或是完全包圍。第二導電層40的形成，可以藉由與本文參照第一導電層25所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第二導電層40的材料及厚度與第一導電層25相同，在其他實施例中，第二導電層40的材料或是厚度與第一導電層25不同，這取決於設計需求。接著，第三導電層50被形成在第一介電層35、第二介電層45上方。第三導電層50的形成，可以藉由與本文參照第一導電層25及第二導電層40所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第三導電層50的材料及厚度與第一導電層25或第二導電層40相同，在其他實施例中，第三導電層50的材料或是厚度與第一導電層25或第二導電層40不同，這取決於設計需求。
第三導電層50隨後被圖案化以形成間隔開來的第三極板50(或稱為頂部極板)，如第28圖所示。可以使用合適的微影與蝕刻操作來圖案化第三導電層。
第三介電層55接著被形成在第三導電層50上方，如第29圖所示。在一些實施例中，第三介電層55亦被形成在第一介電層35以及第二介電層45的一部分上方。在第三介電層55被形成於第一介電層35或第二介電層45上方的情況下，介電層的組合厚度大於單獨的第一介電層35、第二介電層45或是第三介電層55。在第三介電層55與第一介電層35或第二介電層45重疊的一些實施例中，介電層的組合厚度約為第一介電層35之厚度的兩倍。接著，在一些實施例中，第四導電層60被形成在第三介電層55上方。在一些實施例中，第四導電層60與第三介電層55為順應性的薄層。第三介電層55的形成，可以藉由與本文參照第一介電層35及第二介電層45所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。第四導電層60的形成，可以藉由與本文參照第一導電層25、第二導電層40及第三導電層50所揭露之內容相同的材料、相同的操作以及相同的厚度來進行。在一些實施例中，第三介電層由與第一介電層35或第二介電層45不同的材料或是不同厚度所製成。在一些實施例中，第四導電層由與第一導電層25、第二導電層40或第三導電層50不同的材料或是不同厚度所製成。在一些實施例中，於形成第四導電層60時，執行一或多個沉積與平坦化操作。
在一些實施例中，第四導電層60接著被圖案化以形成複數第四極板60，如第30圖所示。在一些實施例中，第四極板60中的一者被形成在第一導電層25之第一區域25a的第一部分上方。在一些實施例中，形成於第一導電層之第一區域25a的第一部分上方的第四極板60，位於形成在第一導電層25之第一區域25a上方的第二極板40上方，並且與形成在第一導電層25之第一區域25a上方的第二極板40實質上垂直對準。
在一些實施例中，第二絕緣層(或稱上方絕緣層)65被形成於第三介電層55或第四導電層60上方，如第31圖所示。第二絕緣層65的形成，可藉由與本文參照第10圖所揭露之內容相同的材料以及相同的操作來進行。
在一些實施例中，第一開口70a、第二開口70b以及第三開口70c藉由合適的蝕刻操作被形成於裝置結構中。如第32圖所示，第一開口70a、第二開口70b以及第三開口70c延伸至接點襯墊20。藉由使用合適的濕式或乾式蝕刻操作，第二絕緣層65、第一介電層35、第二介電層45、第三介電層55、第一導電層25、第二導電層40、第三導電層50、第一絕緣層10以及蝕刻停止層15被蝕刻。在一些實施例中，使用了對被蝕刻的每一個薄層具有選擇性的不同蝕刻劑。
隨後以導電材料填充第一開口70a、第二開口70b以及第三開口70c，以形成第一導電通孔75a、第二導電通孔75b以及第三導電通孔75c，如第33圖所示。兩個MIM電容器結構(第一電容器結構90a、第二電容器結構90b)顯示於第33圖中。在一些實施例中，導電通孔的形成，可藉由與本文參照第12圖所揭露之內容相同的材料以及相同的操作來進行。第一導電通孔75a與第一電容器結構90a的第一極板(第一區域25a)電性接觸。第二導電通孔75b與第一電容器結構90a與第二電容器結構90b的第三極板50以及第二電容器結構90b的第一極板(第二區域25b)電性接觸。第三導電通孔75c與第二電容器結構90b的第二極板40以及第二電容器結構90b的第四極板60電性接觸。第一電容器結構90a的第二極板40並未與第一導電通孔75a或是第二導電通孔75b電性接觸，並且是電性浮動的。
如圖所示，第一電容器結構90a包括第一極板25與第三極板50間之浮動的第二極板40，而第二電容器結構90b並未包括介於中間的浮動極板。在一些實施例中，第一電容器結構90a用於較高電壓的應用，例如半導體裝置的輸入/輸出區域，而第二電容器結構90b用於較低電壓的應用，例如半導體裝置的核心區域。第一導電通孔75a與半導體裝置之較高壓的部分電性接觸，而第三導電通孔75c與半導體裝置之較低電壓的部分電性接觸。在一些實施例中，第二導電通孔75b連接至接地。
如圖所示，在一些實施例中，第二電容器結構90b包括核心區域中的複數電容器，這取決於與導電層之電性連接的配置。舉例來說，電容器可由第一導電層的極板(第二區域25b)、第一介電層35以及第二導電層的第二極板40所形成。另一個電容器可由第三導電層的第三極板50、第三介電層55以及第四導電層的第四極板60所形成。還有一個電容器可由第一導電層的極板(第二區域25b)、第一介電層35、第三介電層55以及第四導電層的第四極板60所形成。複數電容器可被串聯連接，並且核心區域的整體電容可以藉由改變通往(to)一或多個電容器之極板的電性連接來進行變化。
在一些實施例中，隨後對沉積在第二絕緣層65之頂部上的金屬執行平坦化操作。在一些實施例中，於開口中沉積金屬之後，使用合適的微影與蝕刻操作執行圖案化操作，以在第二絕緣層65的上方表面上形成接點襯墊。
其他的實施例包括在前述操作之前、之中或是之後的其他操作。這些實施例進一步包括經由圖案化硬遮罩的開口蝕刻基板以在基板中形成溝槽；以介電材料填充溝槽；執行化學機械研磨(CMP)製程以形成淺溝槽隔離(STI)特徵；磊晶沉積；摻雜物佈植；形成金屬線與互連(interconnect)；或是平坦化操作。
在一些實施例中，所揭露的方法包括在諸如矽晶圓的主基板上形成附加的裝置。在一些實施例中，積體電路被形成在矽晶圓上，積體電路包括根據本揭露的一或多個MIM電容器，以及複數的二極體、場效電晶體(FET)、金屬氧化物半導體場效電晶體(MOSFET)、互補式金屬氧化物半導體(CMOS)電晶體、雙極性電晶體、高壓電晶體、高頻電晶體、鰭式場效電晶體(FinFET)結構、其他三維(3D)FET、記憶體單元、電感器及其組合。前述為非限制性之裝置/結構的範例，它們可以使用本文所述的方法進行製造及/或改進。
根據本揭露實施例的MIM電容器提供經過改善的頻率降級特性，如第34圖所示。在100赫茲(Hz)至1MHz的頻率範圍內，根據本揭露實施例之具有夾設於底部與頂部極板之間的浮動極板的MIM電容器，相較於不具有浮動極板的MIM電容器，在電容降級方面提供了約25%的減少。
根據本揭露實施例的MIM電容器提供了無法預期之經過改善的時間相關介電質崩潰。因此，本揭露實施例提供了較長的操作壽命。在上方與下方金屬極板之間包括浮動極板的一些實施例具有超過20年的預估操作壽命，而在上方與下方極板之間不具有浮動極板的類似電容器，僅具有約4年的預估操作壽命。因此，本揭露一些實施例在預估操作壽命方面提供了約5倍的改善。並且，相對於不具有浮動極板的MIM電容器，根據本揭露的MIM電容器具有較高的操作電壓對壽命斜率。
如第35圖所示，根據本揭露實施例之具有居於其間的浮動極板的MIM電容器，在較高的電壓絕對值下於漏電流方面提供了無法預期之顯著的降低。在一些實施例中，根據本揭露之在底部與頂部極板之間具有浮動極板的MIM電容器，相較於不具有浮動極板的MIM電容器，在漏電流方面提供了約10倍至約1000倍的降低。
進一步地，如第36圖所示，具有居於其間之浮動極板的MIM電容器，在崩潰電壓方面提供了無法預期之顯著的增加。在一些實施例中，根據本揭露之在底部與頂部極板之間具有浮動極板的MIM電容器，相較於不具有浮動極板的MIM電容器，在崩潰方面提供了約0.5伏特(V)的增加。
本揭露一個實施例係有關於一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在第一絕緣層上方形成第一導電層，以及在第一導電層上方形成第一介電層。在第一介電層的第一部分上方形成第二導電層。在第二導電層上方形成第二介電層。在第二介電層以及第一介電層的第二部分上方形成第三導電層。在第三導電層上方形成第三介電層。形成接觸第一導電層的第一導電接點。形成接觸第三導電層的第二導電接點。第二導電層為電性浮動層。
在一個實施例中，上述半導體裝置的製造方法包括在第三介電層上方形成第四導電層。在一個實施例中，上述半導體裝置的製造方法包括在第四導電層以及第三介電層上方形成第二絕緣層。在一個實施例中，第二絕緣層由氧化物或是氮化物所製成。
在一個實施例中，上述半導體裝置的製造方法包括在第二介電層上方形成第五導電層，以及在形成第三導電層之前，於第五導電層上方形成第四介電層。
在一個實施例中，第三介電層被形成在第一介電層的第一部分上方。
在一個實施例中，第一絕緣層包括第一主要表面以及與之相對的第二主要表面，第一導電層被形成在第一主要表面上方，並且一或多個接點襯墊被形成在第二主要表面上。在一個實施例中，第一導電接點或是第二導電接點與一或多個接點襯墊電性接觸。
在一個實施例中，第一介電層、第二介電層或是第三介電層中的至少一者，由高k值材料所製成。
本揭露另一個實施例係有關於一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在第一絕緣層上方形成第一極板層，第一極板層具有第一區域以及第二區域，其中第一區域與第二區域彼此電性隔離。在第一極板層的第一區域及第二區域上方形成第一介電層。在第一極板層之第一區域的第一部分上方形成第二極板層。在第二極板層上方形成第二介電層。在第二介電層以及第一介電層上方形成第三極板層。在第三極板層上方形成第三介電層。形成第一導電通孔，第一導電通孔與第一極板層的第二區域以及第三極板層接觸，並且形成第二導電通孔，第二導電通孔與第一極板層的第一區域接觸。第二極板層為浮動極板層。
在一個實施例中，第一極板層、第二極板層以及第三極板層由選自一群組的材料製成，其中該群組由Al、Cu、AlCu合金、Ti、TiN、Ta、TaN、W、Co、Ni及其組合所組成。
在一個實施例中，第一絕緣層包括第一主要表面以及與之相對的第二主要表面，第一極板層被形成在第一主要表面上方，蝕刻停止層被形成在第二主要表面上，並且一或多個接點襯墊被形成在蝕刻停止層上。
在一個實施例中，上述半導體裝置的製造方法包括在第三介電層上方形成第四極板層；以及在第四極板層以及第三介電層上方形成第二絕緣層。
在一個實施例中，第一導電通孔與第二導電通孔的形成包括蝕刻第二絕緣層、第三介電層、第一極板層、第一絕緣層以及蝕刻停止層，以形成第一開口以及第二開口；以及在第一開口及第二開口中沉積金屬。在一個實施例中，金屬選自一群組，該群組由Al、Cu、W、Ta、Ti、Ni及其合金組成。
在一個實施例中，第四極板層被形成在第一極板層之第一區域的第一部分上方。
在一個實施例中，上述半導體裝置的製造方法包括在第二介電層上方形成第五極板層；以及在形成第三極板層之前，於第五極板層上方形成第四介電層。
本揭露另一個實施例係有關於一種半導體裝置的製造方法。上述半導體裝置的製造方法包括在第一絕緣層上方形成第一極板層，第一極板層具有第一區域、第二區域以及第三區域，其中第一區域、第二區域以及第三區域彼此間隔開來。在第一極板層的第一區域、第二區域以及第三區域上方形成第一介電層。在第一極板層之第一區域的第一部分上方、第二區域的第二部分上方以及第三區域的第三部分上方形成第二極板層。在第二極板層上方形成第二介電層。在第二介電層以及第一區域上方的第一介電層上方形成第三極板層。在第三極板層上方形成第三介電層。形成第一導電通孔，第一導電通孔與第一極板層的第一區域接觸。形成第二導電通孔，第二導電通孔與第一極板層的第二區域以及第三極板層接觸，並且形成第三導電通孔，第三導電通孔與第二極板層接觸。
在一個實施例中，第三介電層被形成為與第二介電層的一部分以及第一介電層的一部分接觸。
在一個實施例中，第一極板層被形成於第一絕緣層的第一主要表面上方並且與第一主要表面接觸，而蝕刻停止層被形成在第一絕緣層的第二主要表面上並且與第二主要表面接觸。
在一個實施例中，上述半導體裝置的製造方法包括在第三介電層上方形成第四極板層，其中第四極板層包括彼此電性隔離的第一部分及第二部分，第一部分被形成在第一極板層的第一區域上方，而第二部分被形成在第一極板層的第二區域上方。
在一個實施例中，上述半導體裝置的製造方法包括在第四極板層以及第三介電層上方形成第二絕緣層。
本揭露另一個實施例係有關於一種半導體裝置。上述半導體裝置包括第一導電層，覆蓋第一絕緣層，其中第一導電層包括第一區域以及與第一區域分隔的第二區域。第一介電層覆蓋第一導電層的第一區域以及第二區域。第二導電層覆蓋第一導電層之第一區域的第一部分。第二介電層覆蓋第二導電層以及第一導電層。第三導電層覆蓋第一介電層以及第二介電層。第三介電層覆蓋第三導電層。第一導電接點電性接觸第一導電層的第一區域，並且第二導電接點電性接觸第一導電層的第二區域以及第三導電層。第二導電層為電性浮動層。
在一個實施例中，當從截面圖中觀察時，第二導電層被複數介電層四面包圍。
在一個實施例中，上述半導體裝置包括第四導電層，設置於第一導電層之第一區域的第一部分上方的第三介電層上方。在一個實施例中，上述半導體裝置包括第二絕緣層，設置於第四導電層以及第三介電層上方。在一個實施例中，第一導電接點以及第二導電接點與第一絕緣層、第一導電層、第一介電層和第二絕緣層直接接觸。
在一個實施例中，第一絕緣層包括第一主要表面以及與之相對的第二主要表面，第一導電層設置於第一主要表面上方，並且上述半導體裝置更包括設置於第二主要表面上之間隔開來的兩個接點襯墊，其中第一導電接點與間隔開來的兩個接點襯墊中的一者電性接觸，而第二導電接點與間隔開來的兩個接點襯墊中的另一者電性接觸。
在一個實施例中，第一介電層、第二介電層以及第三介電層中的至少一者，由高k值材料所製成。
在一個實施例中，上述半導體裝置包括電性浮動的第五導電層，設置於第二導電層與第三導電層之間。
本揭露另一個實施例係有關於一種半導體裝置。上述半導體裝置包括設置於第一絕緣層上方的第一極板層，第一極板層具有第一區域以及第二區域，其中第一區域與第二區域彼此電性隔離。第一介電層被設置於第一極板層的第一區域及第二區域上方。第二極板層被設置於第一極板層之第一區域的第一部分上方。第二介電層被設置於第二極板層上方。第三極板層被設置於第二介電層以及第一介電層上方。第三介電層被設置於第三極板層上方。第一導電通孔與第一極板層的第二區域以及第三極板層電性接觸，並且第二導電通孔與第一極板層的第一區域電性接觸。第二極板層為浮動層。
在一個實施例中，上述半導體裝置包括第四極板層，設置於第一極板層之第一區域的第一部分上方的第三介電層上方。在一個實施例中，上述半導體裝置包括第二絕緣層，設置於第四極板層以及第三介電層上方。在一個實施例中，第一絕緣層與第二絕緣層由氧化物、氮化物或其組合所製成。
在一個實施例中，第一導電通孔以及上述第二導電通孔與第一絕緣層、第一極板層、第一介電層和第二絕緣層直接接觸。
在一個實施例中，第四極板層與第一導電通孔以及上述第二導電通孔電性隔離。在一個實施例中，第一極板層、第二極板層以及第三極板層由選自一群組的材料製成，其中該群組由Al、Cu、W、Ta、Ti、Ni及其合金所組成。
在一個實施例中，上述半導體裝置包括電性浮動的第五極板層，設置於第二極板層與第三極板層之間。
本揭露另一個實施例係有關於一種半導體裝置。上述半導體裝置包括第一電容器結構，第一電容器結構包括設置於第一絕緣層上的第一極板、設置於第一極板上方的第一介電層、設置於第一介電層之第一部分上方的浮動極板、設置於浮動極板上方的第二介電層、設置於第一介電層與第二介電層上方的第二極板、以及設置於第二極板上方的第三介電層。上述半導體裝置包括第二電容器結構，第二電容器結構包括設置於第一絕緣層上方的第三極板、設置於第三極板上方的第四介電層、設置於第四介電層上方的第四極板、以及設置於第四極板上方的第五介電層。第一導電通孔電性接觸第一極板，而第二導電通孔電性接觸第二極板以及第三極板。
在一個實施例中，上述半導體裝置包括第五極板，設置於第二極板上方的第三介電層上方。
在一個實施例中，上述半導體裝置包括第六極板，設置於第五介電層上方。
在一個實施例中，上述半導體裝置包括第二絕緣層，設置於第一電容器結構以及第二電容器結構上方。
在一個實施例中，第一絕緣層具有第一主要表面以及與之相對的第二主要表面，其中第一主要表面與第一極板和第三極板直接接觸；蝕刻停止層被設置於第二主要表面上；以及設置於蝕刻停止層上的第一接點襯墊、第二接點襯墊和第三接點襯墊，其中第一接點襯墊、第二接點襯墊與第三接點襯墊彼此間隔開來，並且第一接點襯墊與第一導電通孔電性接觸、第二接點襯墊與第二導電通孔電性接觸、以及第三接點襯墊與第三導電通孔電性接觸。
在一個實施例中，當從截面圖中觀察時，浮動極板被複數介電層四面包圍。
前述內文概述多項實施例或範例之特徵，如此可使於本技術領域中具有通常知識者更佳地瞭解本揭露之態樣。本技術領域中具有通常知識者應當理解，他們可輕易地以本揭露為基礎設計或修改其他製程及結構，以完成相同之目的及/或達到與本文介紹之實施例或範例相同之優點。本技術領域中具有通常知識者亦需理解，這些等效結構並未脫離本揭露之精神及範圍，且在不脫離本揭露之精神及範圍之情況下，可對本揭露進行各種改變、置換以及變更。
10:第一絕緣層
15:蝕刻停止層
20:接點襯墊
25:第一導電層/第一極板
25a:第一區域
25b:第二區域
25c:第三區域
30:開口
30a,30b:開口
35:第一介電層
40:第二導電層/第二極板
45:第二介電層
50:第三導電層/第三極板
55:第三介電層
60:第四導電層/第四極板
65:第二絕緣層
70a:第一開口
70b:第二開口
70c:第三開口
75a:第一導電通孔
75b:第二導電通孔
75c:第三導電通孔
80:第三導電層/第三極板
85:第三介電層
90a:第一電容器結構
90b:第二電容器結構
100:基板
105:ILD層
110:電晶體
115:金屬佈線層
120:第四導電層/第四極板
125:第四介電層
130:第五導電層/第五極板
本揭露自後續實施方式及附圖可以得到更佳的理解。須強調的是，依據產業之標準作法，各種特徵並未按比例繪製，並且僅用於說明之目的。事實上，各種特徵之尺寸可能任意增加或減少以使論述清晰易懂。
第1圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第2圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第3圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第4圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第5圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第6圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第7圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第8圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第9圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第10圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第11圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第12圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第13圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第14圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第15圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第16圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第17圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第18圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第19圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第20圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第21圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第22圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第23圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第24圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第25圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第26圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第27圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第28圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第29圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第30圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第31圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第32圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第33圖根據本揭露實施例，顯示了半導體裝置之一系列製造操作的一個階段。
第34圖根據本揭露實施例，顯示了頻率降級(degradation)對MIM電容器的電容。
第35圖根據本揭露實施例，顯示了MIM電容器的電壓對漏電流。
第36圖根據本揭露實施例，顯示了MIM電容器的崩潰電壓。
10:第一絕緣層
15:蝕刻停止層
20:接點襯墊
25:第一導電層/第一極板
35:第一介電層
40:第二導電層/第二極板
45:第二介電層
50:第三導電層/第三極板
55:第三介電層
60:第四導電層/第四極板
65:第二絕緣層
75a:第一導電通孔
75b:第二導電通孔
Claims (20)
- 一種半導體裝置的製造方法，包括： 在一第一絕緣層上方形成一第一導電層； 在上述第一導電層上方形成一第一介電層； 在上述第一介電層的一第一部分上方形成一第二導電層； 在上述第二導電層上方形成一第二介電層； 在上述第二介電層以及上述第一介電層的一第二部分上方形成一第三導電層； 在上述第三導電層上方形成一第三介電層； 形成接觸上述第一導電層的一第一導電接點；以及 形成接觸上述第三導電層的一第二導電接點； 其中上述第二導電層為電性浮動層。
- 如請求項1之半導體裝置的製造方法，更包括在上述第三介電層上方形成一第四導電層。
- 如請求項2之半導體裝置的製造方法，更包括在上述第四導電層以及上述第三介電層上方形成一第二絕緣層。
- 如請求項3之半導體裝置的製造方法，其中上述第二絕緣層由氧化物或是氮化物所製成。
- 如請求項1之半導體裝置的製造方法，更包括： 在上述第二介電層上方形成一第五導電層；以及 在形成上述第三導電層之前，於上述第五導電層上方形成一第四介電層。
- 如請求項1之半導體裝置的製造方法，其中： 上述第一絕緣層包括一第一主要表面以及與之相對的一第二主要表面； 上述第一導電層形成在上述第一主要表面上方；以及 一或多個接點襯墊形成在上述第二主要表面上。
- 如請求項6之半導體裝置的製造方法，其中上述第一導電接點或是上述第二導電接點與上述一或多個接點襯墊電性接觸。
- 如請求項1之半導體裝置的製造方法，其中上述第一介電層、上述第二介電層或是上述第三介電層中的至少一者，由高k值材料所製成。
- 一種半導體裝置的製造方法，包括： 在一第一絕緣層上方形成一第一極板層，上述第一極板層具有一第一區域以及一第二區域，其中上述第一區域與上述第二區域彼此電性隔離； 在上述第一極板層的上述第一區域及上述第二區域上方形成一第一介電層； 在上述第一極板層之上述第一區域的一第一部分上方形成一第二極板層； 在上述第二極板層上方形成一第二介電層； 在上述第二介電層以及上述第一介電層上方形成一第三極板層； 在上述第三極板層上方形成一第三介電層； 形成一第一導電通孔，上述第一導電通孔與上述第一極板層的上述第二區域以及上述第三極板層接觸；以及 形成一第二導電通孔，上述第二導電通孔與上述第一極板層的上述第一區域接觸； 其中上述第二極板層為浮動層。
- 如請求項9之半導體裝置的製造方法，其中上述第一極板層、上述第二極板層以及上述第三極板層由選自一群組的一材料製成，其中上述群組由Al、Cu、AlCu合金、Ti、TiN、Ta、TaN、W、Co、Ni及其組合所組成。
- 如請求項9之半導體裝置的製造方法，其中： 上述第一絕緣層包括一第一主要表面以及與之相對的一第二主要表面； 上述第一極板層形成在上述第一主要表面上方； 一蝕刻停止層形成在上述第二主要表面上；以及 一或多個接點襯墊形成在上述蝕刻停止層上。
- 如請求項11之半導體裝置的製造方法，更包括： 在上述第三介電層上方形成一第四極板層；以及 在上述第四極板層以及上述第三介電層上方形成一第二絕緣層。
- 如請求項12之半導體裝置的製造方法，其中上述第一導電通孔與上述第二導電通孔的形成包括： 蝕刻上述第二絕緣層、上述第三介電層、上述第一極板層、上述第一絕緣層以及上述蝕刻停止層，以形成一第一開口以及一第二開口；以及 在上述第一開口及上述第二開口中沉積一金屬。
- 如請求項13之半導體裝置的製造方法，其中上述金屬選自一群組，上述群組由Al、Cu、W、Ta、Ti、Ni及其合金組成。
- 如請求項9之半導體裝置的製造方法，更包括： 在上述第二介電層上方形成一第五極板層；以及 在形成上述第三極板層之前，於上述第五極板層上方形成一第四介電層。
- 一種半導體裝置，包括： 一第一導電層，覆蓋一第一絕緣層，其中上述第一導電層包括一第一區域以及與上述第一區域分隔的一第二區域； 一第一介電層，覆蓋上述第一導電層的上述第一區域以及上述第二區域； 一第二導電層，覆蓋上述第一導電層之上述第一區域的一第一部分； 一第二介電層，覆蓋上述第二導電層以及上述第一導電層； 一第三導電層，覆蓋上述第一介電層以及上述第二介電層； 一第三介電層，覆蓋上述第三導電層； 一第一導電接點，電性接觸上述第一導電層的上述第一區域；以及 一第二導電接點，電性接觸上述第一導電層的上述第二區域以及上述第三導電層； 其中上述第二導電層為電性浮動層。
- 如請求項16之半導體裝置，其中當從截面圖中觀察時，上述第二導電層被複數介電層四面包圍。
- 如請求項16之半導體裝置，更包括一第四導電層，設置於上述第一導電層之上述第一區域的上述第一部分上方的上述第三介電層上方。
- 如請求項18之半導體裝置，更包括一第二絕緣層，設置於上述第四導電層以及上述第三介電層上方。
- 如請求項19之半導體裝置，其中上述第一導電接點以及上述第二導電接點與上述第一絕緣層、上述第一導電層、上述第一介電層和上述第二絕緣層直接接觸。
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ID=88819400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW112100694A TW202347513A (zh) | 2022-05-25 | 2023-01-07 | 半導體裝置及其製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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| TW (1) | TW202347513A (zh) |
-
2022
- 2022-05-25 US US17/824,436 patent/US20230387192A1/en active Pending
-
2023
- 2023-01-07 TW TW112100694A patent/TW202347513A/zh unknown
- 2023-05-24 CN CN202321272961.9U patent/CN220086040U/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN220086040U (zh) | 2023-11-24 |
| US20230387192A1 (en) | 2023-11-30 |
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