CN111354711A - 半导体存储器装置及其制造方法 - Google Patents

半导体存储器装置及其制造方法 Download PDF

Info

Publication number
CN111354711A
CN111354711A CN201910831000.9A CN201910831000A CN111354711A CN 111354711 A CN111354711 A CN 111354711A CN 201910831000 A CN201910831000 A CN 201910831000A CN 111354711 A CN111354711 A CN 111354711A
Authority
CN
China
Prior art keywords
spacer
bit line
landing pad
dielectric layer
memory device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910831000.9A
Other languages
English (en)
Inventor
李东俊
申相澈
金奉秀
金志永
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN111354711A publication Critical patent/CN111354711A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step

Abstract

一种半导体存储器装置可包括：衬底；位线结构，其在衬底上在一个方向上延伸，位线结构包括侧壁；存储节点接触件，其位于位线结构的侧壁上；第一间隔件和第二间隔件，它们位于位线结构的侧壁与存储节点接触件之间，第一间隔件与第二间隔件通过第一间隔件与第二间隔件之间的空间分离；位线结构上的层间电介质层，层间电介质层包括底表面；间隔件封盖图案，其从层间电介质层的底表面朝着第一间隔件与第二间隔件之间的空间向下延伸；以及着陆焊盘结构，其穿过层间电介质层，着陆焊盘结构耦接至存储节点接触件。

Description

半导体存储器装置及其制造方法
相关申请的交叉引用
本申请要求于2018年12月24日在韩国知识产权局提交的韩国专利申请No.10-2018-0168250的优先权，其全部内容以引用方式全文并入本文中。
技术领域
本发明构思涉及一种半导体存储器装置和/或其制造方法，并且更具体地说，涉及一种包括具有空气间隙的间隔件结构的半导体存储器装置和/或其制造方法。
背景技术
半导体装置因为它们的小尺寸、多功能性和/或低制造成本被认为是电子工业中的重要因素。半导体装置随着电子工业的发展集成度越来越高。例如，半导体装置的图案的线宽因其高的集成度而减小。然而，图案的精细化需要新的曝光技术和/或昂贵的曝光技术，从而难以高度集成半导体装置。因此，近来，针对新集成技术执行了各种研究。
发明内容
本发明构思的一些示例实施例提供了一种可靠性提高的半导体存储器装置及其制造方法。
本发明构思的一方面不限于上述内容，本领域普通技术人员将通过以下描述清楚地理解上文未提及的其它方面。
根据本发明构思的一些示例实施例，一种半导体存储器装置可包括：衬底；位线结构，其在衬底上在一个方向上延伸，位线结构包括侧壁；存储节点接触件，其位于位线结构的侧壁上；第一间隔件和第二间隔件，它们位于位线结构的侧壁与存储节点接触件之间，第一间隔件与第二间隔件通过第一间隔件与第二间隔件之间的空间分离；位线结构上的层间电介质层，层间电介质层包括底表面；间隔件封盖图案，其从层间电介质层的底表面朝着第一间隔件与第二间隔件之间的空间向下延伸；以及着陆焊盘结构，其穿过层间电介质层，着陆焊盘结构耦接至存储节点接触件。
根据本发明构思的一些示例实施例，一种半导体存储器装置可包括：衬底，其包括第一有源区和第二有源区，第一有源区和第二有源区彼此间隔开；位线结构，其耦接至第一有源区，位线结构经过衬底，位线结构包括侧壁；位线结构的侧壁上的间隔件结构；位线结构和间隔件结构上的层间电介质层；以及着陆焊盘结构，其穿过层间电介质层，并且电连接至第二有源区。着陆焊盘结构包括朝着衬底突出的突起，并且突起的底端位于比间隔件结构的顶端低的水平处。
根据本发明构思的一些示例实施例，一种半导体存储器装置可包括：衬底；衬底上的一对位线结构，所述一对位线结构沿着一个方向平行地延伸；存储节点接触件，所述存储节点接触件位于所述一对位线结构之间；所述一对位线结构之间的下着陆焊盘，所述下着陆焊盘位于存储节点接触件上；所述一对位线结构和下着陆焊盘上的层间电介质层，所述层间电介质层包括底表面；以及上着陆焊盘，其穿过层间电介质层并且耦接至下着陆焊盘，上着陆焊盘的底端处于比层间电介质层的底表面低的水平。
根据本发明构思的一些示例实施例，一种制造半导体存储器装置的方法可包括：在衬底上形成位线结构；形成第一间隔件、牺牲间隔件和第二间隔件，第一间隔件、牺牲间隔件和第二间隔件按次序覆盖位线结构的侧壁；在第二间隔件的侧表面上形成下着陆焊盘；通过去除牺牲间隔件在第一间隔件与第二间隔件之间形成空气间隙；在位线结构和下着陆焊盘上形成层间电介质层，层间电介质层填充空气间隙的上部；以及形成穿过层间电介质层的上着陆焊盘，上着陆焊盘耦接至下着陆焊盘。
附图说明
图1A示出了显示根据本发明构思的一些示例实施例的半导体存储器装置的平面图；
图1B示出了沿着图1A的线A-A’和线B-B’截取的剖视图；
图1C示出了沿着图1A的线C-C’和线D-D’截取的剖视图；
图2A和图2B示出了显示图1B的部分A的放大图；
图3A和图3B示出了显示图1B的部分B的放大图；
图4A至图12A示出了显示制造根据本发明构思的一些示例实施例的半导体存储器装置的方法的平面图；
图4B至图12B示出了沿着图4A至图12A的线A-A’和线B-B’截取的剖视图，示出了制造根据本发明构思的一些示例实施例的半导体存储器装置的方法；
图4C至图12C示出了沿着图4A至图12A的线C-C’和线D-D’截取的剖视图，示出了制造根据本发明构思的一些示例实施例的半导体存储器装置的方法。
具体实施方式
现在，将在下面结合附图详细描述根据本发明构思的一些示例实施例的三维半导体存储器装置。
图1A示出了显示根据本发明构思的一些示例实施例的半导体存储器装置的平面图。图1B示出了沿着图1A的线A-A’和线B-B’截取的剖视图。图1C示出了沿着图1A的线C-C’和线D-D’截取的剖视图。图2A和图2B示出了显示图1B的部分A的放大图。图3A和图3B示出了显示图1B的部分B的放大图。半导体存储器装置可为或者可包括诸如动态随机存取(DRAM)装置的易失性存储器装置；然而，本发明构思不限于此，并且半导体存储器装置可为或者可包括非易失性存储器装置。
参照图1A、图1B和图1C，可在半导体衬底100中设置限定有源区ACT的装置隔离层101。半导体衬底100可包括硅衬底、锗衬底和硅-锗衬底中的一个或多个。半导体衬底100可包括绝缘体上硅(SOI)衬底。
有源区ACT可沿着第一方向D1和第二方向D2二维地排列。例如，有源区ACT中的每一个可具有矩形或条形。当在平面图中看时，有源区ACT可按照z字形排列，并且有源区ACT的主轴可以在相对于第一方向D1和第二方向D2的对角线方向上。对角线方向相对于第一方向D1的角可在约55度与约80度之间，例如，约70；然而，本发明构思不限于此。
字线WL可布置在半导体衬底100中。当在平面图中观看时，字线WL可在第一方向D1上延伸，以经过有源区ACT和装置隔离层101。字线WL可沿着第二方向D2排列。栅极电介质层103可设置在字线WL之一与半导体衬底100之间。
例如，栅极凹陷102可设置在有源区ACT和装置隔离层101中。栅极电介质层103可共形地覆盖栅极凹陷102的内侧壁。栅极电介质层103可通过原位蒸汽生成(ISSG)工艺形成；然而，本发明构思不限于此。字线WL可填充其中设有栅极电介质层103的栅极凹陷102的下部。字线WL的顶表面可低于半导体衬底100的顶表面。字线WL可通过物理气相沉积(PVD)工艺和/或化学气相沉积(CVD)工艺(诸如等离子体增强的化学气相沉积(PECVD)工艺)形成。字线WL可在其顶表面上设置有填充栅极凹陷102的其余部分的硬掩模图案105。硬掩模图案105的顶表面可与半导体衬底100的顶表面处于基本相同水平处。硬掩模图案105可包括绝缘材料，诸如氮化物(Si3N4)绝缘材料和/或氧化物(SiO2)绝缘材料。
可在有源区ACT中设有彼此间隔开的第一杂质区1a和第二杂质区1b。第一杂质区1a和第二杂质区1b可具有相对于有源区ACT的顶表面的深度。第一杂质区1a可布置在一对字线WL之间的有源区ACT的上部上。例如，当在平面图中看时，第一杂质区1a可占据有源区ACT的中间部分。当在平面图中看时，第二杂质区1b可与第一杂质区1a间隔开，并且布置在有源区ACT的相对的端部上。可对第一杂质区1a和第二杂质区1b植入导电类型与半导体衬底100的导电类型相反的掺杂剂。例如，如果半导体衬底100的导电类型是p型，则植入第一杂质区1a和第二杂质区1b中的掺杂剂可为n型，诸如磷(P)和/或砷(As)。
位线结构BLS可设置在半导体衬底100上。位线结构BLS可在第二方向D2上延伸，同时经过有源区ACT。位线结构BLS可与字线WL交叉和与其绝缘。位线结构BLS可包括位线120和位线120上的位线封盖图案125。位线封盖图案125可包括氮化物封盖材料；然而，本发明构思不限于此。
位线120可包括按次序堆叠的掺杂或未掺杂的多晶硅图案121、硅化物图案122和金属图案123。位线封盖图案125可布置在金属图案123上。第一层间电介质层110可介于多晶硅图案121与半导体衬底100之间，并且多晶硅图案121可具有与第一杂质区1a接触的部分(下文中称作位线接触图案DC)。例如，位线120可通过位线接触图案DC电连接至第一杂质区1a。位线接触图案DC的底表面可低于半导体衬底100的顶表面且高于字线WL的顶表面。例如，位线接触图案DC可局部位于形成在半导体衬底100中并且暴露出第一杂质区1a的凹部111中。当在平面图中看时，凹部111可成型为类似椭圆，并且其在短轴方向上的宽度可大于位线结构BLS的宽度。
位线接触间隔件DCP可填充其中布置有位线接触图案DC的凹部111的其余部分。例如，位线接触间隔件DCP可覆盖位线接触图案DC的相对侧壁。作为另外一种选择或另外地，位线接触间隔件DCP可包围凹部111中的位线接触图案DC的侧表面。位线接触间隔件DCP可包括相对于第一层间电介质层110具有蚀刻选择性的电介质材料。例如，位线接触间隔件DCP可包括氧化硅、氮化硅和氧氮化硅中的一个或多个，并且可由多层的层形成。位线接触间隔件DCP的顶表面可与第一层间电介质层110的顶表面位于基本相同水平。
可在第一层间电介质层110上设置在位线结构BLS之间在第二方向D2上彼此间隔开的电介质图案143。当在平面图中看时，电介质图案143可与字线WL重叠，并且电介质图案143的顶表面与位线结构BLS的顶表面处于相同水平。在特定示例实施例中，电介质图案143可包括相对于第一层间电介质层110具有蚀刻选择性的电介质材料。
存储节点接触件153可位于位线结构BLS的侧壁上。存储节点接触件153可布置在两个相邻的位线结构BLS之间。存储节点接触件153可沿着第一方向D1和第二方向D2布置。当在平面图中看时，存储节点接触件153中的每一个可布置在字线WL之间以及位线结构BLS之间。存储节点接触件153中的每一个可填充由在第一方向D1上彼此邻近的位线结构BLS和在第二方向D2上彼此邻近的电介质图案143限定的空间。存储节点接触件153中的至少一个可包括例如掺杂的多晶硅。
存储节点接触件153可穿过第一层间电介质层110并且直接接触第二杂质区1b。例如，存储节点接触件153中的至少一个可具有低于半导体衬底100的顶表面并且高于位线接触图案DC的底表面的底端。位线接触间隔件DCP可使存储节点接触件153与位线接触图案DC绝缘。存储节点接触件153可具有低于位线结构BLS的金属图案123的顶表面。
间隔件结构SS可介于存储节点接触件153与位线结构BLS之间。间隔件结构SS可沿着位线结构BLS的侧壁在第二方向D2上延伸。间隔件结构SS可包括第一间隔件131、第二间隔件134、空气间隔件136和间隔件封盖图案171中的至少一个。第一间隔件131可布置在位线结构BLS的侧壁上。第二间隔件134可布置在第一间隔件131与存储节点接触件153之间。空气间隔件136可限定在第一间隔件131与第二间隔件134之间。间隔件封盖图案171可布置在第一间隔件131与第二间隔件134之间，限定空气间隔件136的顶端。例如，空气间隔件136可限定在第一间隔件131与第二间隔件134之间并在间隔件封盖图案171下方。间隔件封盖图案171、第一间隔件131和第二间隔件134的顶端可位于基本相同水平。空气间隔件136的顶端可基本低于间隔件封盖图案171、第一间隔件131和第二间隔件134的顶端。
第二层间电介质层170可布置在位线结构BLS和间隔件结构SS上。第二层间电介质层170可布置在(例如，直接布置在)位线结构BLS的顶表面和间隔件结构SS的顶端上。第二层间电介质层170可包括具有优异间隙填充特性的材料，例如，由具有优异间隙填充特性的材料形成。第二层间电介质层170可包括例如氮化硅层。第二层间电介质层170和底层间隔件封盖图案171可连接成为单一体。例如，间隔件封盖图案171可从第二层间电介质层170的底表面朝着第一间隔件131与第二间隔件134之间的空间延伸。例如，间隔件封盖图案171和第二层间电介质层170可集成在一起。
着陆焊盘(landing pad)结构LPS可穿过第二层间电介质层170，并且可与存储节点接触件153电连接。着陆焊盘结构LPS可包括朝着半导体衬底100突出的突起PP。突起PP的底端(见图2A的TS)可位于比间隔件结构SS的顶端的水平更低的水平。突起PP的底端TS可与间隔件结构SS竖直地重叠。例如，突起PP的底端TS可位于间隔件封盖图案171上并且与间隔件封盖图案171直接接触。
着陆焊盘结构LPS可包括下着陆焊盘LPa和上着陆焊盘LPb。下着陆焊盘LPa可布置在一对位线结构BLS之间和存储节点接触件153上。下着陆焊盘LPa的顶表面可与位线结构BLS的顶表面和间隔件结构SS的顶端位于基本相同水平。
上着陆焊盘LPb可穿过第二层间电介质层170并且与下着陆焊盘LPa连接。例如，上着陆焊盘LPb可位于暴露下着陆焊盘LPa的一部分的隔离沟槽NSR中。隔离沟槽NSR的底表面可比下着陆焊盘LPa的顶表面位于更低的水平。当在平面图中看时，多个隔离沟槽NSR可按照z字形和/或蜂窝状排列。着陆焊盘结构LPS的突起PP可为上着陆焊盘LPb的一部分。上着陆焊盘LPb的顶表面可位于比位线结构BLS的顶表面更高的水平。上着陆焊盘LPb可与位线结构BLS和间隔件结构SS竖直重叠。在特定示例实施例中，诸如电容器的数据存储图案可耦接至上着陆焊盘LPb，例如电连接上着陆焊盘LPb。
接触硅化物图案155可布置在存储节点接触件153与着陆焊盘结构LPS之间。接触硅化物图案155可覆盖存储节点接触件153的顶表面。例如，接触硅化物图案155可包括硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼中的至少一个。在特定示例实施例中，可不设置接触硅化物图案155。
阻挡图案157可布置在下着陆焊盘LPa与间隔件结构SS之间和下着陆焊盘LPa与存储节点接触件153之间。阻挡图案157可覆盖下着陆焊盘LPa侧表面和底表面。阻挡图案157可暴露出下着陆焊盘LPa顶表面。阻挡图案157的顶端可与下着陆焊盘LPa的顶表面位于基本相同水平。阻挡图案157可包括金属氮化物层。例如，阻挡图案157可包括氮化钛、氮化钽或氮化钨中的至少一个。
参照图2A和图2B，下着陆焊盘LPa可具有与半导体衬底100的顶表面基本平行的平坦区PS。平坦区PS可对应于下着陆焊盘LPa的顶表面，并且与位线结构BLS的顶表面位于相同水平。平坦区PS可与间隔件结构SS的顶端位于相同水平。因此，下着陆焊盘LPa的平坦区PS可与位线结构BLS的顶表面和间隔件结构SS的顶端共面。
上着陆焊盘LPb可包括上述朝着半导体衬底100突出的突起PP。突起PP的底端TS可比下着陆焊盘LPa的平坦区PS位于更低水平。突起PP的底端TS可比下着陆焊盘LPa的底表面位于更高水平。突起PP的底端TS可与下着陆焊盘LPa的侧表面间隔开。
在特定示例实施例中，如图2A所示，突起PP的底端TS可位于间隔件封盖图案171上。间隔件封盖图案171的底端可位于比突起PP的底端TS更低的水平，使得突起PP可不延伸至空气间隔件136中。例如，间隔件封盖图案171的高度h1可大于突起PP的底端TS与平坦区PS之间的竖直距离h3。作为另外一种选择或者另外地，如图2B所示，突起PP的底端TS可位于位线120上。例如，突起PP的底端TS可布置于位线结构BLS的位线封盖图案125中。
间隔件封盖图案171的底端和/或空气间隔件136的顶端可位于比金属图案123的顶表面更高的水平。空气间隔件136的高度h2可大于间隔件封盖图案171的高度h1(见图2A)。空气间隔件136的介电常数可小于间隔件封盖图案171的介电常数；例如，空气间隔件136可包括空气，诸如清洁干燥的空气，并且介电常数为约1。因此，可在位线120与存储节点接触件153之间提供减小的寄生电容。
参照图3A，间隔件封盖图案171在第一方向D1上测量的宽度可随着与半导体衬底100相距的距离减小而增大。例如，间隔件封盖图案171的底端在第一方向D1上具有宽度w2，并且其顶端在第一方向D1上具有小于宽度w2的宽度w1。间隔件封盖图案171在第二层间电介质层170的底部的水平处可具有宽度w1，并且在空气间隔件136的顶部处可具有宽度w2。
可替换地，参照图3B，间隔件封盖图案171在第一方向D1上可具有宽度w3，无论与半导体衬底100相距如何，该宽度w3可为均匀的。
图4A至图12A示出了显示制造根据本发明构思的一些示例实施例的半导体存储器装置的方法的平面图。图4B至图12B示出了沿着图4A至图12A的线A-A’和线B-B’截取的剖视图。图4C至图12C示出了沿着图4A至图12A的线C-C’和线D-D’截取的剖视图。
参照图4A、图4B和图4C，装置隔离层101可形成在半导体衬底100中，限定有源区ACT。可通过在半导体衬底100中形成衬底沟槽(未示出)以及随后用电介质材料填充衬底沟槽来形成装置隔离层101。装置隔离层101可通过浅沟槽隔离(STI)工艺形成。通过衬底沟槽划分的有源区ACT可沿着第一方向D1和第二方向D2二维地排列。当在平面图中看时，有源区ACT可按照z字形排列。
可在半导体衬底100上设有在第一方向D1上延伸的多条字线WL。例如，有源区ACT和装置隔离层101可被图案化以形成在第一方向D1上延伸的栅极凹陷102。栅极电介质层103可形成在栅极凹陷102中。栅极电介质层103可通过原位蒸汽生成(ISSG)工艺形成；然而，本发明构思不限于此。在形成栅极电介质层103之后，字线WL可形成在栅极凹陷102中。栅极凹陷102的底表面可高于装置隔离层101的底表面。字线WL的顶表面可低于装置隔离层101的顶表面。硬掩模图案105可形成在其中布置有字线WL的栅极凹陷102中。
在形成字线WL之后，第一杂质区1a和第二杂质区1b可形成在每一条字线WL的相对两侧的有源区ACT中。可通过执行离子植入工艺形成第一杂质区1a和第二杂质区1b，并且第一杂质区1a和第二杂质区1b可具有与有源区ACT的导电类型相反的导电类型。第一杂质区1a和第二杂质区1b可同时形成；然而，本发明构思不限于此。
第一层间电介质层110可形成在半导体衬底100的整个表面上。第一层间电介质层110可包括单个电介质层或者多个电介质层。例如，第一层间电介质层110可包括氧化硅层、氮化硅层和氧氮化硅层中的一个或多个。
在特定示例实施例中，半导体衬底100和第一层间电介质层110可被图案化以形成暴露对应的第一杂质区1a的凹部111。例如，凹部111中的每一个可具有长轴在第二方向D2上的椭圆形。当在平面图中看时，凹部111可按照z字形和/或蜂窝状排列。
在特定示例实施例中，当执行各向异性蚀刻工艺以形成凹部111时，各向异性蚀刻工艺可部分地蚀刻第一杂质区1a、邻近第一杂质区1a的装置隔离层101和硬掩模图案105。凹部111的底表面可高于第一杂质区1a的底表面，并且部分地暴露装置隔离层101和硬掩模图案105。
参照图5A、图5B和图5C，可在具有凹部111的第一层间电介质层110上形成在第二方向D2上延伸的位线结构BLS。
位线结构BLS的形成可包括：在第一层间电介质层110上形成填充凹部111的第一导电层；在第一导电层上形成第二导电层；在第二导电层上形成硬掩模层；在硬掩模层上形成位线掩模图案；以及利用位线掩模图案作为蚀刻掩模按次序蚀刻硬掩模层、第二导电层和第一导电层。第一导电层可由掺杂的半导体层(例如，掺杂的多晶硅层)形成，并且第二导电层可由金属层(例如，钨层、铝层、钛层或钽层中的至少一个)形成。金属硅化物层可形成在第一导电层与第二导电层之间。
因为位线结构BLS如上述形成，所以位线结构BLS中的每一个可包括按次序堆叠的多晶硅图案121、硅化物图案122、金属图案123和位线封盖图案125。一部分多晶硅图案121可局部地形成在凹部111中，因此可构成直接接触第一杂质区1a的位线接触图案DC，例如可被包括在直接接触第一杂质区1a的位线接触图案DC中。多晶硅图案121可具有与凹部111的侧壁间隔开的侧壁。
参照图6A、图6B和图6C，可按次序形成第一间隔件131、牺牲间隔件133和第二间隔件134以在位线结构BLS的侧壁上提供初级间隔件结构PSS。第一间隔件131、牺牲间隔件133和第二间隔件134可按次序覆盖位线结构BLS的侧壁。
例如，第一间隔件131的形成可包括：沉积填充凹部111和共形地覆盖位线结构BLS的间隔件层；以及各向异性地蚀刻间隔件层。间隔件层可包括按次序堆叠的第一氮化物层、氧化物层和第二氮化物层。当间隔件层被各向异性地蚀刻时，氧化物层可用作蚀刻停止层，并且氧化物层和第二氮化物层可局部保持在凹部111中，以形成位线接触间隔件DCP。第一间隔件131可包括填充凹部111的下区段和覆盖位线结构BLS的侧壁的侧壁区段。在特定示例实施例中，第一间隔件131可在第二方向D2上沿着位线结构BLS的侧壁延伸，并且可填充凹部111。
在形成第一间隔件131之后，牺牲层可形成为共形地覆盖半导体衬底100的整个表面，然后被各向异性地蚀刻以在位线结构BLS的侧壁上形成牺牲间隔件133。牺牲间隔件133可由相对于第一间隔件131具有蚀刻选择性的诸如氧化硅层的电介质材料形成。在第一间隔件131上，牺牲间隔件133可在第二方向D2上沿着位线结构BLS的侧壁延伸。
在形成牺牲间隔件133之后，第二间隔件134形成为共形地覆盖位线结构BLS和牺牲间隔件133。第二间隔件134可由相对于牺牲间隔件133和第一层间电介质层110具有蚀刻选择性的电介质材料形成。例如，第二间隔件134可由氮化硅层和/或氧氮化硅层形成。
参照图7A、图7B和图7C，牺牲图案141和电介质图案143可形成为交替地布置在位线结构BLS之间，并且可沿着第二方向D2延伸。在特定示例实施例中，电介质图案143可形成在字线WL上，并且牺牲图案141可形成在第二杂质区1b上。
例如，牺牲图案141和电介质图案143的形成可包括：在第二间隔件134上形成填充位线结构BLS之间的空间的牺牲层；在牺牲层上形成在第一方向D1上平行于字线WL延伸的多个掩模图案(未示出)；利用位线结构BLS和掩模图案作为蚀刻掩模以各向异性地蚀刻牺牲层来形成暴露出字线WL的上部的牺牲图案141；形成填充牺牲图案141之间和位线结构BLS之间的空间的电介质层；以及平面化电介质层以暴露出掩模图案的顶表面。
当在平面图中看时，牺牲图案141可在第二方向D2上彼此间隔开，并且布置在字线WL之间。牺牲图案141可由相对于第二间隔件134具有蚀刻选择性的材料形成。例如，牺牲图案141可由旋涂硬掩模(SOH)材料(诸如SOH氧化硅)形成。掩模图案之间的位线结构BLS的顶表面也可在形成牺牲图案141的过程中被蚀刻。
电介质图案143可填充由牺牲图案141和位线结构BLS限定的空的空间，并且当在平面图中看时，可与字线WL重叠。电介质图案143可由相对于牺牲图案141具有蚀刻选择性的电介质材料形成，电介质材料可包括氧化硅层、氮化硅层和氧氮化硅层中的一个或多个。
参照图8A、图8B和图8C，在形成电介质图案143之后，可利用相对于电介质图案143和第二间隔件134具有蚀刻选择性的蚀刻配方去除牺牲图案141。因此，电介质图案143可在它们的侧壁上暴露出来，并且第二间隔件134可部分暴露出来。可在第二方向D2上面对的电介质图案143的侧壁之间和第一方向D1上面对的第二间隔件134之间限定接触区。
可将电介质图案143和位线结构BLS用作蚀刻掩模以各向异性地蚀刻第一层间电介质层110的和半导体衬底100的暴露于接触区的部分，并且因此可形成暴露出第二杂质区1b的接触孔145。
当形成接触孔145时，可部分地蚀刻半导体衬底100和装置隔离层101。接触孔145的底表面可低于半导体衬底100的顶表面，并且可暴露出填充凹部111的位线接触间隔件DCP的一些部分。
参照图9A、图9B和图9C，存储节点接触件153可形成为填充接触孔145的下部。存储节点接触件153的形成可包括：沉积填充接触孔145的导电层；平面化导电层以暴露出位线结构BLS和电介质图案143的顶表面；以及使导电层的顶表面凹进。在特定示例实施例中，存储节点接触件153的顶表面可低于位线结构BLS的位线封盖图案125的顶表面。存储节点接触件153可包括例如掺杂的半导体材料(例如，掺杂的硅)、金属材料(例如，钨、铝、钛或钽)、导电金属氮化物材料(例如，氮化钛、氮化钽或氮化钨)和金属半导体化合物(例如，金属硅化物)中的一个或多个。
接触硅化物图案155可形成在存储节点接触件153的顶表面上。可通过金属材料与存储节点接触件153的顶表面的反应形成接触硅化物图案155。例如，接触硅化物图案155可由硅化钛、硅化钴、硅化镍、硅化钨、硅化铂或硅化钼中的至少一个形成。可替换地，可不形成接触硅化物图案155。
下着陆焊盘LPa可形成为填充接触孔145的上部以及与对应的存储节点接触件153连接，并且阻挡图案157可形成为包围下着陆焊盘LPa的侧表面和底表面。
下着陆焊盘LPa和阻挡图案157的形成可包括：将阻挡层共形地沉积在半导体衬底100的整个表面上；在阻挡层上形成填充接触孔145的其余部分的金属层；以及蚀刻金属层以形成沿着第一方向D1和第二方向D2布置的下着陆焊盘LPa。在蚀刻金属层的同时，位线结构BLS上的阻挡层也可被蚀刻以暴露出位线结构BLS的顶表面。在特定示例实施例中，阻挡层可不与金属层一起被蚀刻，而是被保留在位线结构BLS上。因此，可通过将参照图10A至图10C讨论的平面化工艺去除位线结构BLS上的阻挡层。
参照图10A、图10B和图10C，可在半导体衬底100上执行平面化工艺。平面化工艺可包括化学机械抛光(CMP)工艺。CMP浆料可包括研磨颗粒、氧化剂和pH调节剂，以抛光诸如下着陆焊盘LPa的金属层。位线结构BLS和下着陆焊盘LPa中的每一个的高度可由于平面化工艺而减小。牺牲间隔件133可具有在第一间隔件131与第二间隔件134之间暴露的顶表面，其在第一方向D1上的宽度可随着平面化工艺的进行而增大。相反，如图10B所示，下着陆焊盘LPa可具有在第一方向D1上的宽度可随着平面化工艺的进行而减小的顶表面。如图10C所示，下着陆焊盘LPa的顶表面在第二方向D2上可具有均匀宽度。在特定示例实施例中，在执行平面化工艺之前，牺牲间隔件133的顶表面可被第一间隔件131和/或第二间隔件134覆盖。因此，牺牲间隔件133的顶表面可通过平面化工艺暴露出来。
参照图11A、图11B和图11C，可去除牺牲间隔件133以在第一间隔件131与第二间隔件134之间形成空气间隙AG。空气间隙AG的形成可包括：在牺牲间隔件133的暴露的顶表面上执行灰化工艺。空气间隙AG的形成还可包括：将蚀刻剂提供至牺牲间隔件133的顶表面上来蚀刻牺牲间隔件133。例如，空气间隙AG的形成可包括：用诸如缓冲氟化氢和/或硫酸的湿蚀刻剂化学物质来蚀刻牺牲间隔件133；然而，本发明构思不限于此。
参照图12A、图12B和图12C，第二层间电介质层170可形成在半导体衬底100的整个表面上。第二层间电介质层170可覆盖位线结构BLS、下着陆焊盘LPa和电介质图案143的顶表面。第二层间电介质层170的形成可包括：在半导体衬底100的整个表面上执行沉积工艺，以允许第二层间电介质层170具有卓越的间隙填充特性。例如，沉积工艺可包括：执行使用包括二氯硅烷(DCS，例如SiH2Cl2)的前体的原子层沉积(ALD)。作为另外一种选择或除此之外，沉积工艺可包括：利用碳氮化硅(SiCN)执行等离子体增强的化学气相沉积(PECVD)。作为另外一种选择或另外地，沉积工艺可包括：执行高密度等离子体化学气相沉积(HDPCVD)。在形成第二层间电介质层170的同时，也可形成从第二层间电介质层170的底表面朝着第一间隔件131与第二间隔件134之间的空间延伸的间隔件封盖图案171。间隔件封盖图案171和第二层间电介质层170可连接成为单个主体。
在形成间隔件封盖图案171时，可在第一间隔件131与第二间隔件134之间以及间隔件封盖图案171下方限定空气间隔件136。因此，位线结构BLS可在其侧壁上设有包括第一间隔件131、第二间隔件134、空气间隔件136和间隔件封盖图案171的间隔件结构SS。空气间隔件136的顶端和/或间隔件封盖图案171的底端可位于比金属图案123的顶表面更高的水平。空气间隔件136的竖直高度可大于间隔件封盖图案171的竖直高度。
返回参照图1A、图1B和图1C，可形成上着陆焊盘LPb，其穿过第二层间电介质层170并且与下着陆焊盘LPa连接。
例如，第二层间电介质层170可经历各向异性蚀刻工艺以形成暴露出下着陆焊盘LPa的一些部分的隔离沟槽NSR。当在平面图中看时，隔离沟槽NSR可按照z字形或蜂窝状排列。隔离沟槽NSR不仅可暴露出下着陆焊盘LPa的一部分，还可暴露出位线封盖图案125的一部分和间隔件结构SS的一部分。金属层(未示出)可形成为填充隔离沟槽NSR，并且可执行平面化工艺以形成彼此节点分离的上着陆焊盘LPb。上着陆焊盘LPb的顶表面可与第二层间电介质层170的顶表面共面。
根据本发明构思的一些示例实施例，可提供可靠性提高并且更容易制造的半导体存储器装置。
虽然已经结合附图中示出的本发明构思的一些示例实施例描述了本发明构思，但是本领域普通技术人员应该理解，在不脱离本发明构思的技术精神和必要特征的情况下，可作出各种改变和修改。本领域普通技术人员应该清楚，在不脱离本发明构思的范围和精神的情况下，可作出各种替代、修改和改变。

Claims (23)

1.一种半导体存储器装置，包括：
衬底；
位线结构，其在所述衬底上在一个方向上延伸，所述位线结构包括侧壁；
存储节点接触件，其位于所述位线结构的侧壁上；
第一间隔件和第二间隔件，它们位于所述位线结构的侧壁与所述存储节点接触件之间，所述第一间隔件与所述第二间隔件通过所述第一间隔件与所述第二间隔件之间的空间分离；
层间电介质层，其位于所述位线结构上，所述层间电介质层包括底表面；
间隔件封盖图案，其从所述层间电介质层的底表面朝着所述第一间隔件与所述第二间隔件之间的空间向下延伸；以及
着陆焊盘结构，其穿过所述层间电介质层，所述着陆焊盘结构耦接至所述存储节点接触件。
2.根据权利要求1所述的半导体存储器装置，其中，
所述第一间隔件和所述第二间隔件限定位于其间的空气间隔件，所述空气间隔件位于所述间隔件封盖图案下方。
3.根据权利要求1所述的半导体存储器装置，其中，所述着陆焊盘结构包括：
朝着所述衬底突出的突起，所述突起接触所述间隔件封盖图案。
4.根据权利要求1所述的半导体存储器装置，其中，
所述着陆焊盘结构包括朝着所述衬底突出的突起；并且
所述突起的底端在竖直方向上处于所述层间电介质层的底表面与所述间隔件封盖图案的底端之间。
5.根据权利要求1所述的半导体存储器装置，其中，
所述着陆焊盘结构包括朝着所述衬底突出的突起；并且
所述突起的底端位于所述第一间隔件、所述第二间隔件以及所述间隔件封盖图案中的一个上。
6.根据权利要求1所述的半导体存储器装置，其中，所述着陆焊盘结构包括与所述层间电介质层的底表面接触的平坦区。
7.根据权利要求1所述的半导体存储器装置，其中，
所述位线结构包括位线和所述位线上的位线封盖图案，并且
所述着陆焊盘结构与所述位线封盖图案接触。
8.根据权利要求1所述的半导体存储器装置，其中，所述着陆焊盘结构的顶表面与所述层间电介质层的顶表面处于相同水平。
9.根据权利要求1所述的半导体存储器装置，其中，所述间隔件封盖图案的底端处于比所述存储节点接触件的顶表面高的水平。
10.根据权利要求1所述的半导体存储器装置，其中，所述间隔件封盖图案的宽度随着与所述层间电介质层的底表面相距的距离增大而增大。
11.一种半导体存储器装置，包括：
衬底，其包括第一有源区和第二有源区，所述第一有源区和所述第二有源区彼此间隔开；
位线结构，其耦接至所述第一有源区，所述位线结构经过所述衬底，所述位线结构包括侧壁；
间隔件结构，其位于所述位线结构的侧壁上；
层间电介质层，其位于所述位线结构和所述间隔件结构上；以及
着陆焊盘结构，其穿过所述层间电介质层，并且电连接至所述第二有源区，所述着陆焊盘结构包括朝着所述衬底突出的突起，并且所述突起的底端位于比所述间隔件结构的顶端低的水平处。
12.根据权利要求11所述的半导体存储器装置，其中，
所述位线结构包括：
位线，以及
所述位线上的位线封盖图案，并且
所述突起与所述位线封盖图案接触。
13.根据权利要求11所述的半导体存储器装置，其中，
所述着陆焊盘结构包括平行于所述衬底的顶表面的平坦区；并且
所述平坦区位于所述层间电介质层的底表面与所述着陆焊盘结构的底表面之间。
14.根据权利要求11所述的半导体存储器装置，其中，所述着陆焊盘结构的顶表面与所述层间电介质层的顶表面处于相同水平。
15.根据权利要求11所述的半导体存储器装置，其中，所述突起的底端位于所述间隔件结构上。
16.一种半导体存储器装置，包括：
衬底；
所述衬底上的一对位线结构，所述一对位线结构沿着一个方向平行地延伸；
存储节点接触件，其位于所述一对位线结构之间；
下着陆焊盘，其位于所述一对位线结构之间，所述下着陆焊盘位于所述存储节点接触件上；
层间电介质层，其位于所述一对位线结构和所述下着陆焊盘上，所述层间电介质层包括底表面；以及
上着陆焊盘，其穿过所述层间电介质层并且耦接至所述下着陆焊盘，所述上着陆焊盘的底端处于比所述层间电介质层的底表面低的水平。
17.根据权利要求16所述的半导体存储器装置，还包括：
阻挡图案，其位于所述下着陆焊盘与所述一对位线结构之间；并且其中，
所述阻挡图案的最上面的表面与所述层间电介质层的底表面处于相同的水平。
18.根据权利要求16所述的半导体存储器装置，其中，所述下着陆焊盘的顶表面与所述层间电介质层的底表面接触。
19.根据权利要求16所述的半导体存储器装置，其中，所述上着陆焊盘的至少一部分与所述位线结构竖直重叠。
20.根据权利要求16所述的半导体存储器装置，其中，所述上着陆焊盘的底端在所述位线结构与所述下着陆焊盘之间。
21.一种制造半导体存储器装置的方法，所述方法包括：
在衬底上形成位线结构；
形成第一间隔件、牺牲间隔件和第二间隔件，所述第一间隔件、所述牺牲间隔件和所述第二间隔件按次序覆盖所述位线结构的侧壁；
在所述第二间隔件的侧表面上形成下着陆焊盘；
去除所述牺牲间隔件，以在所述第一间隔件与所述第二间隔件之间形成空气间隙；
在所述位线结构和所述下着陆焊盘上形成层间电介质层，所述层间电介质层填充所述空气间隙的上部；以及
形成穿过所述层间电介质层的上着陆焊盘，所述上着陆焊盘耦接至所述下着陆焊盘。
22.根据权利要求21所述的方法，在去除所述牺牲间隔件之前，还包括：
对所述衬底执行平面化工艺，所述平面化工艺使所述牺牲间隔件的顶表面的宽度增加，所述顶表面由所述第一间隔件和所述第二间隔件暴露。
23.根据权利要求21所述的方法，其中，形成所述上着陆焊盘包括：
对所述层间电介质层执行蚀刻工艺，所述蚀刻工艺形成隔离沟槽，所述隔离沟槽的底表面处于比所述下着陆焊盘的顶表面更低的水平；以及
在所述隔离沟槽中形成所述上着陆焊盘。
CN201910831000.9A 2018-12-24 2019-09-04 半导体存储器装置及其制造方法 Pending CN111354711A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180168250A KR20200079366A (ko) 2018-12-24 2018-12-24 반도체 메모리 장치
KR10-2018-0168250 2018-12-24

Publications (1)

Publication Number Publication Date
CN111354711A true CN111354711A (zh) 2020-06-30

Family

ID=71099524

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910831000.9A Pending CN111354711A (zh) 2018-12-24 2019-09-04 半导体存储器装置及其制造方法

Country Status (3)

Country Link
US (2) US11205652B2 (zh)
KR (1) KR20200079366A (zh)
CN (1) CN111354711A (zh)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112219289A (zh) * 2020-09-02 2021-01-12 长江存储科技有限责任公司 用于形成半导体器件中的片上电容器结构的方法
CN112864087A (zh) * 2021-01-08 2021-05-28 长鑫存储技术有限公司 半导体结构及其制作方法
WO2021204290A1 (zh) * 2020-04-10 2021-10-14 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法
CN114023691A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体结构及其形成方法
WO2022062536A1 (zh) * 2020-09-24 2022-03-31 长鑫存储技术有限公司 存储器的制作方法及存储器
WO2022083168A1 (zh) * 2020-10-23 2022-04-28 长鑫存储技术有限公司 半导体结构制作方法及半导体结构
WO2022142180A1 (zh) * 2020-12-30 2022-07-07 长鑫存储技术有限公司 半导体器件的制造方法及半导体器件
WO2022205728A1 (zh) * 2021-03-31 2022-10-06 长鑫存储技术有限公司 半导体结构及其制备方法
WO2023115803A1 (zh) * 2021-12-21 2023-06-29 长鑫存储技术有限公司 半导体结构及其形成方法
US11985817B2 (en) 2020-04-10 2024-05-14 Changxin Memory Technologies, Inc. Semiconductor device and forming method thereof

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10847523B1 (en) * 2019-07-03 2020-11-24 Macronix International Co., Ltd. Stacked memory and ASIC device
CN114068545A (zh) * 2020-08-05 2022-02-18 长鑫存储技术有限公司 半导体结构及其制作方法
CN114121880B (zh) * 2020-08-27 2023-05-05 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
KR20220032738A (ko) * 2020-09-08 2022-03-15 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN114256153A (zh) * 2020-09-23 2022-03-29 长鑫存储技术有限公司 半导体结构形成方法以及半导体结构
KR20220060086A (ko) * 2020-11-03 2022-05-11 삼성전자주식회사 반도체 소자
KR20220062959A (ko) * 2020-11-09 2022-05-17 삼성전자주식회사 반도체 장치
KR20220073231A (ko) 2020-11-26 2022-06-03 삼성전자주식회사 반도체 장치
TWI755249B (zh) * 2021-01-11 2022-02-11 華邦電子股份有限公司 半導體結構及其製造方法
KR20220145574A (ko) * 2021-04-22 2022-10-31 삼성전자주식회사 에어 갭을 갖는 반도체 소자
KR20220148366A (ko) * 2021-04-28 2022-11-07 삼성전자주식회사 반도체 소자
US20230030843A1 (en) * 2021-07-30 2023-02-02 Nanya Technology Corporation Semiconductor structure and method for manufacturing the same
CN116133367A (zh) * 2021-08-12 2023-05-16 长鑫存储技术有限公司 一种半导体薄膜形成方法、半导体结构及存储器
KR20230076611A (ko) * 2021-11-24 2023-05-31 삼성전자주식회사 반도체 소자 및 그의 제조 방법
US11832437B2 (en) * 2021-12-09 2023-11-28 Nanya Technology Corporation Semiconductor memory device with air gaps for reducing current leakage
EP4239667A4 (en) * 2022-01-18 2023-11-08 Changxin Memory Technologies, Inc. MANUFACTURING METHOD FOR SEMICONDUCTOR STRUCTURE, AND SEMICONDUCTOR STRUCTURE
CN116507113A (zh) * 2022-01-18 2023-07-28 长鑫存储技术有限公司 半导体结构的制作方法及半导体结构
KR20230154666A (ko) * 2022-05-02 2023-11-09 삼성전자주식회사 반도체 소자
CN116171043B (zh) * 2023-04-24 2023-07-07 长鑫存储技术有限公司 半导体结构及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245669B1 (en) 1999-02-05 2001-06-12 Taiwan Semiconductor Manufacturing Company High selectivity Si-rich SiON etch-stop layer
KR100965030B1 (ko) 2007-10-10 2010-06-21 주식회사 하이닉스반도체 반도체 소자 및 반도체 소자의 콘택 플러그 형성 방법
KR102059863B1 (ko) * 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR102171267B1 (ko) 2014-01-28 2020-10-28 삼성전자 주식회사 랜딩 패드를 구비하는 반도체 소자
KR102321390B1 (ko) * 2014-12-18 2021-11-04 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102289376B1 (ko) 2015-01-19 2021-08-17 에스케이하이닉스 주식회사 에어갭을 구비한 반도체 장치 및 그 제조방법
KR102444838B1 (ko) * 2015-06-30 2022-09-22 에스케이하이닉스 주식회사 에어갭을 구비한 반도체장치 및 그 제조 방법
KR102235120B1 (ko) * 2015-06-30 2021-04-02 삼성전자주식회사 반도체 소자 및 그의 제조 방법
KR20170107626A (ko) 2016-03-15 2017-09-26 삼성전자주식회사 반도체 장치
KR102406663B1 (ko) * 2016-07-06 2022-06-08 삼성전자주식회사 집적회로 소자의 제조 방법
US10468350B2 (en) 2016-08-08 2019-11-05 Samsung Electronics Co., Ltd. Semiconductor memory device
KR102482061B1 (ko) 2016-12-16 2022-12-27 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR20180071463A (ko) 2016-12-19 2018-06-28 삼성전자주식회사 반도체 메모리 장치
KR102321868B1 (ko) * 2017-04-03 2021-11-08 삼성전자주식회사 반도체 메모리 장치
US10559571B2 (en) * 2017-04-13 2020-02-11 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor memory devices
KR102630510B1 (ko) * 2017-09-19 2024-01-30 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법
KR102427397B1 (ko) * 2017-11-29 2022-08-02 삼성전자주식회사 반도체 메모리 장치 및 이의 제조 방법

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11985817B2 (en) 2020-04-10 2024-05-14 Changxin Memory Technologies, Inc. Semiconductor device and forming method thereof
WO2021204290A1 (zh) * 2020-04-10 2021-10-14 长鑫存储技术有限公司 半导体器件及半导体器件的形成方法
CN112219289B (zh) * 2020-09-02 2023-05-02 长江存储科技有限责任公司 用于形成半导体器件中的片上电容器结构的方法
CN112219289A (zh) * 2020-09-02 2021-01-12 长江存储科技有限责任公司 用于形成半导体器件中的片上电容器结构的方法
WO2022062536A1 (zh) * 2020-09-24 2022-03-31 长鑫存储技术有限公司 存储器的制作方法及存储器
WO2022083168A1 (zh) * 2020-10-23 2022-04-28 长鑫存储技术有限公司 半导体结构制作方法及半导体结构
WO2022142180A1 (zh) * 2020-12-30 2022-07-07 长鑫存储技术有限公司 半导体器件的制造方法及半导体器件
CN112864087B (zh) * 2021-01-08 2023-02-28 长鑫存储技术有限公司 半导体结构及其制作方法
CN112864087A (zh) * 2021-01-08 2021-05-28 长鑫存储技术有限公司 半导体结构及其制作方法
WO2022205728A1 (zh) * 2021-03-31 2022-10-06 长鑫存储技术有限公司 半导体结构及其制备方法
WO2023115803A1 (zh) * 2021-12-21 2023-06-29 长鑫存储技术有限公司 半导体结构及其形成方法
CN114023691B (zh) * 2022-01-07 2022-04-19 长鑫存储技术有限公司 半导体结构及其形成方法
CN114023691A (zh) * 2022-01-07 2022-02-08 长鑫存储技术有限公司 半导体结构及其形成方法

Also Published As

Publication number Publication date
KR20200079366A (ko) 2020-07-03
US20200203354A1 (en) 2020-06-25
US20220115382A1 (en) 2022-04-14
US11205652B2 (en) 2021-12-21
US11778811B2 (en) 2023-10-03

Similar Documents

Publication Publication Date Title
US11778811B2 (en) Semiconductor memory device and method of fabricating the same
US20210210432A1 (en) Semiconductor memory device
CN110718502B (zh) 具有气隙的半导体器件以及用于制造其的方法
CN110071108B (zh) 半导体存储器元件及其制作方法
US9543308B2 (en) Semiconductor device
CN108962893B (zh) 动态随机存取存储器及其制造方法
CN108962911B (zh) 半导体器件
US20120217576A1 (en) Semiconductor device and method for forming the same
US11658117B2 (en) Semiconductor devices having improved electrical characteristics and methods of fabricating the same
US20170025416A1 (en) Capacitor structures and methods of forming the same, and semiconductor devices including the same
CN112054027A (zh) 半导体器件
CN111092081A (zh) 半导体器件
CN115497942A (zh) 半导体器件以及制造该半导体器件的方法
CN106469725B (zh) 存储元件及其制造方法
CN114975357A (zh) 半导体器件
US11139197B2 (en) Method of fabricating semiconductor device
CN114156268A (zh) 半导体装置
CN109841623B (zh) 半导体存储器件
US11728410B2 (en) Semiconductor device
US20240040772A1 (en) Semiconductor devices
US20230146151A1 (en) Semiconductor devices
TW202331944A (zh) 半導體裝置
CN116096078A (zh) 半导体器件
CN115346982A (zh) 动态随机存取存储器及其制造方法
KR20240059608A (ko) 반도체 장치

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination