KR102289376B1 - 에어갭을 구비한 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

에어갭을 구비한 반도체 장치 및 그 제조방법을 제공한다. 실시예에 따른 반도체 장치는 제1콘택플러그 상의 비트라인을 포함한 비트라인구조물; 상기 제1콘택플러그 및 상기 비트라인구조물에 이웃하는 제2콘택플러그; 상기 제2콘택플러그를 둘러싸고 외측벽이 상기 비트라인구조물에 접하며 둘 이상의 에어갭 및 각각의 에어갭 사이를 분리하는 하나 이상의 캡핑지지막을 포함하는 에어갭구조물; 상기 에어갭구조물의 일부를 캡핑하며 상기 제2콘택플러그 상에 형성된 제3콘택플러그; 및 상기 에어갭구조물의 나머지를 캡핑하며 상기 제3콘택플러그 사이를 매립하는 캡핑막을 포함할 수 있다.

Description

에어갭을 구비한 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE WITH AIR GAP AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 에어갭을 구비한 반도체 장치 및 그 제조방법에 관한 것이다.
일반적으로 반도체 장치는 이웃하는 도전구조물들 사이에 절연물질이 형성된다. 반도체 장치가 고집적화됨에 따라 도전구조물들 사이의 거리가 점차 감소하고 있다. 도전구조물들 사이의 거리가 감소함에 따라 이들 사이의 기생 캐패시턴스가 증가하여 반도체 장치의 성능이 저하된다.
도전구조물들 사이에 형성되는 절연물질의 유전율을 낮추면 기생 캐패시턴스를 감소시킬 수 있으나, 일반적으로 절연물질은 높은 유전율을 갖기 때문에 기생 캐패시턴스를 감소시키는데 한계가 있다.
본 발명의 실시예는 이웃한 도전구조물들 사이의 기생 캐패시턴스를 감소시킬 수 있는 반도체장치 및 그 제조 방법을 제공한다.
본 발명의 실시예에 따른 반도체 장치는 제1콘택플러그 상의 비트라인을 포함한 비트라인구조물; 상기 제1콘택플러그 및 상기 비트라인구조물에 이웃하는 제2콘택플러그; 상기 제2콘택플러그를 둘러싸고 외측벽이 상기 비트라인구조물에 접하며 둘 이상의 에어갭 및 각각의 에어갭 사이를 분리하는 하나 이상의 캡핑지지막을 포함하는 에어갭구조물; 상기 에어갭구조물의 일부를 캡핑하며 상기 제2콘택플러그 상에 형성된 제3콘택플러그; 및 상기 에어갭구조물의 나머지를 캡핑하며 상기 제3콘택플러그 사이를 매립하는 캡핑막을 포함할 수 있다.
상기 에어갭구조물에서 상기 둘 이상의 에어갭 및 상기 하나 이상의 캡핑지지막은 모두 링 형태를 가질 수 있다. 상기 에어갭구조물에서 둘 이상의 에어갭 각각은 서로 동일한 폭을 갖거나, 또는 상기 제2콘택플러그에서 멀어질수록 에어갭의 폭이 증가할 수 있다. 상기 에어갭구조물은, 상기 제2콘택플러그는 둘러싸는 링 형태의 제1에어갭; 상기 제1에어갭을 둘러싸는 링 형태의 캡핑지지막; 및 상기 제1에어갭을 둘러싸는 링 형태를 갖고 외측벽이 상기 비트라인구조물에 접하는 제2에어갭을 포함할 수 있다. 상기 제1에어갭의 폭은 상기 제2에어갭의 폭과 동일하거나, 또는 상기 제2에어갭의 폭보다 작을 수 있다. 상기 캡핑지지막은 절연물질을 포함할 수 있다. 상기 제2콘택플러그의 바텀부는 측면 확장된 형태를 가질 수 있다. 상기 제2콘택플러그의 측벽과 마주보는 상기 제1콘택플러그의 측벽에 형성된 플러그스페이서를 더 포함할 수 있다. 상기 플러그스페이서의 상부면은 상기 제1콘택플러그의 상부면과 동일하게 위치하거나, 또는 낮게 위치할 수 있다. 소스영역 및 드레인영역이 각각 상기 제1콘택플러그 및 상기 제2콘택플러그에 연결된 매립게이트형 트랜지스터; 및 상기 제3콘택플러그에 연결된 메모리소자를 더 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치 제조방법은 기판상에 제1오픈부를 포함한 제1층간절연막을 형성하는 단계; 상기 제1오픈부 내부에 제1콘택플러그를 형성하고, 상기 제1콘택플러그 상에 비트라인을 포함하는 비트라인구조물을 형성하는 단계; 상기 기판 전면에 제2층간절연막을 형성하는 단계; 상기 제2층간절연막을 식각하여 상기 제2층간절연막 및 상기 비트라인구조물이 측벽을 제공하는 홀 형태의 제2오픈부를 형성하는 단계; 상기 제2오픈부 측벽에 제1희생스페이서, 캡핑지지막 및 제2희생스페이서를 순차적으로 형성하는 단계; 상기 제2오픈부를 일부 갭필하는 제2콘택플러그를 형성하는 단계; 상기 제2희생스페이서를 제거하여 상기 제2콘택플러그를 둘러싸는 제1에어갭을 형성하는 단계; 상기 기판 전면을 덮는 제3층간절연막을 형성하는 단계; 상기 제3층간절연막을 식각하여 상기 제2콘택플러그 일부 및 상기 제1희생스페이서의 일부를 노출시키는 제3오픈부를 형성하는 단계; 상기 제1희생스페이서를 제거하여 상기 제2콘택플러그를 둘러싸는 제2에어갭을 형성하는 단계; 및 상기 제3오픈부를 갭필하는 제3콘택플러그를 형성하는 단계를 포함할 수 있다.
상기 제1콘택플러그 및 상기 비트라인구조물을 형성하는 단계는, 상기 제1오픈부를 갭필하는 예비-제1콘택플러그를 형성하는 단계; 상기 예비-제1콘택플러그 상에 비트라인을 포함하는 비트라인구조물을 형성하는 단계; 및 상기 예비-제1콘택플러그를 식각하여 상기 제1오픈부의 측벽으로부터 갭을 갖고 이격되는 제1콘택플러그를 형성하는 단계를 포함할 수 있다. 상기 갭을 갭필하는 플러그스페이서를 형성하는 단계를 더 포함할 수 있다. 상기 플러그스페이서의 상부면은 상기 제1콘택플러그의 상부면과 동일하게 위치하거나, 또는 더 낮게 위치할 수 있다. 상기 제2층간절연막을 형성하는 단계는, 상기 비트라인구조물을 포함한 구조물 전면에 제2층간절연막을 형성하는 단계; 및 상기 비트라인구조물 표면이 노출될때가지 평탄화공정을 진행하는 단계를 포함할 수 있다. 상기 제1희생스페이서의 폭은 상기 제2희생스페이서의 폭과 동일하거나, 또는 더 크게 형성할 수 있다. 상기 제1희생스페이서 및 상기 캡핑지지막은 절연물질을 포함하고, 상기 제2희생스페이서는 금속함유물질을 포함할 수 있다. 상기 제1희생스페이서, 상기 캡핑지지막 및 상기 제2희생스페이서 링 형태를 가질 수 있다. 상기 제2콘택플러그를 형성하기 이전에, 상기 제2오픈부 아래 상기 제1층간절연막을 식각하여 상기 제2오픈부의 바텀부를 확장시키는 단계를 더 포함할 수 있다. 상기 제3층간절연막을 형성하기 이전에, 상기 제1에어갭의 상부에 임시캡핑막을 형성하는 단계를 더 포함할 수 있다. 상기 임시캡핑막은 상기 제1희생스페이서와 동일한 물질로 형성할 수 있다. 상기 제3콘택플러그를 형성한 이후에, 상기 제3콘택플러그에 연결되는 메모리소자를 형성하는 단계를 더 포함할 수 있다. 상기 제1층간절연막을 형성하기 이전에, 상기 기판 내에 매립워드라인을 형성하는 단계를 더 포함할 수 있다. 상기 제2오픈부를 형성하는 단계는, 상기 제2층간절연막 상에 상기 매립워드라인과 오버랩되는 마스크패턴을 형성하는 단계; 및 상기 마스크패턴을 이용하여 상기 제2층간절연막을 식각하는 단계를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 복수의 에어갭 및 캡핑지지막을 구비함으로써, 전체 에어갭의 폭(또는 볼륨)을 증가시켜 기생 캐패시턴스를 감소시킴과 동시에 복수의 에어갭에 대한 캡핑공정을 용이하게 진행할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 도시한 평면도.
도 2는 본 발명의 실시예에 따른 반도체 장치에서 에어갭 부분을 도시한 평면도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 장치를 각각 도 1에 도시된 A-A'절취선 및 B-B'절취선을 따라 도시한 단면도.
도 4a 내지 도 4i는 본 발명의 실시예에 따른 반도체 장치 제조방법의 일례를 도 1에 도시된 A-A'절취선을 따라 도시한 단면도.
도 5a 내지 도 5i는 본 발명의 실시예에 따른 반도체 장치 제조방법의 일례를 도 1에 도시된 B-B'절취선을 따라 도시한 단면도.
도 6은 메모리 카드를 보여주는 블록도.
도 7은 전자 시스템을 보여주는 블록도.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 이웃한 도전구조물들 사이의 기생 캐패시턴스를 감소시킬 수 있는 반도체 장치 및 그 제조방법을 제공한다. 예컨대, 디램(DRAM)과 같은 반도체 메모리 장치를 참조하면, 메모리 셀의 구조상 비트라인과 인접한 콘택, 배선, 인접 비트라인 사이의 기생 캐패시터 형성을 피할 수 없으며, 집적도가 증가함에 따라 특성 열화의 주된 원인으로 지목되고 있다. 이를 개선하기 위해, 비트라인 주변에 에어갭을 형성하는 방법이 제안되었으며, 에어갭의 폭(또는 볼륨)이 증가할수록 기생 캐패시턴스를 감소시킬 수 있다. 하지만, 에어갭의 입구를 밀봉하는 캡핑공정의 어려움으로 인해 에어갭의 폭을 증가시키는데 한계가 있다.
따라서, 후술하는 본 발명의 실시예에서는 에어갭의 폭(또는 볼륨)을 증가시켜 기생 캐패시턴스를 감소시킴과 동시에 에어갭 캡핑공정이 용이하도록 캡핑지지막을 구비한 반도체 장치 및 그 제조방법을 제공한다.
도 1, 도 2, 도 3a 및 도 3b는 본 발명의 실시예에 따른 반도체 장치를 도시한 도면이다. 구체적으로, 도 1은 평면도, 도 2는 에어갭 부분을 확대하여 도시한 평면도, 도 3a는 도 1에 도시된 A-A'절취선을 따라 도시한 단면도, 도 3b는 도 1에 도시된 B-B'절취선을 따라 도시한 단면도이다.
도 1, 도 2, 도 3a 및 도 3b에 도시된 바와 같이, 실시예에 따른 반도체 장치는 제1콘택플러그(119) 상의 비트라인(123)을 포함한 비트라인구조물, 제1콘택플러그(119) 및 비트라인구조물에 이웃하는 제2콘택플러그(127), 제2콘택플러그(127)를 둘러싸고 외측벽이 비트라인구조물에 접하며 둘 이상의 에어갭(131, 135) 및 각각의 에어갭(131, 135) 사이를 분리하는 하나 이상의 캡핑지지막(133)을 포함하는 에어갭구조물, 에어갭구조물의 일부를 캡핑하며 제2콘택플러그(127) 상에 형성된 제3콘택플러그(129) 및 에어갭구조물의 나머지를 캡핑하며 제3콘택플러그(129) 사이를 매립하는 캡핑막을 포함할 수 있다. 여기서, 둘 이상의 에어갭(131, 135) 및 하나 이상의 캡핑지지막(133)은 모두 링(ring) 형태를 가질 수 있다. 그리고, 둘 이상의 에어갭(131, 135) 각각은 서로 동일한 폭을 갖거나, 또는 제2콘택플러그(127)에서 멀어질수록 폭이 증가할 수 있다.
이하, 실시예에 따른 반도체 장치의 구성요소들에 대하여 보다 상세히 설명하기로 한다. 여기서, 설명의 편의를 위해 에어갭구조물이 제1에어갭(131), 제2에어갭(135) 및 하나의 캡핑지지막(133)으로 구성되는 경우를 예시하기로 한다.
실시예에 따른 반도체 장치는 기판(101)에 형성되어 복수의 활성영역(105)을 정의하는 소자분리막(103)을 포함할 수 있다. 기판(101)은 단결정 상태의 실리콘함유재료를 포함할 수 있다. 예컨대, 기판(101)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 복수의 활성영역(105) 각각은 장축 및 단축을 갖는 섬(Island) 형태이거나, 또는 일방향으로 연장된 라인(Line) 형태일 수 있다. 소자분리막(103)은 STI(Shallow Trench Isolation) 공정을 통해 형성된 것일 수 있다.
실시예에 따른 반도체 장치는 기판(101)에 형성된 매립게이트형 트랜지스터를 포함할 수 있다. 매립게이트형 트랜지스터는 기판(101)에 형성된 게이트트렌치(107), 게이트트렌치(107) 표면에 형성된 게이트절연막(109), 게이트절연막(109) 상에 형성되어 게이트트렌치(107) 일부에 매립된 게이트전극(111), 게이트전극(111) 상에 형성되어 나머지 게이트트렌치(107)를 매립하는 게이트실링막(113) 및 활성영역(105)에 형성된 접합영역(미도시) 즉, 소스영역 및 드레인영역을 포함할 수 있다. 게이트트렌치(107)는 복수의 활성영역(105)과 소자분리막(103)을 가로지르는 라인타입일 수 있다. 활성영역(105)에 형성된 게이트트렌치(107)의 깊이는 소자분리막(103)에 형성된 게이트트렌치(107)의 깊이와 동일하거나, 또는 소자분리막(103)에 형성된 게이트트렌치(107)의 깊이보다 작을 수 있다. 게이트절연막(109)은 고유전물질, 산화물, 질화물 또는 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전물질은 하프늄산화물 또는 알루미늄산화물 등과 같은 금속산화물 중에서 선택된 적어도 하나일 수 있다. 게이트전극(111)은 기판(101)에 매몰된 매립워드라인으로 작용할 수 있다. 게이트전극(111)은 금속함유물질을 포함할 수 있다. 금속함유물질은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유물질은 탄탈륨질화물, 티타늄질화물, 텅스텐질화물 및 텅스텐으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 게이트실링막(113)은 게이트전극(111)을 보호하기 위한 것으로, 절연물질을 포함할 수 있다.
실시예에 따른 반도체 장치는 기판(101)상에 형성된 제1층간절연막(115), 제1층간절연막(115)에 형성된 제1오픈부(117), 제1오픈부(117) 내부에 형성된 제1콘택플러그(119) 및 제1콘택플러그(119) 측벽에 형성되어 나머지 제1오픈부(117)를 갭필하는 플러그스페이서(121)를 포함할 수 있다. 제1오픈부(117)는 비트라인구조물과 매립게이트형 트랜지스터를 전기적으로 연결하는 제1콘택플러그(119)가 형성될 공간을 제공하기 위한 것이다. 따라서, 제1오픈부(117)는 게이트전극(111) 사이의 활성영역(105) 중심부에 대응하는 기판(101)을 노출시키는 형태를 가질 수 있다. 제1오픈부(117)는 활성영역(105)의 단축보다 큰 직경을 가질 수 있다. 제1콘택플러그(119)는 비트라인(123)콘택플러그일 수 있다. 제1콘택플러그(119)는 비트라인구조물과 동일한 선폭을 가질 수 있고, 제1오픈부(117)의 직경보다는 작은 선폭을 가질 수 있다. 따라서, 제1오픈부(117)의 측벽과 제1콘택플러그(119) 사이에 갭이 존재할 수 있다. 플러그스페이서(121)는 갭에 매립된 형태를 가질 수 있다. 따라서, 플러그스페이서(121)는 필러(pillar) 형태일 수 있다. 플러그스페이서(121)는 게이트전극(111)이 연장된 방향으로 제1콘택플러그(119) 양측에 위치할 수 있다. 즉, 제2콘택플러그(127)의 측벽과 마주보는 제1콘택플러그(119)의 측벽에 플러그스페이서(121)가 형성될 수 있다. 플러그스페이서(121)의 표면은 제1콘택플러그(119)의 표면과 동일하거나, 또는 제1콘택플러그(119)의 표면보다 낮게 위치할 수 있다. 이는, 에어갭구조물이 비트라인구조물 특히, 비트라인(123) 측벽에 위치하도록 제어하기 위함이다. 플러그스페이서(121)에 의해 제2콘택플러그(127)와 제1콘택플러그(119) 사이의 쇼트를 방지할 수 있다.
실시예에 따른 반도체 장치는 제1층간절연막(115) 상에 형성되어 제1콘택플러그(119)에 접하는 비트라인구조물을 포함할 수 있다. 비트라인구조물은 비트라인(123) 및 비트라인(123) 상의 비트라인하드마스크(125)를 포함할 수 있다. 비트라인(123)은 제1콘택플러그(119)를 통해 매립게이트형 트랜지스터의 접합영역 예컨대, 소스영역과 전기적으로 연결될 수 있다. 비트라인(123)은 금속함유물질을 포함할 수 있다. 비트라인하드마스크(125)는 절연물질을 포함할 수 있다.
실시예에 따른 반도체 장치는 활성영역(105)의 가장자리에 접하는 제2콘택플러그(127) 및 제2콘택플러그(127)를 둘러싸는 에어갭구조물을 포함할 수 있다. 제2콘택플러그(127) 및 에어갭구조물은 비트라인구조물 및 제2층간절연막(미도시)에 의해 정의된 제2오픈부(139) 내에 형성된 것일 수 있다. 제2오픈부(139)를 정의하는 제2층간절연막은 게이트전극(111)과 오버랩되는 라인패턴일 수 있다. 따라서, 제2오픈부(139)는 홀 형태를 가질 수 있다. 제2콘택플러그(127)는 스토리지노드콘택플러그일 수 있다. 따라서, 제2콘택플러그(127)는 활성영역(105)의 가장자리에 접할 수 있다. 에어갭구조물 저면 아래의 제2콘택플러그(127) 바텀부는 측면 확장된 형태를 가질 수 있다. 에어갭구조물은 제2콘택플러그(127)를 둘러싸는 링 형태의 제1에어갭(131), 제1에어갭(131)을 둘러싸는 링 형태의 제2에어갭(135), 제1에어갭(131)과 제2에어갭(135) 사이에 삽입되어 이들을 분리하고 제1에어갭(131)을 둘러싸는 링 형태의 캡핑지지막(133)을 포함할 수 있다. 제1에어갭(131) 및 제2에어갭(135)은 전체 에어갭의 폭(또는 체적)을 증가시키기 위한 것이다. 제1에어갭(131) 및 제2에어갭(135)이 제2콘택플러그(127)를 둘러싸는 링 형태의 형태를 갖는 것은 제한된 면적내에서 제2콘택플러그(127)와 비트라인구조물 사이의 기생개패시턴스를 보다 효과적으로 감소시키기 위함이다. 제2에어갭(135)의 외측벽은 비트라인구조물에 접할 수 있다. 제1에어갭(131)의 폭과 제2에어갭(135)의 폭은 서로 동일하거나, 또는 제2에어갭(135)의 폭이 더 클 수 있다. 이는, 희생스페이서를 제거하여 에어갭을 형성하는 과정에서 희생스페이가 잔류하는 것을 방지하기 위함이다. 캡핑지지막(133)은 에어갭을 제1에어갭(131) 및 제2에어갭(135)으로 분리하여 에어갭에 대한 캡핑공정이 용이하도록 폭을 제어하는 역할을 수행할 수 있다. 캡핑지지막(133)은 절연물질을 포함할 수 있다.
실시예에 따른 반도체 장치는 에어갭구조물 일부를 캡핑하고 제3오픈부(141)를 정의하는 제3층간절연막(137) 및 제3오픈부(141)에 갭필되어 나머지 에어갭구조물을 캡핑하는 제3콘택플러그(129)를 포함할 수 있다. 제3층간절연막은 에어갭구조물에 대한 캡핑막으로 작용할 수 있다. 제3콘택플러그(129)는 제2콘택플러그(127)와 연결되며, 스토리지노드콘택플러그로 작용할 수 있다. 제3콘택플러그(129)는 제2콘택플러그(127)와 동일한 물질이거나, 또는 제2콘택플러그(127)보다 저항값이 작은 물질일 수 있다.
도면에 도시하지는 않았지만, 실시예에 따른 장치는 제3콘택플러그(129) 상에 형성된 메모리소자(memory element)를 포함할 수 있다. 메모리소자는 다양한 형태로 구현될 수 있다. 예를 들어, 메모리소자는 캐패시터(Capacitor) 또는 가변저항체를 포함할 수 있다. 가변저항체는 상변화 물질, 전이 금속 산화물, 자기터널접합(Magnetic Tunnel Junction, MTJ) 등을 포함할 수 있다.
상술한 실시예에 따른 반도체 장치는 둘 이상의 에어갭(131, 135) 및 하나 이상의 캡핑지지막(133)을 구비함으로써, 전체 에어갭의 폭(또는 볼륨)을 증가시켜 기생캐패시턴스를 감소시킴과 동시에 개별 에어갭에 대한 폭을 감소시켜 에어갭 캡핑이 용이하다.
이하에서는, 상술한 실시예에 따른 반도체 장치의 제조방법에 대한 일례를 도 4a 내지 도 4i 및 도 5a 내지 도 5i를 참조하여 설명하기로 한다. 도 4a 내지 도 4i는 도 1에 도시된 A-A'절취선을 따라 도시한 단면도이고, 도 5a 내지 도 5i는 도 1에 도시된 B-B'절취선을 따라 도시한 단면도이다.
도 4a 및 도 5a에 도시된 바와 같이, 기판(11)에 복수의 활성영역(15)을 정의하는 소자분리막(13)을 형성한다. 기판(11)은 단결정 상태의 실리콘함유재료를 포함할 수 있다. 예컨대, 기판(11)은 실리콘 기판, 실리콘저마늄 기판 또는 SOI 기판을 포함할 수 있다. 소자분리막(13)은 STI(Shallow Trench Isolation) 공정을 통해 형성할 수 있다. 예컨대, 소자분리막(13)은 기판(11)에 소자분리트렌치(미도시)를 형성하고, 소자분리트렌치에 절연물질을 갭필하는 일련의 공정을 통해 형성할 수 있다. 소자분리막(13)에 의해 정의된 복수의 활성영역(15) 각각은 단축과 장축을 갖는 섬(Island) 형태가 될 수 있다.
다음으로, 기판(11)을 선택적으로 식각하여 게이트트렌치(17)를 형성한 후, 게이트트렌치(17) 표면에 게이트절연막(19)을 형성한다. 게이트트렌치(17)는 활성영역(15)의 기판(11) 및 소자분리막(13)을 동시에 식각하여 일 방향으로 연장된 라인 형태로 형성할 수 있다. 기판(11)에 형성된 게이트트렌치(17)의 깊이와 소자분리막(13)에 형성된 게이트트렌치(17)의 깊이는 서로 동일하거나, 또는 소자분리막(13)에 형성된 게이트트렌치(17)의 깊이가 더 클 수 있다.
게이트절연막(19)은 열산화(Thermal oxidation)를 통해 형성할 수 있다. 다른 실시예에서, 게이트절연막(19)은 화학기상증착(Chemical Vapor Deposition, CVD) 또는 원자층증착(Atomic Layer Deposition, ALD)에 의해 형성할 수 있다. 게이트절연막(19)은 고유전물질, 산화물, 질화물 또는 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 고유전 물질은 산화물 및 질화물의 유전상수에 비하여 높은 유전상수를 갖는 절연물질일 수 있다. 예컨대, 고유전 물질은 하프늄산화물 또는 알루미늄산화물 등과 같은 금속산화물 중에서 선택된 적어도 하나일 수 있다.
다음으로, 게이트절연막(19) 상에 게이트트렌치(17)를 일부 매립하는 게이트전극(21)을 형성한다. 게이트전극(21)은 매립워드라인으로 작용할 수 있다. 게이트전극(21)은 게이트트렌치(17)를 갭필하도록 금속함유물질을 형성한 후 에치백하여 형성할 수 있다. 금속함유물질은 티타늄, 탄탈륨, 텅스텐 등의 금속을 주성분으로 하는 물질을 포함할 수 있다. 금속함유물질은 탄탈륨질화물, 티타늄질화물, 텅스텐질화물 및 텅스텐으로 이루어진 그룹 중에서 선택된 적어도 어느 하나를 포함할 수 있다. 예를 들어, 게이트전극(21)은 티타늄질화물 상에 텅스텐 적층하는 TiN/W와 같은 이층 구조로 형성할 수 있다. 다른 실시에에서, 게이트전극(21)은 일함수 조절 금속을 포함할 수도 있다.
다음으로, 게이트전극(21) 상에 나머지 게이트트렌치(17)를 매립하는 게이트실링막(23)을 형성한다. 게이트실링막(23)은 게이트전극(21)을 보호하는 역할을 수행하며, 절연물질을 포함할 수 있다. 이어서, 활성영역(15)에 접합영역 즉, 소스영역(미도시) 및 드레인영역(미도시)을 형성한다.
이로써, 게이트트렌치(17), 게이트절연막(19), 매립워드라인으로 작용하는 게이트전극(21), 게이트실링막(23) 및 접합영역을 포함하는 매립게이트형 트랜지스터를 형성할 수 있다.
다음으로, 기판(11) 전면에 제1층간절연막(25)을 형성하고, 제1층간절연막(25) 상에 식각정지막(27)을 형성한다. 제1층간절연막(25)과 식각정지막(27)은 상호간 식각선택비를 갖는 절연물질로 형성할 수 있다. 일례로, 제1층간절연막(25)은 산화물을 포함할 수 있고, 식각정지막(27)은 질화물을 포함할 수 있다.
다음으로, 제1층간절연막(25) 및 식각정지막(27)을 선택적으로 식각하여 제1오픈부(29)를 형성한다. 제1오픈부(29)는 활성영역(15)의 일부분을 노출시킬 수 있다. 구체적으로, 제1오픈부(29)는 게이트전극(21) 사이의 활성영역(15) 중심부를 노출시킬 수 있다. 제1오픈부(29)에 의해 노출되는 활성영역(15)은 매립게이트형 트랜지스터의 소스영역 및 드레인영역 중 어느 하나의 영역을 포함한다. 제1오픈부(29)는 활성영역(15) 단축의 폭보다 큰 직경을 가질 수 있다. 이로 인해, 제1오픈부(29)를 형성하기 위한 식각공정시 소자분리막(13) 및 게이트실링막(23)도 일부 식각될 수 있다.
도 4b 및 도 5b에 도시된 바와 같이, 예비-제1콘택플러그(31A)를 형성한다. 구체적으로, 제1오픈부(29)를 포함한 전면에 제1오픈부(29)를 갭필하는 제1도전막(미도시)을 형성한 후, 식각정지막(27)의 표면이 노출될때까지 제1도전막에 대한 평탄화공정을 진행하여 예비-제1콘택플러그(31A)를 형성할 수 있다. 제1도전막은 실리콘함유물질을 포함할 수 있다. 일례로, 제1도전막은 폴리실리콘을 포함할 수 있다. 평탄화공정은 화학적기계적연마(CMP)로 진행할 수 있다. 이어서, 도펀트 이온주입 등의 도핑공정에 의해 예비-제1콘택플러그(31A)에 도전성을 향상시키기 위한 불순물이 도핑될 수 있다.
다음으로, 예비-제1콘택플러그(31A) 상에 제2도전막(33A) 및 하드마스크막(35A)을 순차적으로 형성한다. 제2도전막(33A)은 금속함유물질을 포함할 수 있고, 하드마스크막(35A)은 절연물질을 포함할 수 있다.
도 4c 및 도 5c에 도시된 바와 같이, 비트라인구조물을 형성한다. 구체적으로, 비트라인구조물은 식각정지막(27)이 노출될때까지 하드마스크막(35A) 및 제2도전막(33A)을 선택적으로 식각하여 형성할 수 있다. 이에 따라, 비트라인(33) 및 비트라인하드마스크(35)가 형성되며, 이들이 비트라인구조물이다.
다음으로, 비트라인하드마스크(35)를 이용하여 식각정지막(27)을 식각한다. 따라서, 식각정지막(27)은 비트라인(33)과 동일한 선폭으로 식각될 수 있다. 이어서, 예비-제1콘택플러그(31A)를 식각하여 제1콘택플러그(31)를 형성한다. 제1콘택플러그(31)는 비트라인(33)과 동일한 선폭으로 식각될 수 있다.
비트라인(33)과 동일한 선폭으로 제1콘택플러그(31)가 형성됨에 따라 제1콘택플러그(31)의 선폭은 제1오픈부(29)의 직경보다 작다. 따라서, 제1콘택플러그(31) 주변에 갭(29A)이 형성된다. 즉, 제1콘택플러그(31)가 형성됨에 따라 제1오픈부(29) 일부가 갭(29A)으로 다시 오픈된다. 비트라인(33)의 연장 방향에서는 제1콘택플러그(31) 주변에 갭(29A)이 형성되지 않는다. 따라서, 비트라인(33)과 교차하는 방향에서 제1콘택플러그(31) 주변에 갭(29A)이 형성된다.
다음으로, 갭(29A)을 매립하도록 제1콘택플러그(31) 측벽에 플러그스페이서(37)를 형성한다. 플러그스페이서(37)는 절연물질을 포함할 수 있다. 구체적으로, 플러그스페이서(37)는 갭(29A)을 매립하도록 모든 구조물의 표면을 따라 스페이서절연막(미도시)을 형성한 후, 스페이서절연막을 리세스시키는 일련의 과정을 통해 형성할 수 있다. 이때, 리세스는 에치백공정으로 진행할 수 있다.
플러그스페이서(37)의 표면은 비트라인구조물의 하부 표면보다 낮게 제어할 수 있다. 구체적으로, 플러그스페이서(37)는 제1콘택플러그(31) 측벽에 형성되며, 비트라인(33)의 측벽에는 형성되지 않는다. 플러그스페이서(37)는 갭(29A)을 채우는 필라 형태(pillar type)일 수 있다. 플러그스페이서(37)에 의해 후속 공정에서 에어갭구조물을 형성하기 위한 다중 스페이서가 갭(29A)에 채워지는 것을 방지할 수 있다. 즉, 제1콘택플러그(31)의 측벽에서 에어갭구조물이 형성되는 것을 방지할 수 있다. 참고로, 제1콘택플러그(31)의 측벽에 에어갭구조물이 형성되는 경우에 후속 스토리지노드콘택플러그 형성공정시 충분한 콘택면적 확보가 어렵고, 제1콘택플러그(31)와 스토리지노드콘택플러그 사이의 쇼트가 발생할 수 있다.
아울러, 플러그스페이서(37)는 비트라인(33)의 측벽에 형성되지 않기 때문에 비트라인구조물 사이의 오픈면적을 넓힐 수 있다. 이에 따라, 후속 공정을 통해 형성될 제2오픈부(43)의 오픈면적을 확보할 수 있다.
다음으로, 기판(11) 전면에 비트라인(33) 사이를 갭필하도록 제2층간절연막(39)을 형성한 후, 비트라인하드마스크(35)의 표면이 노출될때까지 제2층간절연막(39)에 대한 평탄화공정을 진행한다. 평탄화공정은 화학적기계적연마로 진행할 수 있다.
도 4d 및 도 5d에 도시된 바와 같이, 제2층간절연막(39) 상에 마스크패턴(41)을 형성한다. 마스크패턴(41)은 게이트전극(21)의 선폭과 동일하거나, 또는 더 클 수 있다. 평면상으로 볼 때, 마스크패턴(41)은 게이트전극(21)과 오버랩되는 라인형태의 패턴일 수 있다.
다음으로, 마스크패턴(41)을 이용하여 제1층간절연막(25)이 노출될때까지 제2층간절연막(39)을 식각한다. 식각된 제2층간절연막(39)은 비트라인(33)이 연장된 방향으로 후속 공정을 통해 형성될 스토리지노드콘택플러그 분리하는 플러그분리막으로 작용할 수 있다. 이어서, 마스크패턴(41)을 제거한다.
이로써, 비트라인(33)이 연장된 방향으로 제2층간절연막(39)이 측벽을 제공하고, 게이트전극(21)이 연장된 방향으로는 비트라인구조물이 측벽을 제공하는 홀 형태의 제2오픈부(43)를 형성할 수 있다. 제2오픈부(43)는 스토리지노드콘택플러그가 형성될 콘택홀일 수 있다.
도 4e 및 도 5e에 도시된 바와 같이, 제2오픈부(43) 측벽에 에어갭구조물을 형성하기 위한 다중 스페이서를 형성한다. 구체적으로, 제2오픈부(43) 측벽에 제1희생스페이서(45), 캡핑지지막(47) 및 제2희생스페이서(49)가 순차적으로 적층된 다중 스페이서를 형성한다. 다중 스페이서는 링 형태를 가질 수 있다. 즉, 제1희생스페이서(45), 캡핑지지막(47) 및 제2희생스페이서(49)는 링 형태를 가질 수 있다. 제1희생스페이서(45)의 폭은 제2희생스페이서(49)의 폭과 동일하거나, 또는 제2희생스페이서(49)의 폭이 더 작을 수 있다.
다중 스페이서는 복수의 물질막을 순차적으로 형성한 후, 한번의 전면식각공정 예컨대, 에치백공정을 진행하여 형성할 수 있다. 또한, 다중 스페이서는 물질막의 증착 및 에치백공정을 복수회 진행하여 복수의 스페이서를 개별적으로 형성할 수도 잇다. 예를 들어, 다중 스페이서는 제1희생스페이서(45)를 형성한 다음, 캡핑지지막(47) 및 제2희생스페이서(49)를 동시에 형성하는 방법으로 형성할 수 있다. 구체적으로, 제1희생스페이서(45)는 제2오픈부(43)를 포함한 구조물 표면을 따라 일정한 두께를 갖는 제1희생막(미도시)을 형성한 후, 에치백공정을 진행하는 일련의 과정을 통해 형성할 수 있다. 연속해서, 캡핑지지막(47) 및 제2희생스페이서(49) 제1희생스페이서(45)를 포함한 구조물 표면을 따라 일정한 두께를 갖는 절연막(미도시) 및 제2희생막(미도시)을 순차적으로 형성한 후, 에치백공정을 진행하는 일련의 과정을 통해 형성할 수 있다.
제1희생스페이서(45), 캡핑지지막(47) 및 제2희생스페이서(49)는 각각 식각선택비를 갖는 물질을 포함할 수 있다. 구체적으로, 제1희생스페이서(45) 및 캡핑지지막(47)는 절연물질을 포함할 수 있고, 제2희생스페이서(49)는 금속함유물질을 포함할 수 있다. 일례로, 제1희생스페이서(45)는 실리콘산화물을 포함할 수 있고, 캡핑지지막(47)는 실리콘질화물을 포함할 수 있으며, 제2희생스페이서(49)는 티타늄질화물을 포함할 수 있다.
도 4f 및 도 5f에 도시된 바와 같이, 다중 스페이서를 포함한 제2오픈부(43) 아래 제1층간절연막(25)을 식각하여 제2오픈부(43)의 바텀부를 확장시킨다. 이로써, 매립게이트형 트랜지스터의 접합영역에 대응하는 활성영역(15)을 노출시킬 수 있다. 즉, 활성영역(15)의 가장자리를 노출시킬 수 있다. 제1층간절연막(25)에 대한 식각공정은 등방성식각으로 진행할 수 있다. 등방성식각에 의해 제2오픈부(43)의 바텀부는 측면방향으로 확장되어 벌브 형상(Bulb type)을 가질 수 있다. 이때, 제2오픈부(43)의 바텀부에 의해 제1콘택플러그(31)의 측벽이 노출되지 않도록 식각공정을 제어해야 한다. 제2오픈부(43)의 바텀부를 확장함에 따라 제2오픈부(43)의 콘택면적을 충분히 확보할 수 있다.
다음으로, 제2오픈부(43)를 일부 갭필하는 제2콘택플러그(51)를 형성한다. 제2콘택플러그(51)는 도전물질을 증착 및 평탄화하여 제2오픈부(43)를 갭필한 후, 에치백공정을 진행하여 형성할 수 있다. 제2콘택플러그(51)는 스토리지노드콘택플러그일 수 있다. 제2콘택플러그(51)는 실리콘함유물질을 포함할 수 있다. 일례로, 제2콘택플러그(51)는 폴리실리콘을 포함할 수 있으며, 폴리실리콘은 불순물이 도핑된 것일 수 있다. 제2콘택플러그(51)는 매립게이트형 트랜지스터의 접합영역 예컨대, 드레인영역에 접속될 수 있다. 제2콘택플러그(51)의 표면은 비트라인(33)의 상부면보다 높을 수 있다.
도 4g 및 도 5g에 도시된 바와 같이, 다음으로, 제2희생스페이서(49)를 제거하여 제1에어갭(53)을 형성한다. 제2희생스페이서(49)는 습식식각을 통해 제거할 수 있다. 제1에어갭(53)은 제2콘택플러그(51)를 둘러싸는 링 형태를 가질 수 있다.
다음으로, 제1에어갭(53)의 상부를 캡핑하는 임시캡핑막(55)을 형성한다. 임시캡핑막(55)은 후속 공정에서 제1에어갭(53)에 소정의 물질이 갭필되거나, 제1에어갭(53)의 볼륨이 감소하는 것을 방지하기 위한 것이다. 임시캡핑막(55)은 절연물질을 포함할 수 있다. 임시캡핑막(55)은 제1에어갭(53)이 형성된 구조물 표면을 따라 절연막(미도시)을 형성한 후, 에치백을 진행하는 방법으로 형성할 수 있다. 임시캡핑막(55)은 제1희생스페이서(45)와 동일한 물질로 형성할 수 있다. 이는, 후속 제1희생스페이서(45) 제거공정시 임시캡핑막(55)을 함께 제거하기 위함이다. 일례로, 임시캡핑막(55)은 실리콘산화물을 포함할 수 있다.
한편, 제1에어갭(53)의 폭이 작은 경우 예컨대, 후속 공정을 통해 형성될 제2에어갭(61)의 폭보다 제1에어갭(53)의 폭이 더 작은 경우에는 임시캡핑막(55) 형성공정을 생략할 수도 있다.
도 4h 및 도 5h에 도시된 바와 같이, 기판(11) 전면에 제3층간절연막(57)을 형성한 후, 제2콘택플러그(51) 일부, 제1희생스페이서(45) 일부 및 임시캡핑막(55)의 일부를 노출시키는 제3오픈부(59)를 형성한다. 이로써, 제3오픈부(59)를 포함한 제3층간절연막(57)은 에어갭구조물의 일부를 덮는 캡핑막으로 작용할 수 있다.
다음으로, 제1희생스페이서(45)를 제거하여 제2에어갭(61)을 형성한다. 제1희생스페이서(45)는 습식식각을 통해 제거할 수 있다. 제1희생스페이서(45)를 제거함에 따라 형성된 제2에어갭(61)은 제2콘택플러그(51), 캡핑지지막(47) 및 제1에어갭(53)을 둘러싸는 링 형태를 가질 수 있다. 제1희생스페이서(45)와 임시캡핑막(55)은 서로 동일한 물질이기 때문에 식각공정시 임시캡핑막(55)이 제거되어 제1에어갭(53)의 볼륨을 증가시킬 수 있다. 아울러, 제1에어갭(53) 내부의 잔류물을 함께 제거하여 제1에어갭(53)의 볼륨을 더욱더 증가시킬 수 있다.
여기서, 제1에어갭(53)의 폭이 제2에어갭(61)의 폭보다 작은 경우에 제1에어갭(53) 내부로 식각제의 공급이 용이하지 않아 제1에어갭(53) 내부에 제2희생스페이서(49)가 일부 잔류할 수 있다. 그러나, 실시예에서는 제2에어갭(61) 형성공정시 제1에어갭(53) 내부에도 식각제가 공급되기 때문에 제1에어갭(53) 내부에 제2희생스페이서(49)가 일부 잔류하는 것을 원천적으로 방지할 수 있다.
이로써, 제1에어갭(53), 캡핑지지막(47) 및 제2에어갭(61)을 포함하는 에어갭구조물을 형성할 수 있다.
도 4i 및 도 5i에 도시된 바와 같이, 제3오픈부(59)를 갭필하는 제3콘택플러그(63)를 형성한다. 제3콘택플러그(63)는 제2콘택플러그(51)와 더불어서 스토리지노드콘택플러그로 작용할 수 있다. 제3콘택플러그(63)는 제3오픈부(59)를 갭필하도록 전면에 도전막을 형성한 후, 제3층간절연막(57)이 노출될때까지 평탄화공정을 진행하여 형성할 수 있다. 제3콘택플러그(63)는 제2콘택플러그(51)와 동일한 물질이거나, 또는 제2콘택플러그(51)보다 저항이 낮은 물질일 수 있다. 예컨대, 제3콘택플러그(63)는 금속함유물질을 포함할 수 있다.
여기서, 제3콘택플러그(63)는 나머지 에어갭구조물의 상부를 캡핑할 수 있다. 이때, 캡핑지지막(47)에 의하여 제1에어갭(53) 및 제2에어갭(61)에 대한 캡핑을 용이하게 진행할 수 있다. 즉, 캡핑지지막(47)에 의해 제1에어갭(53) 및 제2에어갭(61)을 포함한 전체 에어갭의 폭이 증가하더라도 이들에 대한 캡핑을 용이하게 진행할 수 있다.
이후, 도면에 도시하지는 않았지만 제3콘택플러그(63) 상에 메모리소자를 형성할 수 있으며, 공지된 반도체 제조기술을 이용하여 반도체 장치를 완성할 수 있다.
상술한 실시예에 따라 제조된 반도체 장치는 에어갭구조물을 구비함으로써, 비트라인(33)과 스토리지노드콘택플러그의 전기적 절연특성을 향상시킬 수 있다. 예컨대, 이들 사이의 기생캐패시턴스를 감소시킬 수 있다. 기생 캐패시턴스가 감소하므로 반도체 장치의 센싱마진(Sensing margin)을 개선시킬 수 있다.
상술한 실시예들에 따른 반도체 장치는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며, 이에 한정되지 않고 SRAM(Static Random Access Memory), 플래시메모리(Flash Memory), FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory), ReRAM(Resistive Random Access Memory) 등의 메모리에 적용될 수 있다.
상술한 실시예에 따른 반도체 장치는 다양한 전자장치 또는 시스템에 이용될 수 있다. 도 6 및 도 7은 상술한 실시예에 따른 반도체 장치를 이용하여 구현할 수 있는 전자장치 또는 시스템의 몇몇 예시들을 나타낸 것이다.
도 6은 메모리 카드를 보여주는 블록도이다.
도 6을 참조하면, 메모리 카드(300)는 제어기(310) 및 메모리(320)를 포함할 수 있다. 제어기(310) 및 메모리(320)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(310)의 명령에 따라서 메모리(320) 및 제어기(310)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(300)는 메모리(320)에 데이터를 저장하거나 또는 메모리(320)로부터 데이터를 외부로 출력할 수 있다. 메모리(320)는 실시예에 따른 반도체장치를 포함할 수 있다. 이러한 메모리 카드(300)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다.
도 7은 전자 시스템을 보여주는 블록도이다.
도 7을 참조하면, 전자 시스템(400)은 프로세서(410), 입/출력 장치(430) 및 칩(420)을 포함할 수 있고, 이들은 버스(440)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(410)는 프로그램을 실행하고, 전자 시스템(400)을 제어하는 역할을 할 수 있다. 입/출력 장치(430)는 전자 시스템(400)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(400)은 입/출력 장치(430)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 칩(420)은 프로세서(410)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(410)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(420)은 실시예에 따른 반도체장치를 포함할 수 있다. 전자 시스템(400)은 칩(420)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101 : 기판 103 : 소자분리막
105 : 활성영역 107 : 게이트트렌치
109 : 게이트절연막 111 : 게이트전극
113 : 게이트실링막 115 : 제1층간절연막
117 : 제1오픈부 119 : 제1콘택플러그
121 : 플러그스페이서 123 : 비트라인
125 : 비트라인하드마스크 127 : 제2콘택플러그
129 : 제3콘택플러그 131 : 제1에어갭
133 : 캡핑지지막 135 : 제2에어갭
137 : 제3층간절연막 139 : 제2오픈부
141 : 제3오픈부

Claims (24)

  1. 제1콘택플러그 상의 비트라인을 포함한 비트라인구조물;
    상기 제1콘택플러그 및 상기 비트라인구조물에 이웃하는 제2콘택플러그;
    상기 제2콘택플러그를 둘러싸고 외측벽이 상기 비트라인구조물에 접하며 둘 이상의 에어갭 및 각각의 에어갭 사이를 분리하는 하나 이상의 캡핑지지막을 포함하는 에어갭구조물;
    상기 에어갭구조물의 일부를 캡핑하며 상기 제2콘택플러그 상에 형성된 제3콘택플러그; 및
    상기 에어갭구조물의 나머지를 캡핑하며 상기 제3콘택플러그 사이를 매립하는 캡핑막
    을 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭구조물에서 상기 둘 이상의 에어갭 및 상기 하나 이상의 캡핑지지막은 모두 링 형태를 갖는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭구조물에서 둘 이상의 에어갭 각각은 서로 동일한 폭을 갖거나, 또는 상기 제2콘택플러그에서 멀어질수록 에어갭의 폭이 증가하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 에어갭구조물은,
    상기 제2콘택플러그를 둘러싸는 링 형태의 제1에어갭;
    상기 제1에어갭을 둘러싸는 링 형태의 캡핑지지막; 및
    상기 제1에어갭을 둘러싸는 링 형태를 갖고 외측벽이 상기 비트라인구조물에 접하는 제2에어갭
    을 포함하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제4항에 있어서,
    상기 제1에어갭의 폭은 상기 제2에어갭의 폭과 동일하거나, 또는 상기 제2에어갭의 폭보다 작은 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 캡핑지지막은 절연물질을 포함하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2콘택플러그의 바텀부는 측면 확장된 형태를 갖는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제2콘택플러그의 측벽과 마주보는 상기 제1콘택플러그의 측벽에 형성된 플러그스페이서를 더 포함하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제8항에 있어서,
    상기 플러그스페이서의 상부면은 상기 제1콘택플러그의 상부면과 동일하게 위치하거나, 또는 낮게 위치하는 반도체 장치,
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    소스영역 및 드레인영역이 각각 상기 제1콘택플러그 및 상기 제2콘택플러그에 연결된 매립게이트형 트랜지스터; 및
    상기 제3콘택플러그에 연결된 메모리소자
    를 더 포함하는 반도체 장치.
  11. 기판상에 제1오픈부를 포함한 제1층간절연막을 형성하는 단계;
    상기 제1오픈부 내부에 제1콘택플러그를 형성하고, 상기 제1콘택플러그 상에 비트라인을 포함하는 비트라인구조물을 형성하는 단계;
    상기 기판의 전면에 제2층간절연막을 형성하는 단계;
    상기 제2층간절연막을 식각하여 상기 제2층간절연막 및 상기 비트라인구조물이 측벽을 제공하는 홀 형태의 제2오픈부를 형성하는 단계;
    상기 제2오픈부 측벽에 제1희생스페이서, 캡핑지지막 및 제2희생스페이서를 순차적으로 형성하는 단계;
    상기 제2오픈부를 일부 갭필하는 제2콘택플러그를 형성하는 단계;
    상기 제2희생스페이서를 제거하여 상기 제2콘택플러그를 둘러싸는 제1에어갭을 형성하는 단계;
    상기 기판의 전면을 덮는 제3층간절연막을 형성하는 단계;
    상기 제3층간절연막을 식각하여 상기 제2콘택플러그 일부 및 상기 제1희생스페이서의 일부를 노출시키는 제3오픈부를 형성하는 단계;
    상기 제1희생스페이서를 제거하여 상기 제2콘택플러그를 둘러싸는 제2에어갭을 형성하는 단계; 및
    상기 제3오픈부를 갭필하는 제3콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1콘택플러그 및 상기 비트라인구조물을 형성하는 단계는,
    상기 제1오픈부를 갭필하는 예비-제1콘택플러그를 형성하는 단계;
    상기 예비-제1콘택플러그 상에 비트라인을 포함하는 비트라인구조물을 형성하는 단계; 및
    상기 예비-제1콘택플러그를 식각하여 상기 제1오픈부의 측벽으로부터 갭을 갖고 이격되는 제1콘택플러그를 형성하는 단계
    를 포함하는 반도체 장치 제조방법.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 갭을 갭필하는 플러그스페이서를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제13항에 있어서,
    상기 플러그스페이서의 상부면은 상기 제1콘택플러그의 상부면과 동일하게 위치하거나, 또는 더 낮게 위치하는 반도체 장치 제조방법.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2층간절연막을 형성하는 단계는,
    상기 비트라인구조물을 포함한 구조물 전면에 제2층간절연막을 형성하는 단계; 및
    상기 비트라인구조물 표면이 노출될때가지 평탄화공정을 진행하는 단계
    를 포함하는 반도체 장치 제조방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1희생스페이서의 폭은 상기 제2희생스페이서의 폭과 동일하거나, 또는 더 크게 형성하는 반도체 장치 제조방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1희생스페이서 및 상기 캡핑지지막은 절연물질을 포함하고, 상기 제2희생스페이서는 금속함유물질을 포함하는 반도체 장치 제조방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1희생스페이서, 상기 캡핑지지막 및 상기 제2희생스페이서는 링 형태를 갖는 반도체 장치 제조방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제2콘택플러그를 형성하기 이전에,
    상기 제2오픈부 아래 상기 제1층간절연막을 식각하여 상기 제2오픈부의 바텀부를 확장시키는 단계를 더 포함하는 반도체 장치 제조방법.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제3층간절연막을 형성하기 이전에,
    상기 제1에어갭의 상부에 임시캡핑막을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제20항에 있어서,
    상기 임시캡핑막은 상기 제1희생스페이서와 동일한 물질로 형성하는 반도체 장치 제조방법.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제3콘택플러그를 형성한 이후에,
    상기 제3콘택플러그에 연결되는 메모리소자를 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제11항에 있어서,
    상기 제1층간절연막을 형성하기 이전에,
    상기 기판 내에 매립워드라인을 형성하는 단계를 더 포함하는 반도체 장치 제조방법.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제23항에 있어서,
    상기 제2오픈부를 형성하는 단계는,
    상기 제2층간절연막 상에 상기 매립워드라인과 오버랩되는 마스크패턴을 형성하는 단계; 및
    상기 마스크패턴을 이용하여 상기 제2층간절연막을 식각하는 단계
    를 포함하는 반도체 장치 제조방법.
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