TWI765694B

TWI765694B - 半導體記憶體結構及其形成方法

Info

Publication number: TWI765694B
Application number: TW110116417A
Authority: TW
Inventors: 顏宏戎; 曾鈴君; 王春傑; 歐陽自明
Original assignee: 華邦電子股份有限公司
Priority date: 2021-05-06
Filing date: 2021-05-06
Publication date: 2022-05-21
Also published as: TW202245229A

Abstract

一種半導體記憶體結構，包含形成多個導線結構於半導體基底之上，以及形成多個間隔物結構沿著導線結構的側壁。每一個間隔物結構包含第一間隔物。此方法還包含形成多個介電長條橫跨導線結構，形成多個導電長條延伸於介電長條和導線結構上方，對導電長條進行圖案化製程以形成多個導電墊，以及移除每一個間隔物結構的第一間隔物，以形成間隙於每一個間隔物結構中。

Description

半導體記憶體結構及其形成方法

本揭露係有關於一種半導體記憶體結構，且特別是有關於動態隨機存取記憶體。

為了增加動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置內的元件密度以及改善其整體表現，目前DRAM裝置的製造技術持續朝向元件尺寸的微縮化而努力。因此，改進DRAM裝置的製造方法是目前必須面對的重要課題。

本發明實施例提供半導體記憶體結構的形成方法。此方法包含形成多個導線結構於半導體基底之上，以及形成多個間隔物結構沿著導線結構的側壁。每一個間隔物結構包含第一間隔物。此方法還包含形成多個介電長條橫跨導線結構，形成多個導電長條延伸於介電長條和導線結構上方，對導電長條進行圖案化製程以形成多個導電墊，以及移除每一個間隔物結構的第一間隔物，以形成間隙於每一個間隔物結構中。

本發明實施例提供半導體記憶體結構。此半導體記憶體結構包含設置於半導體基底之上的第一導線結構和第二導線結構、緊鄰於第一導線結構的第一側邊的第一間隔物結構、以及緊鄰於第二導線結構的第二側邊的第二間隔物結構。第一間隔物結構和第二間隔物結構的每一個包括氣隙。此半導體記憶體結構還包含延伸橫跨第一導線結構和第二導線結構的第一介電長條和一第二介電長條、設置於第一導線結構、第二導線結構、第一介電長條與第二介電長條界定出的空間中的第一接觸插塞、以及設置於第一接觸插塞之上的第一導電墊。第一導電墊部分覆蓋第一間隔物結構和第二間隔物兩者。

100:半導體記憶體結構

102:半導體基底

104:主動區

106:隔離結構

108:襯層

110:絕緣材料

112:閘極結構

114:閘極介電層

116:閘極電極層

118:蓋層

120:導線接觸結構

121:接觸插塞

122:間隔物

124:絕緣層

125:絕緣層

126:導線結構

126₁:導線結構

126₂:導線結構

128:絕緣層

130:第一導電層

132:第二導電層

134:第三導電層

136:蓋層

138:間隔物結構

138’:間隔物結構

138₁’:間隔物結構

138₂’:間隔物結構

140:間隔物

142:間隔物

144:間隔物

146:介電長條

148:開口

150:導電材料

152:導電材料

154:導電材料

156:導電材料

158:溝槽

160:圖案化遮罩層

162:導電長條

164:接觸插塞

164₁:接觸插塞

164₂:接觸插塞

164₃:接觸插塞

166:填充層

168:圖案化遮罩層

172:導電墊

172₁:導電墊

172₂:導電墊

172₃:導電墊

174:間隙

176:保護層

178:氣隙

180:介電結構

182:電容器

184:下電極層

186:電容介電層

188:上電極層

200:半導體記憶體結構

300:半導體記憶體結構

D1:第一方向

D2:第二方向

D3:第三方向

P1:節距

P2:節距

讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下：

第1A至1J圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的平面示意圖。

第1A-1至1J-1圖、第1A-2至1J-2圖、1A-3至1J-3圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的剖面示意圖。

第1C-4至1J-4圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的剖面示意圖。

第2圖、第3圖是根據本發明的一些實施例之半導體記憶體結構的平面示意圖。

第2-1圖、第3-1圖是顯示半導體記憶體結構的剖面示意圖。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1A至1J-4圖是根據本發明的一些實施例，顯示形成半導體記憶體結構100在不同階段的示意圖。第1A至1J圖是半導體記憶體結構100在不同階段的平面示意圖，為了易於說明其中標示參考方向。第一方向D1是通道延伸方向，第二方向D2是閘極延伸方向(或字元線延伸方向)，第三方向D3是位元線延伸方向。第一方向D1不垂直於與第二方向D2，第二方向D2大致垂直於第三方向D3。

第1A至1J圖也標示參考剖面，剖面A-A是平行於閘極延伸方向(即第二方向D2)且通過閘極結構之間的面；剖面B-B是平行於閘極延伸方向且通過閘極結構的面；剖面C-C是平行於通道延伸方向(即第一方向D1)且通過導電長條(顯示於第1C圖)的面；剖面D-D是平行於通道延伸方向且通過相鄰導電長條之間的面。

第1A-1至1J-1圖顯示沿著第1A至1J圖的剖面A-A擷取的半導體記憶體結構100的剖面示意圖；第1A-2至1J-2圖顯示沿著第1A至1J圖的剖面B-B擷取的半導體記憶體結構100的剖面示意圖；第1A-3至1J-3圖顯示沿著第1A至1J圖的剖面C-C擷取的半導體記憶體結構100的剖面示意圖；第1C-4至1J-4圖顯示沿著第1C至1J圖的剖面D-D擷取的半導體記憶體結構100的剖面示意圖。

提供半導體記憶體結構100，如第1A、1A-1、1A-2和1A-3圖所示。半導體記憶體結構100包含半導體基底102、隔離結構106、閘極結構112、接觸插塞120、導線結構126、間隔物結構138、以及介電長條146。為了圖式明確，一些部件並未顯示於第1A圖，但可見於第1A-1、1A-2和1A-3圖。

半導體基底102包含主動區104、隔離區以及截斷區。主動區104是沿著第一方向D1延伸的半導體區塊。隔離區沿著第一方向D1延伸，從而將半導體基底102劃分出多個半導體長條(未顯示)。截斷區對應於半導體長條設置，且將半導體長條截斷成多個主動區104。如此，每一個主動區104被兩個隔離區以及兩個截斷區所定義。在第二方向D2上，相鄰的截斷區是錯位或不重疊的。

形成隔離結構106於半導體基底102的隔離區和截斷區中。隔離結構106自半導體基底102上表面向下延伸一段距離，並且圍繞且電性隔離主動區104。隔離結構106可包含襯層108以及絕緣材料110。襯層108內襯於絕緣材料110與主動區104之間。襯層108由介電材料形成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。絕緣材料110由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO)、及/或前述之組合。

形成閘極結構112於半導體基底102中。閘極結構112沿著第二方向D2延伸，並在第三方向D3上平行排列。閘極結構112作為所得到的半導體記憶體裝置的字元線，亦稱為埋入式字元線。閘極結構112延伸交替地通過主動區104和隔離結構106。兩條閘極結構112延伸通過單一主動區104，並且兩條閘極結構112延伸通過此主動區104兩側的截斷區。閘極結構112包含閘極介電層114、閘極電極層116、以及蓋層118。閘極介電層114內襯於閘極電極層116與主動區104(或隔離結構106)之間，並且內襯於蓋層118主動區104(或隔離結構106)之間。

在一些實施例中，閘極介電層114由氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、高介電常數介電材料、及/或前述之組合形成。在一些實施例中，閘極電極層116由導電材料形成，例如半導體材料(例如多晶矽)、金屬材料(例如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)或釕(Ru))、或金屬氮化物(例如氮化鈦(TiN)或氮化鉭(TaN))、及/或前述之組合。在一些實施例中，蓋層118由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO)、及/或前述之組合。

形成導線接觸結構120於主動區104之上。導線接觸結構120包含接觸插塞121、以及圍繞接觸插塞121的間隔物122。接觸插塞121對應於且接觸主動區104的中央部分。主動區104的中央部分是介於相鄰閘極結構112之間的源極區或汲極區。間隔物122可配置以隔開後續形成接觸插塞與接觸插塞121，且隔開後續形成接觸插塞與主動區104的中央部分。

在一些實施例中，接觸插塞121由導電材料形成，例如半導體材料(例如多晶矽)、金屬材料(例如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)或釕(Ru))、或金屬氮化物(例如氮化鈦(TiN)或氮化鉭(TaN))、及/或前述之組合。在一些實施例中，間隔物122由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO)、及/或前述之組合。

形成導線結構126於半導體基底102之上。導線結構126沿著第三方向D3延伸，並在第二方向D2上平行排列。導線結構126作為所得到的半導體記憶體裝置的位元線。導線結構126包含絕緣層128、絕緣層128之上的第一導電層130、第一導電層130之上的第二導電層132、第二導電層132之上的第三導電層134、以及第三導電層134之上的蓋層136。

在一些實施例中，介電層128由氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合形成。在一些實施例中，第一導電層130由多晶矽形成。在一些實施例中，第二導電層132由阻障材料形成，例如金屬氮化物(例如氮化鈦(TiN)或氮化鉭(TaN)。可形成金屬矽化物於第一導電層130與第二導電層132之間。在一些實施例中，第三導電層134由金屬材料形成，例如例如鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)或釕(Ru)。在一些實施例中，蓋層136由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO)、及/或前述之組合。

導線結構126透過導線接觸結構120的接觸插塞121電性連接至主動區104的中央部分。舉例而言，移除絕緣層128在接觸插塞121正上方的部分，使得導線結構126的第一導電層130接觸接觸插塞121。此外，可設置絕緣層124和125於導線結構126與半導體基底102(或隔離結構106、或閘極結構112)之間，使得導線結構126的導電材料遠離半導體結構100的一些其他導電部件。在一些實施例中，絕緣層124和125由氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合形成。

形成間隔物結構138沿著導線結構126的相對側壁。間隔物結構138配置以隔開後續形成的接觸插塞與導線結構126。間隔物結構138包含間隔物140、沿著間隔物140側壁形成的間隔物142以及沿著間隔物142側壁形成的間隔物144。在一些實施例中，間隔物140、142和144由介電材料形成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。舉例而言，間隔物140與間隔物144可由相同材料形成，例如氮化矽。間隔物142可由不同於間隔物140與間隔物144的材料形成，例如氧化矽。

形成介電長條146於半導體基底102之上。介電長條146沿著第二方向D2延伸，並在第三方向D3上平行排列。介電長條146對應於且覆蓋閘極結構112。介電長條146延伸橫跨導線結構126以及間隔物結構138。導線結構126和間隔物結構138被介電長條146覆蓋的部分的頂面可低於導線結構126和間隔物結構138自介電長條146暴露出來的部分的頂面。在一些實施例中，介電長條146由介電材料形成，例如氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO)、及/或前述之組合。

相鄰的介電長條146與相鄰的導線結構126界定出一個開口148。主動區104的末端部分自開口148暴露出來。主動區104的末端部分是在相鄰閘極結構112之外的源極區或汲極區。

依序形成多個導電材料150、152、154和156於半導體基底102之上，如第1B、1B-1、1B-2和1B-3。導電材料150填充開口148的下部。導電材料152形成於導電材料150的頂面之上。導電材料154沿著導電材料152的頂面、以及開口148的上部的側壁形成。導電材料154還沿著於間隔物結構138的頂面、導線結構126的頂面、和介電長條146的頂面形成。導電材料156形成於導電材料154之上且過量填充開口148的上部。

在一些實施例中，導電材料150是半導體層，例如由多晶矽形成。在一些實施例中，導電材料152由金屬矽化物形成，例如矽化鈷(CoSi)、矽化鎳(NiSi)、矽化鈦(TiSi)、矽化鎢(WSi)。在一些實施例中，導電材料154是阻障層，例如由金屬氮化物形成，例如氮化鈦(TiN)、氮化鉭(TaN)、或氮化鎢(WN)。在一些實施例中，導電材料156是金屬層，例如由鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)。

對導電材料154和156進行第一圖案化製程，以形成多個導電長條162，如第1C、1C-1、1C-2、1C-3和1C-4。第一圖案化製程包含形成圖案化遮罩層160於導電材料156之上。圖案化遮罩層160是透過微影製程形成的圖案化光阻層，或是透過沉積介電材料且後續進行微影和蝕刻製程形成的圖案化硬遮罩層。

第一圖案化製程還包含透過蝕刻製程凹蝕導電材料154和156未被圖案化遮罩層160覆蓋的部分，從而形成導電長條162以及形成溝槽158於導電長條162之間。蝕刻製程也凹蝕間隔物結構138、導線結構126和介電長條146未被圖案化遮罩層160覆蓋的部分。

導電長條162沿著第一方向D1延伸，並在第二方向D2上平行排列。導電長條162位於導線結構126的頂面和介電長條146的頂面之上，且延伸橫跨導線結構126和介電長條146。在第二方向上D2，導電長條162可與導線結構126具有相同的節距P1。

導電材料150、152、154和156形成於開口148(第1A、1A-1和1A-3圖)的部分可做為半導體記憶體結構100的接觸插塞164。接觸插塞164對應於且接觸主動區104的末端部分。每一個接觸插塞164被導電長條162至少部分覆蓋。

在形成導電長條162之後，移除圖案化遮罩層160。接著，形成填充層166於半導體結構100之上，如第1D-1、1D-2、1D-3和1D-4。為了圖式明確，第1D圖未顯示填充層166。填充層166填充溝槽158，並且覆蓋導電長條162。填充層166可提供平坦的上表面以用於後續的微影製程。在一些實施例中，填充層166由介電材料形成，例如氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。在一些實施例中，填充層166與間隔物142由相同材料形成，例如氧化矽。為了說明，第1D-1圖顯示填充層166與間隔物142之間的界面，但兩者之間可以沒有界面。

對導電材料154和156進行第二圖案化製程。第二圖案化製程包含形成圖案化遮罩層168於填充層166之上，如第1E、1E-1、1E-2、1E-3和1E-4。圖案化遮罩層168是透過微影製程形成的圖案化光阻層，或是透過沉積介電材料且後續進行微影和蝕刻製程形成的圖案化硬遮罩層。可替代地，圖案化遮罩層168由旋轉塗佈(spin-on-coating)碳形成。圖案化遮罩層168沿著第二方向D2延伸，並在第三方向D3上平行排列。圖案化遮罩層168與介電長條146錯開(例如，不重疊)，並且覆蓋接觸插塞164。圖案化遮罩層 168也可不覆蓋沿著介電長條146側壁的阻障層154。在第三方向上D3，圖案化遮罩層168可與介電長條146具有相同的節距P2。

第二圖案化製程還包含透過蝕刻製程移除填充層166未被圖案化遮罩層168覆蓋的部分。蝕刻製程接著移除導電長條162未被圖案化遮罩層168覆蓋的部分，使得包含導電材料154和156的導電長條162被切割為多個導電墊172，如第1F、1F-1、1F-2、1F-3和1F-4圖所示。為了圖式明確，第1F圖未顯示填充層166和圖案化遮罩層168。蝕刻製程也凹蝕介電長條146未被圖案化遮罩層168覆蓋的部分，使得蝕刻的導電材料156自介電長條146之間突出，此外，蝕刻製程也凹蝕導電材料154，使得蝕刻的導電材料156自導電材料154突出，如第1F-3圖所示。

每一個導電墊172對應於且部分覆蓋每一個接觸插塞164。有些導電墊172部分覆蓋導線結構126和間隔物結構138兩者。儘管第1F圖顯示有些導電墊172未覆蓋導線結構126和間隔物結構138兩者，但在一些實施例中這些導電墊172可覆蓋間隔物結構138但未覆蓋導線結構126，此部分於後續詳細說明。在一些實施例中，所有的導電墊172皆未覆蓋介電長條146。

對半導體結構100進行蝕刻製程，以移除圖案化遮罩層168，如第1G-1、1G-2、1G-3和1G-4圖所示。接著，對半導體結構100進行蝕刻製程，以移除填充層166和間隔物結構138的間隔物142，如第1H-1、1H-2、1H-3和1H-4圖所示。在一些實施例中，由於填充層166與間隔物142由相同材料形成，可在同一蝕刻設備中，連續地移除填充層166和間隔物142。蝕刻製程是濕蝕刻製程。移除間隔物142，使得間隙174形成於間隔物140與間隔物144之間。為了圖式明確，第1H圖未顯示間隙174。間隙的底面的水平可低於第一導電層130，且介於導電材料150的底面與頂面之間。

形成保護層176於半導體結構100之上，如第1I-1、1I-2、1I-3和1I-4。為了圖式明確，第1I圖未顯示保護層176。保護層176圍繞並且覆蓋導電墊172。保護層176還覆蓋間隔物結構138，並且密封間隙174。密封的間隙174形成氣隙178。包含氣隙178的間隔物結構標示為間隔物結構138’。

由於間隔物結構138’包含氣隙178，可降低間隔物結構138’整體的電容，從而降低接觸插塞164與導線結構126之間的寄生電容。因此，提升所得到的半導體記憶體裝置的性能。

形成介電結構180於半導體結構100之上，並且形成電容器182於介電結構180中，如第1J、1J-1、1J-2、1J-3和1J-4。電容器182穿過介電結構180和保護層176，以落在導電墊172上。在一些實施例中，介電結構180可包含多個介電材料，例如，氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、及/或前述之組合。電容器182可包含接觸導電墊172的下電極層184、位於下電極層184之上的電容介電層186、以及位於電容介電層186之上的上電極層188。電容器182的下電極層184透過導電墊172和接觸插塞164電性耦接至主動區104的末端部分。

還可形成額外組件於半導體記憶體結構之上，例如內連線結構、外圍電路、或其他適用組件，以製得半導體記憶體裝置。在一些實施例中，半導體記憶體裝置是動態隨機存取記憶體。

根據本發明實施例，透過在同一蝕刻設備中連續地移除填充層166和間隔物142來形成氣隙178，這可節省一道蝕刻製程以及傳輸半導體記憶體結構的時間，以提升半導體記憶體裝置的製造產能。此外，可減少蝕刻製程的整體時間，從而降低蝕刻製程對於導電墊172及/或接觸插塞164的導電材料的負面影響。並且，也可避免導電材料因半導體記憶體結構於不同蝕刻設備之間傳輸而暴露於含氧環境。

第2圖是根據本發明的一些實施例之半導體記憶體結構200的平面示意圖。前面第1A至1J-4圖之實施例所述的材料、製程和配置可實施於第2圖的實施例。第2-1圖顯示沿著第2圖的剖面A1-A1擷取的半導體記憶體結構200的剖面示意圖。第2圖的半導體記憶體結構200與第1I圖的半導體記憶體結構100相似，並且第2圖進一步繪示間隔物結構138’的介電層140和144以及插入兩者間的氣隙178，以說明導電墊172與間隔物結構138’的配置。第2圖顯示導線結構126₁和導線結構126₂、以及分別緊鄰於導線結構126₁和導線結構126₂的間隔物結構138₁’和間隔物結構138₂’。第2圖還顯示介於間隔物結構138₁’與138₂’之間的接觸插塞164₁、164₂和164₃、和分別設置於接觸插塞164₁、164₂和164₃之上的導電墊172₁、172₂和172₃。

導電墊172₁、172₂和172₃在第一方向D1的相反方向上依序排列，而接觸插塞164₁、164₂和164₃在第三方向D3上依序排列。在平面示意圖中，導電墊172₂與接觸插塞164₂之間的重疊面積大於導電墊172₁與接觸插塞164₁之間的重疊面積，並且大於導電墊172₃與接觸插塞164₃之間的重疊面積。

導電墊172₁部分覆蓋導線結構126₁以及間隔物結構138₁’的介電層140和144及氣隙178。導電墊172₁未覆蓋導線結構126₂和間隔物結構138₂’。導電墊172₂部分覆蓋間隔物結構138₁’的間隔物144以及間隔物結構138₂’的間隔物144。導電墊172₂未覆蓋導線結構126₁和126₂。導電墊172₂亦未覆蓋間隔物結構138₁’和138₂’的間隔物140和氣隙178。導電墊172₃覆蓋導線結構126₂以及間隔物結構138₂’的介電層140和144及氣隙178。導電墊172₃未覆蓋導線結構126₁和間隔物結構138₁’。

第3圖是根據本發明的一些實施例之半導體記憶體結構300的平面示意圖。第3-1圖顯示沿著第3圖的剖面A1-A1擷取的半導體記憶體結構300的剖面示意圖。第3圖的半導體記憶體結構300與第2圖的半導體記憶體結構200相似，除了第3圖所示的介電層144和氣隙178具有環形輪廓。

在形成介電長條146之後，間隔物142和144(第1A-1圖)形成於介電長條146與導線結構126所定義的開口148中。如第3圖所示，間隔物144和氣隙178(由移除間隔物142所形成)沿著介電長條146的側壁、以及間隔物140的側壁連續地延伸，間隔物 144和氣隙178具有環形輪廓。導電墊172₂更部分覆蓋沿著介電長條146的間隔物144以及氣隙178。

根據上述，本發明實施例提供包含氣隙的間隔物結構，其透過連續地移除填充層和間隔物而形成。因此，可提升半導體記憶體裝置的製造產能。此外，也降低蝕刻製程對於導電材料的負面影響，並且避免導電材料暴露於含氧環境。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。