TWI795703B - 半導體記憶體結構及其形成方法 - Google Patents

Abstract

一種半導體記憶體結構，包含半導體基底，半導體基底包含主動區和截斷區。此半導體記憶體結構還包含設置於截斷區中的隔離結構、至少延伸通過截斷區中的隔離結構的第一閘極結構、以及至少延伸通過主動區的第二閘極結構。此半導體記憶體結構還包含設置於主動區中摻雜區，摻雜區與第一閘極結構之間的距離小於摻雜區與第二閘極結構之間的距離。

Description

半導體記憶體結構及其形成方法

本揭露係有關於一種半導體記憶體結構，且特別是有關於動態隨機存取記憶體。

動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)裝置廣泛地應用於消費性電子產品中。為了增加動態隨機存取記憶體裝置內的元件密度以及改善其整體表現，目前動態隨機存取記憶體裝置的製造技術持續朝向元件尺寸的微縮化而努力。然而，當元件尺寸持續縮小時，許多挑戰隨之而生。例如，改善源極/汲極接面漏電流(junction leakage)。因此，業界仍需要改進動態隨機存取記憶體裝置的製造方法，以克服元件尺寸縮小所產生的問題。

本發明實施例提供半導體記憶體結構。此半導體記憶體結構包含半導體基底，半導體基底包含主動區和截斷區。此半導體記憶體結構還包含設置於截斷區中的隔離結構、至少延伸通過截斷區中的隔離結構的第一閘極結構、以及至少延伸通過主動區的第二閘極結構。此半導體記憶體結構還包含設置於主動區中摻雜區，摻雜區與第一閘極結構之間的距離小於摻雜區與第二閘極結構之間的距離。

本發明實施例提供半導體記憶體結構的形成方法，此方法包含提供半導體基底，半導體基底包括截斷區和主動區。此方法還包含形成第一溝槽通過截斷區且形成第二溝槽通過主動區、以及形成圖案化遮罩層覆蓋第二溝槽通過主動區的一部分，圖案化遮罩層具有開口暴露出第一溝槽通過截斷區的一部分。此方法還包含使用圖案化遮罩層進行離子植入製程，以形成摻雜區於主動區中、以及形成第一閘極結構於第一溝槽中且形成第二閘極結構於第二溝槽中。

以下參照本發明實施例之圖式以更全面地闡述本揭露。然而，本揭露亦可以各種不同的實施方式實現，而不應限於本文中所述之實施例。圖式中的層與區域的厚度可能會為了清楚起見而放大，並且在各圖式中相同或相似之參考號碼表示相同或相似之元件。

第1A至1K圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的平面示意圖。為了易於說明，第1A至1K圖標示參考方向，其中第一方向D1是通道延伸方向，第二方向D2是字元線延伸方向(或閘極延伸方向)，第三方向D3是位元線延伸方向。第一方向D1與第二方向D2之間夾一銳角，其範圍例如在約10度至約80度。第二方向D2大致垂直於第三方向D3。

第1A至1K圖也標示參考剖面，剖面A-A是平行於主動區的軸向(即第一方向D1)且通過主動區的面，剖面B-B是平行於閘極結構的軸向(即第二方向D2)且通過閘極結構的面。

第1A-1至1K-1圖顯示沿著第1A至1K圖的剖面A-A擷取的半導體記憶體結構的剖面示意圖。第1A-2至1K-2圖顯示沿著第1A至1K圖的剖面B-B擷取的半導體記憶體結構的剖面示意圖。

提供半導體記憶體結構100，半導體記憶體結構100包含半導體基底102，如第1A、1A-1和1A-2圖所示。半導體基底102包含主動區104、隔離區106、以及截斷區(chop region)108。主動區104是沿著第一方向D1延伸的半導體區塊，並且每一個主動區104被兩個隔離區106以及兩個截斷區108所定義。隔離結構110形成於半導體基底102的隔離區106和截斷區108中，從而圍繞且電性隔離這些主動區104。

隔離區106沿著第一方向D1延伸，並且在第二方向D2上間隔排列，從而將半導體基底102劃分出多個半導體長條(未顯示)。截斷區108(其以虛線表示)對應於半導體長條設置，且將半導體長條截斷成多個主動區104。在第二方向D2上，相鄰的截斷區108可以是錯位或不重疊的。

在一些實施例中，半導體基底102是元素半導體基底，例如矽基底、或鍺基底；或化合物半導體基底，例如碳化矽基底、或砷化鎵基底。在一些實施例中，半導體基底102可以是絕緣體上的半導體(semiconductor-on-insulator，SOI)基底。

隔離結構110自半導體基底102上表面向下延伸。隔離結構110的形成可包含例如使用第一圖案化製程(包含微影製程和蝕刻製程)形成對應於隔離區106的溝槽於半導體基底102中，並且劃分出多個半導體長條。接著，使用第二圖案化製程(包含微影製程和蝕刻製程)形成對應於截斷區108的溝槽，並且將半導體長條截斷成多個主動區104。

隔離結構110的形成還可包含形成襯層112沿著溝槽的側壁和底面且沿著半導體基底102的上表面，接著形成絕緣材料114過量填充溝槽的剩餘部分。絕緣材料114嵌套於襯層112內。襯層112由介電材料形成，例如，氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、其他適合材料、及/或前述之組合形成。絕緣材料114由介電材料形成，例如，氮化矽(SiN)、氮氧化矽(SiON)、氧化矽(SiO)、其他適合材料、及/或前述之組合形成。絕緣材料114與襯層112可由不同材料形成。舉例而言，襯層112是氧化矽層，而絕緣材料114是氮化矽層。

隔離結構110的形成還可包含進行平坦化製程(例如，回蝕刻製程)，移除形成於半導體基底102上表面之上的絕緣材料114，直到暴露出襯層112。在平坦化製程之後，可能會形成縫隙於絕緣材料114的上表面處，特別是在較寬溝槽內的絕緣材料114的上表面處。可形成介電層116於半導體基底102的上表面之上，並且填充縫隙。介電層116可以是使用原子層沉積(atomic layer deposition，ALD)形成的氧化矽層。

形成圖案化遮罩層118於半導體基底102的上表面之上，如第1B、1B-1和1B-2。圖案化遮罩層118具有開口圖案120，開口圖案120沿著第二方向D2延伸。在一些實施例中，圖案化遮罩層118可以是由一或多層介電材料形成的硬遮罩結構，介電材料有氧化矽(SiO)、氮化矽(SiN)、氮氧化矽(SiON)、其他適合材料、及/或前述之組合。在形成圖案化遮罩層118期間，可移除介電層116自開口圖案120暴露出來的部分。

使用圖案化遮罩層118對半導體記憶體結構100進行蝕刻製程，以移除半導體記憶體結構100未被圖案化遮罩層118覆蓋的部分。圖案化遮罩層118的開口圖案120轉移至半導體基底102的主動區104以及隔離結構110中，以形成溝槽122，如第1C、1C-1和1C-2圖所示。溝槽122的蝕刻深度在主動區104與隔離結構110中可以是不同的。溝槽122沿著第二方向D2延伸，並在第三方向D3上排列。溝槽122延伸交替地通過主動區104和隔離結構110，兩條溝槽122延伸通過一個主動區104，並且兩條溝槽122延伸通過此主動區104兩側的截斷區108。

溝槽122在第三方向D3上的尺寸需小於截斷區108在第三方向D3上的尺寸。形成溝槽122的蝕刻製程移除部分的絕緣材料114，並且在蝕刻製程之後，在截斷區108中，隔離結構110的襯層112自溝槽122暴露出來。若溝槽122在第三方向D3的尺寸太大，在蝕刻製程之後，襯層112的厚度會太薄或是完全消失，從而負面影響所得到的半導體記憶體裝置的電性(例如，導通電流)。若溝槽122在第三方向D3上的尺寸太小，則會減少後續填充於溝槽122內的電極材料的量。

形成填充材料124於半導體記憶體結構100之上，如第1D、1D-1和1D-2圖所示。填充材料124形成於圖案化遮罩層118之上，並且密封溝槽122。溝槽122的上部被填充材料124填充，並且溝槽122的下部保持未被填充。在一些實施例中，填充材料124由含碳材料形成，例如類金剛石碳(Diamond-like carbon，DLC)、高選擇性透明(High selectivity Transparency，HST)碳膜、或類似材料形成。填充材料124配置以提供大致平坦的上表面，圖案化遮罩層後續形成於此大致平坦的上表面之上。

接著，形成圖案化遮罩層126於填充材料124之上。圖案化遮罩層126具有多個開口圖案128，其對應於半導體基底102的截斷區108並且暴露出填充材料124。圖案化遮罩層126可以是圖案化光阻層。形成圖案化遮罩層126的微影製程與形成截斷區108的微影製程可以使用同一張主光罩(reticle)。在其他一些實施例中，圖案化遮罩層126可以是圖案化硬遮罩層。

使用圖案化遮罩層126，對填充材料124進行蝕刻製程，以移除填充材料124被開口圖案128暴露出來的部分，從而打開被填充材料124所密封的溝槽122。在蝕刻製程之後，溝槽122通過截斷區108的部分(標示為130)從填充材料124及圖案化遮罩層126暴露出來，如第1E、1E-1和1E-2圖所示。

使用圖案化遮罩層126以及圖案化填充材料124，對半導體記憶體結構100進行離子植入製程，以形成摻雜區134於主動區104中，如第1F、1F-1和1F-2圖所示。離子植入製程的傾斜角範圍可以在約5度至約20度。在離子植入製程期間，摻雜物132通過圖案化遮罩層126的開口圖案128以及圖案化填充材料124的開口圖案，穿過隔離結構110的襯層112，然後植入主動區104的半導體材料中，從而在主動區104面向截斷區108的側邊處形成摻雜區134。摻雜物132可以是p型摻雜物(例如，硼或BF ₂)或是n型摻雜物(例如，磷或砷)。

摻雜區134配置以平衡旁通字元線(passing word line)所感應出的導電載子，此部分將於後面詳細說明。摻雜區134的導電型態可與半導體基底102的主動區104的導電型態相同，例如，都是p型。摻雜區134的摻雜濃度大於半導體基底102的主動區104的摻雜濃度。舉例而言，摻雜區134的摻雜濃度高出主動區104的摻雜濃度約1至2個數量級。

在離子植入製程之後，使用灰化製程或蝕刻製程，移除圖案化遮罩層126以及填充材料124，以暴露出圖案化遮罩層118，並且打開溝槽122的其他部分，如第1G、1G-1和1G-2圖所示。

依序形成閘極介電層136、閘極襯層138、以及閘極電極層140於半導體記憶體結構100之上，如第1H、1H-1和1H-2圖所示。閘極介電層136沿著圖案化遮罩層118的側壁以及溝槽122側壁和底面形成，以部分填充溝槽122。在一些實施例中，閘極介電層136由氧化矽、氮化矽、氮氧化矽、高介電常數介電材料、及/或前述之組合形成。在一些實施例中，使用臨場蒸氣產生法(in-situ steam generation，ISSG)、原子層沉積(ALD)、化學氣相沉積(chemical vapor deposition，CVD)、或前述之組合，形成閘極介電層136。

閘極襯層138形成於閘極介電層136之上，並且部分填充溝槽122。在一些實施例中，閘極襯層138由氮化鈦(TiN)、氮化鎢(WN)、氮化鉭(TaN)、其他適合材料、及/或前述之組合形成。可使用物理氣相沉積(PVD)、及/或原子層沉積(ALD)，沉積閘極襯層138。

閘極電極層140形成於閘極襯層138之上，並且過量填充溝槽122的剩餘部分。在一些實施例中，閘極電極層140由金屬材料形成，例如，鎢(W)、鋁(Al)、銅(Cu)、鈷(Co)、釕(Ru)、其他適合材料、及/或前述之組合。可使用物理氣相沉積(PVD)、化學氣相沉積(CVD)、及/或原子層沉積(ALD)，沉積閘極電極層140。

根據一些實施例，對閘極電極層140和閘極襯層138進行蝕刻製程，以形成凹陷144延伸至半導體基底102中，如第1I、1I-1和1I-2圖所示。在蝕刻製程之後，形成閘極結構142。閘極結構142可以作為所得到的半導體記憶體裝置的字元線，亦可稱為埋入式字元線(buried word line，BWL)。

每一個閘極結構142延伸交替地通過主動區104和隔離結構110，兩條閘極結構142延伸通過單一主動區104，並且兩條閘極結構142延伸通過此主動區104兩側的截斷區108。閘極結構142包含閘極介電層136、閘極襯層138、以及閘極電極層140。閘極襯層138具有U型輪廓，並且內襯於閘極介電層136與閘極電極層140之間。閘極電極層140嵌套於閘極襯層138內。此外，閘極襯層138以及閘極電極層140的上表面的水平高於摻雜區134的底面的水平。

形成蓋層146於凹陷144中，如第1J、1J-1和1J-2圖所示。在一些實施例中，蓋層146由介電材料形成，例如，氧化矽、氮化矽、氮氧化矽、其他適合材料、及/或前述之組合。形成蓋層146可包含沉積介電材料以填充凹陷144，並且進行平坦化製程，移除形成於圖案化遮罩層118上表面之上的介電材料。

根據一些實施例，透過離子植入製程，形成源極/汲極區148和150於半導體基底102的主動區104中，如第1K-1圖所示。源極/汲極區150位於主動區104的中央，而源極/汲極區148位於主動區104的兩端。源極/汲極區148和150和延伸通過主動區104的閘極結構142的部分可結合形成電晶體，例如，n型電晶體或p型電晶體，以用於所得到的半導體記憶體裝置。

源極/汲極區148和150是摻雜的，並且PN接面(PN junction)形成於主動區104與源極/汲極區148或150之間。源極/汲極區148和150的導電型態與半導體基底102的主動區104相反，並且與摻雜區134的導電型態相反。舉例而言，主動區104和摻雜區134是p型，而源極/汲極區148和150是n型。源極/汲極區148和150的摻雜濃度可大於摻雜區134的摻雜濃度。舉例而言，源極/汲極區148和150的摻雜濃度高出摻雜區134的摻雜濃度約1至2個數量級。此外，源極/汲極區148和150的底面(即上述PN接面)的水平可低於閘極襯層138以及閘極電極層140的上表面的水平。

可形成介電結構158於半導體記憶體結構100之上，並且形成導電部件於介電結構158中，以電性耦接源極/汲極區148和150。舉例而言，如第1K、1K-1和1K-2圖所示，形成接觸插塞152於源極/汲極區150上；形成位元線154於接觸插塞152之上；以及形成接觸插塞160於源極/汲極區148和摻雜區134上。在形成介電結構158和這些導電部件期間，可移除半導體基底102上表面之上的介電層116、圖案化遮罩層118和蓋層146。

在一些實施例中，介電結構158包含多層介電層，並且由介電材料形成，例如，氧化矽、氮化矽、氮氧化矽、其他適合材料、前述之多層、及/或前述之組合。

在一些實施例中，接觸插塞152部分延伸至半導體基底102中，且落在源極/汲極區150上。接觸插塞152可由半導體材料形成，例如多晶矽。

在一些實施例中，位元線154沿著第三方向D3延伸，並且透過接觸插塞152電性耦接至於源極/汲極區150。位元線154可由金屬或金屬氮化物形成，例如鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、其他適合材料、前述之多層、或前述之組合。可形成矽化物層於位元線154與接觸插塞152之間。

在一些實施例中，接觸插塞160落在源極/汲極區148和摻雜區134上。接觸插塞160可包含下部160L和上部160U。例如，接觸插塞160的下部160L由半導體材料形成，例如多晶矽。接觸插塞160的上部160U由金屬或金屬氮化物形成，例如鎢(W)、鋁(Al)、銅(Cu)、鈦(Ti)、鉭(Ta)、氮化鈦(TiN)、氮化鉭(TaN)、其他適合材料、前述之多層、或前述之組合。可形成矽化物層於接觸插塞160的下部160L與上部160U之間。

第1K-3圖是第1K-2圖的放大示意圖，以說明半導體記憶體結構100的額外細節。如第1K-3圖所示，閘極結構142通過截斷區108中的隔離結構110的部分標示為142C，而閘極結構142通過主動區104的部分標示為142A。在一些情況下，於操作期間，閘極結構142延伸通過截斷區108的部分142C(可稱為旁通字元線)可能會在與其相鄰的主動區104中(或在隔離結構110的側壁上)感應出導電載子(例如，電子或電洞)，而形成通道層。這個通道層是不期望的，並且可能會提供各種漏電路徑，例如自源極/汲極區148漏至源極/汲極區150上的接觸插塞、及/或其他的導電部件，從而導致半導體記憶體裝置儲存資料的劣化或損失。

根據本發明實施例，由於摻雜區134中的摻雜物所提供的導電載子(例如，電洞或電子)與旁通字元線142C所感應出的導電載子相反，所以摻雜區134可平衡旁通字元線142C所感應出的導電載子，從而降低漏電路徑形成的可能性。因此，提升半導體記憶體裝置的可靠性和製造良率。

此外，源極/汲極區148可形成與部分的摻雜區134重疊(重疊部分以虛線表示)。摻雜區134沿著第一方向D1具有寬度A1，源極/汲極區148沿著第一方向D1具有尺寸A2。摻雜區134的尺寸A1對源極/汲極區148的尺寸A2的比值範圍在約0.01至約0.05。若寬度A1對寬度A2的比值太大，則摻雜區134可能會負面影響所得到的半導體記憶體裝置的電性(例如，導通電流)。若寬度A1對寬度A2的比值太小，則摻雜區134可能不足以平衡旁通字元線感應出的導電載子。

摻雜區134與閘極結構142在截斷區108中部分142C(的閘極介電層136)之間具有距離A3，而摻雜區134與閘極結構142在主動區104的部分142A(的閘極介電層136)之間具有距離A4，並且距離A3小於距離A4。距離A3對距離A4的比值範圍在約0.01至約0.05。若距離A3對距離A4的比值太大，則摻雜區134可能會負面影響所得到的半導體記憶體裝置的電性(例如，導通電流)。若距離A3對距離A4的比值太小，則摻雜區134可能不足以平衡旁通字元線感應出的導電載子。

摻雜區134的頂面與於蓋層146的頂面共平面。摻雜區134的底面的水平低於源極/汲極區148的底面的水平。也就是說，摻雜區134的深度A5大於源極/汲極區148的深度A6。摻雜區134的深度A5對源極/汲極區148的深度A6的比值範圍在約1.25至約1.5。若深度A5對深度A6的比值太大，則在形成摻雜區134的離子植入製程期間，摻雜物可能會不期望地植入半導體基底102的其他區域中，例如外圍電路區。若深度A5對深度A6的比值太小，則摻雜區134可能不足以平衡旁通字元線感應出的導電載子。

可形成額外組件於半導體記憶體結構100之上，從而製得半導體記憶體裝置。舉例而言，可形成電容器結構(未顯示)於介電結構158之上，並且電容器結構可透過接觸插塞160電性耦接至源極/汲極區148。在一些實施例中，半導體記憶體裝置是動態隨機存取記憶體(DRAM)。

根據上述，本發明實施例利用在主動區面向旁通字元線的側邊處形成摻雜區，摻雜區可平衡旁通字元線感應出的導電載子，從而降低漏電路徑形成的可能性。因此，提升半導體記憶體裝置的可靠性和製造良率。

雖然本發明以前述之實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許之更動與潤飾。因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

102:半導體基底 104:主動區 106:隔離區 108:截斷區 110:隔離結構 112:襯層 114:絕緣材料 116:介電層 118:圖案化遮罩層 120:開口圖案 122:溝槽 124:填充材料 126:圖案化遮罩層 128:開口圖案 130:部分 132:摻雜物 134:摻雜區 136:閘極介電層 138:閘極襯層 140:閘極電極層 142:閘極結構 142A:閘極結構142通過主動區104的部分 142C:閘極結構142通過截斷區108中的隔離結構110的部分 144:凹陷 146:蓋層 148:源極/汲極區 150:源極/汲極區 152:接觸插塞 154:位元線 158:介電結構 160:接觸插塞 160L:接觸插塞160的下部 160U:接觸插塞160的上部 D1:第一方向 D2:第二方向 D3:第三方向 A1:尺寸 A2:尺寸 A3:距離 A4:距離 A5:深度 A6:深度

讓本發明之特徵和優點能更明顯易懂，下文特舉不同實施例，並配合所附圖式作詳細說明如下： 第1A至1K圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的平面示意圖。 第1A-1至1K-1圖以及第1A-2至1K-2圖是根據本發明的一些實施例，顯示形成半導體記憶體結構在不同階段的剖面示意圖。 第1K-3圖是第1K-2圖的放大示意圖，以說明半導體記憶體結構的額外細節。

104:主動區

108:截斷區

110:隔離結構

112:襯層

114:絕緣材料

134:摻雜區

136:閘極介電層

138:閘極襯層

140:閘極電極層

142A:閘極結構142通過主動區104的部分

142C:閘極結構142通過截斷區108中的隔離結構110的部分

146:蓋層

148:源極/汲極區

150:源極/汲極區

152:接觸插塞

154:位元線

160L:接觸插塞160的下部

A1:尺寸

A2:尺寸

A3:距離

A4:距離

A5:深度

A6:深度

Claims (13)

1. 一種半導體記憶體結構，包括：一半導體基底，包括一主動區和一截斷區；一隔離結構，設置於該截斷區中；一第一閘極結構，至少延伸通過該截斷區中的該隔離結構；一第二閘極結構，至少延伸通過該主動區；以及一摻雜區，設置於該主動區中，其中該摻雜區與該第一閘極結構之間的一第一距離小於該摻雜區與該第二閘極結構之間的一第二距離，且該摻雜區提供的導電載子與該第一閘極結構所感應出的導電載子相反。
2. 如請求項1之半導體記憶體結構，更包括：一源極/汲極區，設置於該主動區中，其中該第二閘極結構包括一第一部分以及一第二部分，部分的該半導體基底位於該第一部分以及該第二部分之間，該源極/汲極區介於該第一部分與該隔離結構之間且該源極/汲極區與該第一部分之間的距離小於該源極/汲極區與該第二部分之間的距離，其中該摻雜區介於該源極/汲極區於該隔離結構之間。
3. 如請求項2之半導體記憶體結構，其中該摻雜區具有一第一導電型態，且該源極/汲極區具有與該第一導電型態相反的一第二導電型態。
4. 如請求項2之半導體記憶體結構，其中該摻雜區的底面低於該源極/汲極區的底面，且該摻雜區的頂面高於該源極/汲極區的底面。
5. 如請求項2之半導體記憶體結構，更包括：一接觸插塞，設置於該源極/汲極區和該摻雜區上。
6. 如請求項2之半導體記憶體結構，其中該源極/汲極區的摻雜濃度大於該摻雜區的摻雜濃度。
7. 如請求項1之半導體記憶體結構，其中該隔離結構包括：一襯層、以及設置於該襯層之上的一絕緣材料，其中該隔離結構的該襯層介於該第一閘極結構與該摻雜區之間，其中該半導體記憶體結構更包括：一蓋層，設置於該第一閘極結構之上，其中該隔離結構的該襯層介於該蓋層與該摻雜區之間。
8. 如請求項7之半導體記憶體結構，其中該摻雜區的頂面與於該蓋層的頂面共平面。
9. 如請求項1之半導體記憶體結構，其中該摻雜區的底面低於該第一閘極結構的一閘極電極層的上表面。
10. 一種半導體記憶體結構的形成方法，包括：提供一半導體基底，該半導體基底包括一截斷區和一主動區；形成一第一溝槽通過該截斷區且形成一第二溝槽通過該主動區； 形成一圖案化遮罩層覆蓋該第二溝槽通過該主動區的一部分，其中該圖案化遮罩層具有一開口暴露出該第一溝槽通過該截斷區的一部分；使用該圖案化遮罩層進行一離子植入製程，以形成一摻雜區於該主動區中；以及形成一第一閘極結構於該第一溝槽中且形成一第二閘極結構於該第二溝槽中，其中該摻雜區提供的導電載子與該第一閘極結構所感應出的導電載子相反。
11. 如請求項10之半導體記憶體結構的形成方法，更包括：形成一隔離結構於該截斷區中，其中該第一閘極結構延伸通過該截斷區中的該隔離結構。
12. 如請求項10之半導體記憶體結構的形成方法，更包括：形成一源極/汲極區於該主動區中，其中該摻雜區具有一第一導電型態，且該源極/汲極區具有與該第一導電型態相反的一第二導電型態。
13. 如請求項10之半導體記憶體結構的形成方法，更包括：形成一填充材料，以密封該第一溝槽和該第二溝槽，其中該圖案化遮罩層形成於該填充材料之上；以及 使用該圖案化遮罩層，蝕刻該填充材料，使得該第一溝槽通過該截斷區的該部分自該填充材料暴露出來。

Images