CN103779352A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法。该半导体器件包括：多条字线；多条位线；和多个位线节点接触。多条字线沿第一方向在基板中或在基板上延伸。多条位线交叉多条字线。多个位线节点接触的每个连接相应的位线到基板，多个位线节点接触的每个的宽度基本等于相应的位线的宽度。

Description

半导体器件及其制造方法

技术领域

发明构思涉及半导体器件及其制造方法。

背景技术

由于半导体器件的小尺寸、多功能和/或低制造成本，半导体器件在电子工业中受到关注。然而，半导体器件已经与电子工业的发展高度结合。对于越来越高度集成的半导体器件，半导体器件的图案的宽度和间隔已经越来越多地缩小。近来，半导体器件的精细图案需要新的和/或更加昂贵的曝光技术，使得难以高度集成半导体器件。因此，对于新的集成技术正在进行各种研究。

发明内容

发明构思的示例实施方式可提供能够抑制（例如，防止和/或最小化）漏电流的半导体器件。

发明构思的示例实施方式还提供制造更高度集成的半导体器件的方法，该半导体器件能够抑制和/或解决掩模未对准问题。

在至少一个示例实施方式中，半导体器件可包括：在基板中或在基板上的多条字线，栅绝缘层位于字线与基板之间，多条字线在第一方向上延伸；多条位线，在基板上以横过字线；以及位线节点接触，连接所述多条位线中的每条和基板。每条位线可具有等于或基本等于相应的位线节点接触的宽度的宽度。

在至少一个其他示例实施方式中，半导体器件可包括：在基板中或在基板上的至少两个存储节点接触；在基板中或在基板上且在所述至少两个存储节点接触之间的位线节点接触；和在位线节点接触上且在所述至少两个存储节点接触之间的位线，位线节点接触和位线通过间隔物与所述至少两个存储节点接触的侧壁间隔开。

在至少一个其他示例实施方式中，半导体器件可包括：在基板中或在基板上的至少两个存储节点接触；在基板上且在所述至少两个存储节点接触之间的位线节点接触；和在位线节点接触上且在所述至少两个存储节点接触之间的位线，位线节点接触和位线中的每个与所述至少两个存储节点接触的侧壁间隔开基本相同的距离。

在至少一个其他示例实施方式中，半导体器件可包括：在基板中或在基板上沿第一方向延伸的多条字线；横过所述多条字线的多条位线；和多个位线节点接触，所述多个位线节点接触中的每个连接相应的位线和基板，所述多个位线节点接触中的每个的宽度基本等于相应的位线的宽度。

根据至少一些示例实施方式，位线的侧壁可以与位线节点接触的侧壁对准。

半导体器件还可包括：在所述多条位线之间并且连接到基板的存储节点接触。存储节点接触可以与所述多条位线绝缘。在存储节点接触的侧壁与邻近于该侧壁的位线之间的距离可以等于或基本等于在存储节点接触的另一侧壁与邻近于该另一侧壁的位线之间的距离。

在位线节点接触与存储节点接触之间的距离可以等于或基本等于位线与存储节点接触之间的距离。

根据至少一些示例实施方式，半导体器件还可包括：在存储节点接触与基板之间的存储节点垫。存储节点垫的宽度可大于存储节点接触的宽度。存储节点垫的侧壁可以与存储节点接触的侧壁对准。

半导体器件还可包括：在相邻的存储节点垫之间的分隔图案。该分隔图案可与位线竖直交叠。

半导体器件还可包括：在相应的位线节点接触的一侧处且在位线与基板之间的掩埋绝缘层。掩埋绝缘层的侧壁可以与存储节点接触的侧壁对准。

半导体器件还可包括：绝缘间隔物，在位线与相应的存储节点接触之间，以及在位线节点接触与相应的存储节点接触之间。绝缘间隔物可包括空气间隙。

半导体器件还可包括：电连接到存储节点接触的数据存储元件。

至少一个其他示例实施方式提供了一种半导体器件的制造方法。根据至少该本示范实施方式，该方法可以包括：在基板中或在基板上形成沿第一方向延伸的多条字线；形成横过所述多条字线的第一分隔图案；形成掩埋绝缘层，该掩埋绝缘层填充第一分隔图案之间的空间；图案化掩埋绝缘层以形成位线节点孔；使掩埋绝缘层的上部凹进以暴露第一分隔图案的上侧壁；形成多个间隔物，该多个间隔物覆盖第一分隔图案的上侧壁和位线节点孔的侧壁；以及形成位线和位线节点接触，该位线在掩埋绝缘层上的部分的第一分隔图案之间，位线节点接触在位线节点孔中。

根据至少一些示例实施方式，第一分隔图案可以由导电材料形成。在此情况下，该方法还可包括：去除一部分的第一分隔图案以形成具有插塞形状的存储节点接触。

第一分隔图案可以由绝缘材料形成。在此情况下，该方法还可包括：去除一部分的第一分隔图案以形成存储节点孔；以及在存储节点孔中形成存储节点接触。

根据至少一些示例实施方式，该方法还可包括：去除第一分隔图案；以及在其中第一分隔图案被去除的区域的一部分中形成存储节点接触。

在形成第一分隔图案之前，该方法还可包括：在所述多条字线的每条上形成盖图案，该盖图案从基板突出；在基板上的盖图案的彼此邻近的部分之间形成第二分隔图案；和在部分的第二分隔图案之间以及在部分的盖图案之间形成存储节点垫，该存储节点垫连接到基板。在此情况下，形成位线节点孔可以包括：去除一部分存储节点垫和一部分第二分隔图案。

根据至少一些示例实施方式，形成间隔物可以包括：形成覆盖位线节点孔的侧壁的牺牲间隔物；形成覆盖牺牲间隔物的侧壁的外部间隔物；以及去除牺牲间隔物以形成空气间隙。牺牲间隔物可以由碳氢化合物层形成。在此情况下，去除牺牲间隔物可以包括：执行灰化工艺以分解牺牲间隔物。

附图说明

由于附图和伴随的详细说明，发明构思将变得更明白。

图1A是示出根据发明构思的示例实施方式的半导体器件的布局；

图1B是示出图1A的一部分的透视图；

图1C是沿图1A的线C-C'截取的截面图；

图2A和图2B是根据发明构思的示例实施方式的图1C的‘P1’部分的放大图；

图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A是平面图，示出图1A的半导体器件的制造方法的示例实施方式；

图3B、图4B、图5B、图6B、图7B、图7C、图8B、图9B、图9C、图10B和图11B是透视图，示出图1B的半导体器件的制造方法的示例实施方式；

图12A是平面图，示出图1A的半导体器件的制造方法的另一示例实施方式的一部分；

图12B是透视图，示出图1B的半导体器件的制造方法的另一示例实施方式的一部分；

图13A是平面图，示出根据发明构思的其他示例实施方式的半导体器件；

图13B是沿图13A的线D-D'和E-E'截取的截面图；

图14A、图15A、图16A、图17A、图18A和图19A是平面图，示出图13A的半导体器件的制造方法的示例实施方式；

图14B、图15B、图16B、图16C、图17B、图18B和图19B是截面图，示出图13B的半导体器件的制造方法的示例实施方式；

图20是示出包括根据发明构思的示例实施方式的半导体器件的电子设备的一示例的示意框图；以及

图21为示出包括根据发明构思的示例实施方式的半导体器件的存储系统的一示例的示意框图。

具体实施方式

现在将参考附图更充分地描述发明构思，在附图中示出发明构思的示例实施方式。发明构思的优点和特征以及实现这些优点和特征的方法将通过以下示例实施方式变得明显，所述以下示例实施方式将参考附图被更详细地描述。然而，应当注意，发明构思不限于以下的示例实施方式，而是可以以各种形式实现。因此，提供示例实施方式仅用于公开发明构思并让本领域技术人员了解发明构思的范畴。在附图中，发明构思的实施方式不限于在此提供的具体示例，并且为了清楚夸大了发明构思的实施方式。

在此使用的术语仅用于描述具体的实施方式而不旨在限制发明。如这里所用，单数形式“一”和“该”也旨在包括复数形式，除非上下文清楚地指示另外的意思。如这里所用，术语“和/或”包括相关列举项目的一种或多种的任意和所有组合。应当理解的是，当元件被称为“连接到”或“耦接到”另一元件时，它可以直接连接或耦接到另一元件，或者可以存在中间元件。

相似地，将理解的是，当诸如层、区域或基板的元件被称为在另一元件“上”时，它可以直接在另一元件上或者可以存在中间元件。相反，术语“直接”意味着不存在中间元件。将进一步理解，当在此使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组件的存在，但是不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、组件和/或其组。

另外，将利用横截面图示作为本发明构思的理想示例视图来描述详细说明中的示例实施方式。因此，示例视图的形状可以根据制造技术和/或允许误差而改变。因此，本发明构思的示例实施方式不限于在示例视图中所示的特别的形状，而是可以包括根据制造工艺可能产生的其他形状。附图中例示的区域具有一般属性，且用于示出元件的特定形状。因此，不应当理解为限制本发明构思的范围。

将理解，虽然术语第一、第二、第三等可以用于此来描述各种元件，但是这些元件应不受这些术语限制。这些术语只用于区分一个元件与另一元件。因此，在一些实施方式中的第一元件可以在其他实施方式中被称为第二元件，而不背离本发明的教导。在此解释和图示的本发明构思的多个方面的示例实施方式包括它们的互补对应物。相同的附图标记或相同的指示符在整个说明书中指代相同的元件。

此外，参考横截面图示和/或平面图示在这里描述了示例实施方式，该横截面图示和/或平面图示是理想示例的图示。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，示例实施方式不应解释为限于这里所示的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的蚀刻区将通常具有修圆或弯曲的特征。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出器件的区域的实际形状且不旨在限制示例实施方式的范围。

图1A是示出根据发明构思的示例实施方式的半导体器件的布局。图1B是示出图1A的一部分的透视图。特别地，图1B是沿图1A的A-A'和B-B'线截取的透视图。图1C是沿图1A的线C-C'截取的截面图。

参考图1A、图1B和图1C，器件隔离层3可以设置在基板1中或在基板1上以限定有源区AR。当从顶视图观看时，每个有源区AR可具有在第一方向D1上的长柱形状。有源区AR可以彼此平行设置。一个有源区AR的中心可以邻近于与其相邻的另一有源区AR的端部分。多条字线WL可以设置在基板1中以交叉有源区AR和器件隔离层3。多条字线WL可在第二方向D2上延伸。字线WL可包括掺杂多晶硅、金属硅化物和金属中的至少一种。第二方向D2交叉第一方向D1。字线WL的顶表面可以设置为低于基板1的顶表面。栅绝缘层5设置在基板1和每条字线WL之间。第一掺杂剂注入区6s可以设置在字线WL的一侧处的基板1中，第二掺杂剂注入区6d设置在字线WL的另一侧处的基板1中。

第一盖图案7可以设置在每条字线WL上。至少一部分第一盖图案7可从基板1的顶表面突出，如图4B至图9B所示。换句话说，第一盖图案7的突出部分的顶表面可以高于基板1的顶表面。第一盖图案7可以由例如硅氮化物和/或硅氮氧化物形成。存储节点垫XP可以设置在第一盖图案7的彼此相邻的部分之间（也被称为在第一盖图案之间），该存储节点垫XP分别连接到第一掺杂剂注入区6s。另外，接触器件隔离层3的第一分隔图案9可以设置在相邻的存储节点垫XP之间，该相邻的存储节点垫XP设置在彼此相邻的第一盖图案7之间。第一分隔图案9可以由与器件隔离层3相同的材料形成。第一分隔图案9的顶表面可以与存储节点垫XP的顶表面和第一盖图案7的突出部分的顶表面实质共面。

存储节点垫XP通过第一分隔图案9彼此间隔开。存储节点垫XP的平面形状可以与四边形形状相似。然而，存储节点垫XP的邻近位线节点接触DC的部分可以被弯曲。

根据发明构思的至少一些示例实施方式的存储节点垫XP的底表面的面积比具有圆柱形状的常规存储节点垫的底表面的面积大。因此，在至少一些示例实施方式的结构中存储节点垫XP与有源区AR之间的接触面积可以是具有圆柱形状的常规存储节点垫的常规结构中存储节点垫XP与有源区AR之间的接触面积的大约1.37倍。结果，存储节点垫XP与第一掺杂剂注入区6s之间的接触电阻可以减小。

在至少此示例实施方式中，由于字线WL设置在基板1中，单元晶体管具有凹进的沟道区。因此，短沟道效应特性可以被改善以减小和/或最小化更高度集成的半导体器件中的漏电流。

位线BL可以设置在基板1上。当从顶视图观看时，位线BL可在与第一方向D1和第二方向D2交叉的第三方向D3上延伸。位线BL可与第一分隔图案9竖直地交叠。位线BL可包括含金属层。位线BL通过位线节点接触DC电连接到第二掺杂剂注入区6d。位线节点接触DC可包括金属硅化物、掺杂多晶硅、金属氮化物和金属中的至少一种。位线BL可具有与位线节点接触DC的宽度基本相等的宽度。位线BL的侧壁可以与位线节点接触DC的侧壁对准。第一掩埋绝缘层13可以设置在位线BL和第一分隔图案9之间，在位线节点接触DC旁边。第一掩埋绝缘层13也可设置在位线BL的一部分与存储节点垫XP的一部分之间。

存储节点接触BC可以设置在位线BL之间。存储节点接触BC可以分别与存储节点垫XP接触。例如，存储节点接触BC中的第一存储节点接触的第一侧壁与邻近于所述第一侧壁的相应的第一位线BL之间的距离基本等于所述第一存储节点接触的第二侧壁与邻近于所述第二侧壁的第二位线BL之间的距离。第二掩埋绝缘层17可以设置在彼此相邻的存储节点接触BC之间。存储节点接触BC可具有与第二掩埋绝缘层17的侧壁横向对准的侧壁。

存储节点接触BC可包括金属硅化物、掺杂多晶硅、金属氮化物和金属中的至少一种。存储节点接触BC可具有与第一掩埋绝缘层13的侧壁竖直对准的侧壁。存储节点接触BC与位线BL之间的距离可以是均匀的或基本均匀的，而与位置无关（或不依赖位置）。结果，位线BL和位线节点接触DC可具有彼此对准的侧壁，位线BL与存储节点接触BC之间的距离可以是均匀或基本均匀的，使得可以减小单元分散（cell dispersion）和/或可以提高半导体器件的可靠性。

参考图1A至图1C、图2A和图2B，绝缘间隔物15可以设置在位线BL和存储节点接触BC之间、位线节点接触DC和存储节点接触BC之间、以及位线节点接触DC和存储节点垫XP之间。绝缘间隔物15可以由单层或多层绝缘材料形成。在另一示例实施方式中，绝缘间隔物15可包括空气间隙AG。在此情况下，绝缘间隔物15可包括内部间隔物15b、空气间隙AG和外部间隔物15a的三层结构，如图2A所示。内部间隔物15b和外部间隔物15a可以由绝缘材料形成。备选地，绝缘间隔物15可具有空气间隙AG和外部间隔物15a的双层结构，而没有内部间隔物15b，如图2B所示。由于绝缘间隔物15中包括空气间隙AG，所以它的绝缘特性可以得到改善以抑制和/或防止存储节点接触BC与位线BL之间的漏电流。

存储节点接触BC、位线BL和绝缘间隔物15的宽度可以彼此相等或彼此近似相等。

第二盖图案19可以设置在位线BL上。第二盖图案19可包括与第一盖图案7相同或基本相同的材料。

数据存储元件可以设置在存储节点接触BC上。在至少本示例实施方式中，数据存储元件可以是包括下电极BE、电介质层（未示出）和上电极（未示出）的电容器，半导体器件可以是动态随机存取存储（DRAM）器件。下电极BE可在垂直或基本垂直于基板1的顶表面的第四方向D4上延伸。第四方向D4可以垂直或基本垂直于第一方向D1、第二方向D2和第三方向D3。即使附图中未示出，下电极BE的侧壁也可以与支撑图案（未示出）接触，用于抑制和/或防止下电极BE倾斜。下电极BE可具有插塞形状、柱形状或空的圆柱形状。

图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A和图11A是平面图，示出图1A的半导体器件的制造方法的示例实施方式。图3B、图4B、图5B、图6B、图7B、图7C、图8B、图9B、图9C、图10B和图11B是透视图，示出图1B的半导体器件的制造方法的示例实施方式。

参考图3A和图3B，器件隔离层3可以形成在基板1中或在基板1上以限定有源区AR。例如，基板1可以是硅晶片基板或绝缘体上硅（SOI）基板。器件隔离层3可以通过例如浅沟槽隔离（STI）法形成。器件隔离层3可由例如硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一种形成。

参考图4A和图4B，在第二方向D2上延伸的线形的第一掩模图案（未示出）可以形成在基板1上，然后有源区AR的基板1和器件隔离层3可以利用第一掩模图案（未示出）作为蚀刻掩模被蚀刻以形成第一沟槽G1。此时，蚀刻配方可以以这样的方式控制：器件隔离层3的蚀刻速率大于基板1的蚀刻速率。因此，第一沟槽G1的底表面可以是不平坦的。栅绝缘层5可以形成在通过第一沟槽G1暴露的基板1上。栅绝缘层5可以由例如热氧化物层形成。导电层可以形成在具有栅绝缘层5的第一沟槽G1中，然后可以凹进以在每个第一沟槽G1中形成字线WL。

第一盖图案7可以形成在每个第一沟槽G1中的每条字线WL上。例如，第一盖图案7可以由硅氮化物层和/或硅氮氧化物层形成。为了形成第一盖图案7，可以沉积绝缘盖层以填充第一沟槽G1，然后沉积的绝缘盖层可以被平坦化直到第一掩模图案（未示出）被暴露。第一盖图案7的顶表面可以向上突出得比基板1的顶表面高。在形成第一盖图案7之后，第一掩模图案（未示出）可以被去除以暴露第一盖图案7的突出侧壁以及器件隔离层3和有源区AR的基板1的顶表面。离子注入工艺可以被执行以在有源区AR的暴露的基板1中形成第一掺杂剂注入区6s和第二掺杂剂注入区6d。第一掺杂剂注入区6s和第二掺杂剂注入区6d可以掺杂有相同导电类型的掺杂剂，例如，N型掺杂剂。第一掺杂剂注入区6s的深度可以不同于第二掺杂剂注入区6d的深度。为了实现此，可以执行多个离子注入工艺。

参考图5A和图5B，交叉第一盖图案7的第一分隔图案9可以形成在基板1上。第一分隔图案9可以由硅氮化物层和/或硅氮氧化物层形成。包括第一分隔图案9形状的开口的第二掩模图案（未示出）可以形成在图4A和图4B的所得结构上，然后部分的第一盖图案7可以使用第二掩模图案（未示出）被去除。第一分隔图案9可以分别形成在开口中，然后第二掩模图案（未示出）可以被去除。因此，第一盖图案7与第一分隔图案9之间的器件隔离层3和基板1可以被暴露。

第一掩模图案（未示出）和第二掩模图案（未示出）可以使用双图案化技术形成。由于使用了双图案化技术，能够实现宽度小于由利用ArF和/或KrF光源的光刻工艺限定的宽度的掩模图案，而不需要使用远紫外线（EUV）光源的昂贵光刻工艺。

参考图6A和图6B，导电层可以形成在基板1上，然后可以在导电层上执行平坦化工艺直到第一盖图案7和第一分隔图案9的顶表面被暴露。因此，接触基板1的初始存储节点垫10可以形成在部分的第一盖图案7之间（也被称为在第一盖图案7之间）和在部分的第一分隔图案9之间（也被称为在第一分隔图案之间）。用于初始存储节点垫10的导电层可以由例如掺杂多晶硅层形成。初始存储节点垫10可以形成为将第一掺杂剂注入区6s和第二掺杂剂注入区6d彼此连接。由于初始存储节点垫10形成为与第一盖图案7和第一分隔图案9自对准，所以可以抑制和/或防止初始存储节点垫10的未对准。为了抑制和/或防止在初始存储节点垫10中形成空隙，可以重复地执行沉积工艺和刻蚀工艺以形成导电层。

参考图7A和图7B，第二分隔图案11可以形成为在第一分隔图案9之间横过第一盖图案7和初始存储节点垫10。第二分隔图案11可以由导电材料或绝缘材料形成。第二分隔图案11可以由相对于第一分隔图案9、初始存储节点垫10和第一盖图案7具有蚀刻选择性的材料形成。第二分隔图案11可以利用双图案化技术形成。因此，第二分隔图案11可以通过使用ArF和/或KrF光源的光刻工艺实现，而不使用EUV光源。结果，可以降低半导体器件的制造成本。

参考图7A和图7C，第一掩埋绝缘层13可以形成为填充部分的第二分隔图案11之间（也被称为第二分隔图案11之间）的空间。第一掩埋绝缘层13可以由相对于第二分隔图案11具有蚀刻选择性的绝缘材料形成。

在上文所述的方法中，在形成第二分隔图案11之后，可以形成第一掩埋绝缘层13。备选地，在形成第一掩埋绝缘层13之后，可以形成第二分隔图案11。

参考图8A和图8B，第一掩埋绝缘层13可以被图案化以形成位线节点孔H1。位线节点孔H1可局部地暴露第一分隔图案9、第一盖图案7和初始存储节点垫10的顶表面。另外，第二分隔图案11的侧壁可以通过位线节点孔H1而局部地暴露。第二分隔图案11可抑制和/或防止位线节点孔H1被扩大到不期望的区域中。因此，可以抑制和/或防止位线节点接触之间的桥接问题（bridge problem）。

位线节点孔H1可以通过一个各向异性蚀刻工艺形成为具有期望的直径。备选地，初始位线节点孔可以通过各向异性蚀刻工艺形成为具有小于期望直径的直径，然后初始位线节点孔可以通过各向同性刻蚀工艺被扩大以形成位线节点孔H1。位线节点孔H1可以形成为与第二掺杂剂注入区6d交叠。

参考图9A和图9B，通过位线节点孔H1暴露的第一分隔图案9和初始存储节点垫10可以被去除以暴露第二掺杂剂注入区6d的顶表面。因此，部分的初始存储节点垫10可以被去除以形成存储节点垫XP。存储节点垫XP与第一掺杂剂注入区6s接触，但是不与第二掺杂剂注入区6d接触。存储节点垫XP可具有例如四条边，存储节点垫XP的四条边之一可构成位线节点孔H1的圆化侧壁的一部分。第一盖图案7可以在形成位线节点孔H1期间被局部地去除。此时，第一掩埋绝缘层13的上部可以凹进以暴露第二分隔图案11的上侧壁。

参考图9A和图9C，间隔物层可以共形地形成在图9B的所得结构的基板1上，然后可以在间隔物层上执行各向异性蚀刻工艺以形成绝缘间隔物15，该绝缘间隔物15覆盖第二分隔图案11的侧壁、第一掩埋绝缘层13、第一分隔图案9和存储节点垫XP。当绝缘间隔物15包括单层或多层绝缘材料时，可以沉积一层或多层绝缘材料层，然后可以执行各向异性蚀刻工艺以形成绝缘间隔物15。如果绝缘间隔物15包括空气间隙AG，如图2A和图2B所示，绝缘间隔物15可以通过以下工艺形成。首先，可以形成内部间隔物15b，如图2A所示。备选地，内部间隔物15b可以由各种绝缘材料中的至少一种形成。内部间隔物15b可以被省略，如图2B所示。牺牲间隔物可以形成在将要形成空气间隙AG的区域中。外部间隔物15a可以形成为覆盖牺牲间隔物的侧壁。随后，牺牲间隔物可以被选择性去除以形成空气间隙AG。这些工艺将在下文被更详细地描述。

在至少一个示例实施方式中，牺牲间隔物可以是能够被热分解的碳氢化合物层或聚合物层。在此情况下，外部间隔物15a可以是多孔硅氧碳氢化合物（SiOCH）层。可以执行灰化工艺，或者可以施加热量，用于选择性去除牺牲间隔物。氧可穿透多孔外部间隔物15a，然后在灰化工艺期间与牺牲间隔物的碳氢化合物层反应。因此，牺牲层可以转变为二氧化碳（CO2）气体、一氧化碳（CO）气体、和/或甲烷气体，然后这些气体可以在灰化工艺期间穿过多孔外部间隔物15a输出。备选地，牺牲层的聚合物层可以通过施加的热而分解成气体，然后所述气体可以穿过多孔外部间隔物15a输出。结果，可以形成空气间隙AG。

在另一示例实施方式中，牺牲间隔物可以由相对于内部间隔物15b和外部间隔物15a具有蚀刻选择性的材料形成。如果牺牲间隔物由硅氧化物层形成，则内部间隔物15b和外部间隔物15a可以由硅氮化物层形成。一部分外部间隔物15a可以被去除以暴露牺牲间隔物，然后暴露的牺牲间隔物可以通过各向同性刻蚀工艺被选择性去除。另外，外部间隔物15a的已去除区域可以通过辅加绝缘层封闭。

参考图10A和图10B，导电层可以形成在基板1上以填充位线节点孔H1和在部分的第二分隔图案11之间的凹进的第一掩埋绝缘层13上的空间，然后导电层可以被平坦化以同时形成在位线节点孔H1中的位线节点接触DC和在凹进的第一掩埋绝缘层13上的位线BL。随后，第二盖图案19可以形成在位线BL上。第二盖图案19可以由与第一盖图案7相同或基本相同的材料形成。

参考图11A和图11B，存储节点接触BC和第二掩埋绝缘层17可以形成在第二分隔图案11的位置处。存储节点接触BC可以分别与存储节点垫XP接触。第二掩埋绝缘层17可以形成在存储节点接触BC之间。形成存储节点接触BC和第二掩埋绝缘层17的方法可包括以下工艺。

在至少一个示例实施方式中，如果第二分隔图案11由导电材料形成，则第二分隔图案11的第一部分可以被去除以形成用于第二掩埋绝缘层17的孔。此时，第二分隔图案11的第二部分可保留以具有插塞形状。第二分隔图案11的保留的第二部分可与存储节点接触BC相应。然后，所述孔可以用绝缘材料填充以形成第二掩埋绝缘层17。第二掩埋绝缘层17可分别填充所述孔。

在另一示例实施方式中，如果第二分隔图案11由绝缘材料形成，则第二分隔图案11的第一绝缘部分可以被去除以形成用于存储节点接触BC的孔。用于存储节点接触BC的孔可分别暴露存储节点垫XP。此时，第二分隔图案11的第二绝缘部分可保留以具有插塞形状。第二分隔图案11的保留的第二绝缘部分可与第二掩埋绝缘层17相应。随后，暴露存储节点垫XP的孔可以用导电材料填充以形成存储节点接触BC。

在另一示例实施方式中，在完全去除第二分隔图案11之后，可以对其中第二分隔图案11被完全去除的区域重复地执行沉积工艺和刻蚀工艺，由此形成存储节点接触BC和第二掩埋绝缘层17。

随后，再次参考图1A至图1C，下电极BE可以形成为分别连接到存储节点接触BC。即使附图中未示出，电介质层和上电极可以顺序形成在下电极BE上。

根据上文所述的制造半导体器件的方法的示例实施方式，第二分隔图案11可以形成在其中将要形成存储节点接触BC的区域处，然后位线BL和位线节点接触DC可以形成为与第二分隔图案11自对准。因此，可以解决和/或防止由掩模未对准所引起的桥接问题。结果，位线BL、位线节点接触DC和存储节点接触BC可以互相自对准，使得可以实现具有提高的可靠性的半导体器件。

位线节点孔H1可在平面图中具有圆形或椭圆形，如图8A、图8B、图9A和图9B所示。备选地，位线节点孔H1可具有其他形状之一。这将在下文更详细地描述。

图12A是平面图，示出根据发明构思的其他示例实施方式的制造图1A的半导体器件的方法的一部分。图12B是透视图，示出根据发明构思的其他示例实施方式的制造图1B的半导体器件的方法的一部分。

参考图12A和图12B，位线节点孔H2可以形成在第一掩埋绝缘层13中。位线节点孔H2可在平面图中具有四边形形状或平行四边形形状。位线节点孔H2可以形成为与第二掺杂剂注入区6d交叠。具有开口的第三掩模图案可以形成在第二分隔图案11和第一掩埋绝缘层13上。第三掩模图案的开口可具有与第二掺杂剂注入区6d交叠的对角线形状，该第二掺杂剂注入区6d布置在开口的纵向方向上。第一掩埋绝缘层13可以利用第三掩模图案作为蚀刻掩模被蚀刻以形成位线节点孔H2。在此情况下，第二分隔图案11的暴露侧壁的面积可以大于图8B中示出的第二分隔图案11的暴露侧壁的面积。随后，可以执行与上文所述的工艺相同或基本相同的工艺。

图13A是平面图，示出根据发明构思的其他示例实施方式的半导体器件。图13B是沿图13A的线D-D'和E-E'截取的截面图。

参考图13A和图13B，器件隔离层3可以设置在基板1中或在基板1上以限定有源区AR。根据至少本示例实施方式的有源区AR的布置不同于图1A至图1C示出的有源区AR的布置。在本示例实施方式中，有源区AR可具有在第一方向D1上彼此平行或基本彼此平行地延伸的长柱形状。另外，彼此相邻的有源区AR的端部分可以彼此靠近，相邻的有源区AR的中心部分可以彼此靠近。在第二方向D2上延伸的多条字线可以设置在基板1中以交叉有源区AR和器件隔离层3。字线WL的顶表面可以低于基板1的顶表面。栅绝缘层5可以设置在基板1和字线WL之间。第一掺杂剂注入区6s可以设置在字线WL的一侧处的有源区AR的基板1中，第二掺杂剂注入区6d可以设置在字线WL的另一侧处的有源区AR的基板1中。

第一盖图案7可以设置在每条字线WL上。第一盖图案7的顶表面可以设置在与基板1的顶表面基本相同的高度处。根据至少本示例实施方式的半导体器件可以不包括图1A至图1C的第一分隔图案9和存储节点垫XP。

位线BL可以设置在基板1上，并且可在与第一方向D1和第二方向D2交叉的第三方向D3上延伸。位线BL通过位线节点接触DC电连接到第二掺杂剂注入区6d。位线BL可具有与位线节点接触DC相同或基本相同的宽度。位线BL的侧壁可以与位线节点接触DC的侧壁对准。第一掩埋绝缘层13可以设置在位线BL和基板1之间，在位线节点接触DC的一侧处。

存储节点接触BC可以设置在位线BL之间。存储节点接触BC可以分别连接到第一掺杂剂注入区6s。第二掩埋绝缘层17可以设置在存储节点接触BC之间。存储节点接触BC可具有与第二掩埋绝缘层17的侧壁横向对准的侧壁。

存储节点接触BC可包括金属硅化物、掺杂多晶硅、金属氮化物和金属中的至少一种。存储节点接触BC可具有与第一掩埋绝缘层13的侧壁竖直对准的侧壁。存储节点接触BC与位线BL之间的距离可以是均匀的或基本均匀的，而与其位置无关（或不依赖于其位置）。

示例实施方式的其他元件可以与参考图1A至图1C描述的示例实施方式中相应的元件相同/相似。

图14A、图15A、图16A、图17A、图18A和图19A是平面图，示出图13A的半导体器件的制造方法的示例实施方式。图14B、图15B、图16B、图16C、图17B、图18B和图19B是截面图，示出图13B的半导体器件的制造方法的示例实施方式。

参考图14A和图14B，器件隔离层3可以形成在基板1中或在基板1上以限定有源区AR。有源区AR可具有在第一方向D1上彼此平行或基本彼此平行地延伸的长柱形状。彼此相邻的有源区AR的端部分可以彼此靠近，相邻的有源区AR的中心部分可以彼此靠近。多条字线WL可以形成在基板1中以交叉有源区AR和器件隔离层3，如在上述示例实施方式中所述。栅绝缘层可以形成在基板1和字线WL之间，第一盖图案可以形成在每条位线WL上。离子注入工艺可以被执行以在邻近于字线WL两侧的有源区AR的基板中1中形成第一掺杂剂注入区6s和第二掺杂剂注入区6d。

参考图15A和图15B，分隔图案11可以形成在基板1上。第二分隔图案11可以由导电材料或绝缘材料形成。分隔图案11可以由相对于第一盖图案具有蚀刻选择性的材料形成。第一掩埋绝缘层13可以形成为填充分隔图案11之间的空间。掩埋绝缘层13可以由相对于分隔图案11具有蚀刻选择性的绝缘材料形成。分隔图案11和第一掩埋绝缘层13的形成顺序可以变化。

参考图16A和图16B，第一掩埋绝缘层13可以被图案化以形成位线节点孔H1。位线节点孔H1可暴露第二掺杂剂注入区6d。分隔图案11的侧壁的一部分可以通过位线节点孔H1而暴露。

参考图16A和图16C，第一掩埋绝缘层13的上部可以凹进以暴露分隔图案11的上侧壁。

参考图17A和图17B，间隔物层可以共形地形成在基板1上，然后在间隔物层上可以执行各向异性蚀刻工艺以形成覆盖分隔图案11的侧壁和第一掩埋绝缘层13的绝缘间隔物15。

参考图18A和图18B，导电层可以形成在基板1上以填充位线节点孔H1和在凹进的第一掩埋绝缘层13上的分隔图案11之间的空间，然后可以执行平坦化刻蚀工艺以同时或基本同时形成在位线节点孔H1中的位线节点接触DC和在凹进的掩埋绝缘层13上的位线BL。第二盖图案19可以形成在位线BL上。第二盖图案19可以由与第一盖图案相同或基本相同的材料形成。

参考图19A和图19B，存储节点接触BC和第二掩埋绝缘层17可以形成在分隔图案11的位置处。存储节点接触BC可以分别形成为与第一掺杂剂注入区6s接触。存储节点接触BC和第二掩埋绝缘层17的形成工艺可以与参考图11B描述的工艺相同/相似。

随后，下电极BE可以形成为分别连接到存储节点接触BC，如图13A和图13B所示。即使附图中未示出，电介质层和上电极可以顺序形成在下电极BE上。

在前述示例实施方式中的半导体器件可以利用各种封装技术被封装。例如，根据前述示例实施方式的半导体存储器件可以利用以下任意一种封装方式被封装：层叠封装（PoP）技术、球栅阵列（BGA）技术、芯片级封装（CSP）技术、带引线的塑料芯片载体封装（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯封装（die in waffle pack）技术、晶圆形式中管芯（diein wafer form）技术、板上芯片封装（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料公制四方扁平封装（PMQFP）技术、塑料四方扁平封装（plastic quad flat pack(PQFP)）技术、小外型封装（small outline(SOIC)）技术、收缩型小外形封装（SSOP）技术、薄小外型封装（thin small outline(TSOP)）技术、薄型四方扁平封装（TQFP）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶圆级制造封装（wafer-level fabricated package(WFP)）技术和晶圆级处理堆叠封装（wafer-level processed stack package(WSP)）技术。

在其中安装有根据上述示例实施方式中的一个或多个示例实施方式的半导体器件的封装可以进一步包括控制半导体存储器件的至少一个半导体器件（例如，控制器和/或逻辑器件）。

图20是示出包括根据发明构思的示例实施方式的半导体器件的电子设备的一示例的示意框图。

参考图20，根据发明构思的示例实施方式的电子设备1300可以是个人数字助理（PDA）、膝上型计算机、便携式计算机、上网平板、无线电话、移动电话、数字音乐播放器、有线/无线电子设备、或包括其至少两个的复合电子设备。电子设备1300可包括通过数据总线1350彼此结合的控制器1310、输入/输出（I/O）单元1320（例如，小键盘、键盘和/或显示器）、存储器件1330以及无线接口单元1340。例如，控制器1310可包括微处理器、数字信号处理器、微型控制器或其他逻辑器件中的至少一个。其他逻辑器件可具有与微处理器、数字信号处理器和微型控制器中的任何一个相似的功能。存储器件1330可存储例如由控制器1310执行的命令。另外，存储器件1330可以用于存储用户数据。存储器件1330包括根据发明构思的前述示例实施方式的半导体器件。电子设备1300可使用无线接口单元1340，用于传送数据到无线通信网络或从该网络接收数据，该无线通信网络利用射频（RF）信号通信。例如，无线接口单元1340可包括天线或无线收发器。根据发明构思的示范实施方式的电子设备1300可以用于通信接口协议，诸如第三代通信系统（例如，CDMA、GSM、NADC、E-TDMA、WCDAM和/或CDMA2000）。

图21为示出包括根据发明构思的示例实施方式的半导体器件的存储系统的一示例的示意框图。

参考图21，根据前述的示例实施方式的半导体器件可用于实现存储系统。存储系统1400可以包括用于存储大量数据的存储器件1410和存储控制器1420。存储控制器1420可响应于主机1430的读/写请求而从存储器件1410中读取数据或将数据写入存储器件1410中。存储控制器1420可以构成地址映射表，用于将从主机1430（例如，移动装置或计算机系统）提供的地址映射到存储器件1410的物理地址。存储器件1410可包括根据发明构思的上述示范实施方式的半导体器件。

在根据发明构思的示例实施方式的半导体器件中，位线和位线节点接触具有分别彼此对准的侧壁。另外，存储节点接触和位线之间的距离是基本均匀的。因此，单元分散可以减小并且半导体器件的可靠性可以提高。

另外，绝缘间隔物设置在位线和存储节点接触之间以及在位线节点接触和存储节点接触之间。绝缘间隔物可包括空气间隙，使得在存储节点接触和位线之间的绝缘特性可增加以抑制和/或防止其间的漏电流。

此外，半导体器件可包括设置在由盖图案限制的空间中的存储节点垫，该盖图案从基板和分隔图案突出。存储节点垫和有源区的基板之间的接触面积可增大，以减小存储节点垫和基板之间的接触电阻。

在根据发明构思的示例实施方式的制造半导体器件的方法中，分隔图案可以首先形成在其中将要形成存储节点接触的区域中，然后位线和位线节点接触可以利用分隔图案以自对准方式形成。因此，可以解决由掩模未对准所引起的桥接问题。结果，可以提高半导体器件的可靠性。

另外，第一分隔图案和第二分隔图案可以利用双图案化技术（DPT）形成。因此，半导体器件可以通过使用ArF和/或KrF光源的光刻工艺实现，而不使用EUV光源。结果，半导体器件的制造成本可以降低和/或最小化。

虽然已经参考示例实施方式描述了发明构思，然而对于本领域技术人员而言显然的是，在不脱离发明构思的精神和范围的情况下，可以作出不同变化和改进。因此，应当理解，上述实施方式不是限制性的，而是说明性的。因此，发明构思的范围通过权利要求书及它们的等价物的最宽可允许解释来确定，而不应受到上述描述的限制或约束。

本申请要求于2012年10月18日提交的韩国专利申请No.10-2012-0116180的优先权，其全部内容通过引用结合在此。

Claims (31)

1.一种半导体器件，包括:

多条字线，在基板中或在基板上沿第一方向延伸；

多条位线，横过所述多条字线；和

多个位线节点接触，所述多个位线节点接触的每个将相应的位线连接到所述基板，所述多个位线节点接触的每个的宽度基本等于相应的位线的宽度。

2.如权利要求1所述的半导体器件，其中每个位线节点接触的侧壁与相应的位线的侧壁对准。

3.如权利要求1所述的半导体器件，还包括：

多个存储节点接触，在所述多条位线之间并且连接到所述基板，所述多个存储节点接触中第一存储节点接触的第一侧壁与邻近于所述第一侧壁的相应的第一位线之间的距离基本等于所述第一存储节点接触的第二侧壁与邻近于所述第二侧壁的第二位线之间的距离。

4.如权利要求3所述的半导体器件，其中所述多个位线节点接触中第一位线节点接触与所述第一存储节点接触之间的距离基本等于所述第一存储节点接触与所述相应的第一位线之间的距离。

5.如权利要求3所述的半导体器件，还包括：

多个存储节点垫，所述多个存储节点垫的每个在所述基板与相应的存储节点接触之间，所述多个存储节点垫的每个的宽度大于相应的存储节点接触的宽度，所述多个存储节点垫的每个的侧壁与相应的存储节点接触的侧壁对准。

6.如权利要求5所述的半导体器件，还包括：

在相邻的存储节点垫之间的分隔图案，所述分隔图案与相应的位线竖直交叠。

7.如权利要求3所述的半导体器件，还包括：

在所述基板与每条位线之间的掩埋绝缘层，所述掩埋绝缘层的侧壁与相应的存储节点接触的侧壁对准。

8.如权利要求3所述的半导体器件，还包括：

绝缘间隔物，在每条位线与相应的存储节点接触之间，以及在每个位线节点接触与相应的存储节点接触之间。

9.如权利要求8所述的半导体器件，其中所述绝缘间隔物包括空气间隙。

10.如权利要求3所述的半导体器件，还包括：

数据存储元件，电连接到所述存储节点接触。

11.一种制造半导体器件的方法，该方法包括：

在基板中或在基板上形成沿第一方向延伸的多条字线；

形成横过所述多条字线的第一分隔图案；

形成掩埋绝缘层，该掩埋绝缘层填充所述第一分隔图案之间的空间；

图案化所述掩埋绝缘层以形成位线节点孔；

使所述掩埋绝缘层的上部凹进以暴露所述第一分隔图案的上侧壁；

形成多个间隔物，该多个间隔物覆盖所述第一分隔图案的所述上侧壁和所述位线节点孔的侧壁；以及

形成位线和位线节点接触，该位线在所述掩埋绝缘层上的部分所述第一分隔图案之间，所述位线节点接触在所述位线节点孔中。

12.如权利要求11所述的方法，其中所述第一分隔图案由导电材料形成，该方法还包括，

去除部分的所述第一分隔图案以形成具有插塞形状的存储节点接触。

13.如权利要求11所述的方法，其中所述第一分隔图案由绝缘材料形成，该方法还包括，

去除部分的所述第一分隔图案以形成多个存储节点孔，以及

在所述多个存储节点孔中形成多个存储节点接触。

14.如权利要求11所述的方法，还包括：

去除所述第一分隔图案；以及

在已经去除了所述第一分隔图案的区域的一部分中形成所述多个存储节点接触。

15.如权利要求11所述的方法，其中在形成所述第一分隔图案之前，该方法还包括，

在所述多条字线的每条上形成盖图案，该盖图案从所述基板突出，

在所述基板上的所述盖图案的彼此邻近的部分之间形成第二分隔图案，

在部分的所述第二分隔图案之间以及在部分的所述盖图案之间形成多个存储节点垫，所述多个存储节点垫连接到所述基板，以及

其中所述位线节点孔通过去除一部分存储节点垫和一部分所述第二分隔图案形成。

16.如权利要求11所述的方法，其中形成所述多个间隔物包括：

形成覆盖所述位线节点孔的所述侧壁的牺牲间隔物；

形成覆盖所述牺牲间隔物的侧壁的外部间隔物；以及

去除所述牺牲间隔物。

17.如权利要求16所述的方法，其中所述牺牲间隔物由碳氢化合物层形成，其中去除所述牺牲间隔物包括，

执行灰化工艺以分解所述牺牲间隔物。

18.一种半导体器件包括：

至少两个存储节点接触，在基板中或在基板上；

在所述基板上且在所述至少两个存储节点接触之间的位线节点接触；以及

在所述位线节点接触上且在所述至少两个存储节点接触之间的位线，所述位线节点接触和所述位线中的每个与所述至少两个存储节点接触的侧壁间隔开基本相同的距离。

19.如权利要求18所述的半导体器件，其中所述位线的侧壁与所述位线节点接触的侧壁对准。

20.如权利要求18所述的半导体器件，还包括：

在所述基板与所述至少两个存储节点接触中的第一存储节点接触之间的存储节点垫，该存储节点垫的宽度大于所述第一存储节点接触的宽度，其中所述存储节点垫的侧壁与所述第一存储节点接触的侧壁对准。

21.如权利要求18所述的半导体器件，还包括：

绝缘间隔物，在所述位线与所述至少两个存储节点接触中的第一存储节点接触之间以及在所述位线节点接触与所述第一存储节点接触之间。

22.如权利要求21所述的半导体器件，其中所述绝缘间隔物包括空气间隙。

23.如权利要求18所述的半导体器件，还包括：

数据存储元件，电连接到所述至少两个存储节点接触中的第一存储节点接触。

24.一种半导体器件，包括：

至少两个存储节点接触，在基板中或在基板上；

在所述基板中或在所述基板上且在所述至少两个存储节点接触之间的位线节点接触；以及

在所述位线节点接触上且在所述至少两个存储节点接触之间的位线，所述位线节点接触和所述位线通过绝缘间隔物与所述至少两个存储节点接触的侧壁间隔开。

25.如权利要求24所述的半导体器件，其中所述位线的侧壁与所述位线节点接触的侧壁对准。

26.如权利要求24所述的半导体器件，其中所述位线节点接触与所述至少两个存储节点接触中的第一存储节点接触之间的距离基本等于所述位线与所述第一存储节点接触之间的距离。

27.如权利要求26所述的半导体器件，还包括：

在所述基板与所述至少两个存储节点接触之间的存储节点垫，该存储节点垫的宽度大于所述至少两个存储节点接触中的第一存储节点接触的宽度，并且所述存储节点垫的侧壁与所述第一存储节点接触的侧壁对准。

28.如权利要求24所述的半导体器件，还包括：

在所述基板与所述位线之间的掩埋绝缘层，所述掩埋绝缘层的侧壁与所述至少两个存储节点接触中的第一存储节点接触的侧壁对准。

29.如权利要求27所述的半导体器件，其中，

所述绝缘间隔物在所述位线与所述至少两个存储节点接触中的第一存储节点接触之间以及在所述位线节点接触与所述第一存储节点接触之间。

30.如权利要求29所述的半导体器件，其中所述绝缘间隔物包括空气间隙。

31.如权利要求24所述的半导体器件，还包括：

数据存储元件，电连接到所述至少两个存储节点接触中的第一存储节点接触。

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