KR20230066194A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents

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KR20230066194A
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장현우
김동완
박건희
박동식
신수호
장지훈
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삼성전자주식회사
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Abstract

반도체 메모리 소자 및 이의 제조 방법을 제공한다. 상기 소자는, 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 복수개의 하부전극들; 상기 하부전극들의 측벽과 상부면을 콘포말하게 덮는 유전막; 및 상기 유전막 상에 배치되며 상기 하부전극들 사이를 채우는 상부전극을 포함하되, 상기 상부전극은 차례로 적층된 제1 금속막, 실리콘게르마늄막, 제2 금속막, 및 실리콘막을 포함하며, 상기 실리콘게르마늄막의 붕소의 함량은 상기 실리콘막의 붕소의 함량보다 많다.

Description

반도체 메모리 소자 및 이의 제조 방법{Semiconductor memory device and Method of fabricating the same}
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 메모리 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 메모리 소자의 고집적화 경향이 심화되고 있다. 반도체 메모리 소자의 고집적화를 위하여, 반도체 메모리 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 메모리 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다. 예를 들면, 디램(DRAM) 메모리 장치에서는 워드라인들을 반도체 기판 내부에 매립하는 구조가 연구되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 공정 불량을 방지하고 수율을 향상시킬 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 실시예들에 따른 반도체 메모리 소자는, 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 복수개의 하부전극들; 상기 하부전극들의 측벽과 상부면을 콘포말하게 덮는 유전막; 및 상기 유전막 상에 배치되며 상기 하부전극들 사이를 채우는 상부전극을 포함하되, 상기 상부전극은 차례로 적층된 제1 금속막, 실리콘게르마늄막, 제2 금속막, 및 실리콘막을 포함하며, 상기 실리콘게르마늄막의 붕소의 함량은 상기 실리콘막의 붕소의 함량보다 많다.
본 발명의 일 양태에 따른 반도체 메모리 소자는, 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 복수개의 하부전극들; 상기 하부전극들의 측벽과 상부면을 콘포말하게 덮는 유전막; 및 상기 유전막 상에 배치되며 상기 하부전극들 사이를 채우는 상부전극을 포함하되, 상기 상부전극은 차례로 적층된 제1 금속막, 실리콘게르마늄막, 도전 접착막, 제2 금속막, 및 실리콘막을 포함한다.
본 발명의 다른 양태에 따른 반도체 메모리 소자는, 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판; 상기 셀 어레이 영역에서 상기 반도체 기판 내에 배치되는 워드라인; 상기 워드라인의 일 측에서 상기 반도체 기판 내에 배치되는 제1 불순물 영역; 상기 워드라인의 타 측에서 상기 반도체 기판 내에 배치되는 제1 불순물 영역; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되며 상기 워드라인을 가로지르며 상기 제1 불순물 영역과 연결되는 비트라인; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되며 상기 제2 불순물 영역과 연결되는 하부 전극; 상기 하부전극의 측벽과 상부면을 콘포말하게 덮는 유전막; 및 상기 유전막 상에 배치되는 상부전극을 포함하되, 상기 상부전극은 차례로 적층된 제1 금속막, 실리콘게르마늄막, 제2 금속막, 및 실리콘막을 포함하며, 상기 실리콘막의 상부면의 표면거칠기는 RMS 10nm 이하이고, 상기 실리콘막의 측면의 표면거칠기는 RMS 10nm 초과 1000nm 이하이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은, 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 복수개의 하부전극들을 형성하는 단계; 상기 하부전극들의 측벽과 상부면을 콘포말하게 덮는 유전막을 형성하는 단계; 상기 유전막 상에 제1 금속막, 실리콘 게르마늄막, 제2 금속막과 실리콘막을 차례로 적층하는 단계; 상기 실리콘막 상에 제1 층간절연막을 형성하는 단계; 및 상기 제1 층간절연막에 대하여 연마 공정을 진행하여 상기 실리콘막을 노출시키는 단계를 포함한다.
본 발명의 일 양태에 따른 반도체 메모리 소자의 제조 방법은, 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판을 제공하는 단계; 상기 셀 어레이 영역에서 상기 반도체 기판 상에 복수개의 하부전극들을 형성하는 단계; 상기 하부전극들의 측벽과 상부면을 콘포말하게 덮는 유전막을 형성하는 단계; 상기 유전막 상에 제1 금속막 및 실리콘 게르마늄막을 차례로 적층하는 단계; 상기 주변 영역에서 상기 실리콘 게르마늄막과 상기 제1 금속막을 제거하는 단계; 상기 실리콘 게르마늄막 상에 제1 층간절연막을 형성하는 단계; 상기 제1 층간절연막에 대하여 연마 공정을 진행하여 상기 실리콘 게르마늄막을 노출시키는 단계; 및 상기 실리콘 게르마늄막 상에 제2 금속막과 실리콘막을 차례로 적층하는 단계를 포함한다.
본 발명의 실시예들에 따른 반도체 메모리 소자에서는 반도체 메모리 소자에 포함된 상부전극이 차례로 적층된 제1 금속막, 실리콘 게르마늄막, 제2 금속막 및 실리콘막을 포함한다. 이러한 구조로 인해 상부 전극 내에서 붕소의 절대적인 양을 줄여 항공 불량을 방지/저감할 수 있다. 또한 이러한 구조는 반도체 메모리 소자의 휨(warpage)을 방지/저감할 수 있다. 상부전극에 포함된 실리콘막은 수소 원자들을 포함하여, 반도체 메모리 소자의 동작 중에 리프레쉬 특성을 개선할 수 있다. 상부전극은 도전 접착막을 포함하여 제2 금속막의 뜯김 현상을 방지/최소화할 수 있다. 또한 상부 전극의 상부면이 평탄하여 셀 콘택들을 위한 셀 콘택들을 형성할 때 깊이들의 산포를 줄일 수 있다. 이로써 신뢰성이 향상된 반도체 메모리 소자를 제공할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법에서는 상부 전극의 실리콘막 및/또는 실리콘 게르마늄막이 애싱 공정에서 제2 금속막 및/또는 제1 금속막을 보호하는 역할을 한다. 이로써 제2 금속막 및/또는 제1 금속막이 산화되는 것을 방지할 수 있다. 또한 상부 전극의 실리콘막 및/또는 실리콘 게르마늄막이 CMP 정지막으로써 기능하여 CMP 설비의 오염을 방지할 수 있다. 또한 CMP 공정으로 상부 전극의 상부면이 평탄하다. 셀 콘택들을 위한 셀 콘택들을 형성할 때 깊이들의 산포를 줄여 공정 불량을 방지하고 수율을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 2는 본 발명의 실시예들에 따라 도 1을 K-K’선 및 J-J’선을 따라 자른 단면도들을 나타낸다.
도 3은 본 발명의 실시예들에 따라 도 1을 M-M’선을 따라 자른 단면도들을 나타낸다.
도 4a 내지 도 4c는 도 3의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 5는 본 발명의 실시예들에 따라 도 1을 M-M’선을 따라 자른 단면도들을 나타낸다.
도 6은 본 발명의 실시예들에 따라 도 1을 M-M’선을 따라 자른 단면도들을 나타낸다.
도 7은 본 발명의 실시예들에 따라 도 1을 M-M’선을 따라 자른 단면도들을 나타낸다.
도 8은 도 7의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 9는 본 발명의 실시예들에 따라 도 1을 M-M’선을 따라 자른 단면도들을 나타낸다.
도 10a 내지 도 10c는 도 9의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다. 본 명세서에서 제1, 제2 등과 같은 순서를 나타내는 용어는 동일/유사한 기능들을 하는 구성들을 서로 구분하기 위해 사용되었으며, 언급되는 순서에 따라 그 번호가 바뀔 수 있다. 용어의 사용에 있어서 소정의 '막'은 '패턴'으로도 대체될 수 있다. 과도 혼용되어 사용될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 2는 본 발명의 실시예들에 따라 도 1을 K-K'선 및 J-J'선을 따라 자른 단면도들을 나타낸다. 도 3은 본 발명의 실시예들에 따라 도 1을 M-M'선을 따라 자른 단면도들을 나타낸다.
도 1 내지 도 3을 참조하면, 본 예에 따른 반도체 메모리 소자는 DRAM 소자일 수 있다. 셀 어레이 영역(CAR)과 주변 영역(PER)을 포함하는 반도체 기판(301)이 제공된다. 상기 주변 영역(PER)은 상기 셀 어레이 영역(CAR)의 주변에 배치될 수 있다. 상기 주변 영역(PER)에는 상기 셀 어레이 영역(CAR)에 배치되는 워드라인들(WL)과 비트라인들(BL)을 구동하기 위한 주변 회로들이 배치될 수 있다. 상기 주변 영역(PER)은 코어 영역 또는 주변회로 영역으로 명명될 수 있다.
상기 반도체 기판(301)에는 소자분리막(302)이 배치되어 셀 활성부들(ACTC)과 주변 활성부(ACTP)를 정의할 수 있다. 소자분리막(302)은 트렌치(TCH) 안에 배치된다. 상기 셀 활성부들(ACTC)의 각각은 고립된 형상을 가질 수 있다. 상기 셀 활성부들(ACTC)은 각각 평면적으로 제 1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 상기 반도체 기판(301)은 실리콘 단결정 기판이거나 SOI기판일 수 있다. 상기 소자분리막(302)은 산화물 라이너, 질화물 라이너 및 매립 절연막을 포함할 수 있다. 상기 셀 활성부들(ACTC)은 상기 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 셀 활성부(ACTC)의 단부는 이에 이웃하는 다른 셀 활성부(ACTC)의 중심에 인접하도록 배열될 수 있다.
워드라인들(WL)이 상기 셀 활성부들(ACTC)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리막(302) 및 상기 셀 활성부들(ACTC)에 형성된 그루브들(GR1) 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 상기 반도체 기판(301) 내에 함몰될 수 있다.
상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 절연막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 상기 소자분리막들(302) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 게이트 절연막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 셀 활성부들(ACTC) 내에 제 1 불순물 영역(3d)이 배치될 수 있으며, 상기 각 셀 활성부들(ACTC)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(3b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 불순물 영역들(3d, 3b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 불순물 영역(3d)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 불순물 영역들(3b)은 소오스 영역에 해당될 수 있다.
상기 각 워드라인들(WL) 및 이에 인접한 제 1 및 제 2 불순물 영역들(3d, 3b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
상기 워드라인들(WL)의 상부면은 상기 셀 활성부들(ACTC)의 상부면 보다 낮을 수 있다. 워드라인 캐핑 패턴(310)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
상기 반도체 기판(301) 상에는 층간 절연 패턴(305)이 배치될 수 있다. 상기 층간 절연 패턴(305)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 상기 층간 절연 패턴(305)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 상기 층간 절연 패턴(305)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
상기 반도체 기판(301), 상기 소자분리막(302) 및 상기 워드라인 캐핑 패턴(310)의 상부는 일부 리세스되어 제 1 리세스 영역(R1)이 형성될 수 있다. 상기 제 1 리세스 영역(R1)의 측벽은 상기 층간 절연 패턴(305)의 측벽과 정렬될 수 있다.
비트라인들(BL)이 상기 층간 절연 패턴(305) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인들(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(330), 비트라인 확산방지 패턴(331) 및 비트라인 금속 함유 패턴(332)을 포함할 수 있다. 상기 비트라인 폴리실리콘 패턴(330)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 비트라인 확산방지 패턴(331)은 티타늄 질화물과 같은 금속 질화물을 포함할 수 있다. 상기 비트라인 금속 함유 패턴(332)은 금속(ex, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(ex, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물) 중에서 적어도 하나를 포함할 수 있다. 상기 비트라인들(BL) 상에는 각각 비트라인 캐핑 패턴(337)이 배치될 수 있다. 상기 비트라인 캐핑 패턴들(337)은 실리콘질화막과 같은 절연 물질로 형성될 수 있다.
상기 비트라인들(BL)과 교차하는 상기 제 1 리세스 영역(R1) 안에는 비트라인 콘택들(DC)이 배치될 수 있다. 상기 비트라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 상기 비트라인 콘택(DC)의 일 측벽은 상기 층간 절연 패턴(305)의 측면과 접할 수 있다. 도 1의 평면도를 보면, 상기 층간 절연 패턴(305)과 접하는 상기 비트라인 콘택(DC)의 측면은 오목할 수 있다. 상기 비트라인 콘택(DC)은 상기 제 1 불순물 영역(3d)과 상기 비트라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(341)은 상기 비트라인 콘택(DC)가 배치되지 않는 상기 제 1 리세스 영역(R1) 안에 배치될 수 있다. 상기 하부 매립 절연 패턴(341)는 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막을 포함하는 그룹에서 선택되는 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다.
인접한 한 쌍의 상기 비트라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 상기 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 상기 스토리지 노드 콘택들(BC)은 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 상기 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 상기 비트라인들(BL) 사이에서 상기 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
상기 비트라인(BL)과 상기 스토리지 노드 콘택(BC) 사이에는 비트라인 스페이서(BS)가 개재될 수 있다. 상기 비트라인 스페이서(BS)는 갭 영역(GP)에 의해 서로 이격된 제 1 서브 스페이서(321)과 제 2 서브 스페이서(325)를 포함할 수 있다. 상기 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 상기 제 1 서브 스페이서(321)는 상기 비트라인(BL)의 측벽과 상기 비트라인 캐핑 패턴(337)의 측벽을 덮을 수 있다. 상기 제 2 서브 스페이서(325)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 동일한 물질을 포함할 수 있다. 예를 들면 상기 제 1 서브 스페이서(321)과 상기 제 2 서브 스페이서(325)는 실리콘 질화막을 포함할 수 있다.
상기 제 2 서브 스페이서(325)의 상단의 높이는 상기 제 1 서브 스페이서(321)의 상단의 높이 보다 낮을 수 있다. 상기 제 1 서브 스페이서(321)는 연장되어 상기 비트라인 콘택(DC)의 측벽, 그리고 상기 제 1 리세스 영역(R1)의 측벽과 바닥을 덮을 수 있다. 즉, 상기 제 1 서브 스페이서(321)는 상기 비트라인 콘택(DC)과 상기 하부 매립 절연 패턴(341) 사이, 상기 반도체 기판(301)과 상기 하부 매립 절연 패턴(341) 사이 그리고 상기 소자분리막(302)과 상기 하부 매립 절연 패턴(341) 사이에 개재될 수 있다.
상기 스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(309)이 배치된다. 상기 스토리지 노드 오믹층(309)은 금속실리사이드를 포함할 수 있다. 상기 스토리지 노드 오믹층(309)은 예를 들면 코발트 실리사이드를 포함할 수 있다. 상기 스토리지 노드 오믹층(309), 상기 제 1 및 제 2 서브 스페이서들(321, 325), 상기 비트라인 캐핑 패턴(337)은 확산 방지 패턴(311a)에 의해 콘포말하게 덮일 수 있다. 상기 확산 방지 패턴(311a)은 티타늄질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 상기 확산 방지 패턴(311a) 상에는 랜딩 패드(LP)가 배치된다. 상기 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 상기 랜딩 패드(LP)의 상부는 상기 비트라인 캐핑 패턴(337)의 상부면을 덮으며 상기 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 상기 랜딩 패드(LP)의 중심은 상기 스토리지 노드 콘택(BC)의 중심으로부터 상기 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 상기 비트라인(BL)의 일부는 상기 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 상기 비트라인 캐핑 패턴(337)의 일 상부 측벽은 상기 랜딩 패드(LP)와 중첩될 수 있으며 제 3 서브 스페이서(327)로 덮일 수 있다. 상기 비트라인 캐핑 패턴(337)의 다른 상부 측벽에는 제 2 리세스 영역(R2)이 형성될 수 있다.
상기 비트라인 스페이서(BS)의 상부에서 상기 제 1 서브 스페이서(321)와 상기 제 3 서브 스페이서(327)의 폭들을 합한 값은 상기 비트라인 스페이서(BS)의 하부에서 상기 제 1 서브 스페이서(321), 상기 갭 영역(GP) 및 상기 제 2 서브 스페이서(325)의 폭들을 합한 값 보다 작다. 이로써 후속의 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 상기 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안되는 것을 방지할 수 있다.
상기 제 2 리세스 영역(R2)에는 랜딩 패드 분리 패턴(LS)이 배치될 수 있다. 상기 랜딩 패드 분리 패턴(LS)에 의해 상기 갭 영역(GP)의 상단이 정의될 수 있다. 상기 랜딩 패드 분리 패턴(LS)은 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막, 실리콘탄화질화막 또는 다공성 막을 포함할 수 있다. 상기 랜딩 패드 분리 패턴(LS)의 상부면은 상기 랜딩 패드들(LP)의 상부면들과 공면을 이룰 수 있다. 상기 하부 전극들(BE) 사이에서 상기 랜딩 패드 분리 패턴(LS)은 식각 저지막(EL)로 덮일 수 있다. 상기 식각 저지막(EL)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연물질을 포함할 수 있다.
상기 랜딩 패드들(LP) 상에는 각각 하부 전극들(BE)이 배치될 수 있다. 상기 하부 전극(BE)은 불순물이 도핑된 폴리실리콘, 티타늄질화막과 같은 금속 질화막, 및 텅스텐, 알루미늄 및 구리와 같은 금속막 중 적어도 하나를 포함할 수 있다. 상기 하부 전극(BE)은 원기둥 형태이거나 또는 속이 빈 실린더나 컵 형태를 가질 수 있다.
이웃하는 하부 전극들(BE)의 상부 측벽들은 지지 패턴(SP)으로 연결될 수 있다. 상기 지지 패턴(SP)은 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막, 또는 실리콘탄화질화막(SiCN)과 같은 절연물질을 포함할 수 있다. 지지 패턴(SP)은 하부 전극들(BE)의 측벽들과 적어도 일부 접하며 이들을 연결할 수 있다. 지지 패턴(SP)은 상기 반도체 메모리 소자의 제조 과정 중에 상기 하부 전극들(BE)의 쓰러짐을 방지할 수 있다. 지지 패턴(SP)에는 하부 전극들(BE)의 측벽들을 노출시키는 지지홀들이 형성될 수 있다.
지지 패턴(SP)은 도 2와 같이 어느 하나의 특정 레벨에서 한층으로 제공될 수 있다. 또는 지지 패턴(SP)은 도 3과 같이 복수의 레벨들에서 복수층으로 제공될 수 있다. 예를 들면 지지 패턴(SP)은 제1 레벨의 제1 지지 패턴(SP1)과 상기 제1 레벨보다 높은 제2 레벨의 제2 지지 패턴(SP2)을 포함할 수 있다. 상기 제2 지지 패턴(SP2)은 상기 하부 전극들(BE)의 상부 측벽들과 접할 수 있다. 상기 제1 지지 패턴(SP1)은 상기 하부 전극들(BE)의 중간 측벽들과 접할 수 있다. 상기 제1 지지 패턴(SP1)의 측벽은 상기 제2 지지 패턴(SP2)의 측벽과 정렬될 수 있다. 상기 셀 어레이 영역(CAR)과 상기 주변 영역(PER) 사이의 경계에 인접하여 상기 제1 지지 패턴(SP1)과 상기 제2 지지 패턴(SP2)의 가장자리들은 최외곽 하부전극(BE) 옆으로 돌출될 수 있다. 도시하지는 않았지만, 지지 패턴(SP)는 상기 제1 지지 패턴(SP1) 및 상기 제2 지지 패턴(SP2)과 다른 레벨에 위치하는 제3 지지패턴을 포함할 수 있다.
상기 하부 전극들(BE) 표면, 상기 지지 패턴(SP, SP1, SP2)의 표면은 유전막(DL)으로 콘포말하게 덮일 수 있다. 상기 유전막(DL)은 예를 들면 실리콘 산화막 보다 높은 유전율을 가지는 물질로, 금속 산화물을 포함할 수 있다. 상기 유전막(DL)은 예를 들면 알루미늄 산화물, 지르코늄 산화물, 하프늄 산화물, 란탄 산화물, 이리듐 산화물, 루테늄 산화물 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 유전막(DL)은 상부 전극(UE)으로 덮일 수 있다. 상기 하부 전극(BE), 상기 유전막(DL) 및 상기 상부 전극(UE)은 캐패시터(CAP)를 구성할 수 있다.
도 2 및 도 3을 참조하면, 상기 상부 전극(UE)은 차례로 적층된 제1 금속막(ML1), 실리콘게르마늄막(SL1), 제2 금속막(ML2), 및 실리콘막(SL2)을 포함할 수 있다. 상기 실리콘게르마늄막(SL1)은 '(불순물이 도핑된) 제1 반도체막'으로도 명명될 수 있다. 상기 실리콘막(SL2)은 '(불순물이 도핑된) 제2 반도체막'으로도 명명될 수 있다.
상기 제1 금속막(ML1)은 스텝 커버리지 특성이 우수한 금속 물질로 형성되며, 상기 하부 전극들(BE) 표면과 상기 지지 패턴(SP, SP1, SP2)의 표면을 콘포말하게 덮을 수 있다. 상기 제1 금속막(ML1)은 바람직하게는 티타늄질화물을 포함할 수 있다. 상기 제1 금속막(ML1)은 제1 두께(T1)를 가질 수 있다.
상기 실리콘게르마늄막(SL1)은 상기 제1 금속막(ML1) 상에 위치하며 상기 제1 금속막(ML1)과 접할 수 있다. 상기 실리콘게르마늄막(SL1)의 일부는 상기 하부 전극들(BE) 사이, 그리고 상기 제1 및 제2 지지 패턴들(SP1, SP2) 사이로 삽입되어 이들의 공간을 채울 수 있다. 상기 실리콘게르마늄막(SL1)은 제1 두께(T1) 보다 큰 제2 두께(T2)를 가질 수 있다.
상기 제1 금속막(ML1)은 상기 반도체 메모리 소자(또는 상기 반도체 기판(301))에 제1 응력을 인가할 수 있다. 상기 실리콘게르마늄막(SL1)은 상기 반도체 메모리 소자(또는 상기 반도체 기판(301))에 상기 제1 응력과 다른 제2 응력을 인가할 수 있다. 상기 제1 응력의 작용 방향은 상기 제2 응력의 작용 방향과 다를 수 있다. 이와 같이 상기 제1 응력과 상기 제2 응력의 작용 방향들이 달라져 상기 반도체 메모리 소자(또는 상기 반도체 기판(301))의 휨(warpage)을 방지할 수 있다.
상기 실리콘게르마늄막(SL1)은 제1 도펀트를 포함할 수 있다. 상기 실리콘게르마늄막(SL1)은 제1 도펀트로 도핑될 수 있다. 제1 도펀트는 N형의 불순물(예를 들면, 인, 비소) 또는 P형의 불순물(예를 들면, 붕소)일 수 있다. 상기 제1 도펀트는 바람직하게는 붕소일 수 있다. 도 3에 있어서, 상기 실리콘게르마늄막(SL1)은 실리콘 게르마늄의 결정 그레인에 의해 상기 실리콘게르마늄막(SL1)의 상부면과 측면은 평탄하지 않고 요철구조를 가질 수 있다. 상기 실리콘게르마늄막(SL1)의 상부면의 표면 거칠기는 상기 실리콘게르마늄막(SL1)의 측면의 표면거칠기와 동일/유사할 수 있다. 상기 실리콘게르마늄막(SL1)의 상부면과 측면은 RMS(Root mean square) 10nm 초과 1000nm 이하일 수 있다.
상기 제2 금속막(ML2)은 제3 두께(T3)를 가질 수 있다. 상기 제3 두께(T3)는 상기 제2 두께(T2) 보다는 작을 수 있다. 상기 제2 금속막(ML2)은 콘포말하게 형성될 수 있다. 즉, 상기 제2 금속막(ML2)의 제3 두께(T3)는 위치에 상관없이 일정할 수 있다. 상기 제2 금속막(ML2)의 표면은 상기 실리콘게르마늄막(SL1)의 표면 프로파일의 영향을 받아 평탄하지 않고 요철구조를 가질 수 있다. 상기 제2 금속막(ML2) 상부면의 표면 거칠기는 상기 제2 금속막(ML2) 측면의 표면거칠기와 동일/유사할 수 있다. 상기 제2 금속막(ML2) 상부면과 측면은 RMS(Root mean square) 10nm 초과 1000nm 이하일 수 있다.
상기 제2 금속막(ML2)은 하나 이상의 금속의 단일막 또는 다중막 구조를 가질 수 있다. 예를 들면 상기 제2 금속막(ML2)은 티타늄, 티타늄 질화물, 텅스텐, 탄탈륨, 탄탈륨질화물, 알루미늄, 루테늄, 몰리브덴, 이리듐 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 본 예에 있어서, 상기 제2 금속막(ML2)은 차례로 적층된 제1 서브 금속막(20)과 제2 서브 금속막(22)을 포함할 수 있다. 상기 제2 서브 금속막(22)은 바람직하게는 텅스텐을 포함할 수 있다. 상기 제1 서브 금속막(20)은 상기 제2 서브 금속막(22)과 상기 실리콘게르마늄막(SL1) 사이의 접착력을 향상할 수 있다. 이로써 상기 제1 서브 금속막(20)은 상기 제2 서브 금속막(22)의 뜯김 현상을 방지/저감할 수 있다. 상기 제1 서브 금속막(20)은 바람직하게는 티타늄을 포함할 수 있다. 상기 제1 서브 금속막(20)은 본 명세서에 있어서 '도전 접착막'으로도 명명될 수 있다. 상기 제2 서브 금속막(22)은 본 명세서에 있어서 '제2 금속막'으로도 명명될 수 있다.
상기 실리콘막(SL2)은 상기 제1 도펀트가 도핑되거나 도핑되지 않은(상기 제1 도펀트를 포함하거나 포함하지 않는) 비정질 실리콘막으로 형성될 수 있다. 상기 실리콘게르마늄막(SL1)에 포함된 상기 제1 도펀트(예, 붕소)의 함량은 상기 실리콘막(SL2)에 포함된 상기 제1 도펀트(예, 붕소)의 함량보다 많을 수 있다. 즉, 상기 실리콘막(SL2)에 포함된 상기 제1 도펀트(예, 붕소)의 함량은 상기 실리콘게르마늄막(SL1)에 포함된 상기 제1 도펀트(예, 붕소)의 함량 보다 적을 수 있다. 본 명세서에 있어서, 도펀트의 '함량'은 농도 또는 '원자 농도(atomic concentration)'로도 명명될 수 있다. 예를 들면, 상기 실리콘게르마늄막(SL1)에 도핑된 붕소의 함량은 0.1~15 at%일 수 있다. 상기 실리콘막(SL2)에 포함된 상기 제1 도펀트(예, 붕소)의 함량은 상기 실리콘게르마늄막(SL1)에 포함된 상기 제1 도펀트(예, 붕소)의 함량의 0~90%일 수 있다.
상기 실리콘막(SL2)은 상기 제3 두께(T3) 보다 큰 제4 두께(T4)를 가질 수 있다. 상기 실리콘막(SL2)의 상부면(SL2_U)은 상기 실리콘막(SL2)의 측면(SL2_S) 보다 평탄할 수 있다. 즉, 상기 실리콘막(SL2)의 상부면(SL2_U)의 표면 거칠기는 상기 실리콘막(SL2)의 측면(SL2_S)의 표면 거칠기보다 작을 수 있다. 예를 들면, 상기 실리콘막(SL2)의 상부면(SL2_U)의 표면 거칠기는 RMS 10nm 이하이고, 상기 실리콘막(SL2)의 측면(SL2_S)의 표면 거칠기는 RMS 10nm 초과 1000nm 이하이다.
상기 제2 금속막(ML2)은 상기 반도체 메모리 소자(또는 상기 반도체 기판(301))에 제3 응력을 인가할 수 있다. 상기 실리콘막(SL2)은 상기 반도체 메모리 소자(또는 상기 반도체 기판(301))에 상기 제3 응력과 다른 제4 응력을 인가할 수 있다. 상기 제3 응력의 작용 방향은 상기 제4 응력의 작용 방향과 다를 수 있다. 이와 같이 상기 제3 응력과 상기 제4 응력의 작용 방향들이 달라져 상기 반도체 메모리 소자(또는 상기 반도체 기판(301))의 휨(warpage)을 방지할 수 있다.
상기 반도체 기판(301)에는 상기 소자분리막들(302)이 배치되는 트렌치들(TCH)과 상기 워드라인(WL)이 배치되는 그루브들(GR1)이 형성될 수 있다. 상기 트렌치들(TCH)과 상기 그루브들(GR1)의 내측벽에는 댕글링 본드들이 존재할 수 있다. 상기 댕글링 본드들은 상기 반도체 메모리 소자의 동작시 누설전류 등의 원인이 될 수 있고 이로써 리프레쉬 특성을 열화시킬 수 있다.
상기 실리콘막(SL2)은 수소 원자들을 포함할 수 있다. 상기 실리콘막(SL2)에 포함된 수소 원자들은 반도체 기판(301) 쪽으로 확산되어, 상기 트렌치들(TCH)과 상기 그루브들(GR1)의 내측벽에는 댕글링 본드들과 결합할 수 있다. 이로써 상기 반도체 메모리 소자의 동작 중에 리프레쉬 특성을 개선할 수 있다.
상기 주변 영역(PER)에서는 주변 트랜지스터(PTR)가 배치될 수 있다. 상기 주변 트랜지스터(PTR)은 주변 게이트 절연막(Gox), 주변 게이트 전극(GE), 주변 캐핑패턴(337r1)과 이들의 측벽을 덮는 주변 스페이서(GS)를 포함한다. 그리고 상기 주변 트랜지스터(PTR)는 상기 주변 게이트 절연막(Gox)의 양측의 상기 반도체 기판(301) 내에 배치되는 주변 소오스/드레인 영역(3p)을 더 포함한다. 상기 주변 영역(PER)은 제 1 층간절연막(IL1)으로 덮인다. 제 1 층간절연막(IL1)은 예를 들면 실리콘 산화물을 포함할 수 있다. 제 1 층간절연막(IL1)의 상부면은 주변 캐핑패턴(337r1)의 상부면과 공면을 이룰 수 있다. 제 1 층간절연막(IL1) 상에는 제1 절연막(337r2)이 배치될 수 있다. 제1 절연막(337r2)과 주변 캐핑패턴(337r1)은 상기 비트라인 캐핑 패턴(337)과 동일한 물질을 포함할 수 있다. 제1 절연막(337r2)과 주변 캐핑패턴(337r1)은 예를 들면 실리콘 질화물을 포함할 수 있다. 제1 절연막(337r2)의 최대 두께와 주변 캐핑패턴(337r1)의 두께의 합은 상기 비트라인 캐핑 패턴(337)의 두께와 같을 수 있다.
제1 주변 콘택플러그(PCT)은 상기 제1 절연막(337r2)과 제 1 층간절연막(IL1)을 관통하여 상기 주변 소오스/드레인 영역(3p)과 접할 수 있다. 상기 제1 주변 콘택플러그(PCT)의 일부는 상기 제1 절연막(337r2) 상으로 돌출될 수 있다. 상기 제1 절연막(337r2) 상에는 제2 절연막(LSr)이 배치될 수 있다. 제2 절연막(LSr)은 상기 랜딩 패드 분리 패턴(LS)와 동일한 물질을 포함할 수 있다. 제2 절연막(LSr)의 일부는 상기 제1 절연막(337r2) 내부로 연장될 수 있다. 즉, 제2 절연막(LSr)의 하부면은 상기 제1 절연막(337r2)의 상단 보다 낮을 수 있다. 상기 랜딩 패드(LP), 상기 랜딩 패드 분리 패턴(LS), 상기 제2 절연막(LSr), 및 상기 제1 주변 콘택플러그(PCT)의 상부면들은 서로 공면을 이룰 수 있다.
상기 주변 영역(PER)에서 상기 제2 절연막(LSr) 상에는 제2 층간절연막(IL2)이 배치된다. 상기 제2 층간절연막(IL2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다공성 절연물(SiOCH) 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다. 상기 제2 층간절연막(IL2)은 상기 상부전극(UE)의 측면과 접할 수 있다. 상기 셀 어레이 영역(CAR)과 상기 주변 영역(PER) 사이의 경계에 인접하여 상기 유전막(DL), 상기 제1 금속막(ML1), 상기 실리콘게르마늄막(SL1), 상기 제2 금속막(ML2), 및 상기 실리콘막(SL2)의 하부 측벽들은 서로 수직하게 정렬될 수 있다. 상기 유전막(DL), 상기 제1 금속막(ML1), 상기 실리콘게르마늄막(SL1), 상기 제2 금속막(ML2), 및 상기 실리콘막(SL2)의 하부 측벽들은 상기 제2 층간절연막(IL2)과 접한다. 상기 제2 층간절연막(IL2)의 상부면은 상기 상부전극(UE)의 상부면(SL2_U)과 공면을 이룰 수 있다.
상기 상부전극(UE)과 상기 제2 층간절연막(IL2) 상에는 제3 층간절연막(IL3)이 배치될 수 있다. 제3 층간절연막(IL3)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 다공성 절연물(SiOCH) 중 적어도 하나의 단일막 또는 다중막 구조를 가질 수 있다.
상기 주변 영역(PER)에서 제2 주변 콘택플러그들(MC1)은 상기 제3 층간절연막(IL3)과 상기 제2 층간절연막(IL2)을 관통하여 제1 주변 콘택플러그들(PCT)과 각각 접할 수 있다. 제2 주변 콘택플러그들(MC1)은 제1 콘택 확산 방지 패턴(BM1)과 제1 콘택 금속 패턴(MP1)을 포함할 수 있다.
상기 셀 어레이 영역(CAR)에서 셀 콘택 플러그들(MC2)이 상기 제3 층간절연막(IL3)을 관통하여 상기 상부전극(UE)과 접할 수 있다. 셀 콘택 플러그들(MC2)은 제2 콘택 확산 방지 패턴(BM2)과 제2 콘택 금속 패턴(MP2)을 포함할 수 있다. 상기 제1 및 제2 콘택 확산 방지 패턴들(BM1, BM2)은 각각 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 금속 질화물을 포함할 수 있다. 상기 제1 및 제2 콘택 금속 패턴들(MP1, MP2)은 각각 텅스텐, 알루미늄, 구리와 같은 금속을 포함할 수 있다. 본 예에 있어서, 셀 콘택 플러그들(MC2)은 상기 실리콘막(SL2)을 관통하여 상기 제2 금속막(ML2)에 접할 수 있다. 이 경우 상기 실리콘막(SL2)은 붕소를 배제할 수 있다.
상기 제2 주변 콘택플러그들(MC1) 상에는 주변 배선들(30)이 배치될 수 있다. 상기 셀 콘택 플러그들(MC2) 상에는 셀 배선들(32)이 배치될 수 있다.
상부 전극(UE)에 포함된 반도체막에 도전성을 나타내기 위해 붕소를 도핑할 수 있다. 붕소는 자연에서 동위원소들로 원자량이 11인 11B과 원자량이 10인 10B로 구성된다. 10B는 자연계에 있어서 전체 붕소의 약 20%를 차지할 수 있다. 10B가 포함된 반도체 메모리 소자를 비행기로 이용하여 외국에 수출할 때, 우주 방사선에 의해 반도체 메모리 소자에 포함된 10B 원자들이 분해되어 반도체 메모리 소자를 손상시킬 수 있다. 이를 '항공 불량'이라고 명명할 수 있다.
본 예에 따른 반도체 메모리 소자에서는 상부 전극(UE)은 제1 금속막(ML1)과 제2 금속막(ML2)을 포함하므로 상부 전극(UE) 내에서 반도체막(실리콘 게르마늄막, 실리콘막)이 차지하는 상대적으로 분율을 줄일 수 있다. 이로써 상부 전극(UE) 내에서 붕소의 절대적인 양을 줄일 수 있다. 또한 실리콘막(SL2)의 붕소의 함량이 실리콘 게르마늄막(SL1)의 붕소의 함량보다 적어 상부 전극(UE) 내에서 붕소의 절대적인 양을 줄일 수 있다. 이로써 본 발명에 따른 반도체 메모리 소자에서는 항공 불량을 저감시킬 수 있다.
도 4a 내지 도 4c는 도 3의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 4a를 참조하면, 셀 어레이 영역(CAR)과 주변 영역(PER)을 가지는 반도체 기판(301)을 제공한다. 통상의 과정들을 통해 상기 반도체 기판(301)에 도 2의 워드라인들(WL), 비트라인들(BL), 주변 트랜지스터(PTR), 하부전극들(BE) 및 지지 패턴들(SP1, SP2)을 형성한다.
도 4b를 참조하면, 상기 기판(301)의 전면 상에 유전막(DL), 제1 금속막(ML1), 실리콘 게르마늄막(SL1), 제2 금속막(ML2) 및 실리콘막(SL2)을 차례로 적층한다. 유전막(DL), 제1 금속막(ML1), 실리콘 게르마늄막(SL1), 제2 금속막(ML2) 및 실리콘막(SL2)을 형성하는 과정들은 각각 ALD(Atomic layer deposition), CVD(Chemical vapor deposition), 또는 PVD(Physical vapor deposition)으로 진행될 수 있다. 상기 실리콘 게르마늄막(SL1)을 형성하는 동안 제1 도펀트(예, 붕소)가 인시튜로 도핑될 수 있다. 상기 실리콘막(SL2)은 비정질 실리콘막으로 형성될 수 있다. 상기 실리콘막(SL2)이 제1 도펀트를 함유하는 경우, 상기 실리콘막(SL2)을 형성하는 동안 제1 도펀트(예, 붕소)가 인시튜로 도핑될 수 있다.
상기 실리콘 게르마늄막(SL1)은 실리콘 게르마늄의 그레인들에 의해 상기 실리콘 게르마늄막(SL1)의 표면은 울퉁불퉁할 수 있다. 실리콘 게르마늄막(SL1)의 표면 프로파일이 전사되어 상기 제2 금속막(ML2)과 상기 실리콘막(SL2)의 표면들도 울퉁불퉁할 수 있다.
상기 셀 어레이 영역(CAR)과 상기 주변 영역(PER) 사이의 경계에 인접하여 지지 패턴들(SP1, SP2)은 최외곽 하부 전극(BE)의 측벽 밖으로 돌출된다. 이로써 상부 전극(UE)의 상부 측벽도 옆으로 돌출될 수 있다.
상기 실리콘 게르마늄막(SL1)을 형성한 후에 상기 제2 금속막(ML2)을 적층하기 전에 상기 실리콘 게르마늄막(SL1)을 결정화시키기 위한 열처리 공정이 추가될 수도 있다. 이때 상기 열처리 공정은 바람직하게는 약 550℃ 이하에서 진행되어 상기 유전막(DL)에 손상을 주지 않는다. 상기 실리콘막(SL2)을 결정화시키기 위한 열처리 공정은 생략될 수 있다.
후속으로, 상기 실리콘막(SL2) 상에 마스크 패턴(MK)을 형성한다. 마스크 패턴(MK)은 실리콘막(SL2)의 상부면과 측면을 덮도록 형성될 수 있다. 상기 마스크 패턴(MK)은 예를 들면 포토레지스트 패턴이거나 SOH(Spin on hardmask) 패턴일 수 있다. 상기 마스크 패턴(MK)은 상기 셀 어레이 영역(CAR)을 덮되 상기 주변 영역(PER)을 노출시킬 수 있다. 상기 마스크 패턴(MK)을 식각 마스크로 이용하여 상기 주변 영역(PER)에서 유전막(DL), 제1 금속막(ML1), 실리콘 게르마늄막(SL1), 제2 금속막(ML2) 및 실리콘막(SL2)을 제거하여 상부전극(UE)을 형성하고 제2 절연막(LSr)을 노출시킬 수 있다.
도 4c를 참조하면, 상기 마스크 패턴(MK)을 제거한다. 상기 마스크 패턴(MK)을 제거할 때, 산소를 이용한 애싱(Ashing) 공정이 진행될 수 있다. 이때 상기 실리콘막(SL2)은 상기 제2 금속막(ML2)이 산화되지 않도록 보호하는 마스크 역할을 할 수 있다. 만약 상기 실리콘막(SL2)이 없다면, 상기 제2 금속막(ML2)이 산소에 의해 산화되어 상기 제2 금속막(ML2)이 금속산화물로 변해 전기저항이 매우 높아져 상부전극(UE)으로써 기능하기 어려울 수 있다.
계속해서 도 4c를 참조하면, 상기 마스크 패턴(MK)을 제거하여 상기 상부전극(UE)의 상부면과 측면을 노출시킬 수 있다. 상기 반도체 기판(301)의 전면 상에 제2 층간절연막(IL2)을 형성하여 상기 상부전극(UE)을 덮는다. 그리고 도 3을 참조하여, 상기 제2 층간절연막(IL2)에 대하여 CMP(Chemical Mechanical Polishing)과 같은 연마 공정을 진행할 수 있다. 상기 연마 공정으로 상기 상부전극(UE)의 상기 실리콘막(SL2)의 상부면이 노출될 수 있다. 이때 상기 실리콘막(SL2)은 CMP 정지막으로써 기능할 수도 있다. 상기 실리콘막(SL2)은 CMP 정지막으로 기능하기에 제2 금속막(ML2)이 노출되지 않는다. 이로써 CMP 설비가 제2 금속막(ML2)을 구성하는 금속으로 오염되지 않는다.
상기 실리콘막(SL2)의 상부면이 상기 연마 공정에 의해 평탄해질 수 있다. 즉, 상기 실리콘막(SL2)의 상면은 대체로 평탄하고 이의 측벽은 울퉁불퉁할 수 있다. 제2 층간절연막(IL2)은 상기 주변 영역(PER)을 덮을 수 있다. 상기 제2 층간절연막(IL2)과 상기 상부전극(UE) 상에 제3 층간절연막(IL3)을 적층한다. 그리고 통상의 과정들을 통해 제2 주변 콘택 플러그들(MC1), 셀 콘택 플러그들(MC2), 주변 배선들(30) 및 셀 배선들(32)을 형성한다. 상기 셀 콘택 플러그들(MC2)을 형성하기 위해 상기 제3 층간절연막(IL3)과 상기 실리콘막(SL2)을 식각하여 셀 콘택홀들(CTH)을 형성할 수 있다. 이때 상기 실리콘막(SL2)의 상부면(SL2_U)의 상부면이 평탄하기에 상기 셀 콘택홀들(CTH)의 깊이들을 일정하게 형성할 수 있다. 이로써 공정 불량을 방지할 수 있으며 신뢰성이 향상된 반도체 메모리 소자를 제조할 수 있다.
도 5는 본 발명의 실시예들에 따라 도 1을 M-M'선을 따라 자른 단면도들을 나타낸다.
도 5를 참조하면 본 예에 따른 반도체 메모리 소자에서는 셀 콘택 플러그(MC2)와 실리콘막(SL2) 사이에 오믹 패턴(OP)이 개재될 수 있다. 오믹 패턴(OP)은 예를 들면 티타늄실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 상기 셀 콘택 플러그(MC2)의 제2 콘택 확산 방지 패턴(BM2)은 티타늄막과 티타늄 질화막의 이중막으로 형성될 수 있다.
도 5의 반도체 소자의 제조 방법은 다음과 같다. 위에서 설명한 바와 같이, 제3 층간절연막(IL3)과 실리콘막(SL2)을 관통하여 제2 금속막(ML2)의 상면을 노출시키는 셀 콘택홀들(CTH)을 형성한 후에, 상기 셀 콘택홀들(CTH) 내에 그리고 상기 제3 층간절연막(IL3) 상에 제2 콘택 확산 방지 패턴(BM2)을 위한 티타늄막과 티타늄 질화막을 순차적으로 콘포말하게 형성한다. 상기 티타늄막을 증착할 때, 티타늄막이 실리콘막(SL2)과 반응하여 오믹 패턴(OP)이 형성될 수 있다. 상기 오믹 패턴(OP)은 셀 콘택 플러그(MC2)의 하부 측벽과 접촉할 수 있다. 그 외의 공정은 위에서 설명한 바와 동일/유사할 수 있다.
도 6은 본 발명의 실시예들에 따라 도 1을 M-M'선을 따라 자른 단면도들을 나타낸다.
도 6을 참조하면, 본 예에 따른 반도체 메모리 소자에서는 셀 콘택 플러그(MC2)가 제2 금속막(ML2)과 접하지 않으며 제2 금속막(ML2)의 상부면으로부터 위로 이격될 수 있다. 셀 콘택 플러그(MC2)의 하부면은 실리콘막(SL2) 내에 위치할 수 있다. 셀 콘택 플러그(MC2)과 실리콘막(SL2) 사이에는 오믹 패턴(OP)이 개재될 수 있다. 상기 오믹 패턴(OP)는 셀 콘택 플러그(MC2)의 하부 측벽과 접촉할 수 있다. 다른 예에 있어서, 상기 오믹 패턴(OP)는 셀 콘택 플러그(MC2)의 하부면과 접할 수 있다. 또 다른 예에 있어서, 상기 오믹 패턴(OP)는 제2 금속막(ML2)과 접촉하지 않을 수 있다. 본 예에 있어서, 상기 실리콘막(SL2)에는 붕소가 도핑될 수 있다. 그러나 상기 실리콘막(SL2)에 도핑된 붕소의 함량은 실리콘 게르마늄막(SL1)에 도핑된 붕소의 함량보다 낮을 수 있다. 예를 들면, 상기 실리콘막(SL2)에 도핑된 붕소의 함량은 실리콘 게르마늄막(SL1)에 도핑된 붕소의 함량의 0.01~90%일 수 있다. 상기 오믹 패턴(OP)은 티타늄 실리사이드와 같은 금속 실리사이드로 형성될 수 있다. 상기 셀 콘택 플러그(MC2)의 제2 콘택 확산 방지 패턴(BM2)은 티타늄막과 티타늄 질화막의 이중막으로 형성될 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 7은 본 발명의 실시예들에 따라 도 1을 M-M'선을 따라 자른 단면도들을 나타낸다.
도 7을 참조하면, 본 예에 따른 반도체 메모리 소자에서는 상부전극(UE)의 측벽(UE_S)이 경사질 수 있다. 상부전극(UE)의 측벽(UE_S)의 상부에서 제2 금속막(ML2)이 노출될 수 있다. 상부전극(UE)의 측벽(UE_S)의 상부에서 제2 금속막(ML2)의 제1 서브 금속막(20)과 제2 서브 금속막(22)이 동시에 노출될 수 있다. 상부전극(UE)의 실리콘 게르마늄막(SL1)의 상부 측벽은 실리콘막(SL2)으로 덮이지 않을 수 있다. 그 외의 구성은 위에서 설명한 도 3, 도 5 및/또는 도 6의 구성과 동일/유사할 수 있다.
도 8은 도 7의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도이다.
도 8을 참조하면, 도 4b의 단계에서 마스크 패턴(MK)을 형성할 때, 마스크 패턴(MK)이 셀 어레이 영역(CAR)에서 실리콘막(SL2)의 상부면을 덮되 실리콘막(SL2)의 측면을 노출시키도록 형성할 수 있다. 그리고 상기 마스크 패턴(MK)을 식각 마스크로 이용하여 실리콘막(SL2), 제2 금속막(ML2), 실리콘 게르마늄막(SL1), 제1 금속막(ML1) 및 유전막(DL)을 순차적으로 식각하여 상부전극(UE)을 형성하고 주변 영역(PER)의 제2 절연막(LSr)을 노출시킬 수 있다. 상기 식각 공정에서 식각해야할 막들의 깊이가 깊어질수록 에천트가 접근하기 어려워지므로, 상부전극(UE)의 측벽은 경사지게 형성될 수 있다. 후속 공정은 위에서 설명한 바와 같다. 이로써 도 7의 반도체 메모리 소자를 제조할 수 있다.
도 9는 본 발명의 실시예들에 따라 도 1을 M-M'선을 따라 자른 단면도들을 나타낸다.
도 9를 참조하면, 본 예에 따른 반도체 메모리 소자에서는 제2 금속막(ML2)과 실리콘막(SL2)이 제1 금속막(ML1)과 실리콘 게르마늄막(SL1)의 측벽들을 덮지 않고 노출시킨다. 제2 금속막(ML2)의 측벽(ML2_S)은 실리콘막(SL2)의 측벽(SL2_S)의 측벽과 수직하게 정렬된다. 제2 금속막(ML2)과 실리콘막(SL2)의 측벽들(ML2_S, SL2_S)은 실리콘 게르마늄막(SL1)의 상부 측벽(SL1_US) 보다 옆으로 돌출될 수 있다. 제1 금속막(ML1)과 실리콘 게르마늄막(SL1)의 하부 측벽들(SL1_BS, ML1_BS)은 서로 수직하게 정렬된다. 제2 금속막(ML2)과 실리콘막(SL2)의 측벽들(ML2_S, SL2_S)은 제1 금속막(ML1)과 실리콘 게르마늄막(SL1)의 하부 측벽들(SL1_BS, ML1_BS)과 수직하게 정렬되지 않는다. 제1 금속막(ML1)과 실리콘 게르마늄막(SL1)의 하부 측벽들(SL1_BS, ML1_BS)은 제2 금속막(ML2)과 실리콘막(SL2)의 측벽들(ML2_S, SL2_S) 보다 옆으로 돌출될 수 있다. 실리콘 게르마늄막(SL1)의 상면은 평평하나, 이의 측벽은 울퉁불퉁할 수 있다. 제2 금속막(ML2)과 실리콘막(SL2)의 상면들은 대체로 평평할 수 있다. 그 외의 구성은 위에서 설명한 바와 동일/유사할 수 있다.
도 10a 내지 도 10c는 도 9의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 10a를 참조하면, 도 4a와 같은 상태에서 기판(301)의 전면 상에 유전막(DL), 제1 금속막(ML1) 및 실리콘 게르마늄막(SL1)을 차례로 적층한다. 상기 실리콘 게르마늄막(SL1)을 형성하는 동안 제1 도펀트(예, 붕소)가 인시튜로 도핑될 수 있다. 그리고 상기 실리콘 게르마늄막(SL1) 상에 마스크 패턴(MK)을 형성한다. 상기 마스크 패턴(MK)은 상기 실리콘 게르마늄막(SL1)의 상부면과 측면을 덮도록 형성된다. 상기 마스크 패턴(MK)은 예를 들면 포토레지스트 패턴이거나 SOH(Spin on hardmask) 패턴일 수 있다. 상기 마스크 패턴(MK)은 상기 셀 어레이 영역(CAR)을 덮되 상기 주변 영역(PER)을 노출시킬 수 있다. 상기 마스크 패턴(MK)을 식각 마스크로 이용하여 상기 주변 영역(PER)에서 유전막(DL), 제1 금속막(ML1) 및 실리콘 게르마늄막(SL1)을 제거하고 제2 절연막(LSr)을 노출시킬 수 있다.
도 10b을 참조하면, 상기 마스크 패턴(MK)을 제거하여 상기 실리콘 게르마늄막(SL1)의 상부면과 측면을 노출시킬 수 있다. 상기 마스크 패턴(MK)을 제거할 때, 산소를 이용한 애싱(Ashing) 공정이 진행될 수 있다. 이때 상기 실리콘 게르마늄막(SL1)은 제1 금속막(ML1)이 산화되지 않도록 보호하는 마스크 역할을 할 수 있다. 만약 상기 실리콘 게르마늄막(SL1)이 없다면, 상기 제1 금속막(ML1)이 산소에 의해 산화되어 상기 제1 금속막(ML1)이 금속산화물로 변해 전기저항이 매우 높아져 상부전극(UE)으로써 기능하기 어려울 수 있다. 계속해서 상기 반도체 기판(301)의 전면 상에 제2 층간절연막(IL2)을 형성하여 상기 실리콘 게르마늄막(SL1)을 덮는다.
그리고 도 10c를 참조하여, 상기 제2 층간절연막(IL2)에 대하여 CMP(Chemical Mechanical Polishing)과 같은 연마 공정을 진행할 수 있다. 상기 연마 공정으로 상기 실리콘 게르마늄막(SL1)의 상부면이 노출될 수 있다. 이때 상기 실리콘 게르마늄막(SL1)은 CMP 정지막으로써 기능할 수도 있다. 상기 실리콘 게르마늄막(SL1)은 CMP 정지막으로 기능하기에 제1 금속막(ML1)이 노출되지 않는다. 이로써 CMP 설비가 제1 금속막(ML1)을 구성하는 금속으로 오염되지 않는다. 상기 연마 공정으로 상기 실리콘 게르마늄막(SL1)의 상부면이 도 9처럼 평탄해질 수 있다. 제2 층간절연막(IL2)은 상기 주변 영역(PER)을 덮을 수 있다.
계속해서 상기 실리콘 게르마늄막(SL1)과 제2 층간절연막(IL2) 상에 제2 금속막(ML2)과 실리콘막(SL2)을 차례로 적층한 후에, 식각 공정을 진행하여 주변 영역(PER)에서 제2 금속막(ML2)과 실리콘막(SL2)을 제거하고 제2 층간절연막(IL2)의 상부면을 노출시킬 수 있다. 제2 금속막(ML2)과 실리콘막(SL2)은 셀 어레이 영역(CAR)에 남으며 제1 금속막(ML1) 및 실리콘 게르마늄막(SL1)과 함께 상부전극(UE)을 구성할 수 있다.
후속으로 도 9를 참조하여, 실리콘막(SL2)과 제2 층간절연막(IL2) 상에 제3 층간절연막(IL3)을 적층한다. 그리고 위에서 설명한 후속 공정들을 진행하여 도 9의 반도체 메모리 소자를 제조할 수 있다.
본 예에 있어서, 제1 금속막(ML1)과 실리콘 게르마늄막(SL1)을 식각하는 단계는 제2 금속막(ML2)과 실리콘막(SL2)을 식각하는 단계와 다르다. 따라서 제1 금속막(ML1)과 실리콘 게르마늄막(SL1)을 식각하기 위한 마스크 패턴과 제2 금속막(ML2)과 실리콘막(SL2)을 식각하기 위한 마스크 패턴은 서로 다른 단계에서 형성된다. 따라서 제1 금속막(ML1)과 실리콘 게르마늄막(SL1)의 측벽들은 2 금속막(ML2)과 실리콘막(SL2)의 측벽들과 수직하게 정렬되지 않을 수 있다.
상기 실리콘 게르마늄막(SL1)의 상부면이 평탄하기에 제2 금속막(ML2)과 실리콘막(SL2)의 상부면들도 각각 평탄하게 형성될 수 있다. 이로써 셀 콘택 플러그들(MC2)을 위한 셀 콘택홀들(CTH)을 형성할 때, 상기 셀 콘택홀들(CTH)의 깊이들을 일정하게 형성할 수 있다. 이로써 공정 불량을 방지할 수 있으며 신뢰성이 향상된 반도체 메모리 소자를 제조할 수 있다. 도 9에서, 셀 콘택 플러그(MC2)의 바닥면은 제2 금속막(ML2)(의 특히 상기 제2 서브 금속막(22))과 접할 수 있다. 셀 콘택 플러그(MC2)의 하부 측벽은 실리콘막(SL2)과 접할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 도 1 내지 도 10c의 실시예들은 서로 조합될 수 있다.

Claims (20)

  1. 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판;
    상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 복수개의 하부전극들;
    상기 하부전극들의 측벽과 상부면을 콘포말하게 덮는 유전막; 및
    상기 유전막 상에 배치되며 상기 하부전극들 사이를 채우는 상부전극을 포함하되,
    상기 상부전극은 차례로 적층된 제1 금속막, 실리콘게르마늄막, 제2 금속막, 및 실리콘막을 포함하며,
    상기 실리콘게르마늄막의 붕소의 함량은 상기 실리콘막의 붕소의 함량보다 많은 반도체 메모리 소자.
  2. 제 1 항에 있어서,
    상기 실리콘막의 상부면의 표면 거칠기는 상기 실리콘막의 측면의 표면 거칠기보다 작은 반도체 메모리 소자.
  3. 제 1 항에 있어서,
    상기 상부전극은 상기 실리콘게르마늄막과 상기 제2 금속막 사이에 개재되는 도전 접착막을 더 포함하는 반도체 메모리 소자.
  4. 제3 항에 있어서,
    상기 도전 접착막은 티타늄으로 형성되는 반도체 메모리 소자.
  5. 제1 항에 있어서,
    상기 상부전극을 덮는 층간 절연막; 및
    상기 층간절연막을 관통하여 상기 상부전극과 접하는 제1 콘택 플러그를 더 포함하되,
    상기 제1 콘택 플러그의 하부면은 상기 제2 금속막과 접하며,
    상기 실리콘막은 상기 붕소를 배제하는 반도체 메모리 소자.
  6. 제5 항에 있어서,
    상기 제1 콘택 플러그의 측면과 상기 실리콘막 사이에 개재되는 오믹 패턴을 더 포함하는 반도체 메모리 소자.
  7. 제1 항에 있어서,
    상기 상부전극의 상부면을 덮는 층간 절연막; 및
    상기 층간절연막을 관통하여 상기 상부전극과 접하는 제1 콘택 플러그를 더 포함하되,
    상기 제1 콘택 플러그의 하부면은 상기 실리콘막 안에 위치하며,
    상기 실리콘막은 상기 붕소를 포함하는 반도체 메모리 소자.
  8. 제7 항에 있어서,
    상기 제1 콘택 플러그의 하부면과 상기 실리콘막 사이에 개재되는 오믹 패턴을 더 포함하는 반도체 메모리 소자.
  9. 제1 항에 있어서,
    상기 셀 어레이 영역과 상기 주변 영역의 경계에 인접하여, 상기 제1 금속막, 상기 실리콘게르마늄막, 상기 제2 금속막, 및 상기 실리콘막의 하부 측벽들이 수직하게 정렬되는 반도체 메모리 소자.
  10. 제1 항에 있어서,
    상기 상부전극의 측면을 덮는 층간절연막을 더 포함하되,
    상기 셀 어레이 영역과 상기 주변 영역의 경계에 인접하여, 상기 제2 금속막의 상부 측벽이 노출되어 상기 층간절연막과 접하는 반도체 메모리 소자.
  11. 제1 항에 있어서,
    상기 제2 금속막 및 상기 실리콘막은 상기 실리콘게르마늄막의 측면을 덮지 않고 노출시키는 반도체 메모리 소자.
  12. 제1 항에 있어서,
    상기 제2 금속막 및 상기 실리콘막의 측면들은 상기 제1 금속막 및 상기 실리콘게르마늄막의 측면들과 정렬되지 않는 반도체 메모리 소자.
  13. 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판;
    상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되는 복수개의 하부전극들;
    상기 하부전극들의 측벽과 상부면을 콘포말하게 덮는 유전막; 및
    상기 유전막 상에 배치되며 상기 하부전극들 사이를 채우는 상부전극을 포함하되,
    상기 상부전극은 차례로 적층된 제1 금속막, 실리콘게르마늄막, 도전 접착막, 제2 금속막, 및 실리콘막을 포함하는 반도체 메모리 소자.
  14. 제 13 항에 있어서,
    상기 실리콘게르마늄막의 붕소의 함량은 상기 실리콘막의 붕소의 함량보다 많은 반도체 메모리 소자.
  15. 제 13 항에 있어서,
    상기 상부전극을 덮는 층간 절연막; 및
    상기 층간절연막을 관통하여 상기 상부전극과 접하는 제1 콘택 플러그를 더 포함하되,
    상기 제1 콘택 플러그의 하부면은 상기 제2 금속막과 접하며,
    상기 실리콘막은 상기 붕소를 배제하는 반도체 메모리 소자.
  16. 셀 어레이 영역과 주변 영역을 포함하는 반도체 기판;
    상기 셀 어레이 영역에서 상기 반도체 기판 내에 배치되는 워드라인;
    상기 워드라인의 일 측에서 상기 반도체 기판 내에 배치되는 제1 불순물 영역;
    상기 워드라인의 타 측에서 상기 반도체 기판 내에 배치되는 제1 불순물 영역;
    상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되며 상기 워드라인을 가로지르며 상기 제1 불순물 영역과 연결되는 비트라인;
    상기 셀 어레이 영역에서 상기 반도체 기판 상에 배치되며 상기 제2 불순물 영역과 연결되는 하부 전극;
    상기 하부전극의 측벽과 상부면을 콘포말하게 덮는 유전막; 및
    상기 유전막 상에 배치되는 상부전극을 포함하되,
    상기 상부전극은 차례로 적층된 제1 금속막, 실리콘게르마늄막, 제2 금속막, 및 실리콘막을 포함하며,
    상기 실리콘막의 상부면의 표면거칠기는 RMS 10nm 이하이고,
    상기 실리콘막의 측면의 표면거칠기는 RMS 10nm 초과 1000nm 이하인 반도체 메모리 소자.
  17. 제 16 항에 있어서,
    상기 실리콘게르마늄막의 붕소의 함량은 상기 실리콘막의 붕소의 함량보다 많은 반도체 메모리 소자.
  18. 제 16 항에 있어서,
    상기 상부전극을 덮는 층간 절연막; 및
    상기 층간절연막을 관통하여 상기 상부전극과 접하는 제1 콘택 플러그를 더 포함하되,
    상기 제1 콘택 플러그의 하부면은 상기 제2 금속막과 접하며,
    상기 실리콘막은 상기 붕소를 배제하는 반도체 메모리 소자.
  19. 제 16 항에 있어서,
    상기 상부전극은 상기 실리콘게르마늄막과 상기 제2 금속막 사이에 개재되는 도전 접착막을 더 포함하는 반도체 메모리 소자.
  20. 제16 항에 있어서,
    상기 제2 금속막 및 상기 실리콘막의 측면들은 상기 제1 금속막 및 상기 실리콘게르마늄막의 측면들과 정렬되지 않는 반도체 메모리 소자.

KR1020210151646A 2021-11-05 2021-11-05 반도체 메모리 소자 및 이의 제조 방법 KR20230066194A (ko)

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