KR20230053050A - 반도체 메모리 소자 및 이의 제조 방법 - Google Patents
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Abstract
반도체 메모리 소자 및 이의 제조 방법을 제공한다. 이 반도체 메모리 소자는, 반도체 메모리 소자는, 기판에 배치되는 제1 불순물 영역; 상기 기판을 가로지르며 상기 제1 불순물 영역과 연결되는 제1 비트라인; 상기 제1 비트라인과 상기 제1 불순물 영역 사이에 개재되는 비트라인 콘택; 및 상기 비트라인 콘택과 상기 제1 불순물 영역 사이에 개재되는 콘택 오믹층을 포함하되, 상기 비트라인 콘택의 하부면의 폭은 상기 콘택 오믹층의 하부면의 폭보다 넓다.
Description
본 발명은 반도체 메모리 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 메모리 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 불량을 줄일 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자는, 기판에 배치되는 제1 불순물 영역; 상기 기판을 가로지르며 상기 제1 불순물 영역과 연결되는 제1 비트라인; 상기 제1 비트라인과 상기 제1 불순물 영역 사이에 개재되는 비트라인 콘택; 및 상기 비트라인 콘택과 상기 제1 불순물 영역 사이에 개재되는 콘택 오믹층을 포함하되, 상기 비트라인 콘택의 하부면의 폭은 상기 콘택 오믹층의 하부면의 폭보다 넓다.
본 발명의 일 양태에 따른 반도체 메모리 소자는 기판에 배치되는 제1 불순물 영역; 상기 기판을 가로지르며 상기 제1 불순물 영역과 연결되는 제1 비트라인; 상기 제1 비트라인과 상기 제1 불순물 영역 사이에 개재되는 비트라인 콘택; 상기 기판에 배치되며 상기 제1 불순물 영역과 이격되는 제2 불순물 영역; 상기 제2 불순물 영역 상의 제1 스토리지 노드 패드; 및 상기 제1 스토리지 노드 패드와 상기 비트라인 콘택의 하부 사이에 개재되는 콘택 절연체를 포함하고, 상기 콘택 절연체는, 상기 비트라인 콘택을 둘러싸며 상기 비트라인 아래로 연장되는 제1 하부 콘택 절연 패턴과, 상기 제1 비트라인 아래에서 상기 제1 하부 콘택 절연 패턴 상에 배치는 상부 콘택 절연 패턴을 포함하며, 상기 상부 콘택 절연 패턴은 상기 제1 비트라인 옆의 상기 제1 하부 콘택 절연 패턴을 덮지 않고 노출시킨다.
본 발명의 다른 양태에 따른 반도체 메모리 소자는 기판에 배치되어 제1 방향으로 나란히 인접한 제 1 내지 제3 활성부들을 정의하는 소자분리 패턴; 상기 제1 내지 제3 활성부들 상에 각각 배치되는 제1 내지 제3 불순물 영역들; 상기 기판 내에 배치되며 상기 제1 및 제2 활성부들을 가로지르는 워드라인; 상기 워드라인 상의 워드라인 캐핑 패턴; 상기 제1 활성부 상에 배치되는 비트라인 콘택; 상기 제1 활성부와 상기 비트라인 콘택 사이에 개재되는 콘택 오믹층; 상기 비트라인 콘택 상에 위치하며 상기 워드라인과 교차하는 비트라인; 상기 제2 활성부 상에 배치되는 제1 스토리지 노드 패드; 상기 제3 활성부 상에 배치되는 제2 스토리지 노드 패드; 상기 제1 스토리지 노드 패드와 상기 제2 스토리지 노드 패드 사이의 패드 분리 패턴; 상기 비트라인 콘택의 상부와 상기 제1 스토리지 노드 패드 사이의 매립 절연 패턴; 상기 비트라인 콘택의 하부를 둘러싸며, 상기 비트라인 콘택과 상기 제1 스토리지 노드 패드 사이에 개재되는 제1 하부 콘택 절연 패턴; 및 상기 비트라인 아래에서 상기 제1 하부 콘택 절연 패턴 상에 위치하는 상부 콘택 절연 패턴을 포함하며, 상기 상부 콘택 절연 패턴은 4nm~10nm의 두께를 가진다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 개념에 따른 반도체 메모리 소자의 제조 방법은, 기판에 소자분리 패턴을 형성하여 활성부들을 정의하는 단계; 상기 활성부들에 제1 불순물 영역들과 제2 불순물 영역들을 형성하는 단계; 상기 기판의 전면을 덮는 패드막을 형성하는 단계; 상기 패드막을 식각하여 서로 이격된 예비 패드들을 형성하는 단계, 상기 예비 패드들은 상기 제2 불순물 영역들과 중첩되며, 상기 예비 패드들 사이의 갭 영역에서 상기 기판과 상기 소자분리 패턴이 부분적으로 노출되고; 상기 갭 영역 안에 패드 분리 패턴을 형성하는 단계, 상기 패드 분리 패턴은 평면적으로 격자 무늬를 가지고, 상기 제1 불순물 영역들과 중첩되고; 상기 예비 패드들과 상기 패드 분리 패턴 상에 층간절연체를 형성하는 단계; 상기 제1 불순물 영역들 상의 상기 층간절연체, 상기 패드 분리 패턴 및 상기 예비 패드들을 일부 식각하여 상기 제1 불순물 영역들을 노출시키는 콘택 홀을 형성하고, 스토리지 노드 패드들을 형성하는 단계; 상기 콘택홀의 내측벽을 덮는 제1 하부 콘택 절연 패턴을 형성하는 단계; 상기 콘택홀을 채우는 예비 콘택을 형성하는 단계; 상기 예비 콘택 상에 도전막과 캐핑막을 차례로 적층하는 단계; 및 상기 캐핑막과 상기 도전막을 순차적으로 식각하여 비트라인 캐핑 패턴과 비트라인을 형성하고, 상기 예비 콘택과 상기 제1 하부 콘택 절연 패턴을 노출시키는 단계; 상기 제1 하부 콘택 절연 패턴을 일부 제거하여 상기 예비 콘택과 상기 콘택홀의 내측벽 사이에 빈 공간을 형성하는 단계; 및 상기 예비 콘택을 식각하여 비트라인 콘택을 형성하는 단계를 포함한다.
본 발명에 따른 반도체 메모리 소자에서는 BBD 특성과 tRDL 특성이 개선되어, 반도체 메모리 소자의 속도가 향상되고 저전력에서 구동이 가능하다. 이로써 반도체 메모리 소자의 신뢰성이 향상될 수 있다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 공정 불량을 방지하고 수율을 증대시킬 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 2는 도 1b의 ‘P1’ 부분을 확대한 도면이다.
도 3a 내지 17a는 도 1a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b 내지 도 17b는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 19는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 20은 도 19의 ‘P1’ 부분을 확대한 도면이다.
도 21a 및 도 21b는 도 19의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 22는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 23은 도 22의 ‘P1’ 부분을 확대한 도면이다.
도 24a 내지 도 24e는 도 22의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 25는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 26은 도 25의 ‘P1’ 부분을 확대한 도면이다.
도 27a 및 도 27d는 도 25의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 2는 도 1b의 ‘P1’ 부분을 확대한 도면이다.
도 3a 내지 17a는 도 1a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다.
도 3b 내지 도 17b는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 18은 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 19는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 20은 도 19의 ‘P1’ 부분을 확대한 도면이다.
도 21a 및 도 21b는 도 19의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 22는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 23은 도 22의 ‘P1’ 부분을 확대한 도면이다.
도 24a 내지 도 24e는 도 22의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 25는 본 발명의 실시예들에 따라 도 1a를 A-A’선 및 B-B’선으로 자른 단면도이다.
도 26은 도 25의 ‘P1’ 부분을 확대한 도면이다.
도 27a 및 도 27d는 도 25의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a는 본 발명의 실시예들에 따른 반도체 소자의 평면도이다. 도 1b는 본 발명의 실시예들에 따라 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다. 도 2는 도 1b의 'P1' 부분을 확대한 도면이다.
도 1a 및 도 1b를 참조하면, 기판(301)에 소자분리 패턴들(302)이 배치되어 활성부들(ACT)을 정의할 수 있다. 상기 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 상기 활성부들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 길쭉한 바(bar) 형태일 수 있다. 평면적 관점에서, 상기 활성부들(ACT)은 상기 소자분리 패턴들(302)에 의해 둘러싸인 상기 기판(301)의 일부분들에 각각 해당할 수 있다. 상기 기판(301)은 반도체 물질을 포함할 수 있다. 상기 활성부들(ACT)은 상기 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다. 소자분리 패턴들(302)은 각각 예를 들면 실리콘 산화물, 실리콘 산화질화물, 실리콘 질화물 중 적어도 하나의 물질의 단일막 또는 다중막 구조를 포함할 수 있다.
워드라인들(WL)이 상기 활성부들(ACT)을 가로지를 수 있다. 상기 워드라인들(WL)은 상기 소자분리 패턴들(302) 및 상기 활성부들(ACT)에 형성된 그루브들(GR1) 내에 배치될 수 있다. 상기 워드라인들(WL)은 상기 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 상기 워드라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(307)이 상기 각 워드라인들(WL)과 상기 각 그루브들(GR1)의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들(GR1)의 바닥은 상기 소자분리 패턴들(302) 내에서 상대적으로 깊고 상기 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 상기 워드라인들(WL)의 하부면은 굴곡질 수 있다. 상기 게이트 유전막(307)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있으며, 바람직하게는 열산화물을 포함할 수 있다.
한 쌍의 워드라인들(WL) 사이의 상기 각 활성부들(ACT) 내에 제 1 불순물 영역(3d)이 배치될 수 있으며, 상기 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 불순물 영역들(3b)이 각각 배치될 수 있다. 상기 제 1 및 제 2 불순물 영역들(3d, 3b)에는 예를 들면 N형의 불순물이 도핑될 수 있다. 상기 제 1 불순물 영역(3d)은 공통 드레인 영역에 해당될 수 있고 상기 제 2 불순물 영역들(3b)은 소오스 영역에 해당될 수 있다. 상기 워드라인들(WL) 중 하나와 이에 인접한 제 1 및 제 2 불순물 영역들(3d, 3b)은 트랜지스터를 구성할 수 있다. 상기 워드라인들(WL)은 상기 그루브들 내에 배치됨으로써, 상기 워드라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
워드라인 캐핑 패턴(310)이 상기 각 워드라인들(WL) 상에 배치될 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 상기 워드라인들(WL)의 상부면 전체를 덮을 수 있다. 상기 워드라인 캐핑 패턴들(310)은 상기 워드라인들(WL) 위의 상기 그루브들(GR1)을 채울 수 있다. 상기 워드라인 캐핑 패턴(310)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
비트라인들(BL)이 상기 기판(301) 상에 배치될 수 있다. 상기 비트라인들(BL)은 상기 워드라인 캐핑 패턴들(310) 및 워드라인들(WL)을 가로지를 수 있다. 도 1a에 개시된 바와 같이, 상기 비트라인들(BL)은 상기 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 상기 비트라인(BL)은 도전막을 포함할 수 있다. 본 예에 있어서, 상기 비트라인(BL)은 바람직하게는 제1 금속을 포함할 수 있다. 상기 제1 금속은 티타늄, 탄탈륨, 루테늄, 몰리브덴, 탄탈륨질화물, 텅스텐, 알루미늄 또는 구리일 수 있다.
상기 비트라인들(BL)과 제 1 불순물 영역들(3d)이 도핑된 활성부들(ACT) 사이에는 비트라인 콘택들(DC)이 각각 배치될 수 있다. 구체적으로 도 2를 참조하면, 상기 비트라인들(BL) 중 하나인 제1 비트라인(BL(1))과 제1 활성부(ACT(1) 사이에는 비트라인 콘택(DC)이 위치한다. 상기 비트라인 콘택(DC)은 비트라인 콘택홀(DCH) 안에 위치한다. 상기 비트라인 콘택(DC)은 제2 금속을 포함할 수 있다. 상기 제2 금속은 상기 제1 금속과 같거나 다를 수 있다. 상기 제2 금속은 티타늄, 탄탈륨, 루테늄, 몰리브덴, 탄탈륨질화물, 텅스텐, 알루미늄 또는 구리일 수 있다. 비트라인 콘택(DC)은 예를 들면 티타늄질화물로 형성될 수 있다. 또는 비트라인 콘택(DC)은 티타늄막과 티타늄질화막의 이중막 구조로 형성될 수 있다.
본 예에 있어서는, 상기 비트라인(BL)과 상기 비트라인 콘택(DC)이 모두 금속을 포함하여, 전기 저항이 작아져, 상기 반도체 메모리 소자의 동작 속도가 향상되며, 저전력에서 동작될 수 있다. 만약 상기 비트라인(BL) 및/또는 상기 비트라인 콘택(DC)이 폴리실리콘을 포함할 경우, 상기 비트라인(BL) 및/또는 상기 비트라인 콘택(DC)에 전압 인가시, 폴리실리콘에 의한 디플리션(depletion) 현상이 발생될 수 있고, 이로 인해 전기적 통로(electrical path) 감소 문제가 발생될 수 있다. 이로써 전기 저항에 의한 전기적 끊김 현상인 비트라인 네킹(necking) 문제가 발생할 수 있다. 그러나 본 예에 있어서는, 상기 비트라인(BL)과 상기 비트라인 콘택(DC)이 모두 금속을 포함하여, 비트라인 네킹(necking) 문제를 해결할 수 있다.
상기 비트라인 콘택(DC)은 도 1a처럼, 평면적으로 원형 또는 타원형의 형태를 가질 수 있다. 상기 비트라인 콘택(DC)의 평면적은 하나의 상기 비트라인과 하나의 상기 제1 불순물 영역(3d)가 중첩되는 면적보다 클 수 있다. 상기 비트라인 콘택(DC)의 평면적은 하나의 상기 제1 불순물 영역(3d)의 평면적보다 클 수 있다.
도 1b 및 도 2를 참조하면, 비트라인 콘택(DC)은 서로 일체형으로 이루어진 하부(DB)와 상부(DU)를 가질 수 있다. 비트라인 콘택(DC)의 하부(DB)와 상부(DU) 사이에는 경계면이 없다. 비트라인 콘택(DC)의 상부면은 제1 폭(WT1)을 가질 수 있다. 비트라인 콘택(DC)의 상부(DU)는 아래로 내려갈수록 폭이 커질 수 있다. 비트라인 콘택(DC)의 상부(DU)의 측벽에는 리세스된 영역(RC1)이 형성된다. 비트라인 콘택(DC)의 하부(DB)는 아래로 내려갈수록 폭이 작아질 수 있다. 비트라인 콘택(DC)은 상부(DU)와 하부(DB)가 만나는 부분에서 제2 폭(WT2)을 가질 수 있다. 제2 폭(WT2)은 제1 폭(WT1)보다 클 수 있다. 비트라인 콘택(DC)의 하부면은 제3 폭(WT3)을 가질 수 있다. 제2 폭(WT2)은 제3 폭(WT3)보다 클 수 있다.
비트라인 콘택(DC)과 상기 제1 불순물 영역(3d) 사이에는 콘택 오믹층(32)이 배치된다. 상기 콘택 오믹층(32)은 예를 들면 티타늄실리사이드로 형성될 수 있다. 본 예에 있어서, 상기 콘택 오믹층(32)의 측벽은 상기 비트라인 콘택(DC)의 하부(DB)의 측벽과 정렬되지 않는다. 상기 콘택 오믹층(32)의 하부면은 제4 폭(WT4)을 가질 수 있다. 상기 제4 폭(WT4)은 상기 제3 폭(WT3)보다 작다. 상기 콘택 오믹층(32) 아래의 제1 활성부(ACT(1))도 상기 제4 폭(WT4)을 가질 수 있다. 본 예에 있어서, 상기 콘택 오믹층(32) 아래의 제1 활성부(ACT(1))는 상기 콘택 오믹층(32)과 동일한 제4 폭(WT4)을 가질 수 있다.
상기 제 2 불순물 영역(3b)이 도핑된 활성부(ACT) 상에는 스토리지 노드 패드(XP)가 배치될 수 있다. 스토리지 노드 패드(XP)는 차례로 적층된 패드 실리콘막(20a), 패드 오믹층(20b) 및 패드 금속막(20c)을 포함할 수 있다. 상기 패드 실리콘막(20a)은 바람직하게는 불순물이 도핑된 폴리실리콘막을 포함할 수 있다. 상기 패드 오믹층(20b)은 금속 실리사이드를 포함할 수 있으며, 에를 들면, 코발트 실리사이드 또는 티타늄 실리사이드를 포함할 수 있다. 상기 패드 금속막(20c)은 제3 금속을 포함할 수 있다. 상기 제3 금속은 예를 들면 티타늄, 탄탈륨, 루테늄, 몰리브덴, 탄탈륨질화물, 텅스텐, 알루미늄 또는 구리일 수 있다. 스토리지 노드 패드(XP)의 일 측벽은 경사질 수 있다. 스토리지 노드 패드(XP)의 폭은 아래로 갈수록 커질 수 있다. 스토리지 노드 패드(XP)에서 패드 실리콘막(20a)의 하부면(20a_B)은 제5 폭(WT5)을 가질 수 있다. 패드 오믹층(20b)의 하부면은 제6 폭(WT6)을 가질 수 있다. 패드 금속막(20c)의 하부면은 제7 폭(WT7)을 가질 수 있다. 상기 제6 폭(WT6)은 상기 제5 폭(WT5) 보다 작고 제7 폭(WT7) 보다 클 수 있다.
도 1a에서 상기 스토리지 노드 패드(XP)는 평면적으로 4 측면들을 가질 수 있으며, 이 중에서, 비트라인 콘택(DC)에 인접한 스토리지 노드 패드(XP)의 측면은 오목할 수 있다. 상기 스토리지 노드 패드(XP)는 게이트 유전막(307)과 중첩될 수 있다.
본 예에 있어서, 상기 스토리지 노드 패드가 패드 금속막(20c)을 포함하여 전기 저항이 작아질 수 있다. 이로써 상기 반도체 메모리 소자의 동작 속도가 향상되며, 저전력에서 동작될 수 있다.
상기 비트라인 콘택(DC)의 하부(DB)와 이에 인접한 스토리지 노드 패드(XP) 사이에는 콘택 절연체(DCL)이 개재될 수 있다. 본 예에 있어서, 콘택 절연체(DCL)은 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)을 포함할 수 있다. 제1 하부 콘택 절연 패턴(403)은 제2 하부 콘택 절연 패턴(404)의 측벽과 하부면을 덮을 수 있다. 제1 하부 콘택 절연 패턴(403)은 제2 하부 콘택 절연 패턴(404)과 식각 선택성을 가지는 물질을 포함할 수 있다. 또한 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)은 실리콘 질화물의 유전율보다 작은 유전율을 가지는 물질을 포함할 수 있다. 예를 들면, 제1 하부 콘택 절연 패턴(403)은 실리콘 산화물을 포함할 수 있다. 제2 하부 콘택 절연 패턴(404)은 SiOC를 포함할 수 있다. 이로써 콘택 절연체(DCL)의 절연성이 증가되어, 상기 비트라인 콘택(DC)와 스토리지 노드 패드(XP) 간의 간섭을 줄여, BBD 특성이 개선되고 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)의 상단들은 패드 실리콘막(20a)의 상부면(20a_U) 또는 패드 오믹층(20b)의 상부면보다 높을 수 있다. 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)의 하단들은 패드 실리콘막(20a)의 하부면(20a_B) 보다 낮을 수 있다. 제1 하부 콘택 절연 패턴(403)의 하단은 제2 하부 콘택 절연 패턴(404)의 하단보다 낮을 수 있다. 제1 하부 콘택 절연 패턴(403)의 하단은 상기 비트라인 콘택(DC)의 하부면과 동일 레벨에 위치할 수 있다. 콘택 절연체(DCL)의 하단은 콘택 오믹층(32)의 하부면 보다 높을 수 있다.
상기 비트라인 콘택(DC)의 상부(DU)와 이에 인접한 스토리지 노드 패드(XP) 사이에는 매립 절연 패턴(341)이 개재될 수 있다. 비트라인(BL)의 측벽은 비트라인 스페이서(SP)로 덮인다. 상기 비트라인 스페이서(SP)는 비트라인(BL)의 측벽으로부터 차례로 배치되는 제1 스페이서(321), 제2 스페이서(323) 및 제3 스페이서(325)를 포함한다. 상기 제1 스페이서(321)는 아래로 연장되어 상기 매립 절연 패턴(341)과 상기 비트라인 콘택(DC)의 상부(DU) 사이, 상기 매립 절연 패턴(341)과 상기 콘택 절연체(DCL) 사이, 그리고 상기 매립 절연 패턴(341)과 상기 스토리지 노드 패드(XP) 사이에 개재될 수 있다. 제1 스페이서(321)의 하단(321_B)은 패드 실리콘막(20a)의 상부면(20a_U) 또는 패드 오믹층(20b)의 상부면보다 높을 수 있다. 제1 스페이서(321)의 외부 측벽(321_S)은 비트라인(BL) 옆의 콘택 절연체(DCL)의 측벽(DCL_S)과 정렬될 수 있다.
상기 매립 절연 패턴(341)과 상기 제1 내지 제3 스페이서들(321, 323, 325)은 각각 독립적으로 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물 또는 SiOC로 형성될 수 있다. 바람직하게는 상기 매립 절연 패턴(341)과 제3 스페이서(325)는 제1 및 제2 스페이서들(321, 323)과 식각 선택성을 가지는 물질로 형성될 수 있다. 상기 매립 절연 패턴(341)과 제3 스페이서(325)는 예를 들면 실리콘 질화물로 형성될 수 있다. 제1 및 제2 스페이서들(321, 323)은 실리콘 질화물의 유전율보다 작은 유전율을 가지는 물질을 포함하며, 바람직하게는 실리콘 산화물을 포함할 수 있다. 이로써 비트라인 스페이서(SP)에서 실리콘 질화물의 비율이 낮아지고 실리콘 산화물의 비율이 올라갈수록 비트라인 스페이서(SP)의 절연성이 증가된다. 이로써 비트라인(BL)과 스토리지 노드 콘택(BC) 간의 간섭을 줄일 수 있다. 이로써 BBD(Bit line to Buried contact Disturb) 특성이 개선되며, 반도체 메모리 소자의 신뢰성을 향상시킬 수 있다.
상기 콘택 절연체(DCL)의 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)은 평면적으로 도 8a처럼 링 형태를 가지며, 상기 비트라인 콘택(DC)을 둘러쌀 수 있다. 비트라인(BL) 아래에서 상기 콘택 절연체(DCL)는 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404) 상에 위치하는 상부 콘택 절연 패턴(405)을 포함할 수 있다. 상부 콘택 절연 패턴(405)은 예를 들면 실리콘 산화물을 포함할 수 있다. 상부 콘택 절연 패턴(405)의 두께(TH1)는 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)의 두께들의 합과 같다. 상부 콘택 절연 패턴(405)의 두께(TH1)는 바람직하게는 4nm~10nm일 수 있다. 비트라인(BL) 아래에서 상부 콘택 절연 패턴(405)은 비트라인 콘택(DC)과 패드 분리 패턴(38) 사이에 개재될 수 있다.
도 2를 참조하면, 제1 활성부(ACT(1)), 제2 활성부(ACT(2)) 및 제3 활성부(ACT(3))가 제2 방향(X2)을 따라 일 열로 배치된다. 인접하는 스토리지 노드 패드들(XP) 사이, 예를 들면 도 3a의 제1 스토리지 노드 패드(XP(1))과 제2 스토리지 노드 패드(XP(2)) 사이에는 패드 분리 패턴(38)이 개재된다. 패드 분리 패턴(38)은 평면적으로 도 6a처럼 그물망 형태를 가질 수 있다. 상기 패드 분리 패턴(38)은 절연성 물질로, 예를 들면 실리콘 질화물, 실리콘 산화물 또는 실리콘 산화질화물을 포함할 수 있다. 패드 분리 패턴(38)의 일부는 상기 소자분리 패턴(302) 내부로 돌출될 수 있다. 패드 분리 패턴(38)의 하부면(38_B)은 상기 패드 실리콘막(20a)의 하부면(20a_B) 보다 낮을 수 있다.
패드 분리 패턴(38) 상에는 제2 비트라인(BL(2))이 배치될 수 있다. 상기 제2 비트라인(BL(2))과 상기 패드 분리 패턴(38) 사이에는 층간절연체(420)가 개재될 수 있다. 상기 층간절연체(420)은 차례로 적층된 제1 내지 제3 층간 절연막들(407, 409, 411)을 포함할 수 있다. 상기 제2 및 제3 층간 절연막들(409, 411)의 측벽들은 비트라인(BL)의 측벽과 정렬될 수 있다. 제1 층간 절연막(407)은 상기 제2 및 제3 층간 절연막들(409, 411) 보다 넓은 폭을 가질 수 있다. 제1 층간 절연막(407)의 측벽은 제2 스페이서(323)의 측벽과 정렬될 수 있다. 상기 제1 내지 제3 층간 절연막들(407, 409, 411)은 각각 서로에 대하여 식각 선택성을 가지는 절연 물질을 포함할 수 있다. . 상기 제1 내지 제3 층간 절연막들(407, 409, 411)은 각각 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 제1 층간 절연막(407)은 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 상기 제2 층간 절연막(409)은 금속 산화물을 포함할 수 있다. 상기 금속 산화물은 예를 들면 하프늄 산화물, 알루미늄 산화물, 루테늄 산화물, 이리듐 산화물 중 적어도 하나일 수 있다. 상기 제3 층간 절연막(411)은 실리콘 질화물을 포함할 수 있다.
인접하는 비트라인들(BL) 사이에는 스토리지 노드 콘택(BC)이 개재된다. 스토리지 노드 콘택(BC)은 인접하는 비트라인들(BL) 사이의 스토리지 노드 콘택홀(BCH) 안에 배치될 수 있다. 도 1a와 도 1b에는 도시되지 않았으나, 도 17a 및 도 17b를 참조하여, 인접하는 비트라인 스페이서들(SP) 사이에 복수개의 노드 분리 패턴들(44)이 배치될 수 있다. 상기 노드 분리 패턴들(44)은 비트라인 스페이서들(SP) 사이에서 일 열로 배열되며 서로 이격될 수 있다. 상기 노드 분리 패턴들(44)은 상기 워드라인들(WL)과 중첩될 수 있다. 비트라인 스페이서들(SP) 사이 그리고 상기 노드 분리 패턴들(44) 사이에서 스토리지 노드 콘택홀들(BCH)이 정의될 수 있다. 상기 노드 분리 패턴들(44)은 절연 물질로, 예를 들면, 실리콘 질화물, 실리콘 산화질화물, 또는 실리콘 산화물을 포함할 수 있다.
상기 스토리지 노드 콘택(BC)은 콘택 금속 패턴(313)과 이의 측벽과 하부면을 감싸는 콘택 확산 방지 패턴(311)을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)은 스토리지 노드 콘택홀(BCH)의 측벽과 바닥면을 콘포말하게(위치에 상관없이 일정한 두께로) 덮을 수 있다. 상기 스토리지 노드 콘택(BC)은 폴리실리콘을 배제할 수 있다. 콘택 확산 방지 패턴(311)은 제4 금속을 포함할 수 있다. 콘택 금속 패턴(313)은 제5 금속을 포함할 수 있다. 상기 제4 금속과 상기 제5 금속은 각각 상기 제3 금속과 같거나 다를 수 있다. 제4 금속과 상기 제5 금속은 각각 독립적으로, 티타늄, 탄탈륨, 루테늄, 몰리브덴, 탄탈륨질화물, 텅스텐, 알루미늄 또는 구리일 수 있다. 상기 콘택 확산 방지 패턴(311)은 예를 들면 티타늄, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨, 탄탈륨질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 콘택 금속 패턴(313)은 예를 들면, 텅스텐, 알루미늄, 구리와 같은 금속을 포함할 수 있다. 상기 콘택 확산 방지 패턴(311)의 하부면은 라운드질 수 있다. 콘택 금속 패턴(313)의 하부면도 라운드질 수 있다.
상기 스토리지 노드 콘택(BC) 내에서 폴리실리콘이 많아질수록 금속에 비하여 상대적으로 전기저항이 높기 때문에 tRDL(Last data into row free charge time) 불량이 심화될 수 있다. 그러나 본 발명에서는 상기 스토리지 노드 콘택(BC)이 폴리실리콘을 배제하며, 금속을 포함함으로써 전기저항이 낮아, tRDL 불량을 개선할 수 있다. 또한 상기 스토리지 노드 콘택(BC)가 폴리실리콘을 배제하므로 폴리실리콘을 결정화하기 위한 고온의 어닐링 공정을 필요로 하지 않아 공정을 단순화시킬 수 있다. 또한, 상기 스토리지 노드 콘택(BC)이 폴리실리콘을 배재하고 금속을 포함하므로, 어닐링 공정에 비하여 낮은 온도에서 (금속 증착) 공정들이 수행될 수 있다. 이렇게 낮은 온도의 공정들로 인해 제1 스페이서(321)로 실리콘 산화물을 사용할 수 있고 이로써 비트라인 스페이서(SP)의 절연성을 증가시킬 수 있다.
도 1b를 참조하면, 상기 스토리지 노드 콘택들(BC) 상에는 각각 랜딩 패드들(LP)이 위치할 수 있다. 평면적 관점에서 상기 랜딩 패드들(LP)은 서로 이격된 섬 형태를 가질 수 있다. 상기 랜딩 패드(LP)는 콘택 확산 방지 패턴(311)의 상부면, 상기 비트라인 캐핑 패턴(337)의 상부면 및 콘택 금속 패턴(313)의 상부면과 동시에 접할 수 있다. 상기 랜딩 패드(LP)은 바람직하게는 콘택 금속 패턴(313)과 동일한 물질을 포함할 수 있다. 상기 랜딩 패드들(LP) 사이에는 랜딩 패드 분리 패턴들(LPS)이 배치될 수 있다. 상기 랜딩 패드 분리 패턴들(LPS)의 일부들은 서로 인접하는 스토리지 노드 콘택(BC)와 비트라인 스페이서(SP) 사이로 개재될 수 있다. 이로써 상기 랜딩 패드 분리 패턴들(LPS)의 하단들은 상기 비트라인 스페이서(SP)의 상단 보다 낮을 수 있다.
상기 랜딩 패드들(LP) 상에는 각각 데이터 저장 패턴들(DSP)이 배치될 수 있다. 상기 데이터 저장 패턴들(DSP)은 하부전극, 유전막 및 상부전극을 포함하는 커패시터일 수 있다. 이 경우 상기 반도체 메모리 소자는 DRAM(Dynamic random-access memory)일 수 있다. 또는 상기 데이터 저장 패턴들(DSP)은 자기터널접합 패턴(magnetic tunnel junction pattern)을 포함할 수 있다. 이 경우 상기 반도체 메모리 소자는 MRAM(Magnetic Random Access Memory)일 수 있다. 또는 상기 데이터 저장 패턴들(DSP)은 상변화물질 또는 가변저항물질을 포함할 수 있다. 이 경우 상기 반도체 메모리 소자는 PRAM(Phase-change Random Access Memory) 또는 ReRAM(Resistive RAM)일 수 있다.
본 발명에서는 본 예에서는 상기 스토리지 노드 콘택(BC)와 스토리지 노드 패드(XP)가 모두 금속을 포함하여 이들 간의 접합이 금속과 금속의 접합이기에 전기저항을 매우 낮출 수 있다. 또한 비트라인(BL)과 비트라인 콘택(DC)가 모두 금속을 포함하며, 이들 간의 접합이 금속과 금속의 접합이기에 전기저항을 매우 낮출 수 있다. 이로써 비트라인 네킹(necking) 특성, BBD 특성 및 tRDL 특성을 개선하며, 반도체 메모리 소자의 속도를 향상시키고 저전력에서 구동이 가능하다.
도 3a 내지 17a는 도 1a의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 평면도들이다. 도 3b 내지 도 17b는 도 1b의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다. 도 3b 내지 17b는 각각 도 3a 내지 17a의 A-A'선 및 B-B'선으로 자른 단면도들에 해당한다.
도 3a 및 도 3b를 참조하면, 기판(301)에 소자분리 패턴들(302)을 형성하여, 활성부들(ACT)을 정의할 수 있다. 상기 기판(301)에 소자분리 트렌치를 형성할 수 있으며, 상기 소자분리 패턴들(302)는 상기 소자분리 트렌치를 채울 수 있다. 상기 활성부들(ACT) 및 소자분리 패턴들(302)을 패터닝하여, 그루브들(GR1)을 형성할 수 있다. 이때 상기 기판(301)과 상기 소자분리 패턴들(302)에 대한 식각 조건을 조절하여 상기 소자분리 패턴들(302)이 상기 기판(301) 보다 식각이 잘되도록 할 수 있다. 이로써 상기 그루브들(GR1)의 바닥면은 굴곡질 수 있다. 상기 그루브들(GR1) 안에 게이트 유전막(307)을 콘포말하게 형성할 수 있다. 상기 게이트 유전막(307)은 열산화 공정, 화학기상 증착 공정 및/또는 원자층 증착 공정으로 형성될 수 있다. 게이트 도전막을 적층하여 상기 그루브들(GR1)을 채우고 에치백하여 워드라인들(WL)을 형성할 수 있다. 한 쌍의 상기 워드라인들(WL)이 상기 각 활성부들(ACT)를 가로지를 수 있다. 상기 기판(301) 상에 예를 들면 실리콘 질화막과 같은 절연막을 적층하여 상기 그루브들(GR1)을 채우고 식각하여 상기 워드라인들(WL) 상에 각각 워드라인 캐핑 패턴(310)을 형성할 수 있다. 상기 워드라인 캐핑 패턴들(310)과 상기 소자분리 패턴(302)을 마스크로 사용하여 상기 활성부들(ACT)에 도펀트들을 주입하여 제 1 및 제 2 불순물 영역들(3d, 3b)을 형성할 수 있다.
도 4a 및 도 4b를 참조하면, 상기 기판(301) 상에 패드막(20)을 형성할 수 있다. 상기 패드막(20)은 패드 실리콘막(20a), 패드 오믹층(20b) 및 패드 금속막(20c)을 차례로 적층함으로써 형성될 수 있다. 상기 패드 실리콘막(20a)은 불순물이 도핑된 폴리실리콘막으로 형성될 수 있다. 상기 패드 오믹층(20b)은 금속 실리사이드막으로 형성될 수 있다. 상기 패드 실리콘막(20a) 상에 별도의 금속막을 형성하고 열처리 공정을 진행하여 상기 패드 오믹층(20b)을 형성할 수 있다. 상기 열처리 공정에서 금속 실리사이드로 변하지 않은 상기 별도의 금속층은 제거될 수 있다. 또는 다른 예에 있어서, 상기 패드 실리콘막(20a) 상에 바로 패드 금속막(20c)을 형성할 수 있다. 이때 상기 패드 실리콘막(20a)과 패드 금속막(20c) 사이의 계면에서, 상기 패드 오믹층(20b)이 형성될 수 있다. 즉, 상기 패드 오믹층(20b)은 상기 패드 금속막(20c)의 적층과 동시에 형성될 수 있다. 패드막(20)이 평탄하게 형성되며 단차가 없다.
도 5a 및 도 5b를 참조하면, 상기 패드막(20) 상에 마스크 패턴들(MK1)을 형성한다. 상기 마스크 패턴들(MK1)은 상기 패드막(20)과 식각 선택성을 가지는 물질로 예를 들면 실리콘 산화물, 실리콘 질화물 및 실리콘 산화질화물 중 어느 하나를 포함할 수 있다. 상기 마스크 패턴들(MK1)은 제2 방향(X2)과 제3 방향(X3)을 따라 2차원적으로 배열되어 어레이를 이루는 직사각형들 형태로 형성될 수 있다. 상기 마스크 패턴들(MK1)은 상기 제2 불순물 영역들(3b)와 중첩될 수 있다. 상기 마스크 패턴들(MK1)을 식각 마스크로 이용하여 상기 패드막(20)을 식각하여 예비 패드들(20p)을 형성하고 이들 사이에서 갭 영역들(GP)이 형성될 수 있다. 이때, 패드막(20)이 평탄하게 형성되며 단차가 없기에 상기 식각 공정에서 불량을 방지할 수 있다. 상기 갭 영역들(GP)은 소자 분리 패턴(302), 활성부들(ACT), 워드라인 캐핑 패턴(310) 및 게이트 유전막(307)을 부분적으로 노출시킬 수 있다.
도 6a 및 도 6b를 참조하면, 그리고 패드 분리막을 적층하여 상기 갭 영역들(GP)을 채우고 에치백하여 상기 갭 영역들(GP) 안에 패드 분리 패턴(38)을 형성할 수 있다. 패드 분리 패턴(38)은 평면적으로 격자 형태를 가질 수 있다.
도 7a 및 도 7b를 참조하면, 상기 마스크 패턴들(MK1)을 제거하여 상기 예비 패드들(20p)의 상부면을 노출시킬 수 있다. 상기 예비 패드들(20p)과 상기 패드 분리 패턴(38) 상에 층간절연체(420)을 형성한다. 상기 층간절연체(420)은 차례로 적층된 제1 내지 제3 층간 절연막들(407, 409, 411)을 포함할 수 있다. 상기 제1 층간절연막(407)은 예를 들면 실리콘 산화물 또는 실리콘 질화물을 포함하고, 상기 제2 층간절연막(409)은 금속산화물을 포함할 수 있다. 상기 제3 층간절연막(411)은 실리콘 질화물을 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 상기 제1 불순물 영역들(3d) 상의 상기 층간절연체(420)과 상기 패드 분리 패턴(38)을 식각하여 상기 제1 불순물 영역들(3d)을 노출시키는 콘택홀들(DCH)을 형성할 수 있다. 이때, 상기 패드 분리 패턴(38)에 인접한 상기 예비 패드들(20p)도 일부 식각되어 스토리지 노드 패드들(XP)이 형성될 수 있다. 상기 기판(301)의 전면 상에 제1 하부 콘택 절연막과 제2 하부 콘택 절연막을 콘포말하게 순차적으로 형성한 후에 제1 하부 콘택 절연막과 제2 하부 콘택 절연막에 대하여 이방성 식각 공정을 진행하여, 콘택홀들(DCH)의 내벽을 순차적으로 덮는 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)을 형성할 수 있다. 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)은 각각 서로에 대해 식각 선택성을 가지는 물질로 형성될 수 있다. 예를 들면, 제1 하부 콘택 절연 패턴(403)은 실리콘 산화물을 포함할 수 있고, 제2 하부 콘택 절연 패턴(404)은 SiOC을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 기판(301)의 전면 상에 금속막을 형성하여 상기 콘택홀(DCH)을 채울 수 있다. 상기 금속막을 형성하는 동안, 상기 금속막과 상기 기판(301)의 표면이 반응하여 상기 콘택홀(DCH) 바닥에 콘택 오믹층(32)이 형성될 수 있다. 상기 금속막을 적층 후에 CMP(Chemical Mechanical Polishing) 또는 에치백 공정을 진행하여 상기 층간절연체(420)의 상부면을 노출시키는 동시에 상기 콘택홀(DCH) 안에 예비 콘택(25)을 형성한다. 이때 상기 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)의 상부면들도 노출될 수 있다.
도 10a 및 도 10b를 참조하면, 상기 층간절연체(420)과 예비 콘택(25) 상에 비트라인막(332L)과 비트라인 캐핑막(337L)을 형성한다. 상기 비트라인막(332L)은 금속을 포함할 수 있다. 상기 비트라인 캐핑막(337L)은 실리콘 질화물을 포함할 수 있다.
도 11a 및 도 11b를 참조하면, 상기 비트라인 캐핑막(337L)과 상기 비트라인막(332L)을 순차적으로 식각하여 상기 층간절연체(420), 예비 콘택(25), 상기 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)의 상부면들을 노출시키는 동시에 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 형성한다. 상기 비트라인 캐핑 패턴(337)과 상기 비트라인(BL)의 측벽을 순차적으로 덮는 제1 보호 스페이서(413) 및 제2 보호 스페이서(415)를 형성할 수 있다. 상기 제1 보호 스페이서(413) 및 제2 보호 스페이서(415)은 서로에 대해 식각 선택성을 가지는 물질을 포함할 수 있다. 상기 제1 보호 스페이서(413)은 예를 들면 제2 하부 콘택 절연 패턴(404)과 동일한 물질을 포함할 수 있다. 상기 제2 보호 스페이서(415)은 예를 들면 제1 하부 콘택 절연 패턴(403)과 동일한 물질을 포함할 수 있다. 상기 제1 보호 스페이서(413)은 상기 비트라인 캐핑 패턴(337) 및 제3 층간절연막(411)과도 식각 선택성을 가지는 물질을 포함할 수 있다. 상기 제1 보호 스페이서(413)은 예를 들면 SiOC로 형성될 수 있다. 상기 제2 보호 스페이서(415)은 예를 들면, 실리콘 산화물로 형성될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1 하부 콘택 절연 패턴(403)을 부분적으로 제거하여 상기 제2 하부 콘택 절연 패턴(404)과 스토리지 노드 패드(XP) 사이에 빈 공간(VD1)을 형성할 수 있다. 상기 제1 하부 콘택 절연 패턴(403)을 부분적으로 제거하는 것은 등방성 식각 공정으로 진행될 수 있다. 상기 제1 하부 콘택 절연 패턴(403)이 실리콘 산화물을 포함할 경우, 상기 등방성 식각 공정은 예를 들면 불산을 이용하여 진행될 수 있다. 상기 등방성 식각 공정에서 제1 하부 콘택 절연 패턴(403)과 동일한 물질로 이루어지는 상기 제2 보호 스페이서(415)도 같이 제거될 수 있다. 이로써 상기 제1 보호 스페이서(413)의 측벽이 노출될 수 있다. 이때 상기 제1 보호 스페이서(413)은 상기 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 보호할 수 있다. 상기 빈 공간(VD1)은 상기 비트라인(BL) 아래에도 형성될 수 있다.
상기 등방성 식각 공정으로 만약 상기 제1 하부 콘택 절연 패턴(403)이 부분적으로 제거되지 않고, 모두 제거된다면, 상기 제1 하부 콘택 절연 패턴(403) 아래의 소자 분리 패턴(302)도 제거될 위험이 커질 수 있다. 이로써 불량이 발생할 위험이 커지게 된다. 그러나 본 발명에서는 상기 제1 하부 콘택 절연 패턴(403)이 부분적으로 제거되므로 상기 소자 분리 패턴(302)을 보호할 수 있다.
도 13a 및 도 13b를 참조하면, 상기 제2 하부 콘택 절연 패턴(404)을 부분적으로 제거하여 상기 빈 공간(VD1)을 넓힐 수 있다. 이로써 상기 빈 공간(VD1)에 의해 예비 콘택(25)의 측벽도 노출될 수 있다. 상기 제2 하부 콘택 절연 패턴(404)을 부분적으로 제거하는 것은 등방성 식각 공정으로 진행될 수 있다. 상기 제2 하부 콘택 절연 패턴(404)이 SiOC을 포함할 경우, 상기 등방성 식각 공정은 예를 들면 H2N2과 불산을 이용하여 진행될 수 있다. 이때 상기 제2 하부 콘택 절연 패턴(404)과 동일한 물질로 이루어지는 상기 제1 보호 스페이서(413)도 같이 제거될 수 있다. 이로써 상기 비트라인(BL)과 비트라인 캐핑 패턴(337)의 측벽이 노출될 수 있다. 상기 제1 보호 스페이서(413)은 상기 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 보호할 수 있다.
상기 등방성 식각 공정으로 만약 상기 제2 하부 콘택 절연 패턴(404)이 부분적으로 제거되지 않고, 모두 제거된다면, 소자 분리 패턴(302)도 제거될 위험이 커질 수 있다. 이로써 불량이 발생할 위험이 커지게 된다. 그러나 본 발명에서는 상기 제2 하부 콘택 절연 패턴(404)이 부분적으로 제거되므로 상기 소자 분리 패턴(302)을 보호할 수 있다.
도 14a 및 도 14b를 참조하면, 상기 비트라인 캐핑 패턴(337)을 식각 마스크로 이용하여 상기 예비 콘택(25)을 식각하여 비트라인 콘택(DC)을 형성할 수 있다. 이때 상기 빈 공간(VD1)에 의해 상기 예비 콘택(25)을 식각하는 에천트가 상기 콘택홀(DCH) 안으로 잘 침투할 수 있어 상기 예비 콘택(25)을 식각하기가 용이해질 수 있다. 상기 식각 공정에 의해 상기 비트라인 콘택(DC) 상에는 리세스된 영역(RC1)이 형성될 수 있다. 상기 콘택홀(DCH)의 내측벽에서 상기 스토리지 노드 패드(XP)와 층간 절연체(420)가 노출될 수 있다.
도 15a 및 도 15b를 참조하면, 상기 비트라인(BL) 옆의 제3 및 제2 층간절연막들(411, 409)을 식각하여 상기 제1 층간절연막(407)의 상면을 노출시킨다. 제3 및 제2 층간절연막들(411, 409)을 식각하는 것은 별도의 과정으로 진행될 수도 있다. 또는 제3 및 제2 층간절연막들(411, 409)을 식각하는 것은 도 14a 및 도 14b에서 상기 예비 콘택(25)을 식각하는 과정과 동시에 진행될 수도 있다. 즉, 상기 예비 콘택(25)을 식각할 때, 제3 및 제2 층간절연막들(411, 409)도 식각될 수 있다.
상기 기판(301)의 전면 상에 제1 스페이서막을 콘포말하게 형성한다. 이때 상기 제1 스페이서막은 도 14b의 B-B'단면에서 비트라인(BL) 아래의 빈 공간(VD1)을 채워 상부 콘택 절연 패턴(405)을 형성할 수 있다. 이로써 제1 하부 콘택 절연 패턴(403), 제2 하부 콘택 절연 패턴(404), 및 상부 콘택 절연 패턴(405)을 포함하는 콘택 절연체(DCL)이 형성될 수 있다.
그리고 매립 절연막을 적층하여 상기 리세스된 영역(RC1)을 채울 수 있다. 상기 매립 절연막에 대하여 에치백 공정을 진행하여 상기 리세스된 영역(RC1) 안에 매립 절연 패턴(341)을 형성한다. 그리고 상기 제1 스페이서막에 대하여 이방성 식각 공정을 진행하여 상기 비트라인들(BL)의 측벽을 덮는 제1 스페이서(321)를 형성한다.
도 16a 및 도 16b를 참조하면, 상기 기판(301)의 전면 상에 제2 스페이서막을 콘포말하게 적층하고 에치백하여 상기 제1 스페이서(321)의 측벽을 덮는 제2 스페이서(323)을 형성한다. 이때 제1 층간절연막(407)도 식각되어 상기 스토리지 노드 패드들(XP)의 상부면이 노출될 수 있다. 또한, 상기 매립 절연 패턴(341)과 상기 제1 스페이서(321)도 부분적으로 노출될 수 있다. 그리고 상기 기판(301)의 전면 상에 제3 스페이서막을 콘포말하게 적층하고 에치백하여 상기 제2 스페이서(323)의 측벽을 덮는 제3 스페이서(325)을 형성한다. 이로써 비트라인 스페이서(SP)를 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 비트라인들(BL) 사이에 노드 분리 패턴들(44)을 형성할 수 있다. 노드 분리 패턴들(44)은 제3 방향(X3)을 따라 서로 이격될 수 있다. 노드 분리 패턴들(44)은 예를 들면 실리콘 산화물 또는 실리콘 질화물을 포함할 수 있다. 노드 분리 패턴들(44)은 패드 분리 패턴(38)과 중첩될 수 있다. 비트라인들(BL) 사이에서 노드 분리 패턴들(44) 사이에 스토리지 노드 콘택홀(BCH)이 형성된다. 스토리지 노드 콘택홀(BCH)을 형성하는 과정에서 비트라인 스페이서(SP)의 상부도 일부 식각될 수 있다. 또한 상기 스토리지 노드 패드들(XP)의 상부도 일부 식각될 수 있다.
후속으로, 도 1a 및 도 1b를 참조하면, 상기 기판(301)의 전면 상에 콘택 확산 방지막(미도시)을 콘포말하게 적층하고 이 위에 콘택 금속막(미도시)을 형성하여 상기 스토리지 노드 콘택홀(BCH)을 채운다. 콘택 확산 방지막과 콘택 금속막은 모두 금속을 포함하며, 이들의 형성 과정(증착 공정)은 어닐링 공정(약 1000℃의 온도에서 진행됨)보다 낮은 온도(예를 들면 수 백℃, 더 구체적으로 300~400℃의 온도)에서 진행되어 공정 불량을 줄일 수 있다.
CMP 공정을 진행하여 상기 비트라인 캐핑 패턴(337)의 상부면을 노출시키는 동시에 콘택 확산 방지 패턴(311)과 콘택 금속 패턴(313)을 형성한다. 콘택 확산 방지 패턴(311)은 콘택 확산 방지막의 일부로 형성된다. 콘택 금속 패턴(313)은 콘택 금속막의 일부로 형성된다. 콘택 확산 방지 패턴(311)과 콘택 금속 패턴(313)은 스토리지 노드 콘택(BC)을 형성할 수 있다.
상기 스토리지 노드 콘택(BC)과 상기 비트라인 캐핑 패턴들(337) 상에 도전막을 적층한 후 식각하여 랜딩 패드들(LP)을 형성하고 상기 랜딩 패드들(LP) 사이에 트렌치들을 형성한다. 상기 트렌치들을 절연막으로 채운 후 에치백 또는 CMP 하여 랜딩 패드 분리 패턴들(LPS)을 형성할 수 있다.
본 발명의 실시예들에 따른 반도체 메모리 소자의 제조 방법에서는 패드막(20)이 평탄하게 형성되어 단차가 없기에, 스토리지 노드 패드(XP)을 형성하기 위한 식각 공정에서 할 때, 불량을 방지할 수 있다. 하부 콘택 절연 패턴들(403, 404)이 부분적으로 제거되기에 소자분리 패턴(302)을 보호할 수 있다. 이로써 공정 불량을 감소시킬 수 있다. 또한 스토리지 노드 패드(XP)의 상부에 패드 금속막(20c)이 배치되어 비트라인 콘택(DC)이 금속으로 형성될 수 있다. 이로써 비트라인 콘택(DC) 안에 오믹층을 형성할 필요가 없기에 공정을 단순화할 수 있다. 비트라인 콘택(DC)이 폴리실리콘을 배제하기에 비정질 폴리실리콘을 결정화하기 위한 고온의 어닐링 공정을 생략할 수 있다. 이로써, 수율을 증대시킬 수 있다.
도 18은 본 발명의 실시예들에 따라 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다.
도 18을 참조하면, 본 예에 따른 반도체 메모리 소자에서는 비트라인 캐핑 패턴(337) 상에 보강 캐핑 패턴(270)이 배치된다. 상기 보강 캐핑 패턴(270)은 예를 들면 금속 산화물을 포함할 수 있다. 상기 보강 캐핑 패턴(270)은 도 10b의 단계에서 비트라인 캐핑막(337L) 상에 보강 캐핑막을 적층한 후 도 11b의 단계에서 패터닝되어 형성될 수 있다. 상기 보강 캐핑 패턴(270)은 도 14b의 비트라인 콘택(DC)을 형성하기 위해 예비 콘택(25)을 식각하기 위한 식각 마스크로 사용될 수 있다. 본 발명에 있어서, 상기 예비 콘택(25)이 금속을 포함하기에, 실리콘 질화물로 이루어지는 비트라인 캐핑 패턴(227) 만으로는 상기 금속의 식각 공정을 버티기에 어려울 수 있다. 따라서 비트라인 캐핑 패턴(227)의 손상/손실을 방지하기 위하여 본 예에서는 비트라인 캐핑 패턴(227) 상에 상기 보강 캐핑 패턴(270)을 형성한다. 그 외의 구조 및 제조 과정은 위에서 설명한 바와 동일/유사할 수 있다.
도 19는 본 발명의 실시예들에 따라 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다. 도 20은 도 19의 'P1' 부분을 확대한 도면이다.
도 19 및 도 20을 참조하면, 본 예에 따른 반도체 메모리 소자에서는 콘택 오믹층(32)의 측벽(32_S)이 비트라인 콘택(DC)의 하부(DB)의 측벽(DB_S)과 정렬될 수 있다. 콘택 오믹층(32)의 하부면은 콘택 절연체(DCL)의 하부면과 공면을 이룰 수 있다. 상기 콘택 오믹층(32)의 하부면은 제4 폭(WT4)을 가질 수 있다. 상기 콘택 오믹층(32) 아래의 제1 활성부(ACT(1))는 제8 폭(WT8)을 가질 수 있다. 제8 폭(WT8)은 제4 폭(WT4) 보다 작다. 본 예에 따른 반도체 메모리 소자에서는 상기 콘택 오믹층(32)의 하부면의 제4 폭(WT4)이 제1 활성부(ACT(1))의 제8 폭(WT8) 보다 커져, 비트라인 콘택(DC)과 기판(301)간의 접촉 저항을 줄일 수 있다. 상기 콘택 오믹층(32)은 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404) 중 적어도 하나와 접할 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 21a 및 도 21b는 도 19의 반도체 메모리 소자를 제조하는 과정을 순차적으로 나타내는 단면도들이다.
도 21a를 참조하면, 도 8a 및 도 8b의 단계에서, 콘택홀(DCH) 하부에 실리콘 패턴(31)을 형성한다. 상기 실리콘 패턴(31)은 단결정 실리콘 또는 폴리실리콘일 수 있다. 상기 실리콘 패턴(31)은 실리콘막을 적층한 후 에치백하여 형성되거나 또는 SEG(Selective Epitaxial Growth)에 의해 콘택홀(DCH) 바닥의 기판(301)으로부터 성장되어 형성될 수 있다. 상기 실리콘 패턴(31)은 제2 하부 콘택 절연 패턴(404)의 측벽을 노출시킬 수 있다.
도 21b를 참조하면, 상기 실리콘 패턴(31)이 형성된 상기 기판(301)의 전면 상에 금속막을 형성하여 상기 콘택홀(DCH)을 채울 수 있다. 상기 금속막을 형성하는 동안, 상기 금속막과 상기 실리콘 패턴(31)이 반응할 수 있다. 이로써 상기 실리콘 패턴(31)이 금속 실리사이드로 이루어지는 콘택 오믹층(32)으로 변환될 수 있다. 상기 금속막을 적층 후에 CMP(Chemical Mechanical Polishing) 또는 에치백 공정을 진행하여 상기 층간절연체(420)의 상부면을 노출시키는 동시에 상기 콘택홀(DCH) 안에 예비 콘택(25)을 형성한다. 이때 상기 제1 하부 콘택 절연 패턴(403)과 제2 하부 콘택 절연 패턴(404)의 상부면들도 노출될 수 있다. 그리고 도 10a 내지 17b를 참조하여 설명한 후속 공정들을 진행할 수 있다.
도 22는 본 발명의 실시예들에 따라 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다. 도 23은 도 22의 'P1' 부분을 확대한 도면이다.
도 22 및 도 23을 참조하면, 본 예에 따른 반도체 메모리 소자에서는 비트라인 콘택(DC)의 측벽과 접하는 콘택 절연체(DCL)은 제3 하부 콘택 절연 패턴(406)을 더 포함할 수 있다. 제3 하부 콘택 절연 패턴(406)은 상부 콘택 절연 패턴(405) 아래에 위치한다. 제3 하부 콘택 절연 패턴(406)은 제2 하부 콘택 절연 패턴(404)의 측벽과 접하며 제1 하부 콘택 절연 패턴(403)과 이격될 수 있다. 제3 하부 콘택 절연 패턴(406)은 제2 하부 콘택 절연 패턴(404)과 같거나 다른 물질을 포함할 수 있다. 제3 하부 콘택 절연 패턴(406)의 하단(E1)은 상기 제2 하부 콘택 절연 패턴(404)의 하단(E2) 보다 높을 수 있다. 상부 콘택 절연 패턴(405)의 두께(TH1)는 제1 내지 제3 하부 콘택 절연 패턴들(403, 404, 406)의 두께들의 합과 같다. 상부 콘택 절연 패턴(405)의 두께(TH1)는 바람직하게는 4nm~10nm일 수 있다.
비트라인 콘택(DC)은 서로 일체형으로 이루어지는 상부(DU), 하부(DB) 및 이들 사이의 중간 부분(DM)을 포함할 수 있다. 비트라인 콘택(DC)의 하부(DB), 중간 부분(DM) 및 상부(DU) 사이에는 경계면이 없다. 비트라인 콘택(DC)의 상부면은 제1 폭(WT1)을 가질 수 있다. 비트라인 콘택(DC)의 상부(DU)는 아래로 내려갈수록 폭이 커질 수 있다. 비트라인 콘택(DC)의 상부(DU)의 측벽에는 리세스된 영역(RC1)이 형성된다.
비트라인 콘택(DC)의 중간 부분(DM)은 아래로 내려갈수록 폭이 작아질 수 있다. 비트라인 콘택(DC)은 상부(DU)와 중간 부분(DM)이 만나는 부분에서 제2 폭(WT2)을 가질 수 있다. 제2 폭(WT2)은 제1 폭(WT1)보다 클 수 있다.
본 예에 있어서, 상기 비트라인 콘택(DC)의 하부(DB)의 가장자리는 상기 비트라인 콘택(DC)의 중간 부분(DM)의 측벽(DM_S)으로부터 옆으로 돌출된다. 상기 비트라인 콘택(DC)의 하부(DB)는 아래로 내려갈수록 폭이 작아질 수 있다. 비트라인 콘택(DC)의 하부면은 제3 폭(WT3)을 가질 수 있다. 제2 폭(WT2)은 제3 폭(WT3)보다 클 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
도 24a 내지 도 24e는 도 22의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 24a를 참조하면, 도 8a 및 도 8b의 단계에서, 콘택홀(DCH) 하부에 하부 금속 패턴(26)을 형성한다. 상기 하부 금속 패턴(26)은 후속의 비트라인 콘택(DC)과 동일한 물질로 형성될 수 있다. 상기 하부 금속 패턴(26)은 금속막을 적층한 후 에치백하여 형성될 수 있다. 상기 하부 금속 패턴(26)은 제2 하부 콘택 절연 패턴(404)의 측벽을 노출시킬 수 있다. 상기 하부 금속 패턴(26)을 형성하기 위한 금속막을 적층할 때 상기 금속막이 상기 기판(301)의 표면과 반응하여 콘택 오믹층(32)이 형성될 수 있다.
도 24b를 참조하면, 제2 하부 콘택 절연 패턴(404)의 측벽을 덮는 제3 하부 콘택 절연 패턴(406)을 형성할 수 있다. 제3 하부 콘택 절연 패턴(406)은 상기 하부 금속 패턴(26)의 상부면과 접할 수 있다. 제3 하부 콘택 절연 패턴(406)은 예를 들면, 제2 하부 콘택 절연 패턴(404)과 동일하거나 다른 물질로 형성될 수 있다.
도 24c를 참조하면, 상기 기판(301)의 전면 상에 금속막을 형성하여 상기 콘택홀(DCH)을 채울 수 있다. 상기 금속막을 적층 후에 CMP(Chemical Mechanical Polishing) 또는 에치백 공정을 진행하여 상기 층간절연체(420)의 상부면을 노출시키는 동시에 상기 콘택홀(DCH) 안에 예비 콘택(25)을 형성한다. 이때 상기 제1 내지 제3 하부 콘택 절연 패턴들(403, 404, 406)의 상부면들도 노출될 수 있다. 상기 예비 콘택(25)과 상기 하부 금속 패턴(26)이 동일한 물질로 형성된 경우 이들 사이의 경계면이 보이지 않는다.
도 10a 내지 도 13b를 참조하여 설명한 것과 같은 공정들을 진행한다. 그리고 도 24d를 참조하여, 제2 하부 콘택 절연 패턴(404)을 일부 제거한 후에, 제 3 하부 콘택 절연 패턴(406)을 일부 제거하여 빈 공간(VD1)을 더욱 넓힐 수 있다.
도 24e를 참조하면, 비트라인(BL) 옆의 예비 콘택(25)을 식각하여 비트라인 콘택(DC)을 형성한다. 상기 비트라인 콘택(DC)은 상기 예비 콘택(25)의 일부와 상기 하부 금속 패턴(26)을 포함할 수 있다. 제 3 하부 콘택 절연 패턴(406)이 부분적으로 제거되어 빈 공간(VD1)이 더욱 넓어졌기에, 예비 콘택(25)을 식각하는 과정이 보다 용이하게 진행될 수 있다. 후속으로 도 15a 내지 도 17b를 참조하여 설명한 공정들을 진행할 수 있다. 제1 스페이서(321)를 형성하기 위한 제1 스페이서막을 형성할 때 상기 제1 스페이서막의 일부가 상기 빈 공간(VD1)을 채워 도 22의 상부 콘택 절연 패턴(405)을 형성할 수 있다.
도 25는 본 발명의 실시예들에 따라 도 1a를 A-A'선 및 B-B'선으로 자른 단면도이다. 도 26은 도 25의 'P1' 부분을 확대한 도면이다.
도 25 및 도 26을 참조하면, 본 예에 따른 반도체 메모리 소자에서는 비트라인(BL)이 차례로 적층된 비트라인 폴리실리콘 패턴(333), 비트라인 확산방지 패턴(331) 및 비트라인 배선 패턴(332)을 포함할 수 있다. 비트라인 확산방지 패턴(331)의 일부는 콘택홀(DCH) 안으로 들어가 비트라인 콘택(DC)을 구성할 수 있다. 비트라인 콘택(DC)과 비트라인 폴리실리콘 패턴(333) 사이에는 경계면이 없을 수 있다. 비트라인 콘택(DC)과 비트라인 폴리실리콘 패턴(333)은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 상기 비트라인 확산 방지 패턴(331)은 금속 질화막으로 형성될 수 있다. 상기 비트라인 확산 방지 패턴(331)은 예를 들면 티타늄, 티타늄질화물(TiN), 티타늄실리콘질화물(TiSiN), 탄탈륨, 탄탈륨질화물, 텅스텐 질화물 중 적어도 하나를 포함할 수 있다. 상기 비트라인 배선 패턴(332)은 티타늄, 탄탈륨, 루테늄, 몰리브덴, 탄탈륨질화물, 텅스텐, 알루미늄 또는 구리로 형성될 수 있다.
본 예에 있어서, 비트라인 콘택(DC)과 기판(301) 사이에는 도 1b의 콘택 오믹층(32)이 존재하지 않는다. 비트라인 콘택(DC)의 측벽을 덮는 콘택 절연체(DCL)은 하부 콘택 절연 패턴(403)을 포함할 수 있다. 비트라인(BL) 아래에서 콘택 절연체(DCL)은 하부 콘택 절연 패턴(403) 상의 상부 콘택 절연 패턴(405)을 포함할 수 있다. 상부 콘택 절연 패턴(405)의 두께(TH1)는 하부 콘택 절연 패턴(403)의 두께와 같다. 상부 콘택 절연 패턴(405)의 두께(TH1)는 바람직하게는 4nm~10nm일 수 있다.
본 예에 있어서, 스토리지 노드 패드(XP)는 불순물이 도핑된 폴리실리콘으로 형성될 수 있다. 스토리지 노드 패드(XP)는 금속을 배재할 수 있다. 스토리지 노드 패드들(XP) 사이에는 패드 분리 패턴(38)이 개재된다. 패드 분리 패턴(38)과 스토리지 노드 패드(XP) 사이에는 보조 절연 패턴(401)이 개재될 수 있다. 보조 절연 패턴(401)은 예를 들면 실리콘 산화물로 형성될 수 있다. 스토리지 노드 패드(XP)와 스토리지 노드 콘택(BC) 사이에는 패드 오믹층(309)이 개재될 수 있다. 상기 패드 오믹층(309)은 금속 실리사이드로 형성될 수 있다. 상기 금속 실리사이드는 예를 들면 코발트 실리사이드 또는 티타늄 실리사이들일 수 있다. 상기 패드 오믹층(309)의 하부면은 라운드질 수 있다. 그 외의 구조는 위에서 설명한 바와 동일/유사할 수 있다.
본 예에 있어서, 상기 패드 오믹층(309)의 하부면이 라운드지기에 접촉면이 넓어져 전기저항을 줄일 수 있다. 이로써 tRDL 불량을 개선할 수 있다. 또한 스토리지 노드 패드와 인접하는 스토리지 노드 콘택(BC)이 폴리실리콘을 배제하고 전기저항이 낮은 금속을 함유하기에, tRDL 불량을 더욱 개선할 수 있다.
도 27a 및 도 27d는 도 25의 반도체 메모리 소자를 제조하는 과정을 나타내는 단면도들이다.
도 27a를 참조하면, 도 3a 및 도 3b의 상태에서 기판(301)의 전면 상에 패드막(20)을 형성한다. 상기 패드막(20)은 불순물이 도핑된 폴리실리콘으로 형성될 수 있다.
도 27b를 참조하면, 상기 패드막(20) 상에 마스크 패턴(MK1)을 형성한다. 상기 마스크 패턴(MK1)을 식각 마스크로 이용하여 상기 패드막(20)을 식각하여 예비 패드들(20p)을 형성한다. 예비 패드들(20p)의 측벽에 보조 절연 패턴(401)을 형성한다. 그리고 예비 패드들(20p) 사이의 갭 영역(GP) 안에 패드 분리 패턴(38)을 형성한다.
도 27c를 참조하면, 상기 마스크 패턴(MK1)을 제거한다. 상기 예비 패드들(20p)과 패드 분리 패턴(38) 상에 층간절연체(420)을 형성한다. 상기 제1 불순물 영역들(3d) 상의 상기 층간절연체(420)과 상기 패드 분리 패턴(38)을 식각하여 상기 제1 불순물 영역들(3d)을 노출시키는 콘택홀들(DCH)을 형성할 수 있다. 이때, 상기 패드 분리 패턴(38)에 인접한 상기 예비 패드들(20p)도 일부 식각되어 스토리지 노드 패드들(XP)이 형성될 수 있다.
콘택홀들(DCH)의 내벽을 순차적으로 덮는 하부 콘택 절연 패턴(403)과 하부 보호 스페이서(414)를 형성할 수 있다. 하부 콘택 절연 패턴(403)은 예를 들면 실리콘 산화물로 형성될 수 있다. 상기 하부 보호 스페이서(414)은 예를 들면 폴리실리콘으로 형성될 수 있다. 하부 콘택 절연 패턴(403)과 하부 보호 스페이서(414)를 형성한 후에 세정 공정을 진행할 수 있다. 상기 하부 보호 스페이서(414)는 상기 세정 공정에서 상기 하부 콘택 절연 패턴(403)이 손실되는 것을 방지할 수 있다.
도 27d를 참조하면, 상기 기판(301)의 전면 상에 불순물이 도핑된 폴리실리콘막, 비트라인 확산방지막, 비트라인 배선막 및 비트라인 캐핑막을 순차적으로 형성할 수 있다. 상기 폴리실리콘막은 콘택홀들(DCH)을 채울 수 있다. 상기 비트라인 캐핑막, 비트라인 배선막, 비트라인 확산방지막 및 폴리실리콘막을 순차적으로 식각하여 상기 층간절연체(420)의 상부면을 노출시키는 동시에 비트라인 캐핑 패턴(337) 및 비트라인(BL)을 형성한다. 비트라인(BL)은 차례로 적층된 비트라인 폴리실리콘 패턴(333), 비트라인 확산방지 패턴(331) 및 비트라인 배선 패턴(332)을 포함할 수 있다.
상기 비트라인(BL) 아래에 상기 콘택홀(DCH)을 채우는 예비 콘택(333p)이 위치할 수 있다. 예비 콘택(333p)과 상기 하부 보호 스페이서(414)은 폴리실리콘으로 형성되기에 이들 사이에 경계면이 없을 수 있다. 상기 비트라인 캐핑 패턴(337)과 상기 비트라인(BL)의 측벽을 덮는 제1 보호 스페이서(413)를 형성한다.
그리고 상기 하부 콘택 절연 패턴(403)을 일부 제거하여 예비 콘택(333p)과 스토리지 노드 패드(XP) 사이에 빈 공간(VD1)을 형성한다. 제1 보호 스페이서(413) 제거한다. 후속으로 도 14a 내지 도 17b를 참조하여 설명한 공정들을 진행할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판에 배치되는 제1 불순물 영역;
상기 기판을 가로지르며 상기 제1 불순물 영역과 연결되는 제1 비트라인;
상기 제1 비트라인과 상기 제1 불순물 영역 사이에 개재되는 비트라인 콘택; 및
상기 비트라인 콘택과 상기 제1 불순물 영역 사이에 개재되는 콘택 오믹층을 포함하되,
상기 비트라인 콘택의 하부면의 폭은 상기 콘택 오믹층의 하부면의 폭보다 넓은 반도체 메모리 소자.
- 제1 항에 있어서,
상기 기판에 배치되며 상기 제1 불순물 영역과 이격되는 제2 불순물 영역;
상기 제2 불순물 영역 상의 스토리지 노드 패드를 포함하되,
상기 스토리지 노드 패드는, 차례로 적층된 패드 실리콘막, 패드 오믹층 및 패드 금속막을 포함하며,
상기 패드 오믹층의 하부면의 폭은 상기 패드 실리콘막의 하부면의 폭보다 좁고 상기 패드 금속막의 하부면의 폭보다 넓은 반도체 메모리 소자.
- 제2 항에 있어서,
상기 패드 금속막 상에 배치되며 상기 패드 금속막과 접하는 스토리지 노드 콘택을 더 포함하되,
상기 패드 금속막은 제1 금속을 포함하고,
상기 스토리지 노드 콘택은 상기 제1 금속과 같거나 다른 제2 금속을 포함하는 반도체 메모리 소자.
- 제1 항에 있어서,
상기 기판에 배치되며 상기 제1 불순물 영역과 이격되는 제2 불순물 영역;
상기 제2 불순물 영역 상의 스토리지 노드 패드;
상기 스토리지 노드 패드와 상기 비트라인 콘택의 하부 사이에 개재되는 콘택 절연체;
상기 스토리지 노드 패드와 상기 비트라인 콘택의 상부 사이에 개재되는 매립 절연 패턴; 및
상기 매립 절연 패턴과 상기 스토리지 노드 패드 사이 그리고 상기 매립 절연 패턴과 상기 비트라인 콘택 사이에 개재되는 제1 스페이서를 포함하되,
상기 제1 스페이서의 외측벽은 상기 콘택 절연체의 외측벽과 정렬되는 반도체 메모리 소자.
- 제4 항에 있어서,
상기 콘택 절연체는 상기 비트라인 콘택을 둘러싸며 상기 제1 비트라인 아래로 연장되고,
상기 비트라인 아래에서 상기 콘택 절연체는 차례로 적층된 제1 하부 콘택 절연 패턴과 상부 콘택 절연 패턴을 포함하는 반도체 메모리 소자.
- 제5 항에 있어서,
상기 콘택 절연체는 상기 제1 하부 콘택 절연 패턴에 의해 측벽과 하부면이 덮이며 상기 상부 콘택 절연 패턴 아래에 위치하는 제2 하부 콘택 절연 패턴을 더 포함하는 반도체 메모리 소자.
- 제6 항에 있어서,
상기 콘택 절연체는 상기 상부 콘택 절연 패턴 아래에 위치하며, 상기 제2 하부 콘택 절연 패턴과 접하는 제3 하부 콘택 절연 패턴을 더 포함하되,
상기 제3 하부 콘택 절연 패턴은 상기 제1 하부 콘택 절연 패턴과 이격되며,
상기 제3 하부 콘택 절연 패턴의 하단은 상기 제2 하부 콘택 절연 패턴의 하단보다 높은 반도체 메모리 소자.
- 제4 항에 있어서,
상기 스토리지 노드 패드는, 차례로 적층된 패드 실리콘막, 패드 오믹층 및 패드 금속막을 포함하며,
상기 제1 스페이서의 하단은 상기 패드 실리콘막의 상부면보다 높은 반도체 메모리 소자.
- 제1 항에 있어서,
상기 비트라인 콘택과 상기 콘택 오믹층은 각각 제1 금속을 포함하고,
상기 제1 비트라인은 상기 제1 금속과 같거나 다른 제2 금속을 포함하는 반도체 메모리 소자.
- 제1 항에 있어서,
상기 기판에 배치되며 상기 제1 불순물 영역과 이격되는 제2 불순물 영역과 제3 불순물 영역, 상기 제1 내지 제3 불순물 영역들은 제1 방향으로 나란히 배치되고;
상기 제2 불순물 영역 상의 제1 스토리지 노드 패드;
상기 제3 불순물 영역 상의 제2 스토리지 노드 패드; 및
상기 제1 스토리지 노드 패드와 상기 제2 스토리지 노드 패드 사이에 개재되는 패드 분리 패턴을 더 포함하되,
상기 제1 및 제2 스토리지 노드 패드들은 각각 차례로 적층된 패드 실리콘막, 패드 오믹층 및 패드 금속막을 포함하며,
상기 패드 분리 패턴의 하부면은 상기 패드 실리콘막의 하부면 보다 낮은 반도체 메모리 소자.
- 제10 항에 있어서,
상기 패드 분리 패턴 상의 제2 비트라인;
상기 제2 비트라인과 상기 패드 분리 패턴 사이의 층간 절연체를 더 포함하되,
상기 층간 절연체는 차례로 적층된 제1 내지 제3 층간절연막들을 포함하고,
상기 제2 층간 절연막은 상기 제1 및 제3 층간절연막들과 다른 물질을 포함하는 반도체 메모리 소자.
- 제11 항에 있어서,
상기 제2 및 제3 층간절연막들의 측벽들은 상기 제2 비트라인의 측벽과 정렬되며,
상기 제1 층간절연막의 측벽은 상기 제2 비트라인의 측벽과 정렬되지 않는 반도체 메모리 소자.
- 제1 항에 있어서,
상기 비트라인 콘택은 아래로부터 하부, 중간부분 및 상부를 포함하고,
상기 비트라인 콘택의 상부는 아래로 갈수록 커지는 폭을 가지고,
상기 비트라인 콘택의 중간부분은 아래로 갈수록 작아지는 폭을 가지고,
상기 비트라인 콘택의 하부의 가장자리는 상기 비트라인 콘택의 중간부분의 측벽으로부터 옆으로 돌출되는 반도체 메모리 소자.
- 제1 항에 있어서,
상기 비트라인 콘택을 둘러싸는 콘택 절연체를 더 포함되,
상기 콘택 절연체의 하단은 상기 콘택 오믹층의 하부면과 같거나 보다 높은 레벨에 위치하는 반도체 메모리 소자.
- 제 1 항에 있어서,
상기 비트라인 콘택의 하부의 측면은 상기 콘택 오믹층의 측면과 정렬되는 반도체 메모리 소자.
- 기판에 배치되는 제1 불순물 영역;
상기 기판을 가로지르며 상기 제1 불순물 영역과 연결되는 제1 비트라인;
상기 제1 비트라인과 상기 제1 불순물 영역 사이에 개재되는 비트라인 콘택;
상기 기판에 배치되며 상기 제1 불순물 영역과 이격되는 제2 불순물 영역;
상기 제2 불순물 영역 상의 제1 스토리지 노드 패드; 및
상기 제1 스토리지 노드 패드와 상기 비트라인 콘택의 하부 사이에 개재되는 콘택 절연체를 포함하고,
상기 콘택 절연체는, 상기 비트라인 콘택을 둘러싸며 상기 비트라인 아래로 연장되는 제1 하부 콘택 절연 패턴과, 상기 제1 비트라인 아래에서 상기 제1 하부 콘택 절연 패턴 상에 배치는 상부 콘택 절연 패턴을 포함하며,
상기 상부 콘택 절연 패턴은 상기 제1 비트라인 옆의 상기 제1 하부 콘택 절연 패턴을 덮지 않고 노출시키는 반도체 메모리 소자.
- 제16 항에 있어서,
상기 비트라인 콘택과 상기 제1 불순물 영역 사이에 개재되는 콘택 오믹층을 포함하되,
상기 비트라인 콘택의 하부면의 폭은 상기 콘택 오믹층의 폭보다 넓은 반도체 메모리 소자.
- 제16 항에 있어서,
상기 제1 비트라인 옆에서 상기 제1 스토리지 노드 패드와 상기 비트라인 콘택의 상부 사이에 개재되는 매립 절연 패턴; 및
상기 매립 절연 패턴과 상기 제1 스토리지 노드 패드 사이 그리고 상기 매립 절연 패턴과 상기 비트라인 콘택 사이에 개재되는 제1 스페이서를 포함하되,
상기 제1 스페이서의 외측벽은 상기 제1 하부 콘택 절연 패턴의 외측벽과 정렬되는 반도체 메모리 소자.
- 기판에 배치되어 제1 방향으로 나란히 인접한 제 1 내지 제3 활성부들을 정의하는 소자분리 패턴;
상기 제1 내지 제3 활성부들 상에 각각 배치되는 제1 내지 제3 불순물 영역들;
상기 기판 내에 배치되며 상기 제1 및 제2 활성부들을 가로지르는 워드라인;
상기 워드라인 상의 워드라인 캐핑 패턴;
상기 제1 활성부 상에 배치되는 비트라인 콘택;
상기 제1 활성부와 상기 비트라인 콘택 사이에 개재되는 콘택 오믹층;
상기 비트라인 콘택 상에 위치하며 상기 워드라인과 교차하는 비트라인;
상기 제2 활성부 상에 배치되는 제1 스토리지 노드 패드;
상기 제3 활성부 상에 배치되는 제2 스토리지 노드 패드;
상기 제1 스토리지 노드 패드와 상기 제2 스토리지 노드 패드 사이의 패드 분리 패턴;
상기 비트라인 콘택의 상부와 상기 제1 스토리지 노드 패드 사이의 매립 절연 패턴;
상기 비트라인 콘택의 하부를 둘러싸며, 상기 비트라인 콘택과 상기 제1 스토리지 노드 패드 사이에 개재되는 제1 하부 콘택 절연 패턴; 및
상기 비트라인 아래에서 상기 제1 하부 콘택 절연 패턴 상에 위치하는 상부 콘택 절연 패턴을 포함하며,
상기 상부 콘택 절연 패턴은 4nm~10nm의 두께를 가지는 반도체 메모리 소자.
- 제19 항에 있어서,
상기 콘택 절연체는 상기 제1 하부 콘택 절연 패턴에 의해 측벽과 하부면이 덮이며 상기 상부 콘택 절연 패턴 아래에 위치하는 제2 하부 콘택 절연 패턴을 더 포함하는 반도체 메모리 소자.
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