CN116096076A - 半导体存储器装置及其制造方法 - Google Patents

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朴建熹
朴桐湜
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Abstract

公开了半导体存储器装置及其制造方法。半导体存储器装置包括：半导体基底，包括单元阵列区域和外围区域；多个底部电极，在单元阵列区域上位于半导体基底上；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上并且位于底部电极之间。顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。硅锗层中的硼的量大于硅层中的硼的量。

Description

半导体存储器装置及其制造方法
本申请要求于2021年11月5日在韩国知识产权局提交的第10-2021-0151646号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本发明构思涉及一种半导体存储器装置及一种制造半导体存储器装置的方法。
背景技术
半导体存储器装置由于其小尺寸、多功能性和/或低制造成本而有利于电子工业。然而，半导体存储器装置正随着电子工业的显著发展而高度集成。为了半导体存储器装置的高集成度，减小了半导体存储器装置的图案的线宽。然而，为了图案的精细度，需要新的曝光技术和/或昂贵的曝光技术，使得难以高度集成半导体存储器装置。因此，最近已经对新的集成技术进行了各种研究。例如，正在进行研究以在DRAM存储器装置中将字线埋入半导体基底内部。
发明内容
给出的发明构思的一些实施例提供了一种具有增加的可靠性的半导体存储器装置。
给出的发明构思的一些实施例提供了一种制造半导体存储器装置的方法，这种方法能够防止工艺缺陷并增加良率。
根据给出的发明构思的一些实施例，一种半导体存储器装置可以包括：半导体基底，包括单元阵列区域和外围区域；多个底部电极，在单元阵列区域上位于半导体基底上；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上并且位于底部电极之间。顶部电极可以包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。硅锗层中的硼的量可以大于硅层中的硼的量。
根据给出的发明构思的一些实施例，一种半导体存储器装置可以包括：半导体基底，包括单元阵列区域和外围区域；多个底部电极，在单元阵列区域上位于半导体基底上；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上并且位于底部电极之间。顶部电极可以包括顺序地堆叠的第一金属层、硅锗层、导电粘合层、第二金属层和硅层。
根据给出的发明构思的一些实施例，一种半导体存储器装置可以包括：半导体基底，包括单元阵列区域和外围区域；字线，在单元阵列区域上位于半导体基底中；第一杂质区，在字线的一侧上位于半导体基底中；第二杂质区，在字线的另一侧上位于半导体基底中；位线，在单元阵列区域上位于半导体基底上并且连接到第一杂质区，位线与字线交叉；底部电极，在单元阵列区域上位于半导体基底上并且连接到第二杂质区；介电层，共形地覆盖底部电极的侧壁和顶表面；以及顶部电极，位于介电层上。顶部电极可以包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。硅层的顶表面处的表面粗糙度可以等于或小于约10nm均方根(RMS)。硅层的侧表面处的表面粗糙度可以大于约10nm均方根(RMS)且等于或小于约1,000nm均方根(RMS)。
根据给出的发明构思的一些实施例，一种制造半导体存储器装置的方法可以包括：提供包括单元阵列区域和外围区域的半导体基底；在单元阵列区域上在半导体基底上形成多个底部电极；形成共形地覆盖底部电极的侧壁和底表面的介电层；在介电层上顺序地堆叠第一金属层、硅锗层、第二金属层和硅层；在硅层上形成第一层间介电层；并且通过抛光工艺去除第一层间介电层的一部分，以暴露硅层。
根据给出的发明构思的一些实施例，一种制造半导体存储器装置的方法可以包括：提供包括单元阵列区域和外围区域的半导体基底；在单元阵列区域上在半导体基底上形成多个底部电极；形成共形地覆盖底部电极的侧壁和底表面的介电层；在介电层上顺序地堆叠第一金属层和硅锗层；从外围区域去除硅锗层和第一金属层；在硅锗层上形成第一层间介电层；通过用抛光工艺去除第一层间介电层的一部分来暴露硅锗层；以及在硅锗层上顺序地堆叠第二金属层和硅层。
附图说明
图1图示了示出根据给出的发明构思的一些实施例的半导体存储器装置的平面图。
图2图示了沿着图1的线K-K'和线J-J'截取的剖视图。
图3图示了沿着图1的线M-M'截取的剖视图。
图4A至图4C图示了示出制造图3的半导体存储器装置的方法的剖视图。
图5图示了沿着图1的线M-M'截取的剖视图。
图6图示了沿着图1的线M-M'截取的剖视图。
图7图示了沿着图1的线M-M'截取的剖视图。
图8图示了示出制造图7的半导体存储器装置的方法的剖视图。
图9图示了沿着图1的线M-M'截取的剖视图。
图10A至图10C图示了示出制造图9的半导体存储器装置的方法的剖视图。
具体实施方式
现在将参照附图详细描述给出的发明构思的一些实施例，以帮助清楚地解释给出的发明构思。在本说明书中，诸如“第一”和“第二”的术语可以用于简单地将相同或类似的组件彼此区分开，并且这些术语的顺序可以根据提及的顺序而改变。在某些实施例中，术语“层”可以用“图案”来替换或与“图案”互换。
图1图示了示出根据给出的发明构思的一些实施例的半导体存储器装置的平面图。图2图示了沿着图1的线K-K'和线J-J'截取的剖视图。图3图示了沿着图1的线M-M'截取的剖视图。
参照图1至图3，根据本实施例的半导体存储器装置可以是动态随机存取存储器(DRAM)装置。可以设置包括单元阵列区域CAR和外围区域PER的半导体基底301。外围区域PER可以设置在单元阵列区域CAR周围。外围区域PER可以包括用于驱动设置在单元阵列区域CAR上的字线WL和位线BL的外围电路。外围区域PER可以称为核心区域或外围电路区域。
半导体基底301可以在其中设置限定单元有源部分ACTC和外围有源部分ACTP的器件隔离层302。器件隔离层302可以设置在沟槽TCH中。每个单元有源部分ACTC可以具有隔离的形状。当在平面图中观看时，每个单元有源部分ACTC可以具有沿第一方向X1伸长的条形形状。半导体基底301可以是例如单晶硅基底或绝缘体上硅(SOI)基底。器件隔离层302可以包括氧化物内衬、氮化物内衬和掩埋介电层。单元有源部分ACTC可以在第一方向X1上彼此平行地布置并/或延伸，使得单元有源部分ACTC中的一个单元有源部分ACTC可以具有与单元有源部分ACTC中的相邻的单元有源部分ACTC的中心相邻的端部。
字线WL可以穿过单元有源部分ACTC。字线WL可以设置在形成在器件隔离层302和单元有源部分ACTC中的凹槽GR1中。字线WL可以平行于与第一方向X1相交的第二方向X2。例如，字线WL可以沿第二方向X2延伸。字线WL可以掩埋在半导体基底301中。
字线WL可以由导电材料形成。栅极介电层307可以设置在每条字线WL与每个凹槽GR1的内表面之间。尽管未示出，但是凹槽GR1可以使其底表面相对深地定位在器件隔离层302中且相对浅地定位在单元有源部分ACTC中。例如，凹槽GR1的底表面可以在器件隔离层302中比在单元有源部分ACTC中深/低。栅极介电层307可以包括选自于热氧化物、氮化硅、氮氧化硅和高k电介质中的至少一种。字线WL可以具有弯曲的底表面。例如，字线WL在剖视图中可以具有圆形的底表面。
第一杂质区3d可以设置在一对字线WL之间的单元有源部分ACTC中，并且一对第二杂质区3b可以设置在单元有源部分ACTC的相对的边缘部分中。第一杂质区3d和第二杂质区3b可以掺杂有例如n型杂质。第一杂质区3d可以对应于或可以是共漏极区，并且第二杂质区3b可以对应于或可以是源极区。
晶体管可以由每条字线WL以及与该字线WL相邻的第一杂质区3d和第二杂质区3b构成。当字线WL设置在凹槽GR1中时，每条字线WL可以在其下面具有沟道区，该沟道区的长度在有限的平面区域内变得增大。因此，可以使短沟道效应最小化。
字线WL的顶表面可以低于单元有源部分ACTC的顶表面。字线盖图案310可以设置在每条字线WL上。字线盖图案310可以具有沿着字线WL的纵向方向延伸的线性形状，并且可以覆盖字线WL的整个顶表面。凹槽GR1可以具有未被字线WL占据的内部空间，并且字线盖图案310可以填充凹槽的未占据的内部空间。字线盖图案310可以由例如氮化硅层形成。
层间介电图案305可以设置在半导体基底301上。层间介电图案305可以由包括选自于氧化硅层、氮化硅层和氮氧化硅层中的至少一种的单层或多层形成。多个层间介电图案305可以形成为具有当在平面图中观看时彼此间隔开的岛形状。层间介电图案305可以形成为同时覆盖两个相邻的单元有源部分ACTC的端部。例如，一个层间介电图案305可以与两个相邻的单元有源部分ACTC竖直叠置。
半导体基底301、器件隔离层302和字线盖图案310的上部可以部分地凹进，以形成第一凹进区域R1。第一凹进区域R1可以具有与层间介电图案305的侧壁对齐的侧壁。例如，第一凹进区域R1的侧壁的一部分与层间介电图案305的侧表面可以形成在沿竖直方向延伸的同一平面上。
位线BL可以设置在层间介电图案305上。位线BL可以跨越字线盖图案310和字线WL。位线BL可以平行于与第一方向X1和第二方向X2相交的第三方向X3。每条位线BL可以包括顺序地堆叠的位线多晶硅图案330、位线扩散停止图案331和位线含金属图案332，或者由顺序地堆叠的位线多晶硅图案330、位线扩散停止图案331和位线含金属图案332形成。位线多晶硅图案330可以包括掺杂杂质的多晶硅，或者由掺杂杂质的多晶硅形成。位线扩散停止图案331可以包括金属氮化物(诸如，氮化钛)或由金属氮化物(诸如，氮化钛)形成。位线含金属图案332可以包括选自于金属(例如，钨、钛或钽)和导电金属氮化物(例如，氮化钛、氮化钽或氮化钨)中的至少一种。位线盖图案337可以设置在每条位线BL上。位线盖图案337可以由介电材料(诸如，氮化硅层)形成。
位线接触件DC可以设置在与位线BL相交的第一凹进区域R1中。位线接触件DC可以包括掺杂杂质的多晶硅或未掺杂杂质的多晶硅，或者由掺杂杂质的多晶硅或未掺杂杂质的多晶硅形成。位线接触件DC可以具有与层间介电图案305的侧壁接触的侧壁。当在如图1中所示的平面图中观看时，位线接触件DC可以具有与层间介电图案305接触的凹入的侧表面。位线接触件DC可以将第一杂质区3d电连接到位线BL。
第一凹进区域R1可以具有未被位线接触件DC占据的空的空间(区域)，并且下掩埋介电图案341可以占据第一凹进区域R1的空的空间(未被位线接触件DC占据的区域)。下掩埋介电图案341可以由包括选自于氧化硅层、氮化硅层和氮氧化硅层中的至少一种的单层或多层形成。
存储节点接触件BC可以设置在一对相邻的位线BL之间。存储节点接触件BC可以彼此间隔开。存储节点接触件BC可以包括掺杂杂质的多晶硅或由掺杂杂质的多晶硅形成。存储节点接触件BC可以具有凹入的顶表面。位线BL可以在其间设置有设置在存储节点接触件BC之间的介电图案(未示出)。
位线间隔件BS可以设置在存储节点接触件BC与位线BL之间。位线间隔件BS可以包括跨间隙区域GP彼此间隔开的第一子间隔件321和第二子间隔件325。间隙区域GP可以被称为气隙。第一子间隔件321可以覆盖位线BL的侧壁和位线盖图案337的侧壁。第二子间隔件325可以与存储节点接触件BC相邻。第一子间隔件321和第二子间隔件325可以包括相同的材料或由相同的材料形成。例如，第一子间隔件321和第二子间隔件325可以包括氮化硅层或由氮化硅层形成。
第二子间隔件325的顶端的高度可以低于第一子间隔件321的顶端的高度。第一子间隔件321可以延伸以覆盖/接触位线接触件DC的侧壁，并且还覆盖/接触第一凹进区域R1的侧壁和底表面。例如，第一子间隔件321可以置于位线接触件DC与下掩埋介电图案341之间、半导体基底301与下掩埋介电图案341之间以及器件隔离层302与下掩埋介电图案341之间。
存储节点欧姆层309可以设置在存储节点接触件BC上。存储节点欧姆层309可以包括金属硅化物或由金属硅化物形成。例如，存储节点欧姆层309可以包括硅化钴或者由硅化钴形成。存储节点欧姆层309、第一子间隔件321和第二子间隔件325以及位线盖图案337可以被扩散停止图案311a共形地覆盖。扩散停止图案311a可以包括金属氮化物(诸如，氮化钛层或氮化钽层)或者由金属氮化物(诸如，氮化钛层或氮化钽层)形成。接合垫LP可以设置在扩散停止图案311a上。接合垫LP可以由含有金属(诸如，钨)的材料形成。接合垫LP可以具有覆盖位线盖图案337的顶表面的上部，并且可以具有比存储节点接触件BC的宽度大的宽度。接合垫LP的中心可以在第二方向X2上远离存储节点接触件BC的中心移位。位线BL的一部分可以与接合垫LP竖直叠置。位线盖图案337的上侧壁可以与接合垫LP叠置，并且可以被第三子间隔件327覆盖。第二凹进区域R2可以形成在位线盖图案337的另一上侧壁上。
在位线间隔件BS的上部上的第一子间隔件321和第三子间隔件327的例如在第二方向X2上的宽度之和可以小于在位线间隔件BS的下部上的例如在第二方向X2上的第一子间隔件321、间隙区域GP和第二子间隔件325的宽度之和。这样的构造可以增大接合垫LP的形成裕度，这将在下面讨论。结果，可以防止接合垫LP和存储节点接触件BC彼此断开。
接合垫分离图案LS可以设置在第二凹进区域R2中。接合垫分离图案LS可以限定间隙区域GP的顶端。接合垫分离图案LS可以包括氮化硅层、氧化硅层、氮氧化硅层、碳氮化硅层或多孔层，或者由氮化硅层、氧化硅层、氮氧化硅层、碳氮化硅层或多孔层形成。接合垫分离图案LS可以具有与接合垫LP的顶表面共面的顶表面。接合垫分离图案LS可以被将在下面讨论的设置在底部电极BE之间的蚀刻停止层EL覆盖。蚀刻停止层EL可以包括介电材料(诸如，氮化硅层、氧化硅层或氮氧化硅层)或者由介电材料(诸如，氮化硅层、氧化硅层或氮氧化硅层)形成。
底部电极BE可以设置在对应的接合垫LP上。底部电极BE可以包括选自于掺杂杂质的多晶硅层、金属氮化物层(诸如，氮化钛层)以及金属层(诸如，钨层、铝层和铜层)中的至少一种。底部电极BE可以具有圆柱形、中空圆柱形或杯形。
支撑图案SP可以设置在底部电极BE的上侧壁上。支撑图案SP可以包括介电材料(诸如，氮化硅层、氧化硅层、氮氧化硅层或碳氮化硅层(SiCN))或者由介电材料(诸如，氮化硅层、氧化硅层、氮氧化硅层或碳氮化硅层(SiCN))形成。支撑图案SP可以接触并连接底部电极BE的侧壁的至少一部分。支撑图案SP可以防止底部电极BE在半导体存储器装置的制造工艺期间的塌陷。支撑图案SP可以具有暴露底部电极BE的侧壁的支撑孔。
如图2中所示，支撑图案SP可以被设置为位于一个水平处的单层。可选地，如图3中所示，支撑图案SP可以被设置为处于多个水平的多个层。例如，支撑图案SP可以包括处于第一水平的第一支撑图案SP1和处于比第一水平高的第二水平的第二支撑图案SP2。第二支撑图案SP2可以与底部电极BE的上侧壁接触。第一支撑图案SP1可以与底部电极BE的中间侧壁接触。第一支撑图案SP1可以具有与第二支撑图案SP2的侧壁对齐的侧壁。例如，第一支撑图案SP1的侧壁和第二支撑图案SP2的侧壁可以形成在沿竖直方向延伸的同一平面上。第一支撑图案SP1和第二支撑图案SP2可以具有与单元阵列区域CAR和外围区域PER之间的边界相邻的边缘，该边缘可以从最外面的底部电极BE横向突出。尽管未示出，但是支撑图案SP可以包括位于与第一支撑图案SP1和第二支撑图案SP2的水平不同的水平处的第三支撑图案。
介电层DL可以共形地覆盖底部电极BE的表面和支撑图案SP(或SP1和SP2)的表面。介电层DL可以包括介电常数大于氧化硅层的介电常数的材料(诸如金属氧化物)或由介电常数大于氧化硅层的介电常数的材料(诸如金属氧化物)形成。介电层DL可以具有由选自于氧化铝、氧化锆、氧化铪、氧化镧、氧化铱和氧化钌中的至少一种形成的单层或多层结构。介电层DL可以被顶部电极UE覆盖。电容器CAP可以由底部电极BE、介电层DL和顶部电极UE构成。
参照图2和图3，顶部电极UE可以包括顺序地堆叠的第一金属层ML1、硅锗层SL1、第二金属层ML2和硅层SL2，或者由顺序地堆叠的第一金属层ML1、硅锗层SL1、第二金属层ML2和硅层SL2形成。硅锗层SL1可以被称为第一半导体层或掺杂杂质的第一半导体层。硅层SL2可以被称为第二半导体层或掺杂杂质的第二半导体层。
第一金属层ML1可以由其台阶覆盖优异的金属材料形成，并且可以共形地覆盖底部电极BE的表面以及支撑图案SP(或SP1和SP2)的表面。第一金属层ML1可以包括例如氮化钛或由例如氮化钛形成。第一金属层ML1可以具有第一厚度T1。
硅锗层SL1可以定位在第一金属层ML1上并与第一金属层ML1接触。硅锗层SL1的一部分可以插入并填充底部电极BE之间的空间以及第一支撑图案SP1与第二支撑图案SP2之间的空间。硅锗层SL1可以具有大于第一厚度T1的第二厚度T2。
第一金属层ML1可以为半导体存储器装置(或半导体基底301)提供第一应力。硅锗层SL1可以为半导体存储器装置(或半导体基底301)提供不同于第一应力的第二应力。第一应力的作用方向可以与第二应力的作用方向不同。第一应力与第二应力之间的作用方向的差异可以防止/减少半导体存储器装置(或半导体基底301)的翘曲。
硅锗层SL1可以包括第一掺杂剂。硅锗层SL1可以掺杂有第一掺杂剂。第一掺杂剂可以是n型杂质(例如，磷或砷)或者p型杂质(例如，硼)。第一掺杂剂可以是例如硼。如图3中所示，硅锗的晶粒可以使硅锗层SL1在其顶表面和侧表面具有不均匀的结构。硅锗层SL1的顶表面处的表面粗糙度可以与硅锗层SL1的侧表面处的表面粗糙度相同或类似。硅锗层SL1的顶表面和侧表面处的表面粗糙度可以具有大于约10nm且等于或小于约1,000nm的均方根(RMS)。
诸如“约”或“大约”的术语可以反映仅以相对小的方式并且/或者以不显著改变某些元件的操作、功能或结构的方式变化的量、尺寸、方位或布局。例如，从“约0.1至约1”的范围可以包含诸如在0.1周围的0％-5％偏差与在1周围的0％-5％偏差的范围，特别是如果这种偏差保持与列出的范围的效果相同的效果。
第二金属层ML2可以具有第三厚度T3。第三厚度T3可以小于第二厚度T2。第二金属层ML2可以共形地形成在硅锗层SL1上。例如，第二金属层ML2的第三厚度T3可以是恒定的，而与位置无关。第二金属层ML2的表面可以不是平坦的，而是可以具有由硅锗层SL1的表面处的轮廓的影响造成的不均匀结构。第二金属层ML2可以在其顶表面和侧表面处具有相同或相似的表面粗糙度。第二金属层ML2可以在其顶表面和侧表面处具有大于约10nm且等于或小于约1,000nm的均方根(RMS)表面粗糙度。
第二金属层ML2可以具有由一种或多种金属形成的单层或多层结构。例如，第二金属层ML2可以具有由选自于钛、氮化钛、钨、钽、氮化钽、铝、钌、钼和铱中的至少一种形成的单层或多层结构。在本实施例中，第二金属层ML2可以包括顺序地堆叠的第一子金属层20和第二子金属层22，或者由顺序地堆叠的第一子金属层20和第二子金属层22形成。第二子金属层22可以包括例如钨或由例如钨形成。第一子金属层20可以增大第二子金属层22与硅锗层SL1之间的粘合力。因此，第一子金属层20可以减少或防止第二子金属层22的分层。第一子金属层20可以包括例如钛或由例如钛形成。在本说明书中，第一子金属层20可以被称为导电粘合层。在本说明书中，第二子金属层22可以被称为第二金属层。
硅层SL2可以由非晶硅层形成，第一掺杂剂掺杂或不掺杂到该非晶硅层中(或者第一掺杂剂被包括在该非晶硅层中或不被包括在该非晶硅层中)。包括在硅锗层SL1中的第一掺杂剂(例如，硼)的量可以大于包括在硅层SL2中的第一掺杂剂(例如，硼)的量。例如，包括在硅层SL2中的第一掺杂剂(例如，硼)的量可以小于包括在硅锗层SL1中的第一掺杂剂(例如，硼)的量。在本说明书中，可以将掺杂剂的量称为浓度或原子浓度。例如，硅锗层SL1中掺杂的硼的量可以在0.1at％至约15at％的范围内。包括在硅层SL2中的第一掺杂剂(例如，硼)的量可以是包括在硅锗层SL1中的第一掺杂剂(例如，硼)的量的约0％至约90％。
硅层SL2可以具有大于第三厚度T3的第四厚度T4。硅层SL2的顶表面SL2-U可以比硅层SL2的侧表面SL2_S平坦/平滑。硅层SL2的顶表面SL2_U可以具有比硅层SL2的侧表面SL2_S的表面粗糙度小的表面粗糙度。硅层SL2的顶表面SL2-U可以具有等于或小于约10nmRMS的表面粗糙度。硅层SL2的侧表面SL2_S可以具有大于约10nm RMS且等于或小于约1,000nm RMS的表面粗糙度。
第二金属层ML2可以向半导体存储器装置(或半导体基底301)提供第三应力。硅层SL2可以为半导体存储器装置(或半导体基底301)提供不同于第三应力的第四应力。第三应力的作用方向可以与第四应力的作用方向不同。第三应力与第四应力之间的作用方向的差异可以防止/减少半导体存储器装置(或半导体基底301)的翘曲。
在半导体基底301中，沟槽TCH可以形成为位于器件隔离层302中，并且凹槽GR1可以形成为具有其中设置有字线WL的凹槽GR1。在沟槽TCH的内侧壁和凹槽GR1的内侧壁中可能存在悬空键。当执行半导体存储器装置时，悬空键会导致漏电流，并且因此可能降低刷新特性。
硅层SL2可以包括氢原子。氢原子可以从硅层SL2朝向半导体基底301扩散，并且因此可以与沟槽TCH和凹槽GR1的内侧壁处的悬空键结合。因此，本实施例可以有益于改善半导体存储器装置的操作期间的刷新特性。
外围晶体管PTR可以设置在外围区域PER上。外围晶体管PTR可以包括外围栅极介电层GOx、外围栅电极GE、外围盖图案337r1以及覆盖外围栅极介电层GOx、外围栅电极GE和外围盖图案337r1的侧壁的外围间隔件GS。例如，在剖视图中，外围晶体管PTR还可以包括在外围栅极介电层GOx的相对侧上设置在半导体基底301中的外围源/漏区3p。外围区域PER可以被第一层间介电层IL1覆盖。第一层间介电层IL1可以包括例如氧化硅或由例如氧化硅形成。第一层间介电层IL1可以具有与外围盖图案337r1的顶表面共面的顶表面。第一介电层337r2可以设置在第一层间介电层IL1上。第一介电层337r2和外围盖图案337r1可以包括与位线盖图案337的材料相同的材料，或者由与位线盖图案337的材料相同的材料形成。第一介电层337r2和外围盖图案337r1可以包括例如氮化硅或由例如氮化硅形成。第一介电层337r2的最大厚度和外围盖图案337r1的厚度之和可以与位线盖图案337的厚度相同。
第一外围接触插塞PCT可以穿透第一介电层337r2和第一层间介电层IL1，以接触外围源/漏区3p。第一外围接触插塞PCT的一部分可以突出到第一介电层337r2上。第二介电层LSr可以设置在第一介电层337r2上。第二介电层LSr可以包括与接合垫分离图案LS的材料相同的材料，或者由与接合垫分离图案LS的材料相同的材料形成。第二介电层LSr的一部分可以例如在竖直方向上延伸到第一介电层337r2中。例如，第二介电层LSr可以具有低于第一介电层337r2的顶端的底表面。接合垫LP、接合垫分离图案LS、第二介电层LSr和第一外围接触插塞PCT可以具有彼此共面的顶表面。
在外围区域PER上，第二层间介电层IL2可以设置在第二介电层LSr上。第二层间介电层IL2可以具有由选自于氧化硅、氮化硅、氮氧化硅和多孔电介质(例如，SiOCH)中的至少一种形成的单层或多层结构。第二层间介电层IL2可以与顶部电极UE的侧表面接触。介电层DL、第一金属层ML1、硅锗层SL1、第二金属层ML2和硅层SL2的下侧壁可以在单元阵列区域CAR和外围区域PER之间的边界附近彼此竖直对齐。例如，介电层DL的侧壁、第一金属层ML1的侧壁、硅锗层SL1的侧壁、第二金属层ML2的侧壁和硅层SL2的侧壁可以在单元阵列区域CAR与外围区域PER之间的边界处或附近形成于沿竖直方向延伸的同一平面上。第二层间介电层IL2可以例如在单元阵列区域CAR与外围区域PER之间的边界处或附近与介电层DL的下侧壁、第一金属层ML1的下侧壁、硅锗层SL1的下侧壁、第二金属层ML2的下侧壁和硅层SL2的下侧壁接触。第二层间介电层IL2可以具有与顶部电极UE的顶表面SL2_U共面的顶表面。
第三层间介电层IL3可以设置在顶部电极UE和第二层间介电层IL2上。第三层间介电层IL3可以具有由选自于氧化硅、氮化硅、氮氧化硅和多孔电介质(例如，SiOCH)中的至少一种形成的单层或多层结构。
在外围区域PER上，第二外围接触插塞MC1可以穿透第三层间介电层IL3和第二层间介电层IL2，以接触对应的第一外围接触插塞PCT。第二外围接触插塞MC1可以均包括第一接触扩散停止图案BM1和第一接触金属图案MP1。
在单元阵列区域CAR上，单元接触插塞MC2可以穿透第三层间介电层IL3，以接触顶部电极UE。单元接触插塞MC2可以均包括第二接触扩散停止图案BM2和第二接触金属图案MP2。第一接触扩散停止图案BM1和第二接触扩散停止图案BM2可以均包括金属氮化物(诸如，氮化钛、氮化钽和氮化钨)或由金属氮化物(诸如，氮化钛、氮化钽和氮化钨)形成。第一接触金属图案MP1和第二接触金属图案MP2可以均包括金属(诸如，钨、铝和铜)，或者由金属(诸如，钨、铝和铜)形成。在本实施例中，单元接触插塞MC2可以穿透硅层SL2，以接触第二金属层ML2。在这种情况下，硅层SL2可以不包括硼。例如，硅层SL2可以不包括硼，例如，硼原子。
第二外围接触插塞MC1可以在其上设置有外围线30。例如，外围线30可以接触第二外围接触插塞MC1。单元接触插塞MC2可以在其上设置有单元线32。例如，单元线3232可以接触单元接触塞MC2。
将理解的是，当元件被称为“连接”或“结合”到另一元件或者“在”另一元件“上”时，该元件可以直接连接或直接结合到另一元件或者直接在另一元件上，或者可以存在中间元件。相反，当元件被称为“直接连接”或“直接结合”到另一元件，或者被称为“接触”另一元件或“与”另一元件“接触”时，在接触点处不存在中间元件。
硼可以被掺杂以向包括在顶部电极UE中的半导体层提供导电性。硼具有两种天然存在的原子量为11的同位素11B和原子量为10的同位素10B。同位素10B占天然硼的约20％。当使用飞机将包含10B的半导体存储器装置输出到外国时，宇宙射线会分解半导体存储器装置中包括的10B原子，因此，半导体存储器装置会被损坏。这种现象可以称为空气缺陷。
在根据本实施例的半导体存储器装置中，顶部电极UE可以包括第一金属层ML1和第二金属层ML2，因此，顶部电极UE可以在其中具有减小的相对比例的半导体层(例如，硅锗层和/或硅层)。因此，顶部电极UE可以在其中具有减少的硼的绝对量。另外，硅层SL2中的硼的量可以小于硅锗层SL1中的硼的量，因此，例如，与具有不具备第一金属层ML1、第二金属层ML2和/或硅层SL2的顶部电极UE的结构的器件相比，顶部电极UE中的硼的绝对量可以减少。因此，减少根据给出的发明构思的半导体存储器装置的空气缺陷可以是可行的/有益的。
图4A至图4C图示了示出制造图3的半导体存储器装置的方法的剖视图。
参照图4A，可以提供具有单元阵列区域CAR和外围区域PER的半导体基底301。可以执行典型的工艺，以在半导体基底301上形成图2和图3的字线WL、位线BL、外围晶体管PTR、底部电极BE以及支撑图案SP1和SP2。
参照图4B，可以在半导体基底301的整个表面上顺序地堆叠介电层DL、第一金属层ML1、硅锗层SL1、第二金属层ML2和硅层SL2。介电层DL、第一金属层ML1、硅锗层SL1、第二金属层ML2和硅层SL2可以均通过执行原子层沉积(ALD)、化学气相沉积(CVD)或物理气相沉积(PVD)来形成。在形成硅锗层SL1的同时，硅锗层SL1可以原位掺杂有第一掺杂剂(例如，硼)。硅层SL2可以由非晶硅层形成。当硅层SL2包含第一掺杂剂时，可以在形成硅层SL2的同时原位掺杂第一掺杂剂(例如，硼)。
硅锗的晶粒可以使硅锗层SL1具有不平坦的表面。可以转移硅锗层SL1的表面轮廓，以使第二金属层ML2和硅层SL2也具有不平坦的表面。
在单元阵列区域CAR与外围区域PER之间的边界上或周围，第一支撑图案SP1和第二支撑图案SP2可以从最外面的底部电极BE的侧壁向外/横向突出。因此，将在下面讨论的顶部电极UE可以具有朝向外围区域PER横向突出的上侧壁。
在形成硅锗层SL1之后并且在堆叠第二金属层ML2之前，可以另外执行退火工艺以使硅锗层SL1结晶。在这种情况下，可以在约550℃或更低的温度下执行退火工艺，因此不会对介电层DL造成损坏。硅层SL2可以不经历用于结晶的退火工艺。
随后，可以在硅层SL2上形成掩模图案MK。掩模图案MK可以形成为覆盖硅层SL2的顶表面和侧表面。掩模图案MK可以是例如光致抗蚀剂图案或旋涂硬掩模(SOH)图案。掩模图案MK可以覆盖单元阵列区域CAR并暴露外围区域PER。掩模图案MK可以用作蚀刻掩模以从外围区域PER去除介电层DL、第一金属层ML1、硅锗层SL1、第二金属层ML2和硅层SL2，使得可以形成顶部电极UE并且可以暴露第二介电层LSr。
参照图4C，可以去除掩模图案MK。可以通过采用使用氧的灰化工艺来去除掩模图案MK。在该步骤中，硅层SL2可以用作用于防止第二金属层ML2氧化的保护掩模。当不存在硅层SL2时，氧会将第二金属层ML2氧化成金属氧化物以显著增大电阻，并且因此顶部电极UE可能难以用作电极。
参照图4C，可以去除掩模图案MK，以暴露顶部电极UE的顶表面和侧表面。可以在半导体基底301的整个表面上形成第二层间介电层IL2，以覆盖顶部电极UE。参照图3，第二层间介电层IL2可以经历抛光工艺(诸如，化学机械抛光(CMP))。抛光工艺可以暴露包括在顶部电极UE中的硅层SL2的顶表面SL2_U。在该步骤中，硅层SL2可以用作CMP停止层。由于硅层SL2用作CMP停止层，所以可以不暴露第二金属层ML2。因此，CMP设备不会被包括在第二金属层ML2中的金属污染。
抛光工艺可以使硅层SL2的顶表面SL2-U平坦化。例如，硅层SL2在其顶表面SL2-U处可以是相对平坦的，并且在其侧表面SL2-S处可以是不平坦的。例如，硅层SL2的顶表面SL2_U可以比硅层SL2的侧表面SL2_S平滑。第二层间介电层IL2可以覆盖外围区域PER。第三层间介电层IL3可以堆叠在第二层间介电层IL2和顶部电极UE上。可以执行典型的工艺以形成第二外围接触插塞MC1、单元接触插塞MC2、外围线30和单元线32。为了形成单元接触插塞MC2，可以蚀刻第三层间介电层IL3和硅层SL2以形成单元接触孔CTH。在该步骤中，因为硅层SL2具有平坦的顶表面SL2_U，所以单元接触孔CTH可以形成为具有均匀的深度。因此，本实施例可以有益于制造能够防止工艺缺陷且增加可靠性的半导体存储器装置。
图5示出了沿着图1的线M-M'截取的剖视图。
参照图5，根据本实施例的半导体存储器装置可以被构造为使得欧姆图案OP可以置于单元接触插塞MC2与硅层SL2之间。欧姆图案OP可以由金属硅化物(诸如，硅化钛)形成。单元接触插塞MC2的第二接触扩散停止图案BM2可以由包括钛层和氮化钛层的双层形成。
以下将描述制造图5的半导体存储器装置的方法。如上所述，可以形成单元接触孔CTH，以穿透第三层间介电层IL3和硅层SL2并暴露第二金属层ML2的顶表面，然后可以在单元接触孔CTH中和第三层间介电层IL3上顺序地共形形成用于第二接触扩散停止图案BM2的钛层和氮化钛层。当沉积钛层时，钛层和硅层SL2可以反应以形成欧姆图案OP。欧姆图案OP可以与单元接触插塞MC2的下侧壁接触。其它工艺可以与上面关于其它实施例讨论的那些工艺相同或类似。
图6图示了沿着图1的线M-M'截取的剖视图。
参照图6，根据本实施例的半导体存储器装置可以被构造为使得单元接触插塞MC2可以不与第二金属层ML2接触，并且可以与第二金属层ML2的顶表面向上间隔开。单元接触插塞MC2可以具有定位在硅层SL2中的底表面。欧姆图案OP可以置于单元接触插塞MC2与硅层SL2之间。欧姆图案OP可以与单元接触插塞MC2的下侧壁接触。可选地，欧姆图案OP可以与单元接触插塞MC2的底表面接触。在某些实施例中，如图6中所示，欧姆图案OP可以与单元接触插塞MC2的底表面和侧壁的下部接触。不同地，欧姆图案OP可以不与第二金属层ML2接触。在本实施例中，硅层SL2可以掺杂有硼。硅层SL2中掺杂的硼的量可以小于硅锗层SL1中掺杂的硼的量。例如，掺杂在硅层SL2中的硼的量可以是掺杂在硅锗层SL1中的硼的量的约0.01％至约90％。欧姆图案OP可以由金属硅化物(诸如，硅化钛)形成。单元接触插塞MC2的第二接触扩散停止图案BM2可以由包括钛层和氮化钛层的双层形成。其它构造可以与上面讨论的构造相同或类似。
图7图示了沿着图1的线M-M'截取的剖视图。
参照图7，根据本实施例的半导体存储器装置可以被构造为使得顶部电极UE可以例如在单元阵列区域CAR与外围区域PER之间的边界处具有倾斜的侧壁UE_S。第二金属层ML2可以在顶部电极UE的侧壁UE_S的上部上被暴露。第二金属层ML2的第一子金属层20和第二子金属层22可以在顶部电极UE的侧壁UE_S的上部上被同时暴露。例如，第二金属层ML2的第一子金属层20和第二子金属层22两者可以在顶部电极UE的侧壁UE_S的上部上被暴露。顶部电极UE的硅锗层SL1可以具有未被硅层SL2覆盖的上侧壁。例如，顶部电极UE的硅锗层SL1的一部分可以不与硅层SL2水平叠置。其它构造可以与参照图3、图5和图6中的一个或多个所讨论的构造相同或类似。
图8图示了示出制造图7的半导体存储器装置的方法的剖视图。
参照图8，当在图4B的步骤中形成掩模图案MK时，在单元阵列区域CAR上，可以形成掩模图案MK以覆盖硅层SL2的顶表面并暴露硅层SL2的侧表面。可以使用掩模图案MK作为蚀刻掩模，使得可以顺序地蚀刻硅层SL2、第二金属层ML2、硅锗层SL1、第一金属层ML1和介电层DL以形成顶部电极UE并在外围区域PER上暴露第二介电层LSr。在蚀刻工艺中，蚀刻目标层的深度的增加可能导致难以接近蚀刻剂，因此，顶部电极UE可以形成为具有倾斜的侧壁。后续工艺可以与上面关于其它实施例讨论的工艺相同。因此，可以制造图7的半导体存储器装置。
图9图示了沿着图1的线M-M'截取的剖视图。
参照图9，根据本实施例的半导体存储器装置可以被构造为使得第二金属层ML2和硅层SL2可以不覆盖而是暴露硅锗层SL1的侧壁。第二金属层ML2的侧壁ML2_S可以与硅层SL2的侧表面SL2_S竖直对齐。例如，第二金属层ML2的侧壁和硅层SL2的侧表面SL2_S可以位于沿第三方向X3和竖直方向延伸的同一平面上/在沿第三方向X3和竖直方向延伸的同一平面上延伸。第二金属层ML2的侧壁ML2_S和硅层SL2的侧表面SL2_S可以(例如，在第二方向X2上)比硅锗层SL1的上侧壁SL1_US横向突出得多。第一金属层ML1的下侧壁ML1_BS可以与硅锗层SL1的下侧壁SL1_BS竖直对齐。例如，第一金属层ML1的下侧壁ML1_BS和硅锗层SL1的下侧壁SL1_BS可以位于沿第三方向X3和竖直方向延伸的同一平面上/在沿第三方向X3和竖直方向延伸的同一平面上延伸。第二金属层ML2的侧壁ML2_S和硅层SL2的侧表面SL2_S可以不与第一金属层ML1的下侧壁ML1_BS和硅锗层SL1的下侧壁SL1_BS竖直叠置或对齐。第一金属层ML1的下侧壁ML1_BS和硅锗层SL1的下侧壁SL1_BS可以(例如，在第二方向X2上)比第二金属层ML2的侧壁ML2_S和硅层SL2的侧表面SL2_S横向突出得多。硅锗层SL1可以在其顶表面处是平坦的并且在其侧壁处是不平坦的。例如，硅锗层SL1的顶表面可以比硅锗层SL1的侧壁平滑。第二金属层ML2和硅层SL2可以具有相对平坦的顶表面。例如，第二金属层ML2的顶表面和硅层SL2的顶表面可以比硅锗层SL1的侧壁平滑。其它构造可以与上述其它实施例中讨论的构造相同或类似。
图10A至图10C图示了示出制造图9的半导体存储器装置的方法的剖视图。
参照图10A，可以在图4A的状态下在半导体基底301的整个表面上顺序地堆叠介电层DL、第一金属层ML1和硅锗层SL1。在形成硅锗层SL1的同时，硅锗层SL1可以原位掺杂有第一掺杂剂(例如，硼)。可以在硅锗层SL1上形成掩模图案MK。可以将掩模图案MK形成为覆盖硅锗层SL1的顶表面和侧表面。掩模图案MK可以是例如光致抗蚀剂图案或旋涂硬掩模(SOH)图案。掩模图案MK可以覆盖单元阵列区域CAR并暴露外围区域PER。可以将掩模图案MK用作蚀刻掩模以从外围区域PER去除介电层DL、第一金属层ML1和硅锗层SL1，使得可以暴露第二介电层LSr。
参照图10B，可以去除掩模图案MK，以暴露硅锗层SL1的顶表面和侧表面。可以通过采用使用氧的灰化工艺来去除掩模图案MK。在该步骤中，硅锗层SL1可以用作用于防止第一金属层ML1氧化的保护掩模。当不存在硅锗层SL1时，氧会将第一金属层ML1氧化成金属氧化物以显著增大电阻，并且因此顶部电极UE会难以用作电极。可以在半导体基底301的整个表面上形成第二层间介电层IL2，以覆盖硅锗层SL1。
参照图10C，第二层间介电层IL2可以经历抛光工艺(诸如，化学机械抛光(CMP))。抛光工艺可以暴露硅锗层SL1的顶表面。在该步骤中，硅锗层SL1可以用作CMP停止层。当硅锗层SL1用作CMP停止层时，第一金属层ML1可以不被暴露。因此，CMP设备不会被包括在第一金属层ML1中的金属污染。如图9中所示，抛光工艺可以使硅锗层SL1的顶表面变得平坦。例如，在抛光工艺之后，第二层间介电层IL2可以保留，以覆盖外围区域PER。
可以在硅锗层SL1和第二层间介电层IL2上顺序地堆叠第二金属层ML2和硅层SL2，然后可以执行蚀刻工艺以从外围区域PER去除第二金属层ML2和硅层SL2，并且暴露第二层间介电层IL2的顶表面。第二金属层ML2和硅层SL2可以保留在单元阵列区域CAR上，并且顶部电极UE可以由第一金属层ML1、硅锗层SL1、第二金属层ML2和硅层SL2构成。
参照图9，可以在硅层SL2和第二层间介电层IL2上堆叠第三层间介电层IL3。可以随后执行上面所讨论的工艺，以制造图9的半导体存储器装置。
在本实施例中，蚀刻第一金属层ML1和硅锗层SL1的步骤可以与蚀刻第二金属层ML2和硅层SL2的步骤不同。例如，第一金属层ML1和硅锗层SL1可以通过与如上所述的形成第二金属层ML2和硅层SL2的光刻工艺不同的光刻工艺形成。因此，可以以彼此不同的步骤形成用于蚀刻第一金属层ML1和硅锗层SL1的掩模图案和用于蚀刻第二金属层ML2和硅层SL2的掩模图案。因此，第一金属层ML1和硅锗层SL1的侧壁可以不与第二金属层ML2和硅层SL2的侧壁竖直叠置或对齐。
由于硅锗层SL1具有平坦的顶表面，所以第二金属层ML2和硅层SL2也可以形成为均具有平坦的顶表面。因此，当形成用于单元接触插塞MC2的单元接触孔CTH时，单元接触孔CTH可以形成为具有均匀的深度。因此，本实施例可以有益于制造能够防止工艺缺陷且增加可靠性的半导体存储器装置。如图9中所示，单元接触插塞MC2可以具有与第二金属层ML2(例如，第二子金属层22)接触的底表面。单元接触插塞MC2可以具有与硅层SL2接触的下侧壁。
根据给出的发明构思的一些实施例的半导体存储器装置可以包括顶部电极，该顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层。这种构造可以减少顶部电极中的硼的绝对量，所以可以减少或防止空气缺陷。另外，这种构造可以减少或防止半导体存储器装置的翘曲。顶部电极的硅层可以包括氢原子，以在半导体存储器装置的操作期间改善刷新特性。顶部电极可以包括导电粘合层，以最小化或防止第二金属层的分层。另外，顶部电极可以具有平坦的顶表面，以在形成用于单元接触插塞的单元接触孔时减小深度的变化。因此，本公开可以有益于提供具有增加的可靠性的半导体存储器装置。
在根据给出的发明构思的一些实施例的制造半导体存储器装置的方法中，在灰化工艺中，顶部电极的硅层和/或硅锗层可以用于保护第二金属层和/或第一金属层。因此，可以防止第二金属层和/或第一金属层氧化。此外，顶部电极的硅层和/或硅锗层可以用作CMP停止层，以防止CMP设施/设备污染。此外，可以执行CMP工艺以使顶部电极具有平坦的顶表面。当形成用于单元接触插塞的单元接触孔时，顶部电极的平坦顶表面可以有利于减少深度变化，这可以有利于防止工艺缺陷并提高良率。
尽管已经结合附图中示出的给出的发明构思的一些实施例描述了给出的发明构思，但是本领域技术人员将理解的是，在不脱离给出的发明构思的技术精神和基本特征的情况下，可以进行各种改变和修改。对于本领域技术人员将明显的是，在不脱离给出的发明构思的范围和精神的情况下，可以对其进行各种替换、修改和改变。图1至图10C的实施例可以彼此组合。

Claims (20)

1.一种半导体存储器装置，所述半导体存储器装置包括：
半导体基底，包括单元阵列区域和外围区域；
多个底部电极，在单元阵列区域上位于半导体基底上；
介电层，共形地覆盖所述底部电极的侧壁和顶表面；以及
顶部电极，位于介电层上并且位于所述底部电极之间，
其中，顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层，并且
其中，硅锗层中的硼的量大于硅层中的硼的量。
2.根据权利要求1所述的半导体存储器装置，其中，硅层的顶表面处的表面粗糙度小于硅层的侧表面处的表面粗糙度。
3.根据权利要求1所述的半导体存储器装置，其中，第二金属层包括面对硅锗层的导电粘合层。
4.根据权利要求3所述的半导体存储器装置，其中，导电粘合层由钛形成。
5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
层间介电层，覆盖顶部电极；以及
第一接触插塞，穿透层间介电层，以接触顶部电极，
其中，第一接触插塞的底表面与第二金属层接触，并且
其中，硅层不包括硼。
6.根据权利要求5所述的半导体存储器装置，所述半导体存储器装置还包括在硅层与第一接触插塞的侧表面之间的欧姆图案。
7.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
层间介电层，覆盖顶部电极的顶表面；以及
第一接触插塞，穿透层间介电层，以接触顶部电极，
其中，第一接触插塞的底表面位于硅层中，并且
其中，硅层包括硼。
8.根据权利要求7所述的半导体存储器装置，所述半导体存储器装置还包括在硅层与第一接触插塞的底表面之间的欧姆图案。
9.根据权利要求1所述的半导体存储器装置，其中，第一金属层的下侧壁、硅锗层的下侧壁、第二金属层的下侧壁和硅层的下侧壁与单元阵列区域和外围区域之间的边界相邻地彼此竖直对齐。
10.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括覆盖顶部电极的侧表面的层间介电层，
其中，第二金属层的上侧壁在与单元阵列区域和外围区域之间的边界相邻的区域中接触层间介电层。
11.根据权利要求1所述的半导体存储器装置，其中，第二金属层和硅层暴露硅锗层的侧表面。
12.根据权利要求1所述的半导体存储器装置，其中，第二金属层的侧表面和硅层的侧表面不与第一金属层的侧表面和硅锗层的侧表面竖直叠置。
13.一种半导体存储器装置，所述半导体存储器装置包括：
半导体基底，包括单元阵列区域和外围区域；
多个底部电极，在单元阵列区域上位于半导体基底上；
介电层，共形地覆盖所述底部电极的侧壁和顶表面；以及
顶部电极，位于介电层上并且位于所述底部电极之间，
其中，顶部电极包括顺序地堆叠的第一金属层、硅锗层、导电粘合层、第二金属层和硅层。
14.根据权利要求13所述的半导体存储器装置，其中，硅锗层中的硼的量大于硅层中的硼的量。
15.根据权利要求13所述的半导体存储器装置，所述半导体存储器装置还包括：
层间介电层，覆盖顶部电极；以及
第一接触插塞，穿透所述层间介电层，以接触顶部电极，
其中，第一接触插塞的底表面与第二金属层接触，并且
其中，硅层不包括硼。
16.一种半导体存储器装置，所述半导体存储器装置包括：
半导体基底，包括单元阵列区域和外围区域；
字线，在单元阵列区域上位于半导体基底中；
第一杂质区，在字线的一侧上位于半导体基底中；
第二杂质区，在字线的另一侧上位于半导体基底中；
位线，在单元阵列区域上设置在半导体基底上并且连接到第一杂质区，位线与字线交叉；
底部电极，在单元阵列区域上设置在半导体基底上并且连接到第二杂质区；
介电层，共形地覆盖底部电极的侧壁和顶表面；以及
顶部电极，位于介电层上，
其中，顶部电极包括顺序地堆叠的第一金属层、硅锗层、第二金属层和硅层，
其中，硅层的顶表面处的表面粗糙度等于或小于10nm均方根，并且
其中，硅层的侧表面处的表面粗糙度大于10nm均方根且等于或小于1,000nm均方根。
17.根据权利要求16所述的半导体存储器装置，其中，硅锗层中的硼的量大于硅层中的硼的量。
18.根据权利要求16所述的半导体存储器装置，所述半导体存储器装置还包括：
层间介电层，覆盖顶部电极；以及
第一接触插塞，穿透层间介电层，以接触顶部电极，
其中，第一接触插塞的底表面与第二金属层接触，并且
其中，硅层不包含硼。
19.根据权利要求16所述的半导体存储器装置，其中，顶部电极还包括在硅锗层与第二金属层之间的导电粘合层。
20.根据权利要求16所述的半导体存储器装置，其中，第二金属层的侧表面和硅层的侧表面不与第一金属层的侧表面和硅锗层的侧表面对齐。
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