JP2023079188A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2023079188A
JP2023079188A JP2022185728A JP2022185728A JP2023079188A JP 2023079188 A JP2023079188 A JP 2023079188A JP 2022185728 A JP2022185728 A JP 2022185728A JP 2022185728 A JP2022185728 A JP 2022185728A JP 2023079188 A JP2023079188 A JP 2023079188A
Authority
JP
Japan
Prior art keywords
electrode
substrate
reservoir capacitor
semiconductor device
dielectric layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2022185728A
Other languages
English (en)
Inventor
ジョン サム キム
Jung Sam Kim
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of JP2023079188A publication Critical patent/JP2023079188A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors with potential-jump barrier or surface barrier
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H01L29/945—Trench capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/56—Capacitors with a dielectric comprising a perovskite structure material the dielectric comprising two or more layers, e.g. comprising buffer layers, seed layers, gradient layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/50—Peripheral circuit region structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Abstract

【課題】基板と第２の電極との間にピラー状の第１の電極を配置し、キャパシタの表面積を増加させることができるリザーバーキャパシタを備える半導体装置及びその製造方法を提供すること。【解決手段】本実施形態に係るリザーバーキャパシタは、基板と、前記基板上部に配置されたピラー状の第１の電極と、前記基板及び第１の電極の上部に前記第１の電極の側面及び上部面をカバーリングする第２の電極と、前記第１の電極及び第２の電極の間に介在された誘電層とを備えることができる。【選択図】図２

Description

本発明は、半導体装置の製造方法に関し、詳細には、リザーバーキャパシタ（ｒｅｓｅｒｖｏｉｒ ｃａｐａｃｉｔｏｒ）を備える半導体装置及びその製造方法に関する。
半導体集積回路装置は、高集積化、低電圧化、及び高速化がその性能を予想する主な変数である。このような半導体集積回路装置は、低い電圧を求めながらも、様々なレベルの電源が求められている。しかし、よく知られているように、電源が半導体集積回路装置内に供給される場合、必然的にノイズが伴われ、前記ノイズは、素子の信号伝達特性、言い換えれば、遅延量を可変させる。
したがって、半導体集積回路装置の周辺領域にノイズ除去のためのキャパシタ、例えば、リザーバー（ｒｅｓｅｒｖｏｉｒ）キャパシタを形成している。
本発明の実施形態等は、基板と第２の電極との間にピラー状の第１の電極を配置し、キャパシタの表面積を増加させることができるリザーバーキャパシタを備える半導体装置及びその製造方法を提供する。
本実施形態に係るリザーバーキャパシタは、基板と、前記基板上部に配置されたピラー状の第１の電極と、前記基板及び第１の電極の間に介在された第１の誘電層と、前記基板及び第１の電極の上部に前記第１の電極の側面及び上部面をカバーリングする第２の電極と、前記第１の電極と第２の電極との間に介在された第２の誘電層と、前記基板と第２の電極との間に介在された第３の誘電層とを備えることができる。
本実施形態に係るリザーバーキャパシタの他の一例は、素子分離層及び素子分離層により画定される活性領域を備える基板と、前記基板に形成され、互いに離間配置された複数のトレンチと、前記トレンチの底面及び側壁をカバーリングする第１の誘電層と、前記第１の誘電層上に前記トレンチの一部が埋め込まれ、残りが前記基板上部へ突出されるピラー状の複数の第１の電極と、前記各第１の電極の上部面及び側面をカバーリングする第２の誘電層と、前記第１の電極間に露出された基板の一部をカバーリングする第３の誘電層と、前記第２の誘電層及び第３の誘電層上に形成された第２の電極とを備えることができる。
本実施形態に係る半導体装置は、セル領域及び周辺回路領域を備える基板と、前記セル領域の基板上にビットラインコンタクトプラグを備えるビットライン構造物と、前記周辺回路領域の基板上部に配置されたピラー状の第１の電極と、前記周辺回路領域の基板及び第１の電極の上部に前記第１の電極の側面及び上部面をカバーリングする第２の電極と、前記第１の電極と第２の電極との間に介在された第２の誘電層と、前記基板と第２の電極との間に介在された第３の誘電層とを備えることができる。
本実施形態に係る半導体装置の製造方法は、セル領域及び周辺回路領域を備える基板上にキャッピング層を形成するステップと、前記セル領域のキャッピング層を貫通して前記基板を露出させるビットラインコンタクトホール及び前記周辺回路領域のキャッピング層を貫通して前記基板を露出させる周辺トレンチを形成するステップと、前記ビットラインコンタクトホール及び周辺トレンチに導電物質をギャップフィルして予備ビットラインコンタクトプラグ及び第１の電極を形成するステップと、前記周辺回路領域の基板上にピラー状の第１の電極を備えるリザーバーキャパシタを形成するステップと、前記セル領域の基板上にビットラインコンタクトプラグを備えるビットライン構造物を形成するステップとを含むことができる。
本技術は、リザーバーキャパシタの表面積増加を介してキャパシタンスを改善するという効果がある。本技術は、リザーバーキャパシタのキャパシタンスを向上させて半導体装置の信頼性を改善するという効果がある。
本実施形態に係る半導体装置のリザーバーキャパシタを示した斜視図である。 本実施形態に係る半導体装置のリザーバーキャパシタを示した断面図である。 本実施形態に係る半導体装置を示した平面図である。 本実施形態に係る半導体装置を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。 本実施形態に係る半導体装置の製造方法を示した平面図である。 本実施形態に係る半導体装置の製造方法を示した断面図である。
本明細書において記載する実施形態等は、本発明の理想的な概略図である断面図、平面図、及びブロック図を参考して説明されるであろう。したがって、製造技術及び／又は許容誤差などにより例示図の形態が変形され得る。したがって、本発明の実施形態等は、図示された特定形態に制限されるものではなく、製造工程によって生成される形態の変化も含むものである。したがって、図面で例示された領域は、概略的な属性を有し、図面で例示された領域の形状は、素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのものではない。図面で表示された構成要素の大きさ及び相対的な大きさは、説明の明瞭性のために誇張されたものであることができる。明細書全体にわたって同一参照符号は、同一構成要素を称し、「及び／又は」は、言及されたアイテムの各々及び１つ以上の全ての組み合わせを含む。本明細書において、単数型は、文句で特に言及しない限り、複数型も含む。
本実施形態の半導体装置は、周辺回路領域に備えられるリザーバーキャパシタ（ｒｅｓｅｒｖｏｉｒ ｃａｐａｃｉｔｏｒ）を備えることができる。リザーバーキャパシタは、「デカップリングキャパシタ（ｄｅｃｏｕｐｌｉｎｇ ｃａｐａｃｉｔｏｒ）」と称されることもできる。リザーバーキャパシタは、例えば、電源電圧（ＶＤＤ）、接地電圧（ＶＳＳ）などのような様々な動作電圧間に存在するノイズ（ｎｏｉｓｅ）をフィルタリングするための素子である。リザーバーキャパシタは、高い容量を有するほど、安定的な動作電圧を供給できる。
図１は、本実施形態に係る半導体装置のリザーバーキャパシタを示した斜視図である。図２は、本実施形態に係る半導体装置のリザーバーキャパシタを示した断面図である。図１及び図２において同じ図面符号は、同じ構造体を指す。
図１及び図２に示されたように、本実施形態に係るリザーバーキャパシタは、複数のトレンチ１１２を備える基板１０１、トレンチ１１２に一部埋め込まれ、基板１０１上部へ突出されるピラー状（Ｐｉｌｌａｒ ｓｈａｐｅ）の第１の電極（ＬＥ；１１４’）、基板１０１と第１の電極（ＬＥ；１１４’）との間に介在された第１の誘電層１１３、基板１０１と第１の電極（ＬＥ；１１４’）上に位置し、第１の電極（ＬＥ；１１４’）の側面及び上部面をカバーリングする第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）、第１の電極（ＬＥ；１１４’）と第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）との間に介在された第２の誘電層１１５、及び基板１０１と第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）との間に介在された第３の誘電層１１６を備えることができる。そして、基板１０１及び各電極に電圧を印加するための第１ないし第３の配線ＭＬ１、ＭＬ２、ＭＬ３を備えることができる。各配線は、第１のコンタクトないし第３のコンタクトＣＴ１、ＣＴ２、ＣＴ３を介して基板１０１及び／又は各電極に電気的に連結される。
基板１０１は、半導体プロセシングに適した物質であることができる。基板１０１は、半導体基板を含むことができる。基板１０１は、シリコンを含有する物質からなることができる。基板１０１は、シリコン、単結晶シリコン、ポリシリコン、非晶質シリコン、シリコンゲルマニウム、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、炭素ドーピングされたシリコン、それらの組み合わせ、またはそれらの多層を含むことができる。基板１０１は、ゲルマニウムのような他の半導体物質を含むこともできる。基板１０１は、III／Ｖ族半導体基板、例えば、ＧａＡｓのような化合物半導体基板を含むこともできる。基板１０１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を含むこともできる。
第１の誘電層１１３は、基板１０１と第１の電極（ＬＥ；１１４’）との間に位置することができる。第１の誘電層１１３は、シリコン酸化物を含むことができる。第１の誘電層１１３は、熱酸化工程を介して形成されることができる。第１の誘電層１１３は、トレンチ１１２の側面及び底面をカバーリングするように形成されることができる。トレンチ１１２の側面に形成された第１の誘電層１１３は、トレンチ１１２の底面へ行くほど、厚みが増加する傾斜プロファイルを有することもできる。
第１の電極（ＬＥ；１１４’）は、基板１０１と第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）との間に位置することができる。第１の電極（ＬＥ；１１４’）は、複数個で構成されることができ、互いに一定間隔離間して配置されることができる。第１の電極（ＬＥ；１１４’）は、第１及び第２の誘電層１１３、１１５により基板１０１と第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）から離間することができる。
第２の誘電層１１５は、第１の電極（ＬＥ；１１４’）と第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）との間に位置することができる。第３の誘電層１１６は、基板１０１と第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）との間に位置することができる。第２の誘電層１１５及び第３の誘電層１１６は、シリコン酸化物を含むことができる。第２の誘電層１１５及び第３の誘電層１１６は、同時に形成されることができる。第２の誘電層１１５及び第３の誘電層１１６は、熱酸化工程を介して形成されることができる。
第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）は、導電物質を含むことができる。第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）は、半導体物質と金属物質の積層構造を含むことができる。
第１ないし第３の配線ＭＬ１、ＭＬ２、ＭＬ３は、第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）より高いレベルに位置することができる。第１ないし第３の配線ＭＬ１、ＭＬ２、ＭＬ３は、各々同一レベルまたは異なるレベルに位置することができる。第１の配線ＭＬ１は、複数の第１の電極（ＬＥ；１１４’）に接続することができる。第１のコンタクトＣＴ１は、第１の配線ＭＬ１と複数の第１の電極（ＬＥ；１１４’）とを電気的に連結することができる。第２の配線ＭＬ２は、第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）に接続することができる。第２のコンタクトＣＴ２は、第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）と第２の配線ＭＬ２とを電気的に連結することができる。第３の配線ＭＬ３は、基板１０１に接続することができる。第３のコンタクトＣＴ３は、第３の配線ＭＬ３と基板１０１とを電気的に連結することができる。
また、リザーバーキャパシタの両側の基板１０１には不純物領域１２０が形成され得る。
比較例として、従来の平板型ＭＯＳキャパシタのキャパシタンスは、基板、基板上部に形成されるプラナー（Ｐｌａｎａｒ）構造の第２の電極及び基板と第２の電極との間に位置する誘電層で構成される。これに対し、本実施形態に係るリザーバーキャパシタは、基板１０１と第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）との間にピラー状の第１の電極（ＬＥ；１１４’）を形成することにより、キャパシタの表面積増加によるキャパシタンス増加の効果を得ることができる。
具体的に説明すれば、本実施形態に係るリザーバーキャパシタのキャパシタンスは、基板１０１、第１の誘電層１１３、及び第１の電極（ＬＥ；１１４’）を介しての第１のキャパシタンスＣ１、第１の電極（ＬＥ；１１４’）、第２の誘電層１１５、及び第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）を介しての第２のキャパシタンスＣ２、そして、基板１０１、第３の誘電層１１６、及び第２の電極構造物（ＵＥ；１１７、１１８’、１１９’）を介しての第３のキャパシタンスＣ３の合計で構成されることができる。
本実施形態のリザーバーキャパシタは、３または４個の第１の電極（ＬＥ；１１４’）を図示しているが、これに限定されない。１つのリザーバーキャパシタに含まれる第１の電極の数、第１の電極間の間隔、各第１の電極の高さ及び幅は、必要に応じて調節されることができる。
図３は、本実施形態に係る半導体装置を示した平面図である。図４は、本実施形態に係る半導体装置を示した断面図である。図４は、図３のＡ－Ａ’、Ｂ－Ｂ’、及びＣ－Ｃ’線に沿った断面図である。
図３に示すように、半導体装置１００は、複数のメモリセルが形成されるセル領域Ｒ１とリザーバーキャパシタが形成される周辺回路領域Ｒ２とを備えることができる。セル領域Ｒ１と周辺回路領域Ｒ２とは、素子分離層１０２（図４参照）により分離されることができる。
セル領域Ｒ１は、ワードライン、ビットライン、及びキャパシタなどを含むことができる。セル領域Ｒ１は、データを格納するためのメモリセル領域であって、ワードラインとビットラインを選択することによって駆動することができる。
セル領域Ｒ１は、素子分離層１０２及び素子分離層１０２により画定される複数の活性領域１０３を備えることができる。各活性領域１０３は、長軸と短軸を有する島状（Ｉｓｌａｎｄ ｓｈａｐｅ）であることができる。各活性領域１０３は、素子分離層１０２により一定間隔で離間することができる。セル領域Ｒ１は、活性領域１０３の短軸方向に沿って延び、埋め込みゲート構造物ＢＧで構成されたワードライン及びワードラインに垂直な方向、すなわち、活性領域１０３の長軸方向に沿って延びるビットライン構造物ＢＬなどを備えることができる。セル領域Ｒ１は、データを格納するためのメモリセル領域でであって、ワードラインとビットラインを選択することによって駆動することができる。
周辺回路領域Ｒ２は、セル領域Ｒ１の周辺に形成されて、メモリセルを駆動及び制御するための回路領域で構成される。特に、本実施形態の周辺回路領域Ｒ２は、電源電圧（ＶＤＤ）、接地電圧（ＶＳＳ）などのような様々な動作電圧間に存在するノイズ（ｎｏｉｓｅ）をフィルタリングするためのリザーバーキャパシタを備えることができる。本実施形態では、説明の都合上、１つのリザーバーキャパシタを図示する。
図４に示すように、本実施形態に係る半導体装置は、セル領域Ｒ１及び周辺回路領域Ｒ２を備えることができる。
セル領域Ｒ１は、基板１０１内に位置する埋め込みゲート構造物ＢＧ及び基板１０１上部に形成されるビットライン構造物ＢＬを備えることができる。
埋め込みゲート構造物ＢＧは、ゲートトレンチ１０５、ゲートトレンチ１０５の底面と側壁をカバーリングするゲート絶縁層１０６、ゲート絶縁層１０６上でゲートトレンチ１０５を部分的に満たす埋め込みゲート電極１０７、埋め込みゲート電極１０７上に形成されたゲートキャッピング層１０８を備えることができる。埋め込みゲート構造物ＢＧの両側基板１０１にはソース／ドレイン領域１０９、１１０が形成され得る。
ビットライン構造物ＢＬは、ビットラインコンタクトプラグ１１４、ビットラインコンタクトプラグ１１４上のビットライン１１８、１１９、及びビットライン１１８、１１９上のビットラインハードマスク１２０を備えることができる。ビットラインコンタクトプラグ１１４は、埋め込みゲート構造物ＢＧ間のソース／ドレイン領域１０９に接続されることができる。
周辺回路領域Ｒ２は、素子分離層１０２によりセル領域Ｒ１と分離されることができる。周辺回路領域Ｒ２には、複数の周辺トレンチ１１２を備える基板１０１、周辺トレンチ１１２に一部埋め込まれ、基板１０１上部へ突出されるピラー状（Ｐｉｌｌａｒ ｓｈａｐｅ）の第１の電極１１４’、基板１０１と第１の電極１１４’との間に介在された第１の誘電層１１３、基板１０１と第１の電極１１４’上に位置し、第１の電極１１４’の側面及び上部面をカバーリングする第２の電極構造物１１７、１１８’、１１９’、第１の電極１１４’と第２の電極構造物１１７、１１８’、１１９’との間に介在された第２の誘電層１１５、及び基板１０１と第２の電極構造物１１７、１１８’、１１９’との間に介在された第３の誘電層１１６を備えることができる。そして、基板１０１及び各電極に電圧を印加するための第１ないし第３の配線ＭＬ１、ＭＬ２、ＭＬ３を備えることができる。各配線は、第１のコンタクトないし第３のコンタクトＣＴ１、ＣＴ２、ＣＴ３を介して基板１０１及び各電極に電気的に連結される。
第１の誘電層１１３は、基板１０１と第１の電極１１４’との間に位置することができる。第１の誘電層１１３は、シリコン酸化物を含むことができる。第１の誘電層１１３は、熱酸化工程を介して形成されることができる。第１の誘電層１１３は、トレンチ１１２の側面及び底面をカバーリングするように形成されることができる。トレンチ１１２の側面に形成された第１の誘電層１１３は、トレンチ１１２の底面へ行くほど厚みが増加する傾斜プロファイルを有することもできる。
第１の電極１１４’は、基板１０１と第２の電極構造物１１７、１１８’、１１９’との間に位置することができる。第１の電極１１４’は、複数個で構成されることができ、互いに一定間隔離間して配置されることができる。第１の電極１１４’は、第１及び第２の誘電層１１３、１１５により基板１０１と第２の電極構造物１１７、１１８’、１１９’から離間することができる。
第２の誘電層１１５は、第１の電極１１４’と第２の電極構造物１１７、１１８’、１１９’との間に位置することができる。第３の誘電層１１６は、基板１０１と第２の電極構造物１１７、１１８’、１１９’との間に位置することができる。第２の誘電層１１５及び第３の誘電層１１６は、シリコン酸化物を含むことができる。第２の誘電層１１５及び第３の誘電層１１６は、同時に形成されることができる。第２の誘電層１１５及び第３の誘電層１１６は、熱酸化工程を介して形成されることができる。
第２の電極構造物１１７、１１８’、１１９’は、導電物質を含むことができる。第２の電極構造物１１７、１１８’、１１９’は、半導体物質と金属物質の積層構造を含むことができる。
第１ないし第３の配線ＭＬ１、ＭＬ２、ＭＬ３は、第２の電極構造物１１７、１１８’、１１９’より高いレベルに位置することができる。第１ないし第３の配線ＭＬ１、ＭＬ２、ＭＬ３は、各々同一レベルまたは異なるレベルに位置することができる。第１の配線ＭＬ１は、複数の第１の電極１１４’に接続することができる。第１のコンタクトＣＴ１は、第１の配線ＭＬ１と複数の第１の電極１１４’とを電気的に連結することができる。第２の配線ＭＬ２は、第２の電極構造物１１７、１１８’、１１９’に接続することができる。第２のコンタクトＣＴ２は、第２の電極構造物１１７、１１８’、１１９’と第２の配線ＭＬ２とを電気的に連結することができる。第３の配線ＭＬ３は、基板１０１に接続することができる。第３のコンタクトＣＴ３は、第３の配線ＭＬ３と基板１０１とを電気的に連結することができる。第３のコンタクトＣＴ３は、不純物領域１２０に接触することができる。
本実施形態に係るリザーバーキャパシタのキャパシタンスは、基板１０１、第１の誘電層１１３、及び第１の電極１１４’を介しての第１のキャパシタンスＣ１、第１の電極１１４’、第２の誘電層１１５、及び第２の電極構造物１１７、１１８’、１１９’を介しての第２のキャパシタンスＣ２、そして、基板１０１、第３の誘電層１１６、及び第２の電極構造物１１７、１１８’、１１９’を介しての第３のキャパシタンスＣ３の合計で構成されることができる。
セル領域Ｒ１のビットラインコンタクトプラグ１１４と周辺回路領域Ｒ２の第１の電極１１４’とは、同一レベルに位置することができる。セル領域Ｒ１のビットラインコンタクトプラグ１１４と周辺回路領域Ｒ２の第１の電極１１４’とは、同一物質で形成されることができる。ビットラインコンタクトプラグ１１４と第１の電極１１４’とは、１回のギャップフィル工程を介して同時に形成されることができる。
図５Ａ～図１８Ｂは、本実施形態に係る半導体装置の製造方法を示した平面図等及び断面図等である。図５Ａ～図１８Ｂにおいて、各Ａ図は平面図であり、各Ｂ図は、Ａ図のＡ－Ａ’線、Ｂ－Ｂ’線、及びＣ－Ｃ’線に沿った断面図である。
図５Ａ及び図５Ｂに示されたように、セル領域Ｒ１及び周辺回路領域Ｒ２を含む基板１１が提供され得る。
基板１１は、素子分離層１２及び素子分離層１２により画定された活性領域１３を備えることができる。活性領域１３は、素子分離層１２により一定間隔で離間することができる。素子分離層１２によりセル領域Ｒ１及び周辺回路領域Ｒ２が分離され得る。
基板１１は、半導体プロセシングに適した物質であることができる。基板１１は、半導体基板を含むことができる。基板１１は、シリコンを含有する物質からなることができる。基板１１は、シリコン、単結晶シリコン、ポリシリコン、非晶質シリコン、シリコンゲルマニウム、単結晶シリコンゲルマニウム、多結晶シリコンゲルマニウム、炭素ドーピングされたシリコン、それらの組み合わせ、またはそれらの多層を含むことができる。基板１１は、ゲルマニウムのような他の半導体物質を含むこともできる。基板１１は、III／Ｖ族半導体基板、例えば、ＧａＡｓのような化合物半導体基板を含むこともできる。基板１１は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板を含むこともできる。
素子分離層１２は、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）工程により形成されることができる。ＳＴＩ工程は、次のとおりである。基板１１をエッチングして分離トレンチ（図面符号省略）を形成する。分離トレンチは、絶縁物質で満たされ、これにより、素子分離層１２が形成される。素子分離層１２は、シリコン酸化物、シリコン窒化物、またはこれらの組み合わせを含むことができる。化学気相蒸着（ＣＶＤ）または他の蒸着工程は、絶縁物質で分離トレンチを満たすのに使用されることができる。ＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｓｌｉｓｈｉｎｇ）のような平坦化工程（ｐｌａｎａｒｉｚａｔｉｏｎ ｐｒｏｃｅｓＳ）が付加的に使用され得る。
次に、セル領域Ｒ１の基板１１内に埋め込みゲート構造物ＢＧが形成され得る。埋め込みゲート構造物ＢＧは、ゲートトレンチ１５、ゲートトレンチ１５の底面と側壁をカバーリングするゲート絶縁層１６、ゲート絶縁層１６上でゲートトレンチ１５を部分的に満たす埋め込みゲート電極１７、埋め込みゲート電極１７上に形成されたゲートキャッピング層１８を備えることができる。
埋め込みゲート構造物ＢＧを形成する方法は、次のとおりである。
まず、セル領域Ｒ１の基板１１内にゲートトレンチ１５が形成され得る。ゲートトレンチ１５は、活性領域１３及び素子分離層１２を横断するライン状を有することができる。ゲートトレンチ１５は、基板１１上にマスクパターン（図示せず）を形成し、マスクパターンをエッチングマスクとして利用したエッチング工程により形成されることができる。ゲートトレンチ１５を形成するために、エッチング障壁としてハードマスク層１４が使用され得る。ハードマスク層１４は、マスクパターンによりパターニングされた形状であることができる。ハードマスク層１４は、周辺回路領域Ｒ２の基板全面をカバーリングできる。ハードマスク層１４は、シリコン酸化物を含むことができる。ハードマスク層１４は、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を含むことができる。ゲートトレンチ１５の底面は、素子分離層１２の底面より高いレベルであることができる。
図示していないが、セル領域Ｒ１の素子分離層１２の一部をリセスさせてゲートトレンチ１５下の活性領域１３を突出させることができる。ゲートトレンチ１５下の素子分離層１２を選択的にリセスさせることができる。これにより、ゲートトレンチ１５下のフィン領域（ｆｉｎ ｒｅｇｉｏｎ、図示せず）が形成され得る。フィン領域は、チャネル領域の一部になることができる。
次に、ゲートトレンチ１５の底面及び側壁上にゲート絶縁層１６が形成され得る。ゲート絶縁層１６を形成する前に、ゲートトレンチ１５表面のエッチング損傷を治すことができる。例えば、熱酸化処理により犠牲酸化物を形成した後、犠牲酸化物を除去できる。
ゲート絶縁層１６は、熱酸化工程（Ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）により形成されることができる。例えば、ゲートトレンチ１５の底及び側壁を酸化させてゲート絶縁層１６を形成できる。
他の実施形態において、ゲート絶縁層１６は、化学気相蒸着（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）または原子層蒸着（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）などの蒸着法により形成されることができる。ゲート絶縁層１６は、高誘電率物質（Ｈｉｇｈ－ｋ ｍａｔｅｒｉａｌ）、酸化物、窒化物、酸化窒化物、またはこれらの組み合わせを含むことができる。高誘電率物質は、ハフニウム酸化物質を含むことができる。ハフニウム含有物質は、ハフニウム酸化物、ハフニウムシリコン酸化物、ハフニウムシリコン酸化窒化物、またはそれらの組み合わせを含むことができる。他の実施形態において、高誘電率物質は、ランタン酸化物、ランタンアルミニウム酸化物、ジルコニウム酸化物、ジルコニウムシリコン酸化物、ジルコニウムシリコン酸化窒化物、アルミニウム酸化物、及びそれらの組み合わせを含むことができる。
他の実施形態において、ゲート絶縁層１６は、ライナーポリシリコンを蒸着した後、ライナーポリシリコン層をラジカル酸化させて形成することができる。
さらに他の実施形態において、ゲート絶縁層１６は、ライナーシリコン窒化物層を形成した後、ライナーシリコン窒化物層をラジカル酸化させて形成することもできる。
次に、ゲート絶縁層１６上に埋め込みゲート電極１７が形成され得る。埋め込みゲート電極１７を形成するために、ゲートトレンチ１５を満たすように導電層（図示せず）を形成した後、リセッシング工程を行うことができる。リセッシング工程は、エッチバック（ｅｔｃｈｂａｃｋ）工程で行うか、またはＣＭＰ（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）工程及びエッチバック工程を順次行うことができる。埋め込みゲート電極１７は、ゲートトレンチ１５を部分的に満たすリセスされた形状を有することができる。すなわち、埋め込みゲート電極１７の上部表面は、活性領域１３の上部表面より低いレベルであることができる。埋め込みゲート電極１７は、金属、金属窒化物、またはこれらの組み合わせを含むことができる。例えば、埋め込みゲート電極１７は、チタン窒化物（ＴｉＮ）、タングステン（Ｗ）、またはチタン窒化物／タングステン（ＴｉＮ／Ｗ）スタックで形成されることができる。チタン窒化物／タングステン（ＴｉＮ／Ｗ）スタックは、チタン窒化物をコンフォーマルに形成した後、タングステンを用いてゲートトレンチ１５を部分的に満たす構造であることができる。埋め込みゲート電極１７としてチタン窒化物は、単独で使用されることができ、これを「ＴｉＮ Ｏｎｌｙ」構造の埋め込みゲート電極１７と称することができる。埋め込みゲート電極１７として、チタン窒化物／タングステン（ＴｉＮ／Ｗ）スタックとポリシリコン層のダブルゲート構造が使用されることもできる。
次に、埋め込みゲート電極１７を含む基板全面にキャッピング層１８、１８Ａが形成され得る。キャッピング層１８、１８Ａは、絶縁物質を含む。キャッピング層１８、１８Ａは、シリコン窒化物を含むことができる。他の実施形態において、キャッピング層１８、１８Ａは、シリコン酸化物を含むことができる。さらに他の実施形態において、キャッピング層１８、１８Ａは、ＮＯＮ（Ｎｉｔｒｉｄｅ－Ｏｘｉｄｅ－Ｎｉｔｒｉｄｅ）構造であることができる。
キャッピング層１８、１８Ａは、埋め込みゲート電極１７上でゲートトレンチ１５をギャップフィルするゲートキャッピング層１８とハードマスク層１４上部をカバーリングする保護キャッピング層１８Ａとに区分されることができる。ゲート絶縁層１６、埋め込みゲート電極１７、及びゲートキャッピング層１８により埋め込みゲート構造物ＢＧが形成され得る。
保護キャッピング層１８Ａの上部表面は、ハードマスク層１４の上部表面より高いレベルであることができる。保護キャッピング層１８Ａは、ハードマスク層１４及び埋め込みゲート構造物ＢＧを共にカバーリングすることができる。
次に、埋め込みゲート構造物ＢＧの両側基板１１にソース／ドレイン領域１９、２０が形成され得る。ソース／ドレイン領域１９、２０は、インプラント（Ｉｍｐｌａｎｔａｔｉｏｎ）などのドーピング工程により形成されることができる。隣り合う埋め込みゲート構造物ＢＧ間のソース／ドレイン領域１９は、ビットラインコンタクトプラグが接続される領域であることができる。埋め込みゲート構造物ＢＧ外側のソース／ドレイン領域２０は、ストレージノードコンタクトプラグが接続される領域であることができる。
図６Ａ及び図６Ｂに示されたように、セル領域Ｒ１にビットラインコンタクトホール２１が形成され得るし、周辺回路領域Ｒ２に複数の周辺トレンチ２１’が形成され得る。
ビットラインコンタクトホール２１は、隣り合う埋め込みゲート構造物ＢＧ間に配置されることができる。周辺トレンチ２１’は、周辺回路領域Ｒ２の活性領域１３内に一定間隔離間して配置されることができる。
ビットラインコンタクトホール２１及び周辺トレンチ２１’を形成するために、コンタクトマスク（図示せず）を用いて保護キャッピング層１８Ａ及びハードマスク層１４をエッチングすることができる。ビットラインコンタクトホール２１及び周辺トレンチ２１’は、同時に形成されることができる。すなわち、ビットラインコンタクトホール２１及び周辺トレンチ２１’は、セル領域Ｒ１及び周辺回路領域Ｒ２をカバーリングし、セル領域Ｒ１及び周辺回路領域Ｒ２に各々ビットラインコンタクトホール領域及び周辺トレンチ領域を画定するコンタクトマスクを用いて、セル領域Ｒ１及び周辺回路領域Ｒ２の保護キャッピング層１８Ａ及びハードマスク層１４を同時にエッチングすることができる。他の実施形態において、ビットラインコンタクトホール２１及び周辺トレンチ２１’は、それぞれのマスク工程を介して順次形成されることもできる。
ビットラインコンタクトホール２１によりセル領域Ｒ１の基板１１の一部分が露出され得る。ビットラインコンタクトホール２１は。一定線幅で制御された直径を有することができる。ビットラインコンタクトホール２１は、セル領域Ｒ１の活性領域１３の一部分を露出させる形態になることができる。ビットラインコンタクトホール２１は、セル領域Ｒ１の活性領域１３の短軸の幅よりより大きい直径を有する。したがって、ビットラインコンタクトホール２１を形成するためのエッチング工程でセル領域Ｒ１の素子分離層１２及び活性領域１３の一部がエッチングされ得る。すなわち、ビットラインコンタクトホール２１下の素子分離層１２及び活性領域１３が一定深さリセスされ得る。これにより、ビットラインコンタクトホール２１の底部を基板１１内部へ拡張させることができる。
周辺トレンチ２１’により周辺回路領域Ｒ２の基板１１が一定深さリセスされ得る。本実施形態において周辺トレンチ２１’の線幅は、ビットラインコンタクトホール２１の線幅より小さいことができる。他の実施形態において、周辺トレンチ２１’の線幅は、ビットラインコンタクトホール２１の線幅と同一であるか、ビットラインコンタクトホール２１の線幅より大きいこともできる。本実施形態において、隣接した周辺トレンチ２１’間の間隔は、隣接したビットラインコンタクトホール２１間の間隔より狭いことができる。他の実施形態において、隣接した周辺トレンチ２１’間の間隔は、隣接したビットラインコンタクトホール２１間の間隔と同一であるか、ビットラインコンタクトホール２１間の間隔より広いこともできる。周辺トレンチ２１’の線幅、周辺トレンチ２１’の深さ、周辺回路領域Ｒ２の活性領域１３内に配置される周辺トレンチ２１’の数は、必要に応じて調節されることができる。
図７Ａ及び図７Ｂに示されたように、周辺トレンチ２２により露出された周辺回路領域Ｒ２の基板１１表面に第１の誘電層２２を形成できる。第１の誘電層２２は、シリコン酸化物を含むことができる。第１の誘電層２２は、熱酸化工程を介して形成されることができる。第１の誘電層２２は、酸素（Ｏ２）雰囲気で急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ；ＲＴＡ）工程を介して形成されることができる。第１の誘電層２２は、周辺トレンチ２２内の基板１１表面に局部的に形成されることができる。第１の誘電層２２は、周辺トレンチ２２の底面及び側壁に同一厚みで図示されたが、周辺トレンチ２２の底面の厚みより周辺トレンチ２２の側壁の厚みがより厚く形成されることもできる。他の実施形態において、周辺トレンチ２２の側壁に形成された第１の誘電層２２は、底面に近いほど厚みが増加する傾斜プロファイル（ｓｌｏｐｅ ｐｒｏｆｉｌｅ）を有することもできる。
このとき、ビットラインコンタクトホール２１により露出されたセル領域Ｒ１の基板１１表面にもシリコン酸化物２２’が形成され得る。
図８Ａ及び図８Ｂに示されたように、第１のセルオープンマスク２３を形成できる。第１のセルオープンマスク２３は、周辺回路領域Ｒ２の構造物をカバーリングすることができる。第１のセルオープンマスク２３は、フォトレジスト（ｐｈｏｔｏ ｒｅｓｉｓｔ）を含むことができる。
次いで、セル領域Ｒ１の基板１１表面に形成されたシリコン酸化物（２２’、図６Ｂ参照）を除去できる。
次いで、第１のセルオープンマスク２３を除去できる。
図９Ａ及び図９Ｂに示されたように、セル領域Ｒ１のビットラインコンタクトホール２１をギャップフィルする予備ビットラインコンタクトプラグ２４Ａ及び周辺回路領域Ｒ２の周辺トレンチ２１’をギャップフィルする第１の電極２４’を形成できる。
予備ビットラインコンタクトプラグ２４Ａ及び第１の電極２４’を形成する工程は、次のとおりである。
まず、セル領域Ｒ１のビットラインコンタクトホール２１及び保護キャッピング層１８Ａと周辺回路領域Ｒ２の周辺トレンチ２１’及び保護キャッピング層１８Ａ上にプラグ導電層（図示せず）を形成できる。プラグ導電層は、セル領域Ｒ１のビットラインコンタクトプラグ及び周辺回路領域Ｒ２の第１の電極に適用されることができる。プラグ導電層は、保護キャッピング層１８Ａに対してエッチング選択比を有する物質を含むことができる。プラグ導電層は、シリコン物質を含むことができる。プラグ導電層は、ポリシリコンを含むことができる。プラグ導電層は、不純物がドーピングされたポリシリコンを含むことができる。
次いで、セル領域Ｒ１のビットラインコンタクトホール２１及び周辺回路領域Ｒ２の周辺トレンチ２１’内にプラグ導電層が残留するようにプラグ導電層をエッチングすることができる。プラグ導電層は、エッチバック工程またはＣＭＰ工程を介してエッチングされることができる。プラグ導電層のエッチング停止ターゲットは、保護キャッピング層１８Ａであることができる。すなわち、保護キャッピング層１８Ａ上のプラグ導電層が全て除去されるまでエッチング工程を進むことができる。エッチング工程後には、洗浄工程（Ｃｌｅａｎｉｎｇ ｐｒｏｃｅｓｓ）が進まれ得る。
図１０Ａ～図１２Ｂに示されたように、セル領域Ｒ１の予備ビットラインコンタクトプラグ２４Ａと保護キャッピング層１８Ａ及び周辺回路領域Ｒ２の第１の電極２１’と保護キャッピング層１８Ａをカバーリングするセル保護層２５を形成できる。セル保護層２５は、セル領域Ｒ１の予備ビットラインコンタクトプラグ２４Ａの酸化を防止する役割をすることができる。セル保護層２５は、絶縁物質を含むことができる。セル保護層２５は、シリコン窒化物を含むことができる。
次いで、セル領域Ｒ１のセル保護層２５上に周辺オープンマスク２６を形成できる。周辺オープンマスク２６により周辺回路領域Ｒ２のセル保護層２５が露出され得る。周辺オープンマスク２６は、フォトレジストを含むことができる。
次いで、周辺オープンマスク２６を用いて周辺回路領域Ｒ２のセル保護層２５をエッチングすることができる。
したがって、周辺回路領域Ｒ２は、第１の電極２４’及び保護キャッピング層１８Ａが露出され得る。
次いで、周辺オープンマスク２６を用いて周辺回路領域Ｒ２の保護キャッピング層１８Ａ及びハードマスク層１４をエッチングすることができる。したがって、周辺回路領域Ｒ２は、基板１１の表面が露出され得る。第１の電極２４’は、一部が基板１１内に埋め込まれ、一部が基板１１上部へ突出されたピラー状（Ｐｉｌｌａｒ ｓｈａｐｅ）で残留することができる。
次いで、周辺オープンマスク２６を除去できる。
図１３Ａ及び図１３Ｂに示されたように、第１の電極２４’の上部面及び側壁をカバーリングする第２の誘電層２７及び周辺回路領域Ｒ２の露出された基板１１表面をカバーリングする第３の誘電層２８を形成できる。
第２の誘電層２７及び第３の誘電層２８は、シリコン酸化物を含むことができる。第２の誘電層２７及び第３の誘電層２８は、熱酸化工程を介して同時に形成されることができる。第２の誘電層２７及び第３の誘電層２８は、酸素（Ｏ２）雰囲気で急速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ；ＲＴＡ）工程を介して形成されることができる。
図１４Ａ及び図１４Ｂに示されたように、セル領域Ｒ１のセル保護層２５及び周辺回路領域Ｒ２の第２及び第３の誘電層２７、２８上に周辺導電層２９Ａを形成できる。周辺導電層２９Ａは、少なくとも第１の電極２４’の上部面より高いレベルの上部面を有するように形成されることができる。周辺導電層２９Ａは、シリコン物質を含むことができる。周辺導電層２９Ａは、ポリシリコンを含むことができる。周辺導電層２９Ａは、不純物がドーピングされたポリシリコンを含むことができる。
図１５Ａ～図１６Ｂに示されたように、周辺回路領域Ｒ２の周辺導電層２９Ａ上に第２のセルオープンマスク３０を形成できる。第２のセルオープンマスク３０によりセル領域Ｒ１の周辺導電層２９Ａが露出され得る。第２のセルオープンマスク３０は、フォトレジストを含むことができる。
次いで、第２のセルオープンマスク３０を用いてセル領域Ｒ１の周辺導電層２９Ａ及びセル保護層２５をエッチングすることができる。したがって、周辺回路領域Ｒ１にのみ周辺導電層２９Ｂが残留することができる。
したがって、セル領域Ｒ１は、保護キャッピング層１８Ａ及び予備ビットラインコンタクトプラグ２４Ａが露出され得る。
図示されていないが、予備ビットラインコンタクトプラグ２４Ａの上部面が保護キャッピング層１８Ａの上部面より低いレベルに位置するように、予備ビットラインコンタクトプラグ２４Ａを一定深さリセスすることができる。
次いで、第２のセルオープンマスク３０を除去できる。
図１７Ａ～図１８Ｂに示されたように、セル領域Ｒ１の保護キャッピング層１８Ａ及び予備ビットラインコンタクトプラグ２４Ａと周辺回路領域Ｒ２の周辺導電層２９Ｂ上にビットライン導電層３１Ａ、３２Ａを形成できる。ビットライン導電層３１Ａ、３２Ａは、セル領域Ｒ１のビットラインと周辺回路領域Ｒ２の第２の電極として作用することができる。ビットライン導電層３１Ａ、３２Ａは、金属含有物質を含むことができる。ビットライン導電層３１Ａ、３２Ａは、金属、金属窒化物、金属シリサイド、またはこれらの組み合わせを含むことができる。例えば、ビットライン導電層３１Ａ、３２Ａは、バリア層３１Ａ及び電極層３２Ａの積層構造を含むことができる。
バリア層３１Ａは、多層で構成されることができる。例えば、バリア層３１Ａは、チタン層Ｔｉ、タングステン窒化物（ＷＮ）、及びタングステンシリコンナイトライド（ＷＳｉＮ）の積層構造で構成されることができる。例えば、電極層３２Ａは、タングステン（Ｗ）を含むことができる。チタン層Ｔｉは、接着層として機能することができる。また、下部周辺導電層２９Ｂとシリサイド（ＴｉＳｉ）を形成することにより、タングステン窒化物層（ＷＮ）と周辺導電層２９Ｂとの間にシリコン窒化物が形成されることを防止する役割をすることができる。タングステン窒化物層（ＷＮ）は、電極層３２Ａからタングステン（Ｗ）が下部周辺導電層２９Ｂへ拡散されることを防止する役割をすることができる。また、下部チタン層Ｔｉとチタン窒化物（ＴｉＮ）を形成して、下部周辺導電層２９Ｂからボロン（ｂｏｒｏｎ）が上部へ拡散されることを防止する役割をすることができる。タングステン窒化物層（ＷＮ）は、電極層３２Ａのグレイン（ｇｒａｉｎ）増加のためのシード層（ｓｅｅｄ ｌａｙｅｒ）の役割をすることができる。すなわち、タングステン窒化物層（ＷＮ）上にタングステン層（Ｗ）を形成することにより、タングステン層のグレイン増加を誘発して、電極層３２Ａの抵抗を減少させることができる。
次いで、セル領域Ｒ１にビットラインコンタクトプラグ２４、ビットライン３１、３２、及びビットラインハードマスク３４で構成されたビットライン構造物ＢＬを形成し、周辺回路領域Ｒ２に第２の電極構造物２９、３１’、３２’を含むリザーバーキャパシタを各々形成することができる。
セル領域Ｒ１のビットライン構造物ＢＬ及び周辺回路領域Ｒ２のリザーバーキャパシタを形成する工程は、次のとおりである。
まず、セル領域Ｒ１及び周辺回路領域Ｒ２のビットライン導電層３２Ａ上にセル領域Ｒ１全体をカバーリングし、周辺回路領域Ｒ２は、リザーバーキャパシタ領域を画定する周辺マスク（図示せず）を形成できる。
次いで、周辺マスクにより露出された周辺回路領域Ｒ２のビットライン導電層３２Ａ、３１Ａ、周辺導電層２９Ｂ、及び第３の誘電層２８をエッチングすることができる。
したがって、周辺回路領域Ｒ２には、複数の周辺トレンチ２１’を含む基板１１、基板１１上部の第２の電極構造物２９、３１’、３２’、基板１１と第２の電極構造物２９、３１’、３２’との間の第１ないし第３の誘電層２２、２７、２８、及び周辺トレンチ２１’に一部埋め込まれ、基板１１上部へ突出されたピラー状の第１の電極２４’で構成されたリザーバーキャパシタが形成され得る。
第１の電極２４’は、基板１１と第２の電極構造物２９、３１’、３２’との間に位置することができる。第１の電極２４’は、複数で構成されることができ、互いに一定間隔離間して配置されることができる。第１の電極２４’は、第１及び第２の誘電層２２、２７により基板１１と第２の電極構造物２９、３１’、３２’から離間することができる。
第１の誘電層２２は、基板１１と第１の電極２４’との間に位置することができる。第２の誘電層２７は、第１の電極２４’と第２の電極構造物２９、３１’、３２’との間に位置することができる。第３の誘電層２８は、基板１１と第２の電極構造物２９、３１’、３２’との間に位置することができる。
本実施形態に係るリザーバーキャパシタのキャパシタンスは、基板１１、第１の誘電層２２、及び第１の電極２４’を介しての第１のキャパシタンスＣ１、第１の電極２４’、第２の誘電層２７、及び第２の電極構造物２９、３１’、３２’を介しての第２のキャパシタンスＣ２、そして、基板１１、第３の誘電層２８、及び第２の電極構造物２９、３１’、３２’を介しての第３のキャパシタンスＣ３の合計で構成されることができる。１つのリザーバーキャパシタに含まれる第１の電極の数と各第１の電極の高さ及び幅は、必要に応じて調節されることができる。
次いで、リザーバーキャパシタの両側の基板１１には不純物領域３３を形成できる。
次いで、周辺回路領域Ｒ２全体をカバーリングし、セル領域Ｒ１は、ビットライン領域を画定するセルマスク（図示せず）を形成できる。セルマスク（図示せず）を形成する前に、セル領域Ｒ１のビットライン導電層３１Ａ、３２Ａ上にビットラインハードマスク層（図示せず）を形成できる。
次いで、セルマスク（図示せず）を用いてビットラインハードマスク層（図示せず）、ビットライン導電層３１Ａ、３２Ａ、及び予備ビットラインコンタクトプラグ２４Ａを順にエッチングすることができる。
したがって、セル領域Ｒ１にビットラインコンタクトプラグ２４、ビットライン３１、３２、及びビットラインハードマスク３４で構成されたビットライン構造物ＢＬが形成され得る。
図示されていないが、後続工程として、セル領域Ｒ１のビットライン構造物ＢＬ上部にキャパシタが形成され得るし、セル領域Ｒ１のキャパシタ上部及び周辺回路領域Ｒ２のリザーバーキャパシタ上部に各々接続される金属配線が形成され得る。このとき、周辺回路領域Ｒ２のリザーバーキャパシタに接続される金属配線は、図１及び図２に示された配線を含むことができる。
以上により、解決しようとする課題のための様々な実施形態等が記載されたが、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内で様々な変更及び修正がなされ得ることは明らかである。
１０１ 基板
１０２ 素子分離層
１０３ 活性領域
１１２ 周辺トレンチ
１１３ 第１の誘電層
１１４’ 第１の電極
１１５ 第２の誘電層
１１６ 第３の誘電層
１１７、１１８’、１１９’ 第２の電極構造物
１２０ 不純物領域
１２１ プラグ
１２２ 配線

Claims (42)

  1. 基板と、
    前記基板上部に配置されたピラー状の第１の電極と、
    前記基板及び第１の電極の間に介在された第１の誘電層と、
    前記基板及び第１の電極の上部に前記第１の電極の側面及び上部面をカバーリングする第２の電極と、
    前記第１の電極と第２の電極との間に介在された第２の誘電層と、
    前記基板と第２の電極との間に介在された第３の誘電層と、
    を備えるリザーバーキャパシタ。
  2. 前記基板は、１つ以上のトレンチを備える請求項１に記載のリザーバーキャパシタ。
  3. 前記第１の電極は、前記トレンチに一部が埋め込まれ、残りが前記基板上部へ突出されるピラー状を含む請求項２に記載のリザーバーキャパシタ。
  4. 前記第１の電極は、前記第２の電極の線幅より小さい線幅を有する請求項１に記載のリザーバーキャパシタ。
  5. 前記第１の電極の上部面は、前記第２の電極の上部面より低いレベルに位置する請求項１に記載のリザーバーキャパシタ。
  6. 前記第１の電極の底面は、前記基板表面より低いレベルに位置する請求項１に記載のリザーバーキャパシタ。
  7. 前記第１の電極は、互いに離間して複数個で構成される請求項１に記載のリザーバーキャパシタ。
  8. 前記第１の電極は、ポリシリコンを含む請求項１に記載のリザーバーキャパシタ。
  9. 前記第２の電極は、ポリシリコン及び金属物質の積層構造を含む請求項１に記載のリザーバーキャパシタ。
  10. 前記第２及び第３の誘電層は、連続した単一層である請求項１に記載のリザーバーキャパシタ。
  11. 前記第１ないし第３の誘電層は、シリコン酸化物を含む請求項１に記載のリザーバーキャパシタ。
  12. 前記リザーバーキャパシタの両側の基板に形成された不純物領域をさらに備える請求項１に記載のリザーバーキャパシタ。
  13. 前記第２の電極より高いレベルに位置する第１ないし第３の配線と、
    前記第１の配線と前記第１の電極とを電気的に連結する第１のプラグと、
    前記第２の配線と前記第２の電極とを電気的に連結する第２のプラグと、
    前記第３の配線と前記基板とを電気的に連結する第３のプラグと、
    をさらに備える請求項１に記載のリザーバーキャパシタ。
  14. 素子分離層及び素子分離層により画定される活性領域を備える基板と、
    前記基板に形成され、互いに離間配置された複数のトレンチと、
    前記トレンチの底面及び側壁をカバーリングする第１の誘電層と、
    前記第１の誘電層上に前記トレンチの一部が埋め込まれ、残りが前記基板上部へ突出されるピラー状の複数の第１の電極と、
    前記各第１の電極の上部面及び側面をカバーリングする第２の誘電層と、
    前記第１の電極間に露出された基板の一部をカバーリングする第３の誘電層と、
    前記第２の誘電層及び第３の誘電層上に形成された第２の電極と、
    を備えるリザーバーキャパシタ。
  15. 前記複数の第１の電極は、前記基板の活性領域に一定間隔離間して配置される請求項１４に記載のリザーバーキャパシタ。
  16. 前記第１の電極は、前記第２の電極の線幅より小さい線幅を有する請求項１４に記載のリザーバーキャパシタ。
  17. 前記第１の電極の上部面は、前記第２の電極の上部面より低いレベルに位置する請求項１４に記載のリザーバーキャパシタ。
  18. 前記第１の電極の底面は、前記基板表面より低いレベルに位置する請求項１４に記載のリザーバーキャパシタ。
  19. 前記第１の電極は、ポリシリコンを含む請求項１４に記載のリザーバーキャパシタ。
  20. 前記第２の電極は、ポリシリコン及び金属物質の積層構造を含む請求項１４に記載のリザーバーキャパシタ。
  21. 前記第２及び第３の誘電層は、連続した単一層である請求項１４に記載のリザーバーキャパシタ。
  22. 前記第１ないし第３の誘電層は、シリコン酸化物を含む請求項１４に記載のリザーバーキャパシタ。
  23. 前記リザーバーキャパシタの両側の基板に形成された不純物領域をさらに備える請求項１４に記載のリザーバーキャパシタ。
  24. 前記第２の電極より高いレベルに位置する第１ないし第３の配線と、
    前記第１の配線と前記第１の電極とを電気的に連結する第１のプラグと、
    前記第２の配線と前記第２の電極とを電気的に連結する第２のプラグと、
    前記第３の配線と前記基板とを電気的に連結する第３のプラグと、
    をさらに備える請求項１４に記載のリザーバーキャパシタ。
  25. セル領域及び周辺回路領域を備える基板と、
    前記セル領域の基板上にビットラインコンタクトプラグを備えるビットライン構造物と、
    前記周辺回路領域の基板上部に配置されたピラー状の第１の電極と、
    前記周辺回路領域の基板及び第１の電極の上部に前記第１の電極の側面及び上部面をカバーリングする第２の電極と、
    前記第１の電極と第２の電極との間に介在された第２の誘電層と、
    前記基板と第２の電極との間に介在された第３の誘電層と、
    を備える半導体装置。
  26. 前記ビットラインコンタクトプラグと第１の電極とは、同一レベルに位置する請求項２５に記載の半導体装置。
  27. 前記基板は、１つ以上のトレンチを備える請求項２５に記載の半導体装置。
  28. 前記第１の電極は、前記トレンチに一部が埋め込まれ、残りが前記基板上部へ突出されるピラー状を含む請求項２７に記載の半導体装置。
  29. 前記第１の電極は、前記第２の電極の線幅より小さい線幅を有する請求項２５に記載の半導体装置。
  30. 前記第１の電極の上部面は、前記第２の電極の上部面より低いレベルに位置する請求項２５に記載の半導体装置。
  31. 前記第１の電極の底面は、前記基板表面より低いレベルに位置する請求項２５に記載の半導体装置。
  32. 前記第１の電極は、ポリシリコンを含む請求項２５に記載の半導体装置。
  33. 前記第２の電極は、ポリシリコン及び金属物質の積層構造を含む請求項２５に記載の半導体装置。
  34. 前記第２及び第３の誘電層は、連続した単一層である請求項２５に記載の半導体装置。
  35. 前記第２の電極の両側の基板に形成された不純物領域をさらに備える請求項２５に記載の半導体装置。
  36. 前記第２の電極より高いレベルに位置する第１ないし第３の配線と、
    前記第１の配線と前記第１の電極とを電気的に連結する第１のプラグと、
    前記第２の配線と前記第２の電極とを電気的に連結する第２のプラグと、
    前記第３の配線と前記基板とを電気的に連結する第３のプラグと、
    をさらに備える請求項２５に記載の半導体装置。
  37. 前記セル領域の基板内に形成された埋め込みゲート構造物をさらに備える請求項２５に記載の半導体装置。
  38. 前記セル領域のビットライン構造物上部に配置され、前記基板に接続されるキャパシタと、
    前記キャパシタ上部に配置され、前記キャパシタに接続する金属配線と、
    をさらに備える請求項２５に記載の半導体装置。
  39. セル領域及び周辺回路領域を備える基板上にキャッピング層を形成するステップと、
    前記セル領域のキャッピング層を貫通して前記基板を露出させるビットラインコンタクトホール及び前記周辺回路領域のキャッピング層を貫通して前記基板を露出させる周辺トレンチを形成するステップと、
    前記ビットラインコンタクトホール及び周辺トレンチに導電物質をギャップフィルして予備ビットラインコンタクトプラグ及び第１の電極を形成するステップと、
    前記周辺回路領域の基板上にピラー状の第１の電極を備えるリザーバーキャパシタを形成するステップと、
    前記セル領域の基板上にビットラインコンタクトプラグを備えるビットライン構造物を形成するステップと、
    を含む半導体装置の製造方法。
  40. 前記周辺トレンチを形成するステップ後、
    前記周辺トレンチの底面及び側壁をカバーリングする第１の誘電層を形成するステップをさらに含む請求項３９に記載の半導体装置の製造方法。
  41. 前記リザーバーキャパシタを形成するステップは、
    前記周辺回路領域のキャッピング層を除去してピラー状の第１の電極を残留させるステップと、
    前記第１の電極の上部面及び側壁をカバーリングする第２の誘電層を形成するステップと、
    前記周辺回路領域の基板表面をカバーリングする第３の誘電層を形成するステップと、
    前記第２及び第３の誘電層上に導電物質を形成するステップと、
    前記導電物質及び第３の誘電層の一部をエッチングするステップと、
    を含む請求項３９に記載の半導体装置の製造方法。
  42. 前記キャッピング層を形成するステップ前に、
    前記セル領域の基板内に埋め込みゲート構造物を形成するステップをさらに含む請求項３９に記載の半導体装置の製造方法。
JP2022185728A 2021-11-26 2022-11-21 半導体装置及びその製造方法 Pending JP2023079188A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0165724 2021-11-26
KR1020210165724A KR20230078196A (ko) 2021-11-26 2021-11-26 반도체 장치 및 그 제조방법

Publications (1)

Publication Number Publication Date
JP2023079188A true JP2023079188A (ja) 2023-06-07

Family

ID=86451176

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022185728A Pending JP2023079188A (ja) 2021-11-26 2022-11-21 半導体装置及びその製造方法

Country Status (4)

Country Link
US (1) US20230171953A1 (ja)
JP (1) JP2023079188A (ja)
KR (1) KR20230078196A (ja)
CN (1) CN116190461A (ja)

Also Published As

Publication number Publication date
CN116190461A (zh) 2023-05-30
US20230171953A1 (en) 2023-06-01
KR20230078196A (ko) 2023-06-02

Similar Documents

Publication Publication Date Title
KR102509322B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
CN109768014B (zh) 存储器件及其制造方法
US10861856B2 (en) Semiconductor device and method for fabricating the same
US9972627B2 (en) Semiconductor device having passing gate and method for fabricating the same
US9825146B2 (en) Dummy bit line MOS capacitor and device using the same
KR20170003830A (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
TWI773243B (zh) 記憶體元件結構
CN110896074A (zh) 集成电路存储器及其制造方法
KR102242963B1 (ko) 에어갭을 구비한 반도체장치 및 그 제조 방법
US8581315B2 (en) Semiconductor device having cylindrical lower electrode of capacitor and manufacturing method thereof
CN114005828A (zh) 半导体装置及其制造方法
US20220384449A1 (en) Semiconductor memory device and method of fabricating the same
JP2011129762A (ja) 半導体装置及び半導体装置の製造方法
US6884676B2 (en) Vertical 8F2 cell dram with active area self-aligned to bit line
US11963344B2 (en) Integrated circuit device and manufacturing method thereof
KR20210022979A (ko) 집적회로 소자 및 그 제조 방법
CN115621195A (zh) 半导体器件及其制造方法
JP2023079188A (ja) 半導体装置及びその製造方法
US20240074165A1 (en) Semiconductor device and method for fabricating the same
TWI818247B (zh) 積體電路裝置
US20230129921A1 (en) Semiconductor devices and manufacturing methods for the same
US20240071771A1 (en) Method of manufacturing integrated circuit device
US20220216230A1 (en) Semiconductor device and method for fabricating the same
TW202347629A (zh) 半導體裝置
KR20230047969A (ko) 반도체 장치 및 그 제조 방법