CN114156269A - 半导体结构及其制备方法 - Google Patents

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CN114156269A CN202110960595.5A CN202110960595A CN114156269A CN 114156269 A CN114156269 A CN 114156269A CN 202110960595 A CN202110960595 A CN 202110960595A CN 114156269 A CN114156269 A CN 114156269A
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吕增富
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Abstract

本公开提供一种半导体结构及其制备方法。该半导体结构具有一基底，该基底具有一第一上表面。一主动区是被在该基底中的一绝缘区所围绕。一埋入电源线以及一埋入信号线设置在该基底内以及在该主动区中。一第一电路层设置在该第一的该第一上表面上，以覆盖该埋入电源线与该埋入信号线。一第二电路层设置在该基底的该上表面上，并与该第一电路层分开设置。一单元胞电容器设置在该第一电路层上，并电性耦接到该第一电路层。

Description

半导体结构及其制备方法
技术领域
本申请案主张2020年9月8日申请的美国正式申请案第17/014,282号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
本公开是关于一种半导体结构及其制备方法。特别是有关于一种具有一埋入电源线以及一埋入信号线的半导体结构及其制备方法。
背景技术
动态随机存取存储器(DRAM)为一种半导体配置，用于存储在多个个别单元胞电容器(separate cell capacitors)中的数据的位元(bits)，且所述单元胞电容器是位在一集成电路中。所述DRAM通常采用沟槽电容器DRAM单元胞以及堆叠电容器DRAM单元胞的形式。在多个堆叠电容器DRAM单元胞中，所述单元胞电容器形成在读取/写入晶体管上。制造读取/写入晶体管的一先进方法是使用一埋入栅极电极，其是包含构建位在一主动区中的一栅极沟槽中的一栅极电极以及一字元线。
在过去的几十年中，随着半导体制造技术的不断进步，电子元件的尺寸也相对应地缩小。随着一单元胞晶体管(cell transistor)的尺寸缩减到几纳米的长度，可能会发生短通道效应(short-channel effects)，其是可能导致单元胞晶体管的效能显著下降。
为了克服效能问题，非常需要改进在半导体结构中的所述单元胞晶体管的制造方法。
上文的「先前技术」说明仅是提供背景技术，并未承认上文的「先前技术」说明揭示本公开的标的，不构成本公开的先前技术，且上文的「先前技术」的任何说明均不应作为本案的任一部分。
发明内容
本公开的一实施例提供一种半导体结构。该半导体结构包括一基底，具有一第一上表面。一主动区被在该基底中的一绝缘区所围绕。一埋入电源线以及一埋入信号线设置在该基底内并位在该主动区中。一第一电路层设置在该基底的该第一上表面上，并覆盖该埋入电源线与该埋入信号线。一第二电路层设置在该基底的该第一上表面上，并与该第一电路层分开设置。一单元胞电容器设置在该第一电路层上，并电性耦接到该第一电路层。
在一些实施例中，该埋入电源线设置在该主动区的一中心部，以及该埋入信号线设置在该主动区的一周围部。
在一些实施例中，该埋入电源线远离该绝缘区，以及该埋入信号线接近该绝缘区。
在一些实施例中，该半导体结构还包括一字元线结构，设置在该单元胞电容器上。
在一些实施例中，该半导体结构还包括一层间介电质，囊封该单元胞电容器与该字元线结构。
在一些实施例中，该半导体结构还包括一第二导电材料，位在一穿孔中，该穿孔是穿过该层间介电质。
在一些实施例中，该半导体结构还包括一位元线结构，设置在该层间介电质上以及在该字元线结构上方。
在一些实施例中，该埋入电源线、该埋入信号线以及该字元线结构沿着一第一方向延伸，以及该位元线结构沿着一第二方向延伸，而该第二方向大致正交于该第一方向。
在一些实施例中，位在该穿孔中的该第二导电材料沿着一第三方向延伸，该第三方向正交于该第一方向与该第二方向。
在一些实施例中，该埋入电源线与该埋入信号线沿着该第二方向配置。
在一些实施例中，该字元线结构与该位元线结构形成一存储器阵列，其中该存储器阵列具有一四个正方形特征尺寸(4F2)的一布局。
在一些实施例中，该单元胞电容器插置在该第一电路层与该字元线结构之间，以及该字元线结构插置在该单元胞电容器与该位元线结构之间。
本公开的另一实施例提供一种半导体结构的制备方法。该制备方法的步骤包括：提供一基底，该基底具有一第一上表面；形成一绝缘区在该基底中，以围绕一主动区；形成一凹陷在该主动区中；设置一第一导电材料在该凹陷内，以形成一埋入电源线以及一埋入信号线；形成一第一电路层以及一第二电路层在该基底的该上表面上，其中该第一电路层覆盖该埋入电源线与该埋入信号线，而该第二电路层与该第一电路层分开设置；以及形成一单元胞电容器在该第一电路层上。
在一些实施例中，该制备方法还包括：形成一字元线结构在该单元胞电容器上；以及形成一层间介电质，以囊封该单元胞电容器与该字元线结构。
在一些实施例中，在该层间介电质形成之后，是形成一穿孔以穿过该层间介电质，并部分暴露该第二电路层。
在一些实施例中，在该穿孔形成之后，是沉积一第二导电材料，以充填该穿孔。
在一些实施例中，在形成该第二导电材料之后，一位元线结构形成在该层间介电质上，并位在该字元线结构上方。
在一些实施例中，该位元线结构电性耦接到该字元线结构与该单元胞电容器。
在一些实施例中，该位元线结构电性耦接到该字元线结构、该单元胞电容器以及该第一电路层。
在一些实施例中，该第二导电材料电性连接该位元线结构到该第二电路层。
上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求所界定的本公开的精神和范围。
附图说明
参阅实施方式与权利要求合并考量图式时，可得以更全面了解本申请案的揭示内容，图式中相同的元件符号是指相同的元件。
图1A例示本公开一些实施例的一第一存储器阵列的一部分的顶视示意图，该第一存储器阵列具有一6F2布局。
图1B例示本公开一些实施例的一第二存储器阵列的一部分的顶视示意图，该第一存储器阵列具有一4F2布局。
图2例示本公开一些实施例的一半导体结构的剖视示意图。
图3例示本公开一些实施例依据图2的半导体结构的制备方法的流程示意图。
图4到图22例示本公开一些实施例依据图3的制备方法的依序各制造阶段的剖视示意图。
图23例示本公开一些实施例在图22中的半导体结构的顶视示意图。
其中，附图标记说明如下：
100：基底
102：垫氧化物层
104：垫氮化物层
106：第一光阻图案
110：第一介电材料
112：掺杂物
114：杂质区
120：第二光阻图案
130：隔离衬垫
140：第一导电材料
150：第一电路层
152：第二电路层
160：着陆垫
170：单元胞电容器
180：第一导电栓塞
190：字元线结构
200：第二导电栓塞
210：层间介电质
220：第二导电材料
230：位元线结构
300：制备方法
A1：第一存储器阵列
A2：第二存储器阵列
AA：主动区
AA1：主动区
BB：绝缘区
BL1：位元线
BL2：位元线
BPL：埋入电源线
BSL：埋入信号线
D1：第一方向
D2：第二方向
D3：第三方向
O1：第一开孔
O2：第二开孔
S1：上表面
S2：上表面
ST1：半导体结构
T1：绝缘沟槽
T2：凹陷
T3：穿孔
w1：预定距离
WL1：字元线
WL2：字元线
S101：步骤
S103：步骤
S105：步骤
S107：步骤
S109：步骤
S111：步骤
S113：步骤
S115：步骤
S117：步骤
S119：步骤
S121：步骤
S123：步骤
S125：步骤
S127：步骤
具体实施方式
现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中具有通常知识者都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。
应当理解，虽然用语「第一(first)」、「第二(second)」、「第三(third)」等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的「第一装置(first element)」、「部件(component)」、「区域(region)」、「层(layer)」或「部分(section)」可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。
本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式「一(a)」、「一(an)」，及「该(the)」意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语「包括(comprises)」及/或「包括(comprising)」用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。
此外，为易于说明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所绘示的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。
在绝缘体上覆硅(SOI)技术中，因为晶体管的一本体在操作期间没有一特定固定的电压值，所以浮体效应(FBE)是晶体管的临界电压(Vth)发生变化的现象。换言之，晶体管的临界电压取决于其偏压和载子重组制程的历史。浮体效应会导致SOI金属氧化物半导体场效晶体管(MOSFET)的一本体区的电压波动(voltage fluctuation)，从而对多个SOI元件的操作产生有害的效应(detrimental effects)。这些有害的效应中最常见的是扭结效应(kink effect)和双载子效应(bipolar effect)。随着元件的一通道区的部分耗尽并施加一高漏极电压，在元件中产生的电场会导致一漏极区附近的冲击离子化(impactionization)。
动态随机存取存储器(DRAM)以被开发来克服固有的缩放限制，并提高大量生产的成本效益。通过使用一沟槽电容器结构以及一堆叠电容器结构，DRAM的按比例缩小是已显著进步。具有一个单元胞晶体管以及一个单元胞电容器的一单元存储器胞的一尺寸，是已通过一存储器阵列的一布局的演变而缩减，该演变是为从一六方形特征尺寸(6F2)演变为一四方形特征尺寸(4F2)。尤其是，最小特征尺寸F随着一新世代而缩减，且当单元胞尺寸一般取αF2时，α是一个系数，其是随着世代的推进而减小。
6F2与4F2布局之间的主要区别，在于4F2单元胞结构是使用垂直柱状晶体管(VPT)所实现，而6F2单元胞结构则使用埋入通道阵列晶体管(BCAT)所实现。因为所述单元胞的最小面积，所以4F2单元胞是具有成本效益和可扩展性的DRAM晶片的有前途架构。由于VPT设计，4F2单元胞可以比6F2小33％的面积所实现；因此，缩减存储器胞阵列的面积。所述VPT元件在静态模式下表现出出色的保留特性。即使在柱型(pillar-type)通道中，也可以通过使用渐变的接面轮廓来减少浮体效应。
为了避免浮体效应并减少在低功率应用的晶体管中的漏电流，非硅基材料在用于4F2单元胞结构时表现出很高的潜力，因为它们固有的高能隙(high band gap)。然而，高温制程可能会影响非硅基材料的电性(electrical properties)。举例来说，许多非硅基材料是为热敏感，可能会在高温制程中降解。一单元胞电容器的制造通常包括许多高温制程。
因此，当使用热敏感的非硅基材料应用在单元胞晶体管的制造时，单元胞电容器与单元胞晶体管的制程应该分开，并采用电容器优先制程(capacitor-first process)。然而，实际使用并不容易，因为在4F2的DRAM中存在技术困难，单元晶体管必须是一垂直型。缩减单元胞晶体管以及单元胞电容器的面积是非常困难的。举例来说，由于有限空间，多个电源线以及多个信号线的金属布线是具有挑战性。额外的金属布线应设计在多个额外的接触区中。
在制造4F2的DRAM的电容器优先制程中，最初设计给金属布线的空间是被单元胞电容器所阻挡。因此，在本公开中，所述电源线与所述信号线埋入在多个凹陷中，所述凹陷的形成方法与在6F2的DRAM制造中的多个栅极沟槽相同。
图1A例示本公开一些实施例的一第一存储器阵列A1的一部分的顶视示意图，该第一存储器阵列A1具有一6F2布局。在图1A中，多个字元线WL1正交于多个位元线BL1。在一些实施例中，每一字元线WL1的一宽度与每一位元线BL1的一宽度为1F，其中F为一最小特征尺寸。在一些实施例中，在任何两个相邻字元线WL1之间的一距离以及在任何两个相邻位元线BL1之间的一距离是亦为1F。在6F2的布局中，主动区AA1相对于字元线WL1或位元线BL1的延伸方向呈对角设置。在主动区AA1中，多个存储器胞(图未示)是位在字元线WL1与位元线BL1的交叉处，并电性耦接到字元线WL1与位元线BL1。因此，在图1A中的一单元存储器胞的面积是大约为3F×2F＝6F2，如矩形虚线所示。
图1B例示本公开一些实施例的一第二存储器阵列A2的一部分的顶视示意图，该第一存储器阵列A2具有一4F2布局。在图1B中，多个字元线WL2正交于多个位元线BL2。在一些实施例中，每一字元线WL2的一宽度以及每一位元线BL2的一宽度是为1F。在一些实施例中，在任何两个相邻字元线WL2之间的一距离以及在任何两个相邻位元线BL2之间的一距离是亦为1F。在4F2的布局中，主动区AA2设置在字元线WL2与位元线BL2的交叉处。此外，一单元存储器胞(图未示)是位在主动区AA2中，并电性耦接到字元线WL2与位元线BL2。因此，在图1B中的单元存储器胞的面积是大约为2F×2F＝4F2，如正方形虚线所示。
图2例示本公开一些实施例的一半导体结构ST1的剖视示意图。半导体结构ST1具有一基底100，基底100具有一第一上表面S1。一绝缘沟槽T1设置在基底100中，并以一第一介电材料110进行充填。以第一介电材料110进行充填的绝缘沟槽T1形成一绝缘区BB在基底100中。一主动区AA是被绝缘区BB所围绕。主动区AA是被掺杂而形成一杂质区114。一凹陷T2设置在主动区AA中，其中凹陷T2的深度小于绝缘沟槽T1的深度。杂质区114是被多个凹陷T2划分成多个杂质区114。
一隔离衬垫130共形设置在凹陷T2内。一第一导电材料140设置在凹陷T2内，并被隔离衬垫130所围绕。位在主动区AA的一中心部的第一导电材料140是形成一埋入电源线BPL，而位在主动区AA的一周围部的第一导电材料140是形成一埋入信号线BSL。埋入电源线BPL以及埋入信号线BSL沿着一第一方向D1延伸。此外，多个埋入电源线BPL以及多个埋入信号线BSL是沿着一第二方向D2配置，而第二方向D2正交于第一方向D1。
一第一电路层150以及一第二电路层152设置在基底100的第一上表面S1上，且相互分开一预定距离w1设置。第一电路层150覆盖所述埋入电源线BPL与所述埋入信号线BSL，且电性耦接到所述埋入电源线BPL与所述埋入信号线BSL。第二电路层152并未覆盖所述埋入电源线BPL或所述埋入信号线BSL。
一单元胞电容器170设置在一着陆垫160上，而着陆垫160是位在第一电路层150上。单元胞电容器170经由着陆垫160而电性耦接到第一电路层150。一字元线结构190设置在一第一导电栓塞180上，而第一导电栓塞180设置在单元胞电容器170上。字元线结构190经由第一导电栓塞180而电性耦接到单元胞电容器170。单元胞电容器170插置在第一电路层150与字元线结构190之间。字元线结构190沿着第一方向D1延伸。在一些实施例中，多个字元线结构190沿着第二方向D2配置。
一第二导电栓塞200设置在字元线结构200上。着陆垫160、单元胞电容器170、第一导电栓塞180、字元线结构190以及第二导电栓塞200的堆叠，是沿着一第三方向D3延伸，而第三方向D3大致均正交于第一方向D1与第二方向D2。具有一第二上表面S2的一层间介电质210，是囊封着陆垫160、单元胞电容器170、第一导电栓塞180、字元线结构190以及第二导电栓塞200。
一穿孔T3穿过层间介电质210，并暴露第二电路层152。穿孔T3是以一第二导电材料220进行充填。一位元线结构230(具有一第二上表面S3)设置在字元线结构190上。此外，字元线结构190插置在单元胞电容器170与位元线结构230之间。位元线结构230在第二方向D2延伸。沉积在穿孔T3中的第二导电材料220大致为一位元线接触点(BLC)电性连接位元线结构230到第二电路层152以及到杂质区114。位元线接触点是在第三方向D3延伸。
图3例示本公开一些实施例依据图2的半导体结构ST1的制备方法300的流程示意图。图4到图22例示本公开一些实施例依据图3的制备方法300的依序各制造阶段的剖视示意图。
请参考图4，依据图3中的步骤S101，提供一基底100。在一些实施例中，基底100可包含单晶硅基底、化合物半导体基底、绝缘体上覆硅(SOI)基底或其他适合的基底，而化合物基底是例如硅锗(SiGe)基底、砷化镓(GaAs)基底。基底100具有一第一上表面S1。
请参考图5到图9，依据图3中的步骤S103，一主动区界定制程执行在基底100上。在一些实施例中，主动区界定制程是为浅沟隔离(STI)形成制程。首先，请参考图5，一垫氧化物层102以及一垫氮化物层104依序形成在基底100的第一上表面S1上。在一些实施例中，垫氧化物层102包含氧化硅(SiO2)，而垫氮化物层104包含氮化硅(Si3N4)。应当理解，垫氧化物层102与垫氮化物层104可以其他适合的材料取代，而所述其他适合的材料是提供相对于基底100的高蚀刻选择性。在一些实施例中，垫氧化物层102可通过现有沉积制程所沉积，例如一化学气相沉积(CVD)制程，或可通过在炉中热氧化基底100的一上薄部。垫氧化物层102可用来减少基底100与接下来形成的垫氮化物层104之间的一界面应力(interfacialstress)。在一些实施例中，垫氮化物层104的制作技术包含使用一低压化学气相沉积(LPCVD)制程或一等离子体加强化学气相沉积(PECVD)制程。垫氮化物层104可当成一阻障层使用，以阻挡水或氧分子扩散进入基底。
请参考图6，一第一光阻图案106形成在垫氮化层104上，以界定一绝缘区的一位置。在一些实施例中，第一光阻图案106具有多个第一开孔O1，所述第一开孔O1是暴露垫氮化物层104的上表面。尤其是，第一光阻图案106的形成是至少包括依序涂布一第一光阻层(图未示)在垫氮化物层104上、暴露第一光阻层在一辐射并使用一第一光罩(图未示)以及一微影制程，以及显影暴露的第一光阻层。
接着，请参考图7，使用第一光阻图案106当作一蚀刻遮罩，以蚀刻基底100、垫氧化物层102以及垫氮化物层104。尤其是，移除基底100、垫氧化物层102以及垫氮化物层104通过所述第一开孔O1报后的一些部分。因此，一绝缘沟槽T1形成在基底100中，然后使用一灰化制程(ashing process)或一湿式剥除制程(wet strip process)以移除第一光阻图案106。
接下来，请参考图8，使用一湿式剥除制程以移除包露绝缘沟槽T1的垫氧化物层102与垫氮化物层104。在此时，再次暴露基底100的第一上表面S1。
接着，请参考图9，绝缘沟槽T1是以一第一介电材料110并使用一CVD制程或一旋转涂布制程进行充填。在一些实施例中，第一介电材料110包括以下至少其一：氧化硅(SiO2)、四乙氧基硅烷(tetraethyl orthosilicate，TEOS)、硼磷硅酸盐玻璃(boron phosphorussilicate glass，BPSG)以及未掺杂的硅酸盐玻璃(undoped silicate glass，USG)。在一些实施例中，在绝缘沟槽T1以第一介电材料110进行充填之后，可执行一化学机械研磨(CMP)制程，以平坦化第一介电材料110的一上表面，以使第一介电材料110的上表面不突出于基底100的上表面S1上。
仍请参考图9，以第一介电材料110充填的绝缘沟槽T1是形成一绝缘区BB。在一些实施例中，绝缘区BB可以多个预定间隔设置在基底100中。此外，一主动区AA是被绝缘区BB所围绕，以及多个主动区AA可以与绝缘区BB交错地配置在基底100中。
请参考图10，依据图3中的步骤S105，一离子植入制程执行在基底100上。尤其是，离子植入制程可包括一或多个掺杂制程。举例来说，一掺杂物112可植入到基底100中，以形成一杂质区114在主动区AA中。杂质区114是被绝缘区BB所围绕，且杂质区114的下表面可位在从基底100的第一上表面S1的一预定深度处。在一些实施例中，当掺杂物112包含磷(P)或砷(As)时，杂质区114可为一n型掺杂区。在此时，当掺杂物112包含硼(B)、镓(Ga)或铟(In)时，杂质区1144可为一p型掺杂区。在此时，杂质区114具有多个电洞(electron holes)当成多数载子(majority carrier)。在一些实施例中，可执行一退火(annealing)制程以修复由离子植入制程所造成的损伤并活化(activate)掺杂物112。
请参考图11及图12，依据图3中的步骤S107，一凹陷形成制程执行在基底100上。首先，请参考图11，一第二光阻图案120形成在基底100上，以界定多个凹陷的位置。在一些实施例中，第二光阻图案120包括多个第二开孔O2，所述第二开孔O2是暴露杂质区114的一上表面。尤其是，第二光阻图案120的形成至少包括依序涂布一第二光阻层(图未示)在主动区AA与绝缘区BB上、暴露第二光阻层在一辐射并使用一第二光罩(图未示)以及一微影制程(图未示)，以及显影暴露的第二光阻层。
接着，请参考图12，使用第二光阻图案120当做一蚀刻遮罩以蚀刻主动区AA。尤其是，移除主动区AA通过所述第二开孔O2而暴露的一些部分。因此，多个凹陷T2形成在主动区AA中，然后使用一灰化制程或一湿式剥除制程移除第二光阻图案120。在一些实施例中，凹陷T2的深度小于绝缘沟槽T1的深度。在一些实施例中，凹陷T2为一线形通道，是在主动区中的任何一方向延伸。因此，杂质区114是由所述凹陷T2而划分成都个杂质区114。在一些实施例中，所述杂质区114的各下表面高于所述凹陷T2的各下表面。
请参考图13，依据图3中的步骤S109，一隔离衬垫130形成在基底100上。尤其是，首先，隔离衬垫130沉积在主动区AA与绝缘区BB上，以及共形形成在所述凹陷T2内。接着，执行一CMP制程以移除隔离衬垫130位在第一上表面S1上的一些部分。所以，隔离衬垫130的一些余留部分是直线排列在所述凹陷T2的各内侧壁处。在一些实施例中，隔离衬垫130的制作技术包含使用一CVD制程。较佳者，隔离衬垫130的制作技术包含使用一原子层沉积(ALD)沉积，以允许一更均匀厚度的一高度共形隔离衬垫130的形成。在一些实施例中，隔离衬垫130包含氧化硅(SiO2)或其他适合的材料。
请参考图14，依据图3中的步骤S111，一第一导电材料140形成在基底100上。尤其是，首先，第一导电材料140沉积在主动区AA与绝缘区BB上，且完全填满与隔离层130排列在一起的所述凹陷T2。接着，执行一CMP制程以移除在第一上表面S1上的第一导电材料140。因此，被隔离衬垫130所围绕的第一导电材料140是余留在所述凹陷T2中。
在一些实施例中，第一导电材料140的制作技术是包含使用一CVD制程、一物理气相沉积(PVD)制程或一电镀制程。在一些实施例中，第一导电材料140包含各式不同金属，例如铝(Al)、铜(Cu)、钨(W)、钛(Ti)或其他适合的材料。在一些实施例中，在第一导电材料140沉积在隔离衬垫130上的前，一金属晶种层(图未示)是共形形成在隔离衬垫130上，以帮助隔离衬垫130与接下来形成的第一导电材料140之间的粘性。金属晶种层的材料是依据使用在第一导电材料140的材料进行选择。
仍请参考图14，在一些实施例中，被在基底100中的隔离衬垫130所围绕的第一导电材料140，是形成一信号线或一电源线。尤其是，位在主动区AA的中心部处的第一导电材料140是形成一埋入电源线BPL，以及位在主动区AA的周围部处的第一导电材料140是形成一埋入信号线BSL。换言之，埋入电源线BPL是远离绝缘区BB，以及埋入信号线BSL是接近绝缘区BB。在一些实施例中，如图14所示，埋入电源线BPL与埋入信号线BSL是在一第一方向D1延伸。此外，多个埋入电源线BPL与多个埋入信号线BSL是沿着一第二方向D2延伸，而第二方向D2是正交于第一方向D1。埋入电源线BPL可提供有一供应电压(Vcc)，以为接下来将在其上形成的电子元件进行供电。埋入信号线BSL可电性耦接到多个信号传输引脚(图未示)，而所述信号传输引脚是使用于传送各式不同数据信号(data signal，DQ)或是数据触发信号(data strobe signal，DQS)。
请参考图15，依据图3中的步骤S113，一第一电路层150以及一第二电路层152形成在基底100上。尤其是，第一电路层150与第二电路层152设置在基底100的第一上表面S1上，且相互分开一预定距离w1设置。在一些实施例中，第一电路层150覆盖多个埋入电源线BPL与多个埋入信号线BSL，且第一电路层150电性耦接到所述埋入电源线BPL与所述埋入信号线BSL。第二电路层152并未覆盖所述埋入电源线BPL或所述埋入信号线BSL。在一些实施例中，第一电路层150与第二电路层150可当成是一感测放大器(SA)电路或一子字元线驱动器(SWD)电路的功能。第一电路层150与第二电路层152将电性耦接到接下来形成在其上的多个电子元件。
请参考图16，依据图3中的步骤S115，多个单元胞电容器170形成在基底100上。尤其是，所述单元胞电容器170经由多个着陆垫160而电性耦接到第一电路层150，其中一个单元胞电容器170设置在形成在第一电路层150上的每一个着陆垫160上。此外，单元胞电容器170电性耦接到杂质区114。单元胞电容器170是使用来存储一电荷(charge)，其是表示资讯的一位元。着陆垫160的形成可包括所属技术领域中所熟知的至少一微影制程、一蚀刻制程以及一沉积制程。在一些实施例中，着陆垫160的材料包含钨(W)、铜(Cu)、铝(Al)或其合金，但并不以此为限。
应当理解，如图16所示的单元胞电容器170是仅用于图例说明，并未显示单元胞电容器170的详细架构。在一些实施例中，单元胞电容器170至少包括一下电极、一上电极以及一电容器介电材料，而电容器介电材料是被下电极与上电极所围绕。下电极与上电极可为一导体，例如一金属、合金或多晶硅。电容器介电材料可包含一或多个高介电常数(high-k)介电材料，例如氧化铪(HfO2)、氧化锆(ZrO2)、氧化钽(Ta2O5)、氧化铝(Al2O3)或类似物。在一些实施例中，单元胞电容器170可为所属技术领域中所熟知的电容器的任何形状。举例来说，单元胞电容器170可为简单形状，例如一矩形，或者是复杂形状，例如同心圆柱体或堆叠圆盘。
请参考图17，依据图3中的步骤S117，多个字元线结构190形成在基底100上。尤其是，所述字元线结构190经由多个第一导电栓塞180而电性耦接到所述单元胞电容器170，其中每一字元线结构190设置在形成在一单元胞电容器170上的一第一导电栓塞180。在一些实施例中，单元胞电容器170插置在第一电路层150与字元线结构190之间。
第一导电栓塞180的形成可包括所属技术领域中所熟知的至少一微影制程、一蚀刻制程以及一沉积制程。在一些实施例中，第一导电栓塞180为一导体，例如金属、合金或多晶硅。应当理解，如图17所示的字元线结构190是仅用于例示说明，并未显示字元线结构190的详细架构。
在一些实施例中，字元线结构190至少包括一栅极介电材料、一栅极电极以及一栅极间隙子。栅极电极设置在栅极介电材料与栅极间隙子上。栅极介电材料是被栅极间隙子所包围。在一些实施例中，栅极介电材料包含氧化硅或其他适合的材料。在一些实施例中，栅极电极为一金属栅极或者是一多晶硅栅极，金属栅极是包含钨、铝、铜、钛或其他具有适当功函数的材料。
在一些实施例中，栅极间隙子为一绝缘体，其是可包括氮化物、低介电常数(low-k)介电质或其他适合材料。在一些实施例中，字元线结构190可包含一非硅基材料或一热敏感材料。在一些实施例中，如图17所示，字元线结构190在第一方向D1延伸。此外，多个字元线结构190沿着第二方向D2配置，而第二方向D2正交于第一方向D1。
请参考图18，依据图3中的步骤S119，多个第二导电栓塞200形成在所述字元线结构190上。尤其是，每一第二导电栓塞200设置在一字元线结构190上。第二导电栓塞200的形成可包括所属技术领域中所熟知的至少一微影制程、一蚀刻制程以及一沉积制程。在一些实施例中，第二导电栓塞200为一导体，例如一金属、合金或多晶硅。
在一些实施例中，着陆垫160、单元胞电容器170、第一导电栓塞180、字元线结构190以及第二导电栓塞200的堆叠，沿着一第三方向D3延伸，而第三方向D3大致均正交于第一方向D1与第二方向D2。在一些实施例中，在字元线结构190中的栅极电极可当成一单元胞电容器的栅极端子，其是使用于控制字元线结构190。紧接在字元线结构190下方与上方的第一导电栓塞180与第二导电栓塞200，可当成单元胞电容器的一源极端子以及一漏极端子。单元胞晶体管是当成用于单元胞电容器170的一开关。意即，单元胞晶体管控制单元胞晶体管170的充电(charging)与放电(discharging)。
请参考图19，依据图3中的步骤S121，一层间介电质210形成在基底100上。尤其是，层间介电质210覆盖第一电路层150、第二电路层152以及一部分的杂质区114。此外，层间介电质210囊封所述着陆垫160、所述单元胞电容器170、所述第一导电栓塞180、所述字元线结构190以及所述第二导电栓塞200。
在一些实施例中，层间介电质210主要包括氧化物，例如氧化硅或其他适合的材料，其制作技术包含一CVD制程。在一些实施例中，层间介电质210可包括许多步骤。举例来说，在一第一步骤，可沉积层间介电质210到一位面，其是齐平于单元胞电容器170的上表面。在一第二步骤，可沉积层间介电质210到一位面，是齐平于字元线结构190的上表面。在第三步骤，可沉积层间介电质210，以完全覆盖第二导电栓塞200。在第三步骤之后，执行一CMP制程以平坦化层间介电质210，进而暴露第二导电栓塞200的上表面。在此时，层间介电质210具有一平坦第二上表面S2，是与第二导电栓塞200的上表面为共面。
请参考图20，依据图3中的步骤S123，形成多个穿孔T3，以穿过层间介电质210。尤其是，所述穿孔T3的形成至少包括形成一光阻图案(图未示)在层间介电质210上、蚀刻层间介电质210直到第二电路层152暴露，然后移除光阻图案。
请参考图21，依据图3中的步骤S125，一第二导电材料220形成在基底100上。尤其是，首先，第二导电材料220沉积在层间介电质210上，并完全填满穿孔T3。接着，执行一CMP制程以移除位在第二上表面S2上的第二导电材料220。因此，第二导电材料220是余留在被层间介电质210所围绕的穿孔T3中。在一些实施例中，第二导电材料220的制作技术包含使用一CVD制程、一PVD制程或一电镀制程。在一些实施例中，第二导电材料220包含各式不同金属，例如铝、铜、钨、钛或其他适合的材料。
请参考图22，依据图3中的步骤S127，一位元线结构230形成在层间介电质210上。尤其是，位元线结构230设置在字元线结构190上。在一些实施例中，字元线结构190插置在单元胞电容器170与位元线结构230之间。在一些实施例中，位元线结构230的制作技术包含使用一CVD制程、一PVD制程或一电镀制程。在一些实施例中，位元线结构230为一导体，例如一金属或多晶硅。较佳者，位元线结构230为一金属合金，例如硅化钨(SiW)。
在一些实施例中，如图22所示，位元线结构230在第二方向D2延伸。在此时，通常是形成一半导体结构ST1，其中半导体结构ST1主要包括一存储器阵列。
在一些实施例中，位元线结构230电性耦接到字元线结构190与单元胞电容器170。位元线结构230可用来传送一信号到单元胞电容器170，以便可以读取存储在单元胞电容器170中的数据，或者是信号可存储成数据或写入单元胞电容器170。在一些实施例中，沉积在穿孔T3中的第二导电材料220是大致为一位元线接触点(BLC)，其是电性连接位元线结构230到第二电路层152以及到杂质区114。在一些实施例中，位元线接触点在第三方向D3延伸。
图23例示本公开一些实施例在图22中的该半导体结构ST1的顶视示意图。请参考图23，埋入电源线BPL、埋入信号线BSL以及字元线结构190在第一方向D1延伸，以及位元线结构230在第二方向D2延伸，而第二方向D2大致正交于第一方向D1。因此，多个字元线结构190与多个位元线结构230可形成一存储器阵列的行与列。相较于在基底100内的埋入电源线BPL与埋入信号线BSL，字元线结构190是分散在基底100，以使字元线结构190在空间上均高于埋入电源线BPL与埋入信号线BSL。
然而，字元线结构190、埋入电源线BPL以及埋入信号线BSL基本上是沿着第二方向D2配置。位元线结构230是比字元线结构190更分散于基底100，以使位元线结构230在空间上更高于字元线结构190。未在图23所示的一单元胞电容器170是位在每一字元线结构190与每一位元线结构230的交叉处。在一些实施例中，所述字元线结构190与所述位元线结构230大致形成一存储器阵列的一4F2布局。
在本公开中，多个电源线以及多个信号线是埋入在基底中，同时一存储器阵列的多个主要元件是设置在基底上，而所述主要元件是例如字元线结构、位元线结构以及单元胞电容器。此外，当热敏感非硅基材料用在所述单元胞晶体管的制造时，是采用一电容器优先制程制造具有4F2布局的存储器阵列。由于多个单元存储器胞的最小化面积，可用于金属布线的空间变得有限，而金属布线是包括与主要元件邻近的多个电源线以及多个信号线的布置。本公开是利用多个凹陷，所述凹陷通常用于容纳存储器阵列的6F2的布局中的多个埋入字元线结构，以容纳所述电源线以及所述信号线。将所述电源线与所述信号线设置在所述凹陷中的优点，是包括节省原本用于基底上方的金属布线的空间。因此，无需为金属布线预留与单元胞晶体管或单元胞电容器邻近的空间。此外，由于额外的空间，是可将字元线结构、位元线结构或设置在基底上方的单元胞电容器的配置进行最佳地调整。
虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
再者，本申请案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本申请案的权利要求内。

Claims (20)

1.一种半导体结构，包括：
一基底，具有一第一上表面；
一主动区，被在该基底中的一绝缘区所围绕；
一埋入电源线以及一埋入信号线，设置在该基底内并位在该主动区中；
一第一电路层，设置在该基底的该第一上表面上，并覆盖该埋入电源线与该埋入信号线；
一第二电路层，设置在该基底的该第一上表面上，并与该第一电路层分开设置；以及
一单元胞电容器，设置在该第一电路层上，并电性耦接到该第一电路层。
2.如权利要求1所述的半导体结构，其中该埋入电源线设置在该主动区的一中心部，以及该埋入信号线设置在该主动区的一周围部。
3.如权利要求1所述的半导体结构，其中该埋入电源线远离该绝缘区，以及该埋入信号线接近该绝缘区。
4.如权利要求1所述的半导体结构，还包括一字元线结构，设置在该单元胞电容器上。
5.如权利要求4所述的半导体结构，还包括一层间介电质，囊封该单元胞电容器与该字元线结构。
6.如权利要求5所述的半导体结构，还包括一第二导电材料，位在一穿孔中，该穿孔是穿过该层间介电质。
7.如权利要求6所述的半导体结构，还包括一位元线结构，设置在该层间介电质上以及在该字元线结构上方。
8.如权利要求7所述的半导体结构，其中该埋入电源线、该埋入信号线以及该字元线结构沿着一第一方向延伸，以及该位元线结构沿着一第二方向延伸，而该第二方向大致正交于该第一方向。
9.如权利要求8所述的半导体结构，其中位在该穿孔中的该第二导电材料沿着一第三方向延伸，该第三方向正交于该第一方向与该第二方向。
10.如权利要求8所述的半导体结构，其中该埋入电源线与该埋入信号线沿着该第二方向配置。
11.如权利要求10所述的半导体结构，其中该字元线结构与该位元线结构形成一存储器阵列，其中该存储器阵列具有一四个正方形特征尺寸(4F2)的一布局。
12.如权利要求10所述的半导体结构，其中该单元胞电容器插置在该第一电路层与该字元线结构之间，以及该字元线结构插置在该单元胞电容器与该位元线结构之间。
13.一种半导体结构的制备方法，包括：
提供一基底，该基底具有一第一上表面；
形成一绝缘区在该基底中，以围绕一主动区；
形成一凹陷在该主动区中；
设置一第一导电材料在该凹陷内，以形成一埋入电源线以及一埋入信号线；
形成一第一电路层以及一第二电路层在该基底的该上表面上，其中该第一电路层覆盖该埋入电源线与该埋入信号线，而该第二电路层与该第一电路层分开设置；以及
形成一单元胞电容器在该第一电路层上。
14.如权利要求13所述的半导体结构的制备方法，还包括：
形成一字元线结构在该单元胞电容器上；以及
形成一层间介电质，以囊封该单元胞电容器与该字元线结构。
15.如权利要求14所述的半导体结构的制备方法，其中在该层间介电质形成之后，是形成一穿孔以穿过该层间介电质，并部分暴露该第二电路层。
16.如权利要求15所述的半导体结构的制备方法，其中在该穿孔形成之后，是沉积一第二导电材料，以充填该穿孔。
17.如权利要求16所述的半导体结构的制备方法，其中在形成该第二导电材料之后，一位元线结构形成在该层间介电质上，并位在该字元线结构上方。
18.如权利要求17所述的半导体结构的制备方法，其中该位元线结构电性耦接到该字元线结构与该单元胞电容器。
19.如权利要求17所述的半导体结构的制备方法，其中该位元线结构电性耦接到该字元线结构、该单元胞电容器以及该第一电路层。
20.如权利要求17所述的半导体结构的制备方法，其中该第二导电材料电性连接该位元线结构到该第二电路层。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11502163B2 (en) * 2019-10-23 2022-11-15 Nanya Technology Corporation Semiconductor structure and fabrication method thereof
US20230135653A1 (en) * 2021-10-28 2023-05-04 Micron Technology, Inc. Buried connection line for peripheral area

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1171304C (zh) * 1995-11-20 2004-10-13 株式会社日立制作所 半导体存储器及其制造方法
JP3953715B2 (ja) * 2000-07-31 2007-08-08 富士通株式会社 半導体装置及びその製造方法
KR100688554B1 (ko) * 2005-06-23 2007-03-02 삼성전자주식회사 파워 디커플링 커패시터를 포함하는 반도체 메모리 소자
JP5693809B2 (ja) * 2008-07-04 2015-04-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置及びその製造方法
US8853762B2 (en) * 2008-11-25 2014-10-07 Taiwan Semiconductor Manufacturing Co., Ltd. Structure for protecting metal-insulator-metal capacitor in memory device from charge damage
US8921948B2 (en) * 2011-01-12 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101775430B1 (ko) * 2011-03-08 2017-09-06 삼성전자 주식회사 반도체 메모리 소자 제조방법
JP5947093B2 (ja) * 2012-04-25 2016-07-06 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
KR20210047032A (ko) * 2019-10-21 2021-04-29 삼성전자주식회사 반도체 장치 및 그 제조 방법

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