TW202211416A - 具有埋入電源線與埋入訊號線的半導體結構及其製備方法 - Google Patents

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Abstract

本揭露提供一種半導體結構及其製備方法。該半導體結構具有一基底，該基底具有一第一上表面。一主動區係被在該基底中的一絕緣區所圍繞。一埋入電源線以及一埋入訊號線設置在該基底內以及在該主動區中。一第一電路層設置在該第一的該第一上表面上，以覆蓋該埋入電源線與該埋入訊號線。一第二電路層設置在該基底的該上表面上，並與該第一電路層分開設置。一單元胞電容器設置在該第一電路層上，並電性耦接到該第一電路層。

Description

具有埋入電源線與埋入訊號線的半導體結構及其製備方法
本申請案主張2020年9月8日申請之美國正式申請案第17/014,282號的優先權及益處，該美國正式申請案之內容以全文引用之方式併入本文中。
本揭露係關於一種半導體結構及其製備方法。特別是有關於一種具有一埋入電源線以及一埋入訊號線的半導體結構及其製備方法。
動態隨機存取記憶體(DRAM)為一種半導體配置，用於儲存在多個個別單元胞電容器(separate cell capacitors)中之資料的位元(bits)，且該等單元胞電容器係位在一積體電路中。該等DRAM通常採用溝槽電容器DRAM單元胞以及堆疊電容器DRAM單元胞的形式。在多個堆疊電容器DRAM單元胞中，該等單元胞電容器形成在讀取/寫入電晶體上。製造讀取/寫入電晶體的一先進方法係使用一埋入閘極電極，其係包含構建位在一主動區中之一閘極溝槽中的一閘極電極以及一字元線。
在過去的幾十年中，隨著半導體製造技術的不斷進步，電子元件的尺寸也相對應地縮小。隨著一單元胞電晶體(cell transistor)的尺寸縮減到幾納米的長度，可能會發生短通道效應(short-channel effects)，其係可能導致單元胞電晶體的效能顯著下降。
為了克服效能問題，非常需要改進在半導體結構中之該等單元胞電晶體的製造方法。
上文之「先前技術」說明僅係提供背景技術，並未承認上文之「先前技術」說明揭示本揭露之標的，不構成本揭露之先前技術，且上文之「先前技術」之任何說明均不應作為本案之任一部分。
本揭露之一實施例提供一種半導體結構。該半導體結構包括一基底，具有一上表面。一主動區被在該基底中的一絕緣區所圍繞。一埋入電源線以及一埋入訊號線設置在該基底內並位在該主動區中。一第一電路層設置在該基底的該第一上表面上，並覆蓋該埋入電源線與該埋入訊號線。一第二電路層設置在該基底的該第一上表面上，並與該第一電路層分開設置。一單元胞電容器設置在該第一電路層上，並電性耦接到該第一電路層。
在一些實施例中，該埋入電源線設置在該主動區的一中心部，以及該埋入訊號線設置在該主動區的一周圍部。
在一些實施例中，該埋入電源線遠離該絕緣區，以及該埋入訊號線接近該絕緣區。
在一些實施例中，該半導體結構還包括一字元線結構，設置在該單元胞電容器上。
在一些實施例中，該半導體結構還包括一層間介電質，囊封該單元胞電容器與該字元線結構。
在一些實施例中，該半導體結構還包括一第二導電材料，位在一穿孔中，該穿孔係穿過該層間介電質。
在一些實施例中，該半導體結構還包括一位元線結構，設置在該層間介電質上以及在該字元線結構上方。
在一些實施例中，該埋入電源線、該埋入訊號線以及該字元線結構沿著一第一方向延伸，以及該位元線結構沿著一第二方向延伸，而該第二方向大致正交於該第一方向。
在一些實施例中，位在該穿孔中的該第二導電材料沿著一第三方向延伸，該第三方向正交於該第一方向與該第二方向。
在一些實施例中，該埋入電源線與該埋入訊號線沿著該第二方向配置。
在一些實施例中，該字元線結構與該位元線結構形成一記憶體陣列，其中該記憶體陣列具有一四個正方形特徵尺寸(4F2 )的一佈局。
在一些實施例中，該單元胞電容器插置在該第一電路層與該字元線結構之間，以及該字元線結構插置在該單元胞電容器與該位元線結構之間。
本揭露之另一實施例提供一種半導體結構的製備方法。該製備方法的步驟包括：提供一基底，該基底具有一第一上表面；形成一絕緣區在該基底中，以圍繞一主動區；形成一凹陷在該主動區中；設置一第一導電材料在該凹陷內，以形成一埋入電源線以及一埋入訊號線；形成一第一電路層以及一第二電路層在該基底的該上表面上，其中該第一電路層覆蓋該埋入電源線與該埋入訊號線，而該第二電路層與該第一電路層分開設置；以及形成一單元胞電容器在該第一電路層上。
在一些實施例中，該製備方法還包括：形成一字元線結構在該單元胞電容器上；以及形成一層間介電質，以囊封該單元胞電容器與該字元線結構。
在一些實施例中，在該層間介電質形成之後，係形成一穿孔以穿過該層間介電質，並部分暴露該第二電路層。
在一些實施例中，在該穿孔形成之後，係沉積一第二導電材料，以充填該穿孔。
在一些實施例中，在形成該第二導電材料之後，一位元線結構形成在該層間介電質上，並位在該字元線結構上方。
在一些實施例中，該位元線結構電性耦接到該字元線結構與該單元胞電容器。
在一些實施例中，該位元線結構電性耦接到該字元線結構、該單元胞電容器以及該第一電路層。
在一些實施例中，該第二導電材料電性連接該位元線結構到該第二電路層。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
現在使用特定語言描述附圖中所示之本揭露的實施例或例子。應當理解，本揭露的範圍無意由此受到限制。所描述之實施例的任何修改或改良，以及本文件中描述之原理的任何進一步應用，所屬技術領域中具有通常知識者都認為是通常會發生的。元件編號可以在整個實施例中重複，但這並不一定意味著一個實施例的特徵適用於另一實施例，即使它們共享相同的元件編號。
應當理解，雖然用語「第一(first)」、「第二(second)」、「第三(third)」等可用於本文中以描述不同的元件、部件、區域、層及/或部分，但是這些元件、部件、區域、層及/或部分不應受這些用語所限制。這些用語僅用於從另一元件、部件、區域、層或部分中區分一個元件、部件、區域、層或部分。因此，以下所討論的「第一裝置(first element)」、「部件(component)」、「區域(region)」、「層(layer)」或「部分(section)」可以被稱為第二裝置、部件、區域、層或部分，而不背離本文所教示。
本文中使用之術語僅是為了實現描述特定實施例之目的，而非意欲限制本發明。如本文中所使用，單數形式「一(a)」、「一(an)」，及「該(the)」意欲亦包括複數形式，除非上下文中另作明確指示。將進一步理解，當術語「包括(comprises)」及/或「包括(comprising)」用於本說明書中時，該等術語規定所陳述之特徵、整數、步驟、操作、元件，及/或組件之存在，但不排除存在或增添一或更多個其他特徵、整數、步驟、操作、元件、組件，及/或上述各者之群組。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
在絕緣體上覆矽(SOI)技術中，因為電晶體的一本體在操作期間沒有一特定固定的電壓值，所以浮體效應 (FBE) 是電晶體的臨界電壓(Vth)發生變化的現象。換言之，電晶體的臨界電壓取決於其偏壓和載子重組製程的歷史。浮體效應會導致SOI金屬氧化物半導體場效電晶體(MOSFET)之一本體區的電壓波動(voltage fluctuation)，從而對多個SOI元件的操作產生有害的效應(detrimental effects)。這些有害的效應中最常見的是扭結效應(kink effect)和雙載子效應(bipolar effect)。隨著元件之一通道區的部分耗盡並施加一高汲極電壓，在元件中產生的電場會導致一汲極區附近的衝擊離子化(impact ionization)。
動態隨機存取記憶體(DRAM)以被開發來克服固有的縮放限制，並提高大量生產的成本效益。藉由使用一溝槽電容器結構以及一堆疊電容器結構，DRAM的按比例縮小係已顯著進步。具有一個單元胞電晶體以及一個單元胞電容器之一單元記憶體胞的一尺寸，係已藉由一記憶體陣列的一佈局的演變而縮減，該演變係為從一六方形特徵尺寸(6F2 )演變為一四方形特徵尺寸(4F2 )。尤其是，最小特徵尺寸F隨著一新世代而縮減，且當單元胞尺寸一般取αF2 時，α是一個係數，其係隨著世代的推進而減小。
6F2 與4F2 佈局之間的主要區別，在於4F2 單元胞結構是使用垂直柱狀電晶體(VPT)所實現，而6F2 單元胞結構則使用埋入通道陣列電晶體(BCAT)所實現。因為該等單元胞的最小面積，所以4F2 單元胞是具有成本效益和可擴展性之DRAM晶片的有前途架構。由於VPT設計，4F2 單元胞可以比6F2小33%的面積所實現；因此，縮減記憶體胞陣列的面積。該等VPT元件在靜態模式下表現出出色的保留特性。即使在柱型(pillar-type)通道中，也可以藉由使用漸變的接面輪廓來減少浮體效應。
為了避免浮體效應並減少在低功率應用之電晶體中的漏電流，非矽基材料在用於4F2 單元胞結構時表現出很高的潛力，因為它們固有的高能隙(high band gap)。然而，高溫製程可能會影響非矽基材料的電性(electrical properties)。舉例來說，許多非矽基材料係為熱敏感，可能會在高溫製程中降解。一單元胞電容器的製造通常包括許多高溫製程。
因此，當使用熱敏感的非矽基材料應用在單元胞電晶體的製造時，單元胞電容器與單元胞電晶體的製程應該分開，並採用電容器優先製程(capacitor-first process)。然而，實際使用並不容易，因為在4F2 的DRAM中存在技術困難，單元電晶體必須是一垂直型。縮減單元胞電晶體以及單元胞電容器的面積是非常困難的。舉例來說，由於有限空間，多個電源線以及多個訊號線的金屬佈線是具有挑戰性。額外的金屬佈線應設計在多個額外的接觸區中。
在製造4F2 之DRAM的電容器優先製程中，最初設計給金屬佈線的空間係被單元胞電容器所阻擋。因此，在本揭露中，該等電源線與該等訊號線埋入在多個凹陷中，該等凹陷的形成方法與在6F2 之DRAM製造中的多個閘極溝槽相同。
圖1A例示本揭露一些實施例之一第一記憶體陣列A1的一部分的頂視示意圖，該第一記憶體陣列A1具有一6F2 佈局。在圖1A中，多個字元線WL1正交於多個位元線BL1。在一些實施例中，每一字元線WL1的一寬度與每一位元線BL1的一寬度為1F，其中F為一最小特徵尺寸。在一些實施例中，在任何兩個相鄰字元線WL1之間的一距離以及在任何兩個相鄰位元線BL1之間的一距離係亦為1F。在6F2 的佈局中，主動區AA1相對於字元線WL1或位元線BL1的延伸方向呈對角設置。在主動區AA1中，多個記憶體胞(圖未示)係位在字元線WL1與位元線BL1的交叉處，並電性耦接到字元線WL1與位元線BL1。因此，在圖1A中之一單元記憶體胞的面積係大約為3F×2F = 6F2 ，如矩形虛線所示。
圖1B例示本揭露一些實施例之一第二記憶體陣列A2的一部分的頂視示意圖，該第一記憶體陣列A2具有一4F2 佈局。在圖1B中，多個字元線WL2正交於多個位元線BL2。在一些實施例中，每一字元線WL2的一寬度以及每一位元線BL2的一寬度係為1F。在一些實施例中，在任何兩個相鄰字元線WL2之間的一距離以及在任何兩個相鄰位元線BL2之間的一距離係亦為1F。在4F2 的佈局中，主動區AA2設置在字元線WL2與位元線BL2的交叉處。此外，一單元記憶體胞(圖未示)係位在主動區AA2中，並電性耦接到字元線WL2與位元線BL2。因此，在圖1B中之單元記憶體胞的面積係大約為2F×2F = 4F2 ，如正方形虛線所示。
圖2例示本揭露一些實施例之一半導體結構ST1的剖視示意圖。半導體結構ST1具有一基底100，基底100具有一第一上表面S1。一絕緣溝槽T1設置在基底100中，並以一第一介電材料110進行充填。以第一介電材料110進行充填的絕緣溝槽T1形成一絕緣區BB在基底100中。一主動區AA係被絕緣區BB所圍繞。主動區AA係被摻雜而形成一雜質區114。一凹陷T2設置在主動區AA中，其中凹陷T2的深度小於絕緣溝槽T1的深度。雜質區114係被多個凹陷T2劃分成多個雜質區114。
一隔離襯墊130共形設置在凹陷T2內。一第一導電材料140設置在凹陷T2內，並被隔離襯墊130所圍繞。位在主動區AA之一中心部的第一導電材料140係形成一埋入電源線BPL，而位在主動區AA之一周圍部的第一導電材料140係形成一埋入訊號線BSL。埋入電源線BPL以及埋入訊號線BSL沿著一第一方向D1延伸。此外，多個埋入電源線BPL以及多個埋入訊號線BSL係沿著一第二方向D2配置，而第二方向D2正交於第一方向D1。
一第一電路層150以及一第二電路層152設置在基底100的第一上表面S1上，且相互分開一預定距離w1設置。第一電路層150覆蓋該等埋入電源線BPL與該等埋入訊號線BSL，且電性耦接到該等埋入電源線BPL與該等埋入訊號線BSL。第二電路層152並未覆蓋該等埋入電源線BPL或該等埋入訊號線BSL。
一單元胞電容器170設置在一著陸墊160上，而著陸墊160係位在第一電路層150上。單元胞電容器170經由著陸墊160而電性耦接到第一電路層150。一字元線結構190設置在一第一導電栓塞180上，而第一導電栓塞180設置在單元胞電容器170上。字元線結構190經由第一導電栓塞180而電性耦接到單元胞電容器170。單元胞電容器170插置在第一電路層150與字元線結構190之間。字元線結構190沿著第一方向D1延伸。在一些實施例中，多個字元線結構190沿著第二方向D2配置。
一第二導電栓塞200設置在字元線結構200上。著陸墊160、單元胞電容器170、第一導電栓塞180、字元線結構190以及第二導電栓塞200的堆疊，係沿著一第三方向D3延伸，而第三方向D3大致均正交於第一方向D1與第二方向D2。具有一第二上表面S2的一層間介電質210，係囊封著陸墊160、單元胞電容器170、第一導電栓塞180、字元線結構190以及第二導電栓塞200。
一穿孔T3穿過層間介電質210，並暴露第二電路層152。穿孔T3係以一第二導電材料220進行充填。一位元線結構230(具有一第二上表面S3)設置在字元線結構190上。此外，字元線結構190插置在單元胞電容器170與位元線結構230之間。位元線結構230在第二方向D2延伸。沉積在穿孔T3中的第二導電材料220大致為一位元線接觸點(BLC)電性連接位元線結構230到第二電路層152以及到雜質區114。位元線接觸點係在第三方向D3延伸。
圖3例示本揭露一些實施例依據圖2的半導體結構ST1之製備方法300的流程示意圖。圖4到圖22例示本揭露一些實施例依據圖3的製備方法300之依序各製造階段的剖視示意圖。
請參考圖4，依據圖3中的步驟S101，提供一基底100。在一些實施例中，基底100可包含單晶矽基底、化合物半導體基底、絕緣體上覆矽(SOI)基底或其他適合的基底，而化合物基底係例如矽鍺(SiGe)基底、砷化鎵(GaAs)基底。基底100具有一第一上表面S1。
請參考圖5到圖9，依據圖3中的步驟S103，一主動區界定製程執行在基底100上。在一些實施例中，主動區界定製程係為淺溝隔離(STI)形成製程。首先，請參考圖5，一墊氧化物層102以及一墊氮化物層104依序形成在基底100的第一上表面S1上。在一些實施例中，墊氧化物層102包含氧化矽(SiO2 )，而墊氮化物層104包含氮化矽(Si3 N4 )。應當理解，墊氧化物層102與墊氮化物層104可以其他適合的材料取代，而該等其他適合的材料係提供相對於基底100的高蝕刻選擇性。在一些實施例中，墊氧化物層102可藉由習知沉積製程所沉積，例如一化學氣相沉積(CVD)製程，或可藉由在爐中熱氧化基底100的一上薄部。墊氧化物層102可用來減少基底100與接下來形成的墊氮化物層104之間的一界面應力(interfacial stress)。在一些實施例中，墊氮化物層104的製作技術包含使用一低壓化學氣相沉積(LPCVD)製程或一電漿加強化學氣相沉積(PECVD)製程。墊氮化物層104可當成一阻障層使用，以阻擋水或氧分子擴散進入基底。
請參考圖6，一第一光阻圖案106形成在墊氮化層104上，以界定一絕緣區的一位置。在一些實施例中，第一光阻圖案106具有多個第一開孔O1，該等第一開孔O1係暴露墊氮化物層104的上表面。尤其是，第一光阻圖案106的形成係至少包括依序塗佈一第一光阻層(圖未示)在墊氮化物層104上、暴露第一光阻層在一輻射並使用一第一光罩(圖未示)以及一微影製程，以及顯影暴露的第一光阻層。
接著，請參考圖7，使用第一光阻圖案106當作一蝕刻遮罩，以蝕刻基底100、墊氧化物層102以及墊氮化物層104。尤其是，移除基底100、墊氧化物層102以及墊氮化物層104藉由該等第一開孔O1報後的一些部分。因此，一絕緣溝槽T1形成在基底100中，然後使用一灰化製程(ashing process)或一濕式剝除製程(wet strip process)以移除第一光阻圖案106。
接下來，請參考圖8，使用一濕式剝除製程以移除包露絕緣溝槽T1的墊氧化物層102與墊氮化物層104。在此時，再次暴露基底100的第一上表面S1。
接著，請參考圖9，絕緣溝槽T1係以一第一介電材料110並使用一CVD製程或一旋轉塗佈製程進行充填。在一些實施例中，第一介電材料110包括以下至少其一：氧化矽(SiO2 )、四乙氧基矽烷(tetraethyl orthosilicate，TEOS)、硼磷矽酸鹽玻璃(boron phosphorus silicate glass，BPSG)以及未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)。在一些實施例中，在絕緣溝槽T1以第一介電材料110進行充填之後，可執行一化學機械研磨(CMP)製程，以平坦化第一介電材料110的一上表面，以使第一介電材料110的上表面不突出於基底100的上表面S1上。
仍請參考圖9，以第一介電材料110充填的絕緣溝槽T1係形成一絕緣區BB。在一些實施例中，絕緣區BB可以多個預定間隔設置在基底100中。此外，一主動區AA係被絕緣區BB所圍繞，以及多個主動區AA可以與絕緣區BB交錯地配置在基底100中。
請參考圖10，依據圖3中的步驟S105，一離子植入製程執行在基底100上。尤其是，離子植入製程可包括一或多個摻雜製程。舉例來說，一摻雜物112可植入到基底100中，以形成一雜質區114在主動區AA中。雜質區114係被絕緣區BB所圍繞，且雜質區114的下表面可位在從基底100之第一上表面S1的一預定深度處。在一些實施例中，當摻雜物112包含磷(P)或砷(As)時，雜質區114可為一n型摻雜區。在此時，當摻雜物112包含硼(B)、鎵(Ga)或銦(In)時，雜質區1144可為一p型摻雜區。在此時，雜質區114具有多個電洞(electron holes)當成多數載子(majority carrier)。在一些實施例中，可執行一退火(annealing)製程以修復由離子植入製程所造成的損傷並活化(activate)摻雜物112。
請參考圖11及圖12，依據圖3中的步驟S107，一凹陷形成製程執行在基底100上。首先，請參考圖11，一第二光阻圖案120形成在基底100上，以界定多個凹陷的位置。在一些實施例中，第二光阻圖案120包括多個第二開孔O2，該等第二開孔O2係暴露雜質區114的一上表面。尤其是，第二光阻圖案120的形成至少包括依序塗佈一第二光阻層(圖未示)在主動區AA與絕緣區BB上、暴露第二光阻層在一輻射並使用一第二光罩(圖未示)以及一微影製程(圖未示)，以及顯影暴露的第二光阻層。
接著，請參考圖12，使用第二光阻圖案120當做一蝕刻遮罩以蝕刻主動區AA。尤其是，移除主動區AA藉由該等第二開孔O2而暴露的一些部分。因此，多個凹陷T2形成在主動區AA中，然後使用一灰化製程或一濕式剝除製程移除第二光阻圖案120。在一些實施例中，凹陷T2的深度小於絕緣溝槽T1的深度。在一些實施例中，凹陷T2為一線形通道，係在主動區中之任何一方向延伸。因此，雜質區114係由該等凹陷T2而劃分成都個雜質區114。在一些實施例中，該等雜質區114的各下表面高於該等凹陷T2的各下表面。
請參考圖13，依據圖3中的步驟S109，一隔離襯墊130形成在基底100上。尤其是，首先，隔離襯墊130沉積在主動區AA與絕緣區BB上，以及共形形成在該等凹陷T2內。接著，執行一CMP製程以移除隔離襯墊130位在第一上表面S1上的一些部分。所以，隔離襯墊130的一些餘留部分係直線排列在該等凹陷T2的各內側壁處。在一些實施例中，隔離襯墊130的製作技術包含使用一CVD製程。較佳者，隔離襯墊130的製作技術包含使用一原子層沉積(ALD)沉積，以允許一更均勻厚度之一高度共形隔離襯墊130的形成。在一些實施例中，隔離襯墊130包含氧化矽(SiO2 )或其他適合的材料。
請參考圖14，依據圖3中的步驟S111，一第一導電材料140形成在基底100上。尤其是，首先，第一導電材料140沉積在主動區AA與絕緣區BB上，且完全填滿與隔離層130排列在一起的該等凹陷T2。接著，執行一CMP製程以移除在第一上表面S1上的第一導電材料140。因此，被隔離襯墊130所圍繞的第一導電材料140係餘留在該等凹陷T2中。
在一些實施例中，第一導電材料140的製作技術係包含使用一CVD製程、一物理氣相沉積(PVD)製程或一電鍍製程。在一些實施例中，第一導電材料140包含各式不同金屬，例如鋁(Al)、銅(Cu)、鎢(W)、鈦(Ti)或其他適合的材料。在一些實施例中，在第一導電材料140沉積在隔離襯墊130上之前，一金屬晶種層(圖未示)係共形形成在隔離襯墊130上，以幫助隔離襯墊130與接下來形成的第一導電材料140之間的黏性。金屬晶種層的材料係依據使用在第一導電材料140之材料進行選擇。
仍請參考圖14，在一些實施例中，被在基底100中之隔離襯墊130所圍繞的第一導電材料140，係形成一訊號線或一電源線。尤其是，位在主動區AA之中心部處的第一導電材料140係形成一埋入電源線BPL，以及位在主動區AA之周圍部處的第一導電材料140係形成一埋入訊號線BSL。換言之，埋入電源線BPL係遠離絕緣區BB，以及埋入訊號線BSL係接近絕緣區BB。在一些實施例中，如圖14所示，埋入電源線BPL與埋入訊號線BSL係在一第一方向D1延伸。此外，多個埋入電源線BPL與多個埋入訊號線BSL係沿著一第二方向D2延伸，而第二方向D2係正交於第一方向D1。埋入電源線BPL可提供有一供應電壓(Vcc)，以為接下來將在其上形成的電子元件進行供電。埋入訊號線BSL可電性耦接到多個訊號傳輸接腳(圖未示)，而該等訊號傳輸接腳係使用於傳送各式不同資料訊號(data signal，DQ)或是資料觸發訊號(data strobe signal，DQS)。
請參考圖15，依據圖3中的步驟S113，一第一電路層150以及一第二電路層152形成在基底100上。尤其是，第一電路層150與第二電路層152設置在基底100的第一上表面S1上，且相互分開一預定距離w1設置。在一些實施例中，第一電路層150覆蓋多個埋入電源線BPL與多個埋入訊號線BSL，且第一電路層150電性耦接到該等埋入電源線BPL與該等埋入訊號線BSL。第二電路層152並未覆蓋該等埋入電源線BPL或該等埋入訊號線BSL。在一些實施例中，第一電路層150與第二電路層150可當成是一感測放大器(SA)電路或一子字元線驅動器(SWD)電路的功能。第一電路層150與第二電路層152將電性耦接到接下來形成在其上的多個電子元件。
請參考圖16，依據圖3中的步驟S115，多個單元胞電容器170形成在基底100上。尤其是，該等單元胞電容器170經由多個著陸墊160而電性耦接到第一電路層150，其中一個單元胞電容器170設置在形成在第一電路層150上的每一個著陸墊160上。此外，單元胞電容器170電性耦接到雜質區114。單元胞電容器170係使用來儲存一電荷(charge)，其係表示資訊的一位元。著陸墊160的形成可包括所屬技術領域中所熟知的至少一微影製程、一蝕刻製程以及一沉積製程。在一些實施例中，著陸墊160的材料包含鎢(W)、銅(Cu)、鋁(Al)或其合金，但並不以此為限。
應當理解，如圖16所示的單元胞電容器170係僅用於圖例說明，並未顯示單元胞電容器170的詳細架構。在一些實施例中，單元胞電容器170至少包括一下電極、一上電極以及一電容器介電材料，而電容器介電材料係被下電極與上電極所圍繞。下電極與上電極可為一導體，例如一金屬、合金或多晶矽。電容器介電材料可包含一或多個高介電常數(high-k)介電材料，例如氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鉭(Ta2 O5 )、氧化鋁(Al2 O3 )或類似物。在一些實施例中，單元胞電容器170可為所屬技術領域中所熟知之電容器的任何形狀。舉例來說，單元胞電容器170可為簡單形狀，例如一矩形，或者是複雜形狀，例如同心圓柱體或堆疊圓盤。
請參考圖17，依據圖3中的步驟S117，多個字元線結構190形成在基底100上。尤其是，該等字元線結構190經由多個第一導電栓塞180而電性耦接到該等單元胞電容器170，其中每一字元線結構190設置在形成在一單元胞電容器170上的一第一導電栓塞180。在一些實施例中，單元胞電容器170插置在第一電路層150與字元線結構190之間。
第一導電栓塞180的形成可包括所屬技術領域中所熟知的至少一微影製程、一蝕刻製程以及一沉積製程。在一些實施例中，第一導電栓塞180為一導體，例如金屬、合金或多晶矽。應當理解，如圖17所示的字元線結構190係僅用於例示說明，並未顯示字元線結構190的詳細架構。
在一些實施例中，字元線結構190至少包括一閘極介電材料、一閘極電極以及一閘極間隙子。閘極電極設置在閘極介電材料與閘極間隙子上。閘極介電材料係被閘極間隙子所包圍。在一些實施例中，閘極介電材料包含氧化矽或其他適合的材料。在一些實施例中，閘極電極為一金屬閘極或者是一多晶矽閘極，金屬閘極係包含鎢、鋁、銅、鈦或其他具有適當功函數的材料。
在一些實施例中，閘極間隙子為一絕緣體，其係可包括氮化物、低介電常數(low-k)介電質或其他適合材料。在一些實施例中，字元線結構190可包含一非矽基材料或一熱敏感材料。在一些實施例中，如圖17所示，字元線結構190在第一方向D1延伸。此外，多個字元線結構190沿著第二方向D2配置，而第二方向D2正交於第一方向D1。
請參考圖18，依據圖3中的步驟S119，多個第二導電栓塞200形成在該等字元線結構190上。尤其是，每一第二導電栓塞200設置在一字元線結構190上。第二導電栓塞200的形成可包括所屬技術領域中所熟知的至少一微影製程、一蝕刻製程以及一沉積製程。在一些實施例中，第二導電栓塞200為一導體，例如一金屬、合金或多晶矽。
在一些實施例中，著陸墊160、單元胞電容器170、第一導電栓塞180、字元線結構190以及第二導電栓塞200的堆疊，沿著一第三方向D3延伸，而第三方向D3大致均正交於第一方向D1與第二方向D2。在一些實施例中，在字元線結構190中的閘極電極可當成一單元胞電容器的閘極端子，其係使用於控制字元線結構190。緊接在字元線結構190下方與上方的第一導電栓塞180與第二導電栓塞200，可當成單元胞電容器的一源極端子以及一汲極端子。單元胞電晶體係當成用於單元胞電容器170的一開關。意即，單元胞電晶體控制單元胞電晶體170的充電(charging)與放電(discharging)。
請參考圖19，依據圖3中的步驟S121，一層間介電質210形成在基底100上。尤其是，層間介電質210覆蓋第一電路層150、第二電路層152以及一部分的雜質區114。此外，層間介電質210囊封該等著陸墊160、該等單元胞電容器170、該等第一導電栓塞180、該等字元線結構190以及該等第二導電栓塞200。
在一些實施例中，層間介電質210主要包括氧化物，例如氧化矽或其他適合的材料，其製作技術包含一CVD製程。在一些實施例中，層間介電質210可包括許多步驟。舉例來說，在一第一步驟，可沉積層間介電質210到一位面，其係齊平於單元胞電容器170的上表面。在一第二步驟，可沉積層間介電質210到一位面，係齊平於字元線結構190的上表面。在第三步驟，可沉積層間介電質210，以完全覆蓋第二導電栓塞200。在第三步驟之後，執行一CMP製程以平坦化層間介電質210，進而暴露第二導電栓塞200的上表面。在此時，層間介電質210具有一平坦第二上表面S2，係與第二導電栓塞200的上表面為共面。
請參考圖20，依據圖3中的步驟S123，形成多個穿孔T3，以穿過層間介電質210。尤其是，該等穿孔T3的形成至少包括形成一光阻圖案(圖未示)在層間介電質210上、蝕刻層間介電質210直到第二電路層152暴露，然後移除光阻圖案。
請參考圖21，依據圖3中的步驟S125，一第二導電材料220形成在基底100上。尤其是，首先，第二導電材料220沉積在層間介電質210上，並完全填滿穿孔T3。接著，執行一CMP製程以移除位在第二上表面S2上的第二導電材料220。因此，第二導電材料220係餘留在被層間介電質210所圍繞的穿孔T3中。在一些實施例中，第二導電材料220的製作技術包含使用一CVD製程、一PVD製程或一電鍍製程。在一些實施例中，第二導電材料220包含各式不同金屬，例如鋁、銅、鎢、鈦或其他適合的材料。
請參考圖22，依據圖3中的步驟S127，一位元線結構230形成在層間介電質210上。尤其是，位元線結構230設置在字元線結構190上。在一些實施例中，字元線結構190插置在單元胞電容器170與位元線結構230之間。在一些實施例中，位元線結構230的製作技術包含使用一CVD製程、一PVD製程或一電鍍製程。在一些實施例中，位元線結構230為一導體，例如一金屬或多晶矽。較佳者，位元線結構230為一金屬合金，例如矽化鎢(SiW)。在一些實施例中，如圖22所示，位元線結構230在第二方向D2延伸。在此時，通常係形成一半導體結構ST1，其中半導體結構ST1主要包括一記憶體陣列。
在一些實施例中，位元線結構230電性耦接到字元線結構190與單元胞電容器170。位元線結構230可用來傳送一訊號到單元胞電容器170，以便可以讀取儲存在單元胞電容器170中的資料，或者是訊號可儲存成資料或寫入單元胞電容器170。在一些實施例中，沉積在穿孔T3中的第二導電材料220係大致為一位元線接觸點(BLC)，其係電性連接位元線結構230到第二電路層152以及到雜質區114。在一些實施例中，位元線接觸點在第三方向D3延伸。
圖23例示本揭露一些實施例在圖22中之該半導體結構ST1的頂視示意圖。請參考圖23，埋入電源線BPL、埋入訊號線BSL以及字元線結構190在第一方向D1延伸，以及位元線結構230在第二方向D2延伸，而第二方向D2大致正交於第一方向D1。因此，多個字元線結構190與多個位元線結構230可形成一記憶體陣列的行與列。相較於在基底100內的埋入電源線BPL與埋入訊號線BSL，字元線結構190係分散在基底100，以使字元線結構190在空間上均高於埋入電源線BPL與埋入訊號線BSL。
然而，字元線結構190、埋入電源線BPL以及埋入訊號線BSL基本上係沿著第二方向D2配置。位元線結構230係比字元線結構190更分散於基底100，以使位元線結構230在空間上更高於字元線結構190。未在圖23所示的一單元胞電容器170係位在每一字元線結構190與每一位元線結構230的交叉處。在一些實施例中，該等字元線結構190與該等位元線結構230大致形成一記憶體陣列的一4F2 佈局。
在本揭露中，多個電源線以及多個訊號線係埋入在基底中，同時一記憶體陣列的多個主要元件係設置在基底上，而該等主要元件係例如字元線結構、位元線結構以及單元胞電容器。此外，當熱敏感非矽基材料用在該等單元胞電晶體的製造時，係採用一電容器優先製程製造具有4F2 佈局的記憶體陣列。由於多個單元記憶體胞的最小化面積，可用於金屬佈線的空間變得有限，而金屬佈線係包括與主要元件鄰近的多個電源線以及多個訊號線的佈置。本揭露係利用多個凹陷，該等凹陷通常用於容納記憶體陣列的6F2 之佈局中的多個埋入字元線結構，以容納該等電源線以及該等訊號線。將該等電源線與該等訊號線設置在該等凹陷中的優點，係包括節省原本用於基底上方之金屬佈線的空間。因此，無需為金屬佈線預留與單元胞電晶體或單元胞電容器鄰近的空間。此外，由於額外的空間，係可將字元線結構、位元線結構或設置在基底上方的單元胞電容器之配置進行最佳地調整。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟係包含於本申請案之申請專利範圍內。
100:基底 102:墊氧化物層 104:墊氮化物層 106:第一光阻圖案 110:第一介電材料 112:摻雜物 114:雜質區 120:第二光阻圖案 130:隔離襯墊 140:第一導電材料 150:第一電路層 152:第二電路層 160:著陸墊 170:單元胞電容器 180:第一導電栓塞 190:字元線結構 200:第二導電栓塞 210:層間介電質 220:第二導電材料 230:位元線結構 300:製備方法 A1:第一記憶體陣列 A2:第二記憶體陣列 AA:主動區 AA1:主動區 BB:絕緣區 BL1:位元線 BL2:位元線 BPL:埋入電源線 BSL:埋入訊號線 D1:第一方向 D2:第二方向 D3:第三方向 O1:第一開孔 O2:第二開孔 S1:上表面 S2:上表面 ST1:半導體結構 T1:絕緣溝槽 T2:凹陷 T3:穿孔 w1:預定距離 WL1:字元線 WL2:字元線 S101:步驟 S103:步驟 S105:步驟 S107:步驟 S109:步驟 S111:步驟 S113:步驟 S115:步驟 S117:步驟 S119:步驟 S121:步驟 S123:步驟 S125:步驟 S127:步驟
參閱實施方式與申請專利範圍合併考量圖式時，可得以更全面了解本申請案之揭示內容，圖式中相同的元件符號係指相同的元件。 圖1A例示本揭露一些實施例之一第一記憶體陣列的一部分的頂視示意圖，該第一記憶體陣列具有一6F2 佈局。 圖1B例示本揭露一些實施例之一第二記憶體陣列的一部分的頂視示意圖，該第一記憶體陣列具有一4F2 佈局。 圖2例示本揭露一些實施例之一半導體結構的剖視示意圖。 圖3例示本揭露一些實施例依據圖2的半導體結構之製備方法的流程示意圖。 圖4到圖22例示本揭露一些實施例依據圖3的製備方法之依序各製造階段的剖視示意圖。 圖23例示本揭露一些實施例在圖22中之半導體結構的頂視示意圖。
100:基底
110:第一介電材料
114:雜質區
130:隔離襯墊
140:第一導電材料
150:第一電路層
152:第二電路層
160:著陸墊
170:單元胞電容器
180:第一導電栓塞
190:字元線結構
200:第二導電栓塞
210:層間介電質
220:第二導電材料
230:位元線結構
AA:主動區
BB:絕緣區
BPL:埋入電源線
BSL:埋入訊號線
D1:第一方向
D2:第二方向
D3:第三方向
ST1:半導體結構
T1:絕緣溝槽
T2:凹陷
T3:穿孔
w1:預定距離

Claims (20)

  1. 一種半導體結構，包括： 一基底，具有一上表面； 一主動區，被在該基底中的一絕緣區所圍繞； 一埋入電源線以及一埋入訊號線，設置在該基底內並位在該主動區中； 一第一電路層，設置在該基底的該第一上表面上，並覆蓋該埋入電源線與該埋入訊號線； 一第二電路層，設置在該基底的該第一上表面上，並與該第一電路層分開設置；以及 一單元胞電容器，設置在該第一電路層上，並電性耦接到該第一電路層。
  2. 如請求項1所述之半導體結構，其中該埋入電源線設置在該主動區的一中心部，以及該埋入訊號線設置在該主動區的一周圍部。
  3. 如請求項1所述之半導體結構，其中該埋入電源線遠離該絕緣區，以及該埋入訊號線接近該絕緣區。
  4. 如請求項1所述之半導體結構，還包括一字元線結構，設置在該單元胞電容器上。
  5. 如請求項4所述之半導體結構，還包括一層間介電質，囊封該單元胞電容器與該字元線結構。
  6. 如請求項5所述之半導體結構，還包括一第二導電材料，位在一穿孔中，該穿孔係穿過該層間介電質。
  7. 如請求項6所述之半導體結構，還包括一位元線結構，設置在該層間介電質上以及在該字元線結構上方。
  8. 如請求項7所述之半導體結構，其中該埋入電源線、該埋入訊號線以及該字元線結構沿著一第一方向延伸，以及該位元線結構沿著一第二方向延伸，而該第二方向大致正交於該第一方向。
  9. 如請求項8所述之半導體結構，其中位在該穿孔中的該第二導電材料沿著一第三方向延伸，該第三方向正交於該第一方向與該第二方向。
  10. 如請求項8所述之半導體結構，其中該埋入電源線與該埋入訊號線沿著該第二方向配置。
  11. 如請求項10所述之半導體結構，其中該字元線結構與該位元線結構形成一記憶體陣列，其中該記憶體陣列具有一四個正方形特徵尺寸(4F2)的一佈局。
  12. 如請求項10所述之半導體結構，其中該單元胞電容器插置在該第一電路層與該字元線結構之間，以及該字元線結構插置在該單元胞電容器與該位元線結構之間。
  13. 一種半導體結構的製備方法，包括： 提供一基底，該基底具有一第一上表面； 形成一絕緣區在該基底中，以圍繞一主動區； 形成一凹陷在該主動區中； 設置一第一導電材料在該凹陷內，以形成一埋入電源線以及一埋入訊號線； 形成一第一電路層以及一第二電路層在該基底的該上表面上，其中該第一電路層覆蓋該埋入電源線與該埋入訊號線，而該第二電路層與該第一電路層分開設置；以及 形成一單元胞電容器在該第一電路層上。
  14. 如請求項13所述之半導體結構的製備方法，還包括： 形成一字元線結構在該單元胞電容器上；以及 形成一層間介電質，以囊封該單元胞電容器與該字元線結構。
  15. 如請求項14所述之半導體結構的製備方法，其中在該層間介電質形成之後，係形成一穿孔以穿過該層間介電質，並部分暴露該第二電路層。
  16. 如請求項15所述之半導體結構的製備方法，其中在該穿孔形成之後，係沉積一第二導電材料，以充填該穿孔。
  17. 如請求項16所述之半導體結構的製備方法，其中在形成該第二導電材料之後，一位元線結構形成在該層間介電質上，並位在該字元線結構上方。
  18. 如請求項17所述之半導體結構的製備方法，其中該位元線結構電性耦接到該字元線結構與該單元胞電容器。
  19. 如請求項17所述之半導體結構的製備方法，其中該位元線結構電性耦接到該字元線結構、該單元胞電容器以及該第一電路層。
  20. 如請求項17所述之半導體結構的製備方法，其中該第二導電材料電性連接該位元線結構到該第二電路層。
TW110125918A 2020-09-08 2021-07-14 具有埋入電源線與埋入訊號線的半導體結構及其製備方法 TWI771104B (zh)

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